JP3707960B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000000295 complement effect Effects 0.000 claims description 36
- 230000006641 stabilisation Effects 0.000 claims description 18
- 238000011105 stabilization Methods 0.000 claims description 18
- 230000000630 rising effect Effects 0.000 description 21
- 238000010586 diagram Methods 0.000 description 15
- 230000002441 reversible effect Effects 0.000 description 14
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 13
- 238000012544 monitoring process Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- H—ELECTRICITY
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部から入力される相補クロックである２つの外部クロックの位相をそれぞれ調整して上記外部クロックと所定の位相関係を有する内部クロックを生成するＤＬＬ（Delay Locked Loop : ディレイ・ロックド・ループ）回路等のクロック安定化回路（ＳＴＣ（Stabilized Timing Circuit ）ともよばれる）を備えた半導体装置に関する。より詳しくいえば、本発明は、外部から相補クロック形式（すなわち、差動クロック形式）で供給される外部クロックに対し周囲温度や電源電圧等の変動に関係なく所定の位相だけ遅れた内部クロックを生成するシンクロナス・ダイナミック・ランダム・アクセス・メモリ（以後、ＳＤＲＡＭと略記する）に関するものである。
【０００２】
近年のＳＤＲＡＭは、ＣＰＵ（Central Processing Unit : 中央処理装置）の高速化に伴い高速化が要求されている。この要求に答えるために、クロックサイクルタイムの縮小を測りつつ、データの有効期間を示すデータウィンドゥを充分に確保しなければならない。それゆえに、ＤＬＬ回路等のクロック安定化回路を用いてデータ出力のタイミングを正確に制御することや、アドレスやデータの取り込みのマージンを充分に確保することが必要になってくる。
【０００３】
【従来の技術】
一般に、高速にて動作するＳＤＲＡＭにおいては、外部から入力される一つの外部クロックに対し常に所定の正確な位相（例えば、クロックの一周期分に相当する３６０°、またはその他の位相）にてデータの入出力を誤りなく行うことが必要である。このため、通常は、外部から入力されるクロックの位相と内部クロックの位相との差を正確に調整して上記内部クロックを生成する機能を有するＤＬＬ回路等をＳＤＲＡＭに設け、このＤＬＬ回路に入力される外部クロックの位相と、ＳＤＲＡＭから出力されるデータの位相とを見かけ上同期させるようにしている。
【０００４】
従来のＳＤＲＡＭは、外部クロックの立ち上がり（または立ち下がり）のエッジに同期してデータを入出力するので、データの最大の周波数は外部クロックの周波数と同じにしかならない。このような不都合に対処するために、外部から入力される第１のクロックの立ち上がりのエッジと、この第１のクロックと相補関係にある第２のクロック（すなわち、第１のクロックに対して１８０°位相がずれた第２のクロック）の立ち上がりのエッジの両方に同期してデータ信号を同期してデータを入出力するようにする技術（例えば、ＤＤＲ（Double Data Rate）技術）が開発されている。換言すれば、クロックの一方のエッジのみを使用した場合の２倍の転送速度にてデータを入出力することができる。このため、互いに相補関係にある第１および第２のクロックを受け、これらのクロックと同期した第１および第２の内部クロックを生成するＤＬＬ回路、すなわち、相補クロック形式で動作するＤＬＬ回路が提案されている。
【０００５】
図１３は、上記のような相補クロック形式で動作して相補内部クロックを出力する従来のクロック安定化回路の構成を示すブロック図である。図１３のクロック安定化回路１００は、代表的に、互いに相補関係にある２つの外部クロック（第１のクロックＣＬＫおよび第２のクロック／ＣＬＫ）の立ち上がりのエッジに同期して互いに相補関係にある第１および第２の内部クロックを出力するＤＬＬ回路により構成される。なお、説明の都合上、外部クロックを単に「クロック」とよぶこともある。
【０００６】
図１３に示すＤＬＬ回路は、外部から供給される２つの外部クロック（例えば、第１のクロックＣＬＫ、および第１のクロックＣＬＫに対して１８０°位相がずれた第２のクロック／ＣＬＫ）を相補クロック形式で入力するクロック入力回路部２００を備えている。このクロック入力回路部２００内の第１の入力初段回路部２００ａおよび第２の入力初段回路部２００ｂにおいて、第１のクロックＣＬＫおよび第２のクロック／ＣＬＫに基づき、互いに相補関係にある２つの入力クロック（例えば、第１の入力クロックｃｌｋｚ、および第１の入力クロックｃｌｋｚに対して１８０°位相がずれた第２の入力クロックｃｌｋｂｚ）がそれぞれ生成される。
【０００７】
さらに、図１３に示すＤＬＬ回路は、第１および第２の入力初段回路部２００ａ、２００ｂから供給される２つの入力クロックｃｌｋｚ、ｃｌｋｂｚを、それぞれ所定の位相だけ遅延させる第１のディレイ素子回路部３００ａ、第２のディレイ素子回路部３００ｂと、これらの第１および第２のディレイ素子回路部３００ａ、３００ｂの複数のディレイ段の段数を制御することによって、外部クロックに対し所定の位相遅れに相当する遅延量（遅延時間）を設定するディレイ素子制御回路部４００とを備えている。
【０００８】
さらに、図１３に示すＤＬＬ回路は、第１の入力クロックｃｌｋｚを分周して基準クロックｒｅｆｃｌｋを生成する分周器８００と、この分周器８００から供給される基準クロックｒｅｆｃｌｋの位相と、後述のダミー回路６００から出力されるダミークロックｄｕｍｃｌｋ３の位相とを比較する位相比較部９００とを備えている。上記のディレイ素子制御回路部４００は、位相比較部９００による基準クロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌｋ３との位相比較の結果として得られる位相差信号ｐｃｃｌｋに基づき、第１および第２のディレイ素子回路部３００ａ、３００ｂ（および、後述のダミーディレイ回路部６３０）の遅延量を設定する。
【０００９】
さらに、図１３に示すＤＬＬ回路は、上記の第１および第２のディレイ素子回路部３００ａ、３００ｂからそれぞれ出力される２つの内部クロック（例えば、第１の内部クロックｃｌｋｄ、および第２の内部クロックｃｌｋｂｄ）の各々の立ち上がりのエッジでデータＤＡＴＡを取り込み、それらを外部に出力データ（出力信号Ｄｏｕｔ）として出力する出力回路部５００を備えている。ここで、周囲温度や電源電圧の変動にかかわらず、外部クロック（ＣＬＫ、／ＣＬＫ）のそれぞれの立ち上がりに同期して出力回路部５００からデータ（出力信号Ｄｏｕｔ）が出力されるように第１および第２のディレイ素子回路部３００ａ、３００ｂによって遅延時間を調整する。
【００１０】
さらに、図１３に示すＤＬＬ回路においては、外部クロックに対する内部クロックの位相遅れに相当する遅延量を正確に設定するために、クロック入力回路部２００における外部クロックの通過時間や、出力回路部５００における内部クロックの通過時間をモニタするダミー回路６００が設けられている。このダミー回路６００は、ディレイ素子制御回路部４００によって第１および第２のディレイ素子回路部３００ａ、３００ｂの各々の遅延量と同じ遅延量に設定されたダミーディレイ素子回路部６３０と、クロック入力回路部２００の遅延量と同じ遅延量を有するダミー入力回路部６４０と、出力回路部５００の遅延量と同じ遅延量を有するダミー出力回路部６５０とにより構成される。
【００１１】
ダミーディレイ素子回路部６３０から出力されるダミークロックｄｕｍｃｌｋ１は、ダミー出力回路部６５０によって出力回路部５００の遅延量の分だけ遅延されてダミークロックｄｕｍｃｌｋ２となり、さらに、ダミー入力回路部６４０によってクロック入力回路部６４０の遅延量の分だけ遅延されてダミークロックｄｕｍｃｌｋ３となる。このようにして補正されたダミークロックｄｕｍｃｌｋ３は、位相比較部９００の一方の入力部に入力される。また一方で、第１の入力初段回路部２００から供給される第１の入力クロックｃｌｋｚは、分周器８００により分周され、入力ダミークロックｄｕｍｃｌｋ０としてダミーディレイ素子回路部６３０に入力されると共に、入力ダミークロックｄｕｍｃｌｋ０と逆相の関係にある基準クロックｒｅｆｃｌｋとして位相比較部９００の他方の入力部に入力される。
【００１２】
図１３のＤＬＬ回路においては、位相比較部９００による位相比較の結果に応じてディレイ素子制御回路部４００を動作させることで、基準クロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌｋ３との位相差が零になるように第１および第２のディレイ素子回路部３００ａ、３００ｂとダミーディレイ回路部６３０の遅延量を変化させる。基準クロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌｋ３との位相差が零になった時点で、位相比較部９００がロックオンの状態になって、最終的に、第１および第２のクロックの各々の立ち上がりのエッジに同期してデータＤＡＴＡが出力されることになる。
【００１３】
ただし、図１３に示すＤＬＬ回路では、ダミー回路６００内のダミー入力回路部６４０への入力信号の入り方がクロック入力回路部２００のそれとは異なっている点に注意すべきである。より具体的にいえば、第１および第２の入力初段回路部２００ａ、２００ｂの入力端子には相補クロックＣＬＫ、／ＣＬＫがそれぞれ入力されているのに対し、ダミー入力回路部６４０の２つの入力端子の一方にはダミークロックｄｕｍｃｌｋ２が入力されるが、他方の入力端子には基準信号Ｖｒｅｆが入力されている。
【００１４】
【発明が解決しようとする課題】
上記のとおり、第１および第２の入力初段回路部２００ａ、２００ｂとダミー入力回路６４０とは、同じ遅延時間を得るために、互いに実質的に同一の回路構成をなしている。
しかしながら、上記のような従来のＤＬＬ回路では、ダミー入力回路部の一方の入力にクロック信号の代わりにＤＣレベルの基準信号を入力しているので、クロック入力回路部のクロックの通過時間とダミー入力回路部のダミークロックの通過時間との間に誤差が生じる。このような誤差によって、位相比較部９００に入力される２つのクロックの立ち上がりのエッジもずれてくるので、外部クロックに対してデータが出力されるタイミングにもずれが生じるという問題が発生する。この場合、データの有効期間の設定の仕方によっては、データの有効期間が実質的に減少するおそれも生じる。
【００１５】
本発明は上記問題点に鑑みてなされたものであり、相補クロックが入力されるＤＬＬ回路等のクロック安定化回路において、ダミー回路全体におけるクロックの通過時間の誤差をできる限り小さくすると共に、クロックに同期して出力されるデータの有効期間をできる限り広く確保することが可能な半導体装置を提供することを目的とするものである。
【００１６】
【課題を解決するための手段】
上記問題点を解決するために、本発明の半導体装置は、相補クロックである第１のクロックおよび第２のクロックを受け、上記第１および第２のクロックと所定の位相関係を有する第１の内部クロックおよび第２の内部クロックを生成するクロック安定化回路を有し、このクロック安定化回路は、上記第１のクロックの電圧レベルと上記第２のクロックの電圧レベルとを比較する第１の差動回路を含むクロック入力回路部と、このクロック入力回路部に接続され、上記第１の内部クロック、上記第２の内部クロックおよびフィードバッククロックを出力する可変遅延回路部と、上記フィードバッククロックを受け、相補クロックである第１のフィードバッククロックおよび第２のフィードバッククロックを生成する相補ダミークロック生成部と、上記第１のフィードバッククロックの電圧レベルと上記第２のフィードバッククロックの電圧レベルとを比較する第２の差動回路を含むダミー入力回路部と、上記クロック入力回路部および上記ダミー入力回路部に接続され、上記可変遅延回路部を制御する位相比較部とを有する。
【００１７】
好ましくは、上記相補ダミークロック生成部は、上記第１のクロックまたは第２のクロックを位相調整して生成された上記フィードバッククロックに応答して上記第１のフィードバッククロックを生成する第１のダミー出力回路部と、上記フィードバッククロックに応答して上記第２のフィードバッククロックを生成する第２のダミー出力回路部とを有する。
【００１８】
換言すれば、相補クロックを受けて動作するクロック安定化回路を有する本発明の半導体集積回路では、クロック安定化回路内の入力回路部の第１および第２のクロックの通過時間をより正確にモニタするため、第１のフィードバッククロック（図１３のダミークロックｄｕｍｃｌｋ２）に対し逆相となる逆相信号（すなわち、第２のフィードバッククロック）を生成し、このような逆相信号を、ＤＣレベルの基準信号の代わりにダミー入力回路部に入力するようにしている。
【００１９】
かくして、本発明では、クロック安定化回路内の入力初段回路部と同じ入力形式（すなわち、相補クロック形式）でダミー入力回路部に第１および第２のフィードバッククロックを入力するので、従来のようにＤＣレベルの基準信号を使用する場合よりも、ダミー回路全体のモニタ時間の誤差を小さくすることができる。
【００２０】
【発明の実施の形態】
以下、添付図面（図１〜図１２）を参照しながら本発明の好ましい実施の形態を説明する。
図１は、本発明の一実施例の構成を示すブロック図である。ここでは、相補クロック形式で動作してデータを出力するクロック安定化回路１と出力回路部５の構成を示す。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【００２１】
図１のクロック安定化回路１は、互いに相補関係にある２つの外部クロック（第１のクロックＣＬＫ、および第１のクロックＣＬＫに対して１８０°位相がずれた第２のクロック／ＣＬＫ）の立ち上がりのエッジに同期してデータを出力するために、相補クロック形式で入力される第１および第２のクロックＣＬＫ、／ＣＬＫの位相を調整する機能を有するＤＬＬ回路により構成される。
【００２２】
図１に示すクロック安定化回路１、好ましくはＤＬＬ回路は、外部から供給される第１および第２のクロックＣＬＫ、／ＣＬＫを相補クロック形式で入力するクロック入力回路部２を備えている。このクロック入力回路部２内の第１の入力初段回路部２ａおよび第２の入力初段回路部２ｂにおいて、第１のクロックＣＬＫおよび第２のクロック／ＣＬＫに基づき、互いに相補関係にある２つの入力クロック（例えば、第１の入力クロックｃｌｋｚ、および第１の入力クロックｃｌｋｚに対して１８０°位相がずれた第２の入力クロックｃｌｋｂｚ）がそれぞれ生成される。上記のクロック入力回路部２は、前述の従来例（図１３）のクロック入力回路部２００と同様の構成を有している。
【００２３】
さらに、図１に示すＤＬＬ回路は、第１および第２の入力初段回路部２ａ、２ｂから供給される２つの入力クロックｃｌｋｚ、ｃｌｋｂｚを、それぞれ所定の位相（例えば、クロックの一周期分に相当する３６０°）だけ遅延させる第１のディレイ素子回路部３ａ、第２のディレイ素子回路部３ｂと、これらの第１および第２のディレイ素子回路部３ａ、３ｂの複数のディレイ段の段数を制御することによって、第１および第２のクロックＣＬＫ、／ＣＬＫに対し所定の位相遅れに相当する遅延量（遅延時間）を設定するディレイ素子制御回路部４とを備えている。
【００２４】
さらに、図１に示すＤＬＬ回路は、第１の入力クロックｃｌｋｚを分周して基準クロックｒｅｆｃｌｋを生成する分周器８と、この分周器８から供給される基準クロックｒｅｆｃｌｋの位相と、後述のダミー回路６から出力されるダミークロックｄｕｍｃｌｋ３の位相とを比較する位相比較部９とを備えている。この位相比較部９は、基準クロックｒｅｆｃｌｋの位相と、ダミークロックｄｕｍｃｌｋ３の位相とを比較し、両クロックの位相差を位相差信号ｐｃｃｌｋとして出力するものである。上記のディレイ素子制御回路部４は、位相比較部９から出力される位相差信号ｐｃｃｌｋに基づき、第１および第２のディレイ素子回路部３ａ、３ｂ（および、後述のダミーディレイ回路部６３）の遅延量を設定する。上記第１のディレイ素子回路部３ａ、第２のディレイ素子回路部３ｂ、ディレイ素子制御回路部４、分周器８、および位相比較部９は、それぞれ、前述の従来例（図１３）の第１のディレイ素子回路部３００ａ、第２のディレイ素子回路部３００ｂ、ディレイ素子制御回路部４００、分周器８００、および位相比較部９００とほぼ同じ構成を有している。
【００２５】
図１において、さらに、上記の第１および第２のディレイ素子回路部３ａ、３ｂからそれぞれ供給される２つの内部クロック（例えば、第１の内部クロックｃｌｋｄ、および第２の内部クロックｃｌｋｂｄ）の各々の立ち上がりのエッジを利用してデータＤＡＴＡを取り込む出力回路部５を備えている。この出力回路部５により取り込まれたデータＤＡＴＡは、出力信号Ｄｏｕｔ（すなわち、出力データＤＱ）としてＤＬＬ回路の外部に出力される。ここで、第１および第２の内部クロックｃｌｋｄ、ｃｌｋｂｄが、２つの外部クロックＣＬＫ、／ＣＬＫに対し（３６０°−出力回路部における遅延時間）分の位相遅れをそれぞれ有している場合、相補クロック形式で動作するＤＬＬ回路は、２つの外部クロックの各々の立ち上がりのエッジに同期して（すなわち、外部クロックの周波数と同じ周波数で）データ（Ｄｏｕｔ）を出力することになる。上記の出力回路部５は、前述の従来例（図１３）の出力回路部５００とほぼ同じ構成を有している。
【００２６】
さらに、図１に示すＤＬＬ回路においては、クロック入力回路部２における第１および第２のクロックＣＬＫ、／ＣＬＫの通過時間や、出力回路部５における第１および第２の内部クロックｃｌｋｄ、ｃｌｋｂｄの通過時間をモニタするダミー回路６が設けられている。
このダミー回路６は、周囲温度や電源電圧等が変動した場合でも、第１および第２のクロックＣＬＫ、／ＣＬＫの時間遅れ、すなわち、外部クロックに対する内部クロックの位相遅れに相当する遅延量を正確に設定する機能を有する。より具体的にいえば、上記のダミー回路６は、ディレイ素子制御回路部６３によって第１および第２のディレイ素子回路部３ａ、３ｂの各々の遅延量と同じ遅延量に設定されたダミーディレイ素子回路部６３と、出力回路部５の遅延量と同じ遅延量を有するダミー出力回路部６５、クロック入力回路部２（特に、第１および第２の入力初段回路部２ａ、２ｂ）の遅延量と同じ遅延量を有するダミー入力回路部６４とを備えている。さらに、ダミー入力回路部６４の入力側に、ダミー出力回路部６５から出力されるダミークロックｄｕｍｃｌｋ２と逆相の関係にある逆相信号（すなわち、逆相ダミークロックｄｕｍｃｌｋ２ｘ）を生成する逆相信号生成部７を設けている。上記のダミー出力回路部６５および逆相信号生成部７は、それぞれ、本発明に係る第１のダミー出力回路部および第２のダミー出力回路部を構成する。
【００２７】
より詳しく説明すると、ダミーディレイ素子回路部６３から出力されるダミークロックｄｕｍｃｌｋ１（すなわち、第１のクロックを位相調整して生成された単相フィードバッククロック）は、ダミー出力回路部６５によってリアル回路内の出力回路部２の遅延量と同じ量だけ遅延されてダミークロックｄｕｍｃｌｋ２となる。さらに、ダミー出力回路部６５から出力されるダミークロックｄｕｍｃｌｋ２が、ダミー入力回路部６４の一方の入力部に供給されると共に、逆相信号生成部７から出力されるｄｕｍｃｌｋ２ｘが、逆相信号としてダミー入力回路部６４の他方の入力部に供給される。
【００２８】
換言すれば、ダミー回路内のダミー入力回路部６４の入力側には、リアル回路内の第１および第２の入力初段回路部２ａ、２ｂの入力側と同じように、ダミークロックｄｕｍｃｌｋ２および逆相ダミークロックｄｕｍｃｌｋ２ｘが相補クロック形式で入力される。上記のダミークロックｄｕｍｃｌｋ２および逆相ダミークロックｄｕｍｃｌｋ２ｘが、本発明に係る第１のフィードバッククロックおよび第２のフィードバッククロックにそれぞれ対応する。
【００２９】
さらに、ダミー入力回路部６４は、第１および第２の入力初段回路部２ａ、２ｂの各々の遅延量と同じ量だけ遅延されたダミークロックｄｕｍｃｌｋ３を出力する。このような構成においては、ＤＣレベルの基準信号Ｖｒｅｆ（図１３参照）の代わりに、逆相信号生成部７にて生成された逆相信号をダミー入力回路部６４に入力することによって、互いに相補関係にある２つのダミークロック（第１および第２のフィードバッククロック）が相補クロック形式でダミー入力回路部６４に入力されることになるので、クロック入力回路部のクロックの通過時間とダミー入力回路部のダミークロックの通過時間との間の誤差を比較的小さくすることができる。
【００３０】
ダミー入力回路部６４から出力されるダミークロックｄｕｍｃｌｋ３は、位相比較部９の一方の入力部に入力される。また一方で、第１の入力初段回路部２から供給される第１の入力クロックｃｌｋｚは、分周器８により分周され、入力ダミークロックｄｕｍｃｌｋ０としてダミーディレイ素子回路部６３に入力されると共に、基準クロックｒｅｆｃｌｋとして位相比較部９の他方の入力部に入力される。それゆえに、ダミーディレイ素子回路部６３から出力されるダミークロックｄｕｍｃｌｋ１は、分周器８により分周されたクロックの周期、すなわち、基準クロックｒｅｆｃｌｋの周期に一致することになり、分周されたクロックの周期にて基準クロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌｋ１との位相比較を正確に行うことができる。この位相比較においては、基準クロックｒｅｆｃｌｋの立ち上がりとダミークロックｄｕｍｃｌｋ３の立ち上がりとを比較することによって、基準クロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌｋ３との位相差を求めるようにしている。
【００３１】
図１に示すＤＬＬ回路においては、位相比較部９による位相比較の結果に応じてディレイ素子制御回路部４を動作させることで、基準クロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌｋ３との位相差が零になるように第１および第２のディレイ素子回路部３ａ、３ｂとダミーディレイ回路部６３の遅延量を変化させる。基準クロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌｋ３との位相差が零になった時点で、位相比較部９がロックオンの状態になって（すなわち、ＤＬＬ回路がロックオンの状態になって）、最終的に、第１および第２のクロックＣＬＫ、／ＣＬＫの各々の立ち上がりのエッジに同期してデータ（Ｄｏｕｔ）が出力されることになる。
【００３２】
図１に示す実施例によれば、ＤＬＬ回路等のクロック安定化回路内の入力初段回路部と同じ相補クロック形式でダミー入力回路部にクロックを入力するので、従来のようにＤＣレベルの基準信号を使用する場合よりも、入力初段回路部のクロックの通過時間とダミー入力回路部のダミークロックの通過時間との間の誤差が小さくなり、ダミー回路全体のモニタ時間の誤差も小さくなる。
【００３３】
ついで、図２〜図７に基づき、本発明の一実施例の具体的な回路構成について説明する。
図２は、図１の実施例の入力初段回路部の具体的な構成を示す回路図である。図２に示す第１の入力初段回路部２ａおよび第２の入力初段回路部２ｂは、各々カレントミラー回路を有しており、相補クロック形式で入力される第１のクロックＣＬＫおよび第２のクロック／ＣＬＫに基づき、第１の入力クロックｃｌｋｚ、および第１の入力クロックｃｌｋｚに対して１８０°位相がずれた第２の入力クロックｃｌｋｂｚをそれぞれ生成する。
【００３４】
より詳しく説明すると、図２の（Ａ）の第１の入力初段回路部２ａは、差動増幅器として機能する一対のｎＭＯＳトランジスタ２１ａ、２３ａと、回路全体の電流源として機能するｎＭＯＳトランジスタ２４ａと、一対のｎＭＯＳトランジスタ２１ａ、２３ａの一方のｎＭＯＳトランジスタ２３ａに流れる電流を調整するためのカレントミラー接続形式の一対のｐＭＯＳトランジスタ２０ａ、２２ａ（これらのｐＭＯＳトランジスタ２０ａ、２２ａがカレントミラー回路を構成する）とを備えている。さらに、このカレントミラー回路を構成する一対のｐＭＯＳトランジスタ２０ａ、２２ａの各々のソースは、電源電圧Ｖｄの高電圧側の電源に接続され、上記のｐＭＯＳトランジスタ２０ａ、２２ａのドレインは、一対のｎＭＯＳトランジスタ２１ａ、２３ａのドレインにそれぞれ接続される。さらに、一対のｎＭＯＳトランジスタ２１ａ、２３ａの各々のソースは、電流源のｎＭＯＳトランジスタ２４ａのドレインに接続される。また一方で、ｎＭＯＳトランジスタ２４ａのソースは、アース等の低電圧側の電源に接続される。
【００３５】
図２の（Ａ）の第１の入力初段回路部２ａにおいては、第１のクロックＣＬＫが、一対のｎＭＯＳトランジスタ２１ａ、２３ａの他方のｎＭＯＳトランジスタ２１ａのゲートに入力されると共に、上記第１のクロックと逆相の関係にある第２のクロック／ＣＬＫが、一対のｎＭＯＳトランジスタ２１ａ、２３ａの一方のｎＭＯＳトランジスタ２３ａのゲートに入力される。他方のｎＭＯＳトランジスタ２１ａのゲートに入力される第１のクロックＣＬＫは、カレントミラー回路を構成する一対のｐＭＯＳトランジスタ２０ａ、２２ａによって安定化され、上記第１のクロックＣＬＫに対し所定の位相遅れを有する第１の入力クロックｃｌｋｚとして、ｎＭＯＳトランジスタ２３ａのドレインから出力される。
【００３６】
また一方で、図２の（Ｂ）の第２の入力初段回路部２ｂは、差動増幅器として機能する一対のｎＭＯＳトランジスタ２１ｂ、２３ｂと、回路全体の電流源として機能するｎＭＯＳトランジスタ２４ｂと、一対のｎＭＯＳトランジスタ２１ｂ、２３ｂの一方のｎＭＯＳトランジスタ２３ｂに流れる電流を調整するためのカレントミラー接続形式の一対のｐＭＯＳトランジスタ２０ｂ、２２ｂ（これらのｐＭＯＳトランジスタ２０ｂ、２２ｂも、前述のｐＭＯＳトランジスタ２０ａ、２２ａと同様にカレントミラー回路を構成する）とを備えている。さらに、このカレントミラー回路を構成する一対のｐＭＯＳトランジスタ２０ｂ、２２ｂの各々のソースは、電源電圧Ｖｄの高電圧側の電源に接続され、上記のｐＭＯＳトランジスタ２０ｂ、２２ｂのドレインは、一対のｎＭＯＳトランジスタ２１ｂ、２３ｂのドレインにそれぞれ接続される。さらに、一対のｎＭＯＳトランジスタ２１ｂ、２３ｂの各々のソースは、電流源のｎＭＯＳトランジスタ２４ｂのドレインに接続される。また一方で、ｎＭＯＳトランジスタ２４ｂのソースは、アース等の低電圧側の電源に接続される。
【００３７】
図２の（Ｂ）の第２の入力初段回路部２ｂにおいては、第２のクロック／ＣＬＫが、一対のｎＭＯＳトランジスタ２１ｂ、２３ｂの他方のｎＭＯＳトランジスタ２１ｂのゲートに入力されると共に、第１のクロックＣＬＫが、一対のｎＭＯＳトランジスタ２１ｂ、２３ｂの一方のｎＭＯＳトランジスタ２３ｂのゲートに入力される。他方のｎＭＯＳトランジスタ２１ｂのゲートに入力される第２のクロック／ＣＬＫは、カレントミラー回路を構成する一対のｐＭＯＳトランジスタ２０ｂ、２２ｂによって安定化され、上記第２のクロック／ＣＬＫに対し所定の位相遅れを有する第２の入力クロックｃｌｋｂｚとして、ｎＭＯＳトランジスタ２３ｂのドレインから出力される。
【００３８】
図２に示したようなカレントミラー回路を含む第１の入力初段回路部２ａおよび第２の入力初段回路部２ｂによって、第１の入力クロックｃｌｋｚと、この第１の入力クロックｃｌｋｚと逆相の関係にある第２の入力クロックｃｌｋｂｚが安定に生成される。
図３は、図１の実施例のディレイ素子回路部およびディレイ素子制御回路部の具体的な構成を示す回路図である。図３においては、第１のディレイ素子回路部３ａ（図１）および第２のディレイ素子回路部３ｂ（図１）の一方のディレイ素子回路部のみを示し、他方のディレイ素子回路部は省略している。上記の第１のディレイ素子回路部３ａおよび第２のディレイ素子回路部３ｂは同一の回路構成を有し、ディレイ素子制御回路部４（図１）からの制御信号によって同じ遅延量が設定されるように調整される。
【００３９】
図３に示すように、第１のディレイ素子回路部３ａ（または第２のディレイ素子回路部３ｂ）は、複数のインバータを直列に接続したインバータ列３２と、一方の入力端子がインバータ列３２の２段毎の出力信号を受けるように設けられた複数のＡＮＤゲート３３−１〜３３−ｎ（ここで、ｎは２以上の任意の正の整数）により構成されるＡＮＤゲート列と、各々のＡＮＤゲート列の出力信号がゲートに供給されるｎＭＯＳトランジスタ３４−１〜３４−ｎにより構成されるトランジスタ列とを備えている。これらのｎＭＯＳトランジスタ３４−１〜３４−ｎのドレインは１本の信号線に共通に接続され、抵抗３５を介して電源電圧Ｖｄの高電圧側の電源に接続されており、また一方で、ｎＭＯＳトランジスタ３４−１〜３４−ｎのソースはアース等の低電圧側の電源に接続されている。
【００４０】
さらに、第１のディレイ素子回路部３ａ（または第２のディレイ素子回路部３ｂ）は、上記の信号線に接続される入力端子を有するバッファ３６を備えている。このバッファ３６は、第１の入力クロックｃｌｋｚ（または第２の入力クロックｃｌｋｂｚ）に対して所定の遅延量に相当する位相遅れを有する第１の内部クロックｃｌｋｄ（または第２の内部クロックｃｌｋｂｄ）を出力する。
【００４１】
図３に示すディレイ素子制御回路部４は、位相比較部９（図１）の位相比較結果に応じて、カウントアップとカウントダウンとを切り替えるアップ・ダウンカウンタ４２と、このアップ・ダウンカウンタ４２の出力信号をデコードするデコーダ４１とを備えている。ここで、アップ・ダウンカウンタ４２は、必要に応じて保持信号ＨＯＬＤを“Ｌ（low ）”のレベルにすることにより、カウント値を保持することができる。保持信号ＨＯＬＤが“Ｈ（High）”のレベルになっている場合、第１の入力クロックｃｌｋｚが立ち上がるときに、位相比較部９が位相比較結果に基づいて出力するアップ・ダウン信号ＵＰ／ＤＯＷＮ（図１に示す位相差信号ｐｃｃｌｋに対応する）に応じて、カウントアップまたはカウントダウンのいずれかの動作が行われる。
【００４２】
デコーダ４１は、アップ・ダウンカウンタ４２の出力信号に応じて、いずれか一つの出力端子の出力信号を“Ｈ”にし、他の出力端子の出力信号を“Ｌ”にする。アップ・ダウンカウンタ４２がカウントアップの動作を行う場合には“Ｈ”にする出力端子の位置を右にシフトし、カウントダウンの動作を行う場合には“Ｈ”にする出力端子の位置を左にシフトする。デコーダ４１の複数の出力端子は、順に各々のＡＮＤゲート３３−１〜３３−ｎの他方の入力端子に接続されており、デコーダ４１から“Ｈ”の出力信号が入力されるＡＮＤゲートのみが活性化される。さらに、インバータ列３２の出力信号の中で、活性化されたＡＮＤゲートに入力される出力信号が第１の内部クロックｃｌｋｄとして出力されることになり、どのＡＮＤゲートを活性化するかにより、インバータ列を通過する段数が変化するので、第１の内部クロックｃｌｋｄの遅延量を適宜選択することができる。
【００４３】
上記のとおり、第１のディレイ素子回路部３ａと第２のディレイ素子回路部３ｂは、ディレイ素子制御回路部４の制御によって段階的に遅延量が設定できるようになっており、しかも第１のディレイ素子回路部３ａと第２のディレイ素子回路部３ｂの遅延量は同一である。位相比較部９は、第１のディレイ素子回路部３ａに入力される第１の入力クロックｃｌｋｚ（実際は、分周された基準クロックｒｅｆｃｌｋ）とダミー回路６（図１）の出力信号（実際は、分周されたダミークロックｄｕｍｃｌｋ３）とを比較し、この比較結果に応じてアップ・ダウン信号ＵＰ／ＤＯＷＮをディレイ素子制御回路部４内のアップ・ダウンカウンタ４２に供給する。より具体的には、第１の入力クロックｃｌｋｚの位相が、ダミー回路６の出力信号の位相よりも遅れているときには、アップ・ダウン信号ＵＰ／ＤＯＷＮを“Ｈ”にして第１のディレイ素子回路部３ａと第２のディレイ素子回路部３ｂの各々の遅延量を増加させる。また一方で、第１の入力クロックｃｌｋｚの位相が、ダミー回路６の出力信号の位相よりも進んでいるときには、アップ・ダウン信号ＵＰ／ＤＯＷＮを“Ｌ”にして第１のディレイ素子回路部３ａと第２のディレイ素子回路部３ｂの各々の遅延量を減少させる。このような処理は、第１の入力クロックｃｌｋｚの位相と、ダミー回路６の出力信号の位相とが一致するまで繰り返される。
【００４４】
図４は、図１の実施例の出力回路部の具体的な構成を示す回路図である。ここでは、互いに逆相の関係にある２つの内部クロックｃｌｋｄ、ｃｌｋｂｄの立ち上がりに同期して、クロックの一周期の期間内に２種のデータｄａｔａ１、ｄａｔａ２からなるデータＤＡＴＡを取り込む場合の出力回路部５の具体的な構成および動作を説明する。
【００４５】
図４に示す出力回路部５は、第１の内部クロックｃｌｋｄに基づいて一方のデータｄａｔａ１を通過させるか否かを選択するためのスイッチ動作を行うトランスファスイッチ５１ａ、５３ａを備えている。また一方で、出力回路部５は、第２の内部クロックｃｌｋｄに基づいて他方のデータｄａｔａ２を通過させるか否かを選択するためのスイッチ動作を行うトランスファスイッチ５１ｂ、５３ｂを備えている。これらの４つのトランスファスイッチ５１ａ、５１ｂ、５３ａおよび５３ｂの各々は、一つのｐＭＯＳトランジスタと一つのｎＭＯＳトランジスタとを並列に接続して構成される。
【００４６】
この場合、第１の内部クロックｃｌｋｄは、トランスファスイッチ５１ａ、５３ａ内の各々のｎＭＯＳトランジスタに直接供給されると共に、インバータ５０ａ、５２ａをそれぞれ介して上記トランスファスイッチ５１ａ、５３ａ内の各々のｐＭＯＳトランジスタに供給される。また一方で、第１の内部クロックｃｌｋｂｄは、トランスファスイッチ５１ｂ、５３ｂ内の各々のｎＭＯＳトランジスタに直接供給されると共に、インバータ５０ｂ、５２ｂをそれぞれ介して上記トランスファスイッチ５１ｂ、５３ｂ内の各々のｐＭＯＳトランジスタに供給される。
【００４７】
上記のような構成のトランスファスイッチ５１ａ、５３ａは、第１の内部クロックｃｌｋｄが立ち上がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオン（ＯＮ）の状態になったときに、上記トランスファスイッチが開いて（オンになって）一方のデータｄａｔａ１を通過させる。さらに、第１の内部クロックｃｌｋｄが立ち下がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオフ（ＯＦＦ）の状態になったときに、上記トランスファスイッチが閉じて（オフになって）一方のデータｄａｔａ１の通過を抑止する。
【００４８】
また一方で、上記のような構成のトランスファスイッチ５１ｂ、５３ｂは、第２の内部クロックｃｌｋｂｄが立ち上がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオンの状態になったときに、上記トランスファスイッチが開いて他方のデータｄａｔａ２を通過させる。さらに、第２の内部クロックｃｌｋｂｄが立ち下がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオフの状態になったときに、上記トランスファスイッチが閉じて他方のデータｄａｔａ２の通過を抑止する。
【００４９】
さらに、図４に示す出力回路部５は、２つのトランスファスイッチ５１ａ、５１ｂの共通の出力端子に接続され、かつ、上記トランスファスイッチ５１ａ、５１ｂから送出される２種のデータｄａｔａ１、ｄａｔａ２を保持する第１のラッチ回路を備えている。この第１のラッチ回路は、２つのインバータ５４−１、５４−２を有しており、一方のインバータ５４−１の入力端子と他方のインバータ５４−２の出力端子、および、一方のインバータ５４−１の出力端子と他方のインバータ５４−２の入力端子を接続することにより構成される。さらに、図４の出力回路部５は、入力側が第１のラッチ回路の出力側に接続されるインバータ５５と、ゲートがインバータ５５の出力側に接続される最終段のｐＭＯＳトランジスタ５８とを備えている。
【００５０】
また一方で、図４の出力回路部５は、２つのトランスファスイッチ５３ａ、５３ｂの共通の出力端子に接続され、かつ、上記トランスファスイッチ５３ａ、５３ｂから送出される２種のデータｄａｔａ１、ｄａｔａ２を保持する第２のラッチ回路を備えている。この第２のラッチ回路は、２つのインバータ５６−１、５６−２を有しており、一方のインバータ５６−１の入力端子と他方のインバータ５６−２の出力端子、および、一方のインバータ５６−１の出力端子と他方のインバータ５６−２の入力端子を接続することにより構成される。さらに、図４の出力回路部５は、入力側が第２のラッチ回路の出力側に接続されるインバータ５７と、ゲートがインバータ５７の出力側に接続される最終段のｎＭＯＳトランジスタ５９とを備えている。
【００５１】
図４に示すように、最終段のｐＭＯＳトランジスタ５８のソースは電源電圧Ｖｄの高電圧側の電源に接続され、最終段のｎＭＯＳトランジスタ５９のソースはアース等の低電圧側の電源に接続されている。さらに、ｐＭＯＳトランジスタ５８のドレインは、ｎＭＯＳトランジスタ５９のドレインに接続されており、２種のデータｄａｔａ１、ｄａｔａ２が、上記のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの接続箇所から出力信号Ｄｏｕｔ（出力データＤＱ）として出力される。
【００５２】
図４の出力回路部５においては、第１の内部クロックｃｌｋｄの立ち上がりおよび立ち下がりと、第２の内部クロックｃｌｋｂｄの立ち上がりおよび立ち下がりとが同時に行われるので、これらの第１および第２のクロックｃｌｋｄ、ｃｌｋｂｄが立ち上がったり立ち下がったりするときに、２つのトランスファスイッチ５１ａ、５１ｂの両方が一瞬閉じる期間が存在する。このような状態では、上記トランスファスイッチから送出されるデータが確定しないために、インバータ５５内のＣＭＯＳトランジスタ回路（図示していない）を構成するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタ間に貫通電流が流れるので消費電流が増加する。このような不都合な事態を回避するために、第１のラッチ回路を設けることにより、２つのトランスファスイッチ５１ａ、５１ｂの両方が一瞬閉じた状態になってもデータの“Ｈ”レベルまたは“Ｌ”レベルを確定するようにしている。
【００５３】
同様の理由により、他の２つのトランスファスイッチ５３ａ、５３ｂの両方が一瞬閉じる期間が存在する。このような状態では、上記トランスファスイッチから送出されるデータが確定しないために、インバータ５７内のＣＭＯＳトランジスタ回路（図示していない）を構成するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタ間に貫通電流が流れるので消費電流が増加する。このような不都合な事態を回避するために、第２のラッチ回路を設けることにより、２つのトランスファスイッチ５３ａ、５３ｂの両方が一瞬閉じた状態になってもデータの“Ｈ”レベルまたは“Ｌ”レベルを確定するようにしている。
【００５４】
上記の第１のラッチ回路により保持されたデータ（ｄａｔａ１またはｄａｔａ２）は、インバータ５５を介してｐＭＯＳトランジスタ５８に入力される。また一方で、上記の第２のラッチ回路により保持されたデータ（ｄａｔａ１またはｄａｔａ２）は、インバータ５７を介してｎＭＯＳトランジスタ５９に入力される。これらのインバータ５５、５７の出力レベルに応じて最終段のｐＭＯＳトランジスタ５８およびｎＭＯＳトランジスタ５９のいずれか一方がオンの状態になり、“Ｈ”レベルまたは“Ｌ”レベルの出力信号Ｄｏｕｔが最終的に出力される。換言すれば、２つの内部クロックｃｌｋｄ、ｃｌｋｂｄの各々の立ち上がりに同期して２つのデータｄａｔａ１またはｄａｔａ２が出力されることになる。
【００５５】
図５は、従来例のダミー回路の具体的な構成を示す回路図であり、図６および図７は、それぞれ、図１の実施例のダミー回路の具体的な構成を示す図のその１およびその２である。ここでは、従来例のダミー回路と本発明の一実施例（図１）のダミー回路とを比較しながら、本実施例のダミー回路の特徴となる構成を説明する。
【００５６】
図５に示す従来例のダミー出力回路部６５０は、リアル回路内の出力回路部の第１および第２の内部クロックの通過をモニタするために、図４に示した出力回路部５とほぼ同じ回路構成になっている。リアル回路内の位相比較部９（図１）においては、基準クロックｒｅｆｃｌｋの立ち上がりとダミー回路を通過した出力信号（ダミークロックｄｕｍｃｌｋ３）の立ち上がりとを比較するので、ダミー出力回路部６５０に入力されるダミークロックｄｕｍｃｌｋ１の立ち上がりをモニタする必要がある。したがって、ダミー出力回路部６５０から出力されるダミークロックｄｕｍｃｌｋ２は、ダミーディレイ素子回路部６３０から供給されるダミークロックｄｕｍｃｌｋ１の立ち上がりのタイミングで“Ｈ" レベルの信号を出力する。
【００５７】
このままではダミークロックｄｕｍｃｌｋ２が“Ｈ" のレベルのままであり、“Ｌ" のレベルに戻らない。このために、ダミークロックｄｕｍｃｌｋ１の立ち下がりのタイミングを利用し、複数個（ここでは３つ）のインバータ６６４、６６５および６６６とＮＯＲゲート６６７からなるパルス発生回路部６６３により“Ｈ" レベルのパルスを発生させてトランスファスイッチ６５２ｂとトランファスイッチ６５４ｂを開くようにする。このようにしてダミークロックｄｕｍｃｌｋ２を“Ｌ" のレベルにするように、予めデータを決めておくことが必要である。
【００５８】
この場合は、リアル回路内の出力回路に入力される２種のデータｄａｔａ１、ｄａｔａ２に相当する部分をそれぞれアースおよび電源電圧Ｖｄに吊っておくことによって、ｄａｔａ１＝“Ｌ" およびｄａｔａ２＝“Ｈ" になるようにしておく。
より詳しく説明すると、図５に示すダミー出力回路部６５０は、ダミークロックｄｕｍｃｌｋ１に基づいてスイッチ動作を行うトランスファスイッチ６５２ａ、６５２ｂ、６５４ａおよび６５４ｂを備えている。これらの４つのトランスファスイッチ６５２ａ、６５２ｂ、６５４ａおよび６５４ｂの各々は、一つのｐＭＯＳトランジスタと一つのｎＭＯＳトランジスタとを並列に接続して構成される。この場合、ダミークロックｄｕｍｃｌｋ１は、インバータを通さずにトランスファスイッチ６５２ａ、６５２ｂ、６５４ａおよび６５４ｂ内の各々のｎＭＯＳトランジスタに供給されると共に、インバータ６５１ａ、６５１ｂ、６５３ａおよび６５３ｂをそれぞれ介して上記トランスファスイッチ内の各々のｐＭＯＳトランジスタに供給される。
【００５９】
上記のような構成のトランスファスイッチ６５２ａ、６５４ａは、ダミークロックｄｕｍｃｌｋ１が立ち上がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオンの状態になったときに、上記トランスファスイッチが開いて（オンになって）“Ｌ" レベルの信号（データｄａｔａ１）を通過させる。さらに、ダミークロックｄｕｍｃｌｋ１が立ち下がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオフの状態になったときに、上記トランスファスイッチが閉じて（オフになって）“Ｌ" レベルの信号の通過を抑止する。
【００６０】
また一方で、上記のような構成のトランスファスイッチ６５２ｂ、６５４ｂは、ダミークロックｄｕｍｃｌｋ１が立ち上がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオンの状態になったときに、上記トランスファスイッチが開いて“Ｈ" レベルの信号（データｄａｔａ２）を通過させる。さらに、ダミークロックｄｕｍｃｌｋ１が立ち下がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオフの状態になったときに、上記トランスファスイッチが閉じて“Ｈ" レベルの信号の通過を抑止する。
【００６１】
さらに、図５に示すダミー出力回路部６５０は、２つのトランスファスイッチ６５２ａ、６５２ｂの共通の出力端子に接続され、かつ、上記トランスファスイッチ６５２ａ、６５２ｂから送出される信号（データｄａｔａ１、ｄａｔａ２）を保持する第１のラッチ回路を備えている。この第１のラッチ回路は、２つのインバータ６５５、６５６により構成される。さらに、図５のダミー出力回路部６５０は、入力側が第１のラッチ回路の出力側に接続されるインバータ６５７と、ゲートがインバータ６５７の出力側に接続される最終段のｐＭＯＳトランジスタ６６１とを備えている。
【００６２】
また一方で、図５のダミー出力回路部６５０は、２つのトランスファスイッチ６５４ａ、６５４ｂの共通の出力端子に接続され、かつ、上記トランスファスイッチ６５４ａ、６５４ｂから送出される信号（データｄａｔａ１、ｄａｔａ２）を保持する第２のラッチ回路を備えている。この第２のラッチ回路は、２つのインバータ６５８、６５９により構成される。さらに、図５のダミー出力回路部６５０は、入力側が第２のラッチ回路の出力側に接続されるインバータ６６０と、ゲートがインバータ６６０の出力側に接続される最終段のｎＭＯＳトランジスタ６６２とを備えている。
【００６３】
図５に示すように、最終段のｐＭＯＳトランジスタ６６１のソースは電源電圧Ｖｄの高電圧側の電源に接続され、最終段のｎＭＯＳトランジスタ６６２のソースはアース等の低電圧側の電源に接続されている。さらに、ｐＭＯＳトランジスタ６６１のドレインは、ｎＭＯＳトランジスタ６６２のドレインに接続されており、ダミー入力回路部６４０に供給すべきダミークロックｄｕｍｃｌｋ２が、上記のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの接続箇所から出力される。
【００６４】
ここで、ｄａｔａ２＝“Ｈ" に吊っている側のトランスファスイッチ６５２ｂ、６５４ｂを制御する場合に、上記トランスファスイッチのｐＭＯＳトランジスタの側では、インバータ６５１ｂ、６５３ｂをそれぞれ介してダミークロックｄｕｍｃｌｋ１が供給されるので、上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの両方とも開く期間が存在する。それゆえに、ダミークロックｄｕｍｃｌｋ１の立ち下がりのタイミングを利用し、前述のパルス発生回路部６６３により“Ｈ" レベルの信号（パルス）を発生させてダミークロックｄｕｍｃｌｋ２が "Ｌ" のレベルになるように制御する。
【００６５】
さらに、図５に示す従来例のダミー入力回路部６４０は、リアル回路内の入力回路部の外部クロックの通過をモニタするために、図２の（Ａ）に示した入力初段回路部２ａとほぼ同じ回路構成になっている。ただし、ダミー入力回路部６４０では、〔従来の技術〕の項で既述したように、一つのダミークロックｄｕｍｃｌｋ２のみが一方の入力部に供給されるようになっている。このため、ダミー入力回路部６４０の他方の入力部にＤＣレベルの基準信号Ｖｒｅｆを供給することによって、相補クロック形式で２つの外部クロックが入力される入力回路部の構成にできる限り近くなるようにしていた。
【００６６】
より詳しく説明すると、図５のダミー入力回路部６４０は、差動増幅器として機能する一対のｎＭＯＳトランジスタ６４２、６４４と、回路全体の電流源として機能するｎＭＯＳトランジスタ６４５と、一対のｎＭＯＳトランジスタ６４２、６４４の一方のｎＭＯＳトランジスタ６４４に流れる電流を調整するためのカレントミラー接続形式の一対のｐＭＯＳトランジスタ６４１、６４３（これらのｐＭＯＳトランジスタ６４１、６４３がカレントミラー回路を構成する）とを備えている。さらに、このカレントミラー回路を構成する一対のｐＭＯＳトランジスタ６４１、６４３の各々のソースは、電源電圧Ｖｄの高電圧側の電源に接続され、上記のｐＭＯＳトランジスタ６４１、６４３のドレインは、一対のｎＭＯＳトランジスタ６４２、６４４のドレインにそれぞれ接続される。さらに、一対のｎＭＯＳトランジスタ６４２、６４４の各々のソースは、電流源のｎＭＯＳトランジスタ６４５のドレインに接続される。また一方で、ｎＭＯＳトランジスタ６４５のソースは、アース等の低電圧側の電源に接続される。
【００６７】
図５のダミー入力回路部６４０においては、ダミークロックｄｕｍｃｌｋ２が、一対のｎＭＯＳトランジスタ６４２、６４４の他方のｎＭＯＳトランジスタ６４２のゲートに入力されると共に、ＤＣレベルの基準信号Ｖｒｅｆが、一方のｎＭＯＳトランジスタ６４４のゲートに入力される。さらに、上記ダミークロックｄｕｍｃｌｋ１に対し所定の位相遅れを有するダミークロックｄｕｍｃｌｋ３が、ｎＭＯＳトランジスタ６４４のドレインから出力される。
【００６８】
ついで、図６および図７に基づき、本実施例のダミー回路の主要部をなすダミー出力回路部６５、ダミー入力回路部６４および逆相信号生成部７の具体的な回路構成について説明する。
図６に示す本実施例のダミー出力回路部６５は、出力回路部の第１および第２の内部クロックの通過をモニタするために、図４に示した出力回路部５（または、図５に示したダミー出力回路部６５０）とほぼ同じ回路構成になっている。リアル回路内の位相比較部９（図１）においては、基準クロックｒｅｆｃｌｋの立ち上がりとダミー回路を通過した出力信号（ダミークロックｄｕｍｃｌｋ３）の立ち上がりとを比較するので、ダミー出力回路部６５に入力されるダミークロックｄｕｍｃｌｋ１の立ち上がりをモニタする必要がある。したがって、ダミー出力回路部６５から出力されるダミークロックｄｕｍｃｌｋ２は、ダミーディレイ素子回路部６３から供給されるダミークロックｄｕｍｃｌｋ１の立ち上がりのタイミングで“Ｈ" レベルの信号を出力する。このままでは、ダミークロックｄｕｍｃｌｋ２が“Ｈ" のレベルのままであり、“Ｌ" のレベルに戻らない。このために、ダミークロックｄｕｍｃｌｋ１の立ち下がりのタイミングを利用し、直列に接続された複数個（ここでは３つ）のインバータ６７ａ、６７ｂおよび６７ｃとＮＯＲゲート６７ｄからなるパルス発生回路部６７により“Ｈ" レベルのパルスを発生させ、このＨ" レベルのパルスによってトランスファスイッチ８１ｂとトランスファスイッチ８３ｂを開くようにする。このようにしてダミークロックｄｕｍｃｌｋ２を“Ｌ" のレベルにするように、予めデータを決めておくことが必要である。
【００６９】
本実施例の場合には、リアル回路内の出力回路に入力される２種のデータｄａｔａ１、ｄａｔａ２に相当する部分をそれぞれアースおよび電源電圧Ｖｄに吊っておくことによって、ｄａｔａ１＝“Ｌ" およびｄａｔａ２＝“Ｈ" になるようにしておく。
より詳しく説明すると、図６に示すダミー出力回路部６５は、ダミークロックｄｕｍｃｌｋ１に基づいてスイッチ動作を行うトランスファスイッチ８１ａ、８１ｂ、８３ａおよび８３ｂを備えている。これらの４つのトランスファスイッチ８１ａ、８１ｂ、８３ａおよび８３ｂの各々は、一つのｐＭＯＳトランジスタと一つのｎＭＯＳトランジスタとを並列に接続して構成される。この場合、ダミークロックｄｕｍｃｌｋ１は、インバータを通さずにトランスファスイッチ８１ａ、８１ｂ、８３ａおよび８３ｂ内の各々のｎＭＯＳトランジスタに供給されると共に、インバータ８０ａ、８０ｂ、８２ａおよび８２ｂをそれぞれ介して上記トランスファスイッチ内の各々のｐＭＯＳトランジスタに供給される。上記のトランスファスイッチ８１ａ、８１ｂ、８３ａおよび８３ｂは、それぞれ、従来例のダミー出力回路部のトランスファスイッチ６５２ａ、６５２ｂ、６５４ａおよび６５４ｂとほぼ同じ機能を有する。
【００７０】
上記のような構成のトランスファスイッチ８１ａ、８３ａは、ダミークロックｄｕｍｃｌｋ１が立ち上がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオンの状態になったときに、上記トランスファスイッチが開いて“Ｌ" レベルの信号（データｄａｔａ１）を通過させる。さらに、ダミークロックｄｕｍｃｌｋ１が立ち下がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオフの状態になったときに、上記トランスファスイッチが閉じて“Ｌ”レベルの信号の通過を抑止する。
【００７１】
また一方で、上記のような構成のトランスファスイッチ８１ｂ、８３ｂは、ダミークロックｄｕｍｃｌｋ１が立ち上がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオンの状態になったときに、上記トランスファスイッチが開いて“Ｈ”レベルの信号（データｄａｔａ２）を通過させる。さらに、ダミークロックｄｕｍｃｌｋ１が立ち下がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオフの状態になったときに、上記トランスファスイッチが閉じて“Ｈ" レベルの信号の通過を抑止する。
【００７２】
さらに、図６に示すダミー出力回路部６５は、２つのトランスファスイッチ８１ａ、８３ａの共通の出力端子に接続され、かつ、上記トランスファスイッチ８１ａ、８３ａから送出される信号（データｄａｔａ１、ｄａｔａ２）を保持する第１のラッチ回路を備えている。この第１のラッチ回路は、２つのインバータ８４−１、８４−２により構成される。さらに、図６のダミー出力回路部６５は、入力側が第１のラッチ回路の出力側に接続されるインバータ８５と、ゲートがインバータ８５の出力側に接続される最終段のｐＭＯＳトランジスタ８８とを備えている。
【００７３】
また一方で、図６のダミー出力回路部６５は、２つのトランスファスイッチ８１ｂ、８３ｂの共通の出力端子に接続され、かつ、上記トランスファスイッチ８１ｂ、８３ｂから送出される信号（データｄａｔａ１、ｄａｔａ２）を保持する第２のラッチ回路を備えている。この第２のラッチ回路は、２つのインバータ８６−１、８６−２により構成される。さらに、図６のダミー出力回路部６５は、入力側が第２のラッチ回路の出力側に接続されるインバータ８７と、ゲートがインバータ８７の出力側に接続される最終段のｎＭＯＳトランジスタ８９とを備えている。
【００７４】
図６に示すように、最終段のｐＭＯＳトランジスタ８８のソースは電源電圧Ｖｄの高電圧側の電源に接続され、最終段のｎＭＯＳトランジスタ８８のソースはアース等の低電圧側の電源に接続されている。さらに、ｐＭＯＳトランジスタ８８のドレインは、ｎＭＯＳトランジスタ８９のドレインに接続されており、ダミー入力回路部６４に供給すべきダミークロックｄｕｍｃｌｋ２が、上記のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの接続箇所から出力される。上記の第１のラッチ回路、第２のラッチ回路、インバータ８５、インバータ８７、ｐＭＯＳトランジスタ８８、およびｎＭＯＳトランジスタ８９は、それぞれ、従来例のダミー出力回路部の第１のラッチ回路、第２のラッチ回路、インバータ６５７、インバータ６６０、ｐＭＯＳトランジスタ６６１、およびｎＭＯＳトランジスタ６６２とほぼ同じ機能を有する。
【００７５】
ここで、ｄａｔａ２＝“Ｈ”に吊っている側のトランスファスイッチ８１ｂ、８３ｂを制御する場合に、上記トランスファスイッチのｐＭＯＳトランジスタの側では、インバータ８０ｂ、８２ｂをそれぞれ介してダミークロックｄｕｍｃｌｋ１が供給されるので、上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの両方とも開く期間が存在する。それゆえに、ダミークロックｄｕｍｃｌｋ１の立ち下がりのタイミングを利用し、前述のパルス発生回路部６７により“Ｈ”レベルの信号を発生させてダミークロックｄｕｍｃｌｋ２が "Ｌ”のレベルになるように制御する。
【００７６】
さらに、図６に示す本実施例のダミー入力回路部６４は、リアル回路内の入力回路部の外部クロックの通過をモニタするために、図２の（Ａ）に示した入力初段回路部２ａとほぼ同じ回路構成になっている。ここでは、従来例のダミー入力回路部６４０（図５）の場合と異なり、ダミークロックｄｕｍｃｌｋ２を一方の入力部に供給すると共に、上記ダミークロックｄｕｍｃｌｋ２と逆相の関係にある逆相ダミークロックｄｕｍｃｌｋ２ｘを他方の入力部に供給するようになっている。このため、ダミー入力回路部の構成が入力回路部の構成により近くなるので、従来例のようにＤＣレベルの基準信号Ｖｒｅｆを使用する場合よりも、ダミー回路全体のモニタ時間の誤差を小さくすることができる。
【００７７】
より詳しく説明すると、図６のダミー入力回路部６４は、差動増幅器として機能する一対のｎＭＯＳトランジスタ２６、２８と、回路全体の電流源として機能するｎＭＯＳトランジスタ２９と、一対のｎＭＯＳトランジスタ２６、２８の一方のｎＭＯＳトランジスタ２６に流れる電流を調整するためのカレントミラー接続形式の一対のｐＭＯＳトランジスタ２５、２７（これらのｐＭＯＳトランジスタ２５、２７がカレントミラー回路を構成する）とを備えている。さらに、このカレントミラー回路を構成する一対のｐＭＯＳトランジスタ２５、２７の各々のソースは、電源電圧Ｖｄの高電圧側の電源に接続され、上記のｐＭＯＳトランジスタ２５、２７のドレインは、一対のｎＭＯＳトランジスタ２６、２８のドレインにそれぞれ接続される。さらに、一対のｎＭＯＳトランジスタ２６、２８の各々のソースは、電流源のｎＭＯＳトランジスタ２９のドレインに接続される。また一方で、ｎＭＯＳトランジスタ２９のソースは、アース等の低電圧側の電源に接続される。
【００７８】
図６のダミー入力回路部６４においては、ダミー出力回路部６５から供給されるダミークロックｄｕｍｃｌｋ２が、一対のｎＭＯＳトランジスタ２６、２８の他方のｎＭＯＳトランジスタ２６のゲートに入力されると共に、逆相信号生成部７から供給される逆相ダミークロックｄｕｍｃｌｋ２ｘが、一方のｎＭＯＳトランジスタ２８のゲートに入力される。さらに、上記ダミークロックｄｕｍｃｌｋ１に対し所定の位相遅れを有するダミークロックｄｕｍｃｌｋ３が、ｎＭＯＳトランジスタ２８のドレインから出力される。
【００７９】
また一方で、図７に示す逆相信号生成部７においては、ダミークロックｄｕｍｃｌｋ１から分岐した信号が入力される。この逆相信号生成部７は、前述の図６のダミー出力回路部６５と実質的に同じ構成を有する。ただし、逆相信号生成部７は、ダミークロックｄｕｍｃｌｋ２と逆相の関係にある信号（逆相ダミークロックｄｕｍｃｌｋ２ｘ）を出力することが必要なので、前述の図６のダミー出力回路部６５とは逆に、ｄａｔａ１＝“Ｈ”、ｄａｔａ２＝“Ｌ”に吊っている。
【００８０】
図７の逆相信号生成部７から出力される逆相ダミークロックｄｕｍｃｌｋ２ｘは、ダミーディレイ素子回路部６３から供給されるダミークロックｄｕｍｃｌｋ１の立ち上がりのタイミングで“Ｌ" レベルの信号を出力する。このままではダミークロックｄｕｍｃｌｋ２が“Ｌ" のレベルのままであり、“Ｈ" のレベルに戻らない。このために、ダミークロックｄｕｍｃｌｋ１の立ち下がりのタイミングを利用し、直列に接続された複数個（ここでは３つ）のインバータ１７ａ、１７ｂおよび１７ｃとＮＯＲゲート１７ｄからなるパルス発生回路部１７により“Ｈ" レベルのパルスを発生させ、このＨ" レベルのパルスによってトランスファスイッチ７１ｂとトランファスイッチ７３ｂを開くようにする。このようにしてダミークロックｄｕｍｃｌｋ２を“Ｈ" のレベルにするように、予めデータを決めておくことが必要である。
【００８１】
この場合には、前述のダミー出力回路部６５の場合とは逆に、２種のデータｄａｔａ１、ｄａｔａ２に相当する部分をそれぞれ電源電圧Ｖｄおよびアースに吊っておくことによって、ｄａｔａ１＝“Ｈ" およびｄａｔａ２＝“Ｌ" になるようにしておく。
より詳しく説明すると、図７に示す逆相信号生成部７は、ダミークロックｄｕｍｃｌｋ１に基づいてスイッチ動作を行うトランスファスイッチ７１ａ、７１ｂ、７３ａおよび７３ｂを備えている。これらの４つのトランスファスイッチ７１ａ、７１ｂ、７３ａおよび７３ｂの各々は、一つのｐＭＯＳトランジスタと一つのｎＭＯＳトランジスタとを並列に接続して構成される。この場合、ダミークロックｄｕｍｃｌｋ１は、インバータを通さずにトランスファスイッチ７１ａ、７１ｂ、７３ａおよび７３ｂ内の各々のｎＭＯＳトランジスタに供給されると共に、インバータ７０ａ、７０ｂ、７２ａおよび７２ｂをそれぞれ介して上記トランスファスイッチ内の各々のｐＭＯＳトランジスタに供給される。
【００８２】
上記のような構成のトランスファスイッチ７１ａ、７３ａは、ダミークロックｄｕｍｃｌｋ１が立ち上がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオンの状態になったときに、上記トランスファスイッチが開いて“Ｈ" レベルの信号（データｄａｔａ１）を通過させる。さらに、ダミークロックｄｕｍｃｌｋ１が立ち下がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオフの状態になったときに、上記トランスファスイッチが閉じて“Ｈ”レベルの信号の通過を抑止する。
【００８３】
また一方で、上記のような構成のトランスファスイッチ７１ｂ、７３ｂは、ダミークロックｄｕｍｃｌｋ１が立ち上がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオンの状態になったときに、上記トランスファスイッチが開いて“Ｌ”レベルの信号（データｄａｔａ２）を通過させる。さらに、ダミークロックｄｕｍｃｌｋ１が立ち下がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオフの状態になったときに、上記トランスファスイッチが閉じて“Ｌ" レベルの信号の通過を抑止する。
【００８４】
さらに、図７に示す逆相信号生成部７は、２つのトランスファスイッチ７１ａ、７３ａの共通の出力端子に接続され、かつ、上記トランスファスイッチ７１ａ、７３ａから送出される信号（データｄａｔａ１、ｄａｔａ２）を保持する第１のラッチ回路を備えている。この第１のラッチ回路は、２つのインバータ７４−１、７４−２により構成される。さらに、図７の逆相信号生成部７は、入力側が第１のラッチ回路の出力側に接続されるインバータ７５と、ゲートがインバータ７５の出力側に接続される最終段のｐＭＯＳトランジスタ７８とを備えている。
【００８５】
また一方で、図７の逆相信号生成部７は、２つのトランスファスイッチ７１ｂ、７３ｂの共通の出力端子に接続され、かつ、上記トランスファスイッチ７１ｂ、７３ｂから送出される信号（データｄａｔａ１、ｄａｔａ２）を保持する第２のラッチ回路を備えている。この第２のラッチ回路は、２つのインバータ７６−１、７６−２により構成される。さらに、図７の逆相信号生成部７は、入力側が第２のラッチ回路の出力側に接続されるインバータ７７と、ゲートがインバータ７７の出力側に接続される最終段のｎＭＯＳトランジスタ７９とを備えている。
【００８６】
図７に示すように、最終段のｐＭＯＳトランジスタ７７のソースは電源電圧Ｖｄの高電圧側の電源に接続され、最終段のｎＭＯＳトランジスタ７７のソースはアース等の低電圧側の電源に接続されている。さらに、ｐＭＯＳトランジスタ７７のドレインは、ｎＭＯＳトランジスタ７９のドレインに接続されており、ダミー入力回路部６４に供給すべき逆相ダミークロックｄｕｍｃｌｋ２ｘが、上記のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの接続箇所から出力される。
【００８７】
ここで、ｄａｔａ２＝“Ｌ”に吊っている側のトランスファスイッチ７１ｂ、７３ｂを制御する場合に、上記トランスファスイッチのｐＭＯＳトランジスタの側では、インバータ７０ｂ、７２ｂをそれぞれ介してダミークロックｄｕｍｃｌｋ１が供給されるので、上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの両方とも開く期間が存在する。それゆえに、ダミークロックｄｕｍｃｌｋ１の立ち下がりのタイミングを利用し、前述のパルス発生回路部１７により“Ｈ”レベルの信号を発生させてダミークロックｄｕｍｃｌｋ２が "Ｈ”のレベルになるように制御する。
【００８８】
図８および図９は、それぞれ、図１の実施例および従来例の動作を説明するためのタイミングチャートのその１およびその２である。ただし、ここでは、位相比較部に入力される基準クロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌｋ３との位相差が零になってＤＬＬ回路がロックオンの状態になっているときに、２種のデータｄａｔａ１（“Ｌ”レベル）、ｄａｔａ２（“Ｈ”レベル）を読み出し続けている場合の時間（ｔ）に対する各部の信号波形の変化を説明することとする。
【００８９】
図８のタイミングチャートに示すように、第１のクロックＣＬＫ（図８の（ａ））と、この第１のクロックＣＬＫに対して１８０°位相がずれた第２のクロック／ＣＬＫ（図８の（ｂ））は、ＤＬＬ回路のリアル回路内の入力回路部に供給される。これらの第１のクロックＣＬＫおよび第２のクロック／ＣＬＫに対し同じ遅延量ｔ１の時間遅れでもって、第１の入力クロックｃｌｋｚおよび第２の入力クロックｃｌｋｂｚが入力回路部から出力される（図８の（ｃ）、（ｄ））。さらに、第１の入力クロックｃｌｋｚおよび第２の入力クロックｃｌｋｂｚに対し同じ遅延量ｔｄの時間遅れでもって、第１の内部クロックｃｌｋｄおよび第２の内部クロックｃｌｋｂｄが、第１および第２のディレイ素子回路部からそれぞれ出力される（図８の（ｅ）、（ｆ））。
【００９０】
さらに、図８のタイミングチャートに示すように、第１の内部クロックｃｌｋｄおよび第２の内部クロックｃｌｋｂｄの立ち上がりに同期して、２種のデータｄａｔａ１（“Ｌ”レベル）、ｄａｔａ２（“Ｈ”レベル）が、出力信号Ｄｏｕｔ（出力データＤＱ）として出力回路部から出力される（図８の（ｇ）、（ｈ）および（ｉ））。より厳密にいえば、第１の内部クロックｃｌｋｄおよび第２の内部クロックｃｌｋｂｄに対し同じ遅延量ｔ２の時間遅れでもって、クロックの一周期の半分の期間毎に２種のデータｄａｔａ１、ｄａｔａ２が交互に出力される。
【００９１】
また一方で、図９のタイミングチャートに示すように、第１の入力クロックｃｌｋｚおよび第２の入力クロックｃｌｋｂｚと同じ時間遅れを有する入力ダミークロックｄｕｍｃｌｋ０が、ダミー回路内のダミーディレイ素子回路部に供給される（図９の（ｊ））。これと同時に、入力ダミークロックｄｕｍｃｌｋ１と逆相の関係にある基準クロックｒｅｆｃｌｋが位相比較部に供給される（図９の（ｋ））。さらに、入力ダミークロックｄｕｍｃｌｋ０に対し遅延量ｔｄの時間遅れでもって、ダミークロックｄｕｍｃｌｋ１がダミーディレイ素子回路部から出力される（図９の（ｌ））。
【００９２】
本実施例の場合、ダミークロックｄｕｍｃｌｋ１に対し遅延量ｔ２の時間遅れを有するダミークロックｄｕｍｃｌｋ２が、ダミー出力回路部からダミー入力回路部へ供給されると共に（図９の（ｍ））、ダミークロックｄｕｍｃｌｋ２と逆相の関係にある逆相ダミークロックｄｕｍｃｌｋ２ｘが、逆相信号生成部からダミー入力回路部へ供給される（図９の（ｎ））。
【００９３】
これに対して、従来例の場合、ダミークロックｄｕｍｃｌｋ１に対し遅延量ｔ２の時間遅れを有するダミークロックｄｕｍｃｌｋ２が、ダミー出力回路部からダミー入力回路部へ供給されると共に（図９の（ｐ））、ＤＣレベルの基準電圧Ｖｒｅｆがダミー入力回路部へ供給される（図９の（ｑ））。
換言すれば、本実施例の場合、ダミー回路内のダミー入力回路部の入力側には、リアル回路内の入力回路部の入力側と同じように、ダミークロックｄｕｍｃｌｋ２および逆相ダミークロックｄｕｍｃｌｋ２ｘが相補クロック形式で入力される。上記のような構成においては、従来例のＤＣレベルの基準信号Ｖｒｅｆの代わりに、逆相信号生成部にて生成された逆相信号をダミー入力回路部に入力することによって、互いに相補関係にある２つのダミークロックが入力されることになるので、入力回路部のクロックの通過時間とダミー入力回路部のダミークロックの通過時間との間の誤差を比較的小さくすることができる。
【００９４】
それゆえに、本実施例においては、ダミークロックｄｕｍｃｌｋ２に対して入力回路部の遅延量とほぼ同じ遅延量ｔ１でもって、ダミークロックｄｕｍｃｌｋ３が出力される（図９の（ｏ））。これに対し、従来例の場合、ダミークロックｄｕｍｃｌｋ２に対して入力回路部の遅延量より多い遅延量ｔ１＋αでもって、ダミークロックｄｕｍｃｌｋ３が出力される（図９の（ｒ））。
【００９５】
図１０は、図１の実施例および従来例においてクロックがＤＬＬ回路を通過する様子を示すタイミングチャートである。ここでは、第１のクロックＣＬＫおよび第２のクロック／ＣＬＫがリアル回路内の入力回路部を通過する様子を実線で示し、ダミークロックがダミー回路内のダミー入力回路部（すなわち、差動入力側）を通過するときの様子を破線で示す。
【００９６】
図１０の上部に示す従来例の場合、第１のクロックＣＬＫがリアル回路内の入力回路部を通過する時間と、ダミークロックがダミー回路内のダミー入力回路部を通過する時間との差はａとなる。これに対し、図１０の下部に示す本実施例の場合、第１のクロックＣＬＫがリアル回路内の入力回路部を通過する時間と、ダミークロックがダミー回路内のダミー入力回路部を通過する時間との差はｂとなり、従来例の場合の時間ａよりもαだけ小さくなる（ａ−ｂ＝α）。換言すれば、ａ−ｂ＝αの分だけ、本実施例の場合のダミー回路内のダミー入力回路部の通過時間が、リアル回路内の入力回路部を通過する時間により近くなり、入力回路部のクロックの通過時間とダミー入力回路部のダミークロックの通過時間との間の誤差を比較的小さくすることができる。
【００９７】
図１１は、従来例のクロックと出力データとの関係を示すタイミングチャートであり、図１２は、図１の実施例におけるクロックと出力データとの関係を示すタイミングチャートである。
図１１に示す従来例においては、前述のように、入力回路部のクロックの通過時間とダミー入力回路部のダミークロックの通過時間との間の誤差が本実施例よりもα分だけ大きいので、データの不確定期間も、第１および第２のクロックＣＬＫ、／ＣＬＫの各々に対してα分だけ位相が早い側にずれる。ここで、データの不確定期間を図１１の破線のように規定した場合、データがアクセス可能であることを示すデータの有効期間がα分ずれるために、実効的なデータの有効期間が実質的に減少することになる。
【００９８】
これに対し、図１２に示す本実施例においては、入力回路部のクロックの通過時間とダミー入力回路部のダミークロックの通過時間との間の誤差が従来例よりもα分小さくなるので、データの不確定期間もその分小さくなる。それゆえに、従来例に比べて、データの有効期間を広く確保することが可能になる。
なお、これまでは、ダミー出力回路部とほぼ同じ構成の逆相信号生成部を設けることによって、ダミークロックと逆相の関係にある逆相信号を生成しているが、本発明では、このような構成に限定されるものではない。例えば、上記の逆相信号生成部の代わりに、周囲温度や電源電圧等の変動に関係なくダミークロックと正確に逆相の関係にある逆相信号を生成する機能を有する回路を、任意のトランジスタやインバータ等により構成してもよい。
【００９９】
【発明の効果】
以上説明したように、本発明によれば、クロック安定化回路内の入力初段回路部と同じ相補クロック形式で、第１のフィードバッククロックと、この第１のフィードバッククロックに対し逆相の関係にある第２のフィードバッククロックとを同時にダミー入力回路部に入力するので、従来のようにＤＣレベルの基準信号を使用する場合よりも、ダミー回路全体のモニタ時間の誤差を小さくすることが可能になる。さらに、データがアクセス可能であることを示すデータの有効期間をより広く確保することが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示すブロック図である。
【図２】図１の実施例の入力初段回路部の具体的な構成を示す回路図である。
【図３】図１の実施例のディレイ素子回路部およびディレイ素子制御回路部の具体的な構成を示す回路図である。
【図４】図１の実施例の出力回路部の具体的な構成を示す回路図である。
【図５】従来例のダミー回路の具体的な構成を示す回路図である。
【図６】図１の実施例のダミー回路の具体的な構成を示す図（その１）である。
【図７】図１の実施例のダミー回路の具体的な構成を示す図（その２）である。
【図８】図１の実施例および従来例の動作を説明するためのタイミングチャート（その１）である。
【図９】図１の実施例および従来例の動作を説明するためのタイミングチャート（その２）である。
【図１０】図１の実施例および従来例においてクロックがＤＬＬ回路を通過する様子を示すタイミングチャートである。
【図１１】従来例のクロックと出力データとの関係を示すタイミングチャートである。
【図１２】図１の実施例におけるクロックと出力データとの関係を示すタイミングチャートである。
【図１３】従来のクロック安定化回路の構成を示すブロック図である。
【符号の説明】
１…クロック安定化回路
２…クロック入力回路部
２ａ…第１の入力初段回路部
２ｂ…第２の入力初段回路部
３ａ…第１のディレイ素子回路部
３ｂ…第２のディレイ素子回路部
４…ディレイ素子制御回路部
５…出力回路部
６…ダミー回路
７…逆相信号生成部
８…分周器
９…位相比較部
２０ａ、２２ａ…ｐＭＯＳトランジスタ
２１ａ、２３ａ…ｎＭＯＳトランジスタ
２０ｂ、２２ｂ…ｐＭＯＳトランジスタ
２１ｂ、２３ｂ…ｎＭＯＳトランジスタ
３２…インバータ列
３３−１〜３３−ｎ…ＡＮＤゲート
３４−１〜３４−ｎ…ｎＭＯＳトランジスタ
４１…デコーダ
４２…アップ・ダウンカウンタ
５０ａ、５０ｂ、５２ａおよび５２ｂ…インバータ
５１ａ、５１ｂ、５３ａおよび５３ｂ…トランスファスイッチ
６３…ダミーディレイ素子回路部
６４…ダミー入力回路部
６５…ダミー出力回路部
７０ａ、７０ｂ、７２ａおよび７２ｂ…インバータ
７１ａ、７１ｂ、７３ａおよび７３ｂ…トランスファスイッチ
８０ａ、８０ｂ、８２ａおよび８２ｂ…インバータ
【発明の属する技術分野】
本発明は、外部から入力される相補クロックである２つの外部クロックの位相をそれぞれ調整して上記外部クロックと所定の位相関係を有する内部クロックを生成するＤＬＬ（Delay Locked Loop : ディレイ・ロックド・ループ）回路等のクロック安定化回路（ＳＴＣ（Stabilized Timing Circuit ）ともよばれる）を備えた半導体装置に関する。より詳しくいえば、本発明は、外部から相補クロック形式（すなわち、差動クロック形式）で供給される外部クロックに対し周囲温度や電源電圧等の変動に関係なく所定の位相だけ遅れた内部クロックを生成するシンクロナス・ダイナミック・ランダム・アクセス・メモリ（以後、ＳＤＲＡＭと略記する）に関するものである。
【０００２】
近年のＳＤＲＡＭは、ＣＰＵ（Central Processing Unit : 中央処理装置）の高速化に伴い高速化が要求されている。この要求に答えるために、クロックサイクルタイムの縮小を測りつつ、データの有効期間を示すデータウィンドゥを充分に確保しなければならない。それゆえに、ＤＬＬ回路等のクロック安定化回路を用いてデータ出力のタイミングを正確に制御することや、アドレスやデータの取り込みのマージンを充分に確保することが必要になってくる。
【０００３】
【従来の技術】
一般に、高速にて動作するＳＤＲＡＭにおいては、外部から入力される一つの外部クロックに対し常に所定の正確な位相（例えば、クロックの一周期分に相当する３６０°、またはその他の位相）にてデータの入出力を誤りなく行うことが必要である。このため、通常は、外部から入力されるクロックの位相と内部クロックの位相との差を正確に調整して上記内部クロックを生成する機能を有するＤＬＬ回路等をＳＤＲＡＭに設け、このＤＬＬ回路に入力される外部クロックの位相と、ＳＤＲＡＭから出力されるデータの位相とを見かけ上同期させるようにしている。
【０００４】
従来のＳＤＲＡＭは、外部クロックの立ち上がり（または立ち下がり）のエッジに同期してデータを入出力するので、データの最大の周波数は外部クロックの周波数と同じにしかならない。このような不都合に対処するために、外部から入力される第１のクロックの立ち上がりのエッジと、この第１のクロックと相補関係にある第２のクロック（すなわち、第１のクロックに対して１８０°位相がずれた第２のクロック）の立ち上がりのエッジの両方に同期してデータ信号を同期してデータを入出力するようにする技術（例えば、ＤＤＲ（Double Data Rate）技術）が開発されている。換言すれば、クロックの一方のエッジのみを使用した場合の２倍の転送速度にてデータを入出力することができる。このため、互いに相補関係にある第１および第２のクロックを受け、これらのクロックと同期した第１および第２の内部クロックを生成するＤＬＬ回路、すなわち、相補クロック形式で動作するＤＬＬ回路が提案されている。
【０００５】
図１３は、上記のような相補クロック形式で動作して相補内部クロックを出力する従来のクロック安定化回路の構成を示すブロック図である。図１３のクロック安定化回路１００は、代表的に、互いに相補関係にある２つの外部クロック（第１のクロックＣＬＫおよび第２のクロック／ＣＬＫ）の立ち上がりのエッジに同期して互いに相補関係にある第１および第２の内部クロックを出力するＤＬＬ回路により構成される。なお、説明の都合上、外部クロックを単に「クロック」とよぶこともある。
【０００６】
図１３に示すＤＬＬ回路は、外部から供給される２つの外部クロック（例えば、第１のクロックＣＬＫ、および第１のクロックＣＬＫに対して１８０°位相がずれた第２のクロック／ＣＬＫ）を相補クロック形式で入力するクロック入力回路部２００を備えている。このクロック入力回路部２００内の第１の入力初段回路部２００ａおよび第２の入力初段回路部２００ｂにおいて、第１のクロックＣＬＫおよび第２のクロック／ＣＬＫに基づき、互いに相補関係にある２つの入力クロック（例えば、第１の入力クロックｃｌｋｚ、および第１の入力クロックｃｌｋｚに対して１８０°位相がずれた第２の入力クロックｃｌｋｂｚ）がそれぞれ生成される。
【０００７】
さらに、図１３に示すＤＬＬ回路は、第１および第２の入力初段回路部２００ａ、２００ｂから供給される２つの入力クロックｃｌｋｚ、ｃｌｋｂｚを、それぞれ所定の位相だけ遅延させる第１のディレイ素子回路部３００ａ、第２のディレイ素子回路部３００ｂと、これらの第１および第２のディレイ素子回路部３００ａ、３００ｂの複数のディレイ段の段数を制御することによって、外部クロックに対し所定の位相遅れに相当する遅延量（遅延時間）を設定するディレイ素子制御回路部４００とを備えている。
【０００８】
さらに、図１３に示すＤＬＬ回路は、第１の入力クロックｃｌｋｚを分周して基準クロックｒｅｆｃｌｋを生成する分周器８００と、この分周器８００から供給される基準クロックｒｅｆｃｌｋの位相と、後述のダミー回路６００から出力されるダミークロックｄｕｍｃｌｋ３の位相とを比較する位相比較部９００とを備えている。上記のディレイ素子制御回路部４００は、位相比較部９００による基準クロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌｋ３との位相比較の結果として得られる位相差信号ｐｃｃｌｋに基づき、第１および第２のディレイ素子回路部３００ａ、３００ｂ（および、後述のダミーディレイ回路部６３０）の遅延量を設定する。
【０００９】
さらに、図１３に示すＤＬＬ回路は、上記の第１および第２のディレイ素子回路部３００ａ、３００ｂからそれぞれ出力される２つの内部クロック（例えば、第１の内部クロックｃｌｋｄ、および第２の内部クロックｃｌｋｂｄ）の各々の立ち上がりのエッジでデータＤＡＴＡを取り込み、それらを外部に出力データ（出力信号Ｄｏｕｔ）として出力する出力回路部５００を備えている。ここで、周囲温度や電源電圧の変動にかかわらず、外部クロック（ＣＬＫ、／ＣＬＫ）のそれぞれの立ち上がりに同期して出力回路部５００からデータ（出力信号Ｄｏｕｔ）が出力されるように第１および第２のディレイ素子回路部３００ａ、３００ｂによって遅延時間を調整する。
【００１０】
さらに、図１３に示すＤＬＬ回路においては、外部クロックに対する内部クロックの位相遅れに相当する遅延量を正確に設定するために、クロック入力回路部２００における外部クロックの通過時間や、出力回路部５００における内部クロックの通過時間をモニタするダミー回路６００が設けられている。このダミー回路６００は、ディレイ素子制御回路部４００によって第１および第２のディレイ素子回路部３００ａ、３００ｂの各々の遅延量と同じ遅延量に設定されたダミーディレイ素子回路部６３０と、クロック入力回路部２００の遅延量と同じ遅延量を有するダミー入力回路部６４０と、出力回路部５００の遅延量と同じ遅延量を有するダミー出力回路部６５０とにより構成される。
【００１１】
ダミーディレイ素子回路部６３０から出力されるダミークロックｄｕｍｃｌｋ１は、ダミー出力回路部６５０によって出力回路部５００の遅延量の分だけ遅延されてダミークロックｄｕｍｃｌｋ２となり、さらに、ダミー入力回路部６４０によってクロック入力回路部６４０の遅延量の分だけ遅延されてダミークロックｄｕｍｃｌｋ３となる。このようにして補正されたダミークロックｄｕｍｃｌｋ３は、位相比較部９００の一方の入力部に入力される。また一方で、第１の入力初段回路部２００から供給される第１の入力クロックｃｌｋｚは、分周器８００により分周され、入力ダミークロックｄｕｍｃｌｋ０としてダミーディレイ素子回路部６３０に入力されると共に、入力ダミークロックｄｕｍｃｌｋ０と逆相の関係にある基準クロックｒｅｆｃｌｋとして位相比較部９００の他方の入力部に入力される。
【００１２】
図１３のＤＬＬ回路においては、位相比較部９００による位相比較の結果に応じてディレイ素子制御回路部４００を動作させることで、基準クロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌｋ３との位相差が零になるように第１および第２のディレイ素子回路部３００ａ、３００ｂとダミーディレイ回路部６３０の遅延量を変化させる。基準クロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌｋ３との位相差が零になった時点で、位相比較部９００がロックオンの状態になって、最終的に、第１および第２のクロックの各々の立ち上がりのエッジに同期してデータＤＡＴＡが出力されることになる。
【００１３】
ただし、図１３に示すＤＬＬ回路では、ダミー回路６００内のダミー入力回路部６４０への入力信号の入り方がクロック入力回路部２００のそれとは異なっている点に注意すべきである。より具体的にいえば、第１および第２の入力初段回路部２００ａ、２００ｂの入力端子には相補クロックＣＬＫ、／ＣＬＫがそれぞれ入力されているのに対し、ダミー入力回路部６４０の２つの入力端子の一方にはダミークロックｄｕｍｃｌｋ２が入力されるが、他方の入力端子には基準信号Ｖｒｅｆが入力されている。
【００１４】
【発明が解決しようとする課題】
上記のとおり、第１および第２の入力初段回路部２００ａ、２００ｂとダミー入力回路６４０とは、同じ遅延時間を得るために、互いに実質的に同一の回路構成をなしている。
しかしながら、上記のような従来のＤＬＬ回路では、ダミー入力回路部の一方の入力にクロック信号の代わりにＤＣレベルの基準信号を入力しているので、クロック入力回路部のクロックの通過時間とダミー入力回路部のダミークロックの通過時間との間に誤差が生じる。このような誤差によって、位相比較部９００に入力される２つのクロックの立ち上がりのエッジもずれてくるので、外部クロックに対してデータが出力されるタイミングにもずれが生じるという問題が発生する。この場合、データの有効期間の設定の仕方によっては、データの有効期間が実質的に減少するおそれも生じる。
【００１５】
本発明は上記問題点に鑑みてなされたものであり、相補クロックが入力されるＤＬＬ回路等のクロック安定化回路において、ダミー回路全体におけるクロックの通過時間の誤差をできる限り小さくすると共に、クロックに同期して出力されるデータの有効期間をできる限り広く確保することが可能な半導体装置を提供することを目的とするものである。
【００１６】
【課題を解決するための手段】
上記問題点を解決するために、本発明の半導体装置は、相補クロックである第１のクロックおよび第２のクロックを受け、上記第１および第２のクロックと所定の位相関係を有する第１の内部クロックおよび第２の内部クロックを生成するクロック安定化回路を有し、このクロック安定化回路は、上記第１のクロックの電圧レベルと上記第２のクロックの電圧レベルとを比較する第１の差動回路を含むクロック入力回路部と、このクロック入力回路部に接続され、上記第１の内部クロック、上記第２の内部クロックおよびフィードバッククロックを出力する可変遅延回路部と、上記フィードバッククロックを受け、相補クロックである第１のフィードバッククロックおよび第２のフィードバッククロックを生成する相補ダミークロック生成部と、上記第１のフィードバッククロックの電圧レベルと上記第２のフィードバッククロックの電圧レベルとを比較する第２の差動回路を含むダミー入力回路部と、上記クロック入力回路部および上記ダミー入力回路部に接続され、上記可変遅延回路部を制御する位相比較部とを有する。
【００１７】
好ましくは、上記相補ダミークロック生成部は、上記第１のクロックまたは第２のクロックを位相調整して生成された上記フィードバッククロックに応答して上記第１のフィードバッククロックを生成する第１のダミー出力回路部と、上記フィードバッククロックに応答して上記第２のフィードバッククロックを生成する第２のダミー出力回路部とを有する。
【００１８】
換言すれば、相補クロックを受けて動作するクロック安定化回路を有する本発明の半導体集積回路では、クロック安定化回路内の入力回路部の第１および第２のクロックの通過時間をより正確にモニタするため、第１のフィードバッククロック（図１３のダミークロックｄｕｍｃｌｋ２）に対し逆相となる逆相信号（すなわち、第２のフィードバッククロック）を生成し、このような逆相信号を、ＤＣレベルの基準信号の代わりにダミー入力回路部に入力するようにしている。
【００１９】
かくして、本発明では、クロック安定化回路内の入力初段回路部と同じ入力形式（すなわち、相補クロック形式）でダミー入力回路部に第１および第２のフィードバッククロックを入力するので、従来のようにＤＣレベルの基準信号を使用する場合よりも、ダミー回路全体のモニタ時間の誤差を小さくすることができる。
【００２０】
【発明の実施の形態】
以下、添付図面（図１〜図１２）を参照しながら本発明の好ましい実施の形態を説明する。
図１は、本発明の一実施例の構成を示すブロック図である。ここでは、相補クロック形式で動作してデータを出力するクロック安定化回路１と出力回路部５の構成を示す。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【００２１】
図１のクロック安定化回路１は、互いに相補関係にある２つの外部クロック（第１のクロックＣＬＫ、および第１のクロックＣＬＫに対して１８０°位相がずれた第２のクロック／ＣＬＫ）の立ち上がりのエッジに同期してデータを出力するために、相補クロック形式で入力される第１および第２のクロックＣＬＫ、／ＣＬＫの位相を調整する機能を有するＤＬＬ回路により構成される。
【００２２】
図１に示すクロック安定化回路１、好ましくはＤＬＬ回路は、外部から供給される第１および第２のクロックＣＬＫ、／ＣＬＫを相補クロック形式で入力するクロック入力回路部２を備えている。このクロック入力回路部２内の第１の入力初段回路部２ａおよび第２の入力初段回路部２ｂにおいて、第１のクロックＣＬＫおよび第２のクロック／ＣＬＫに基づき、互いに相補関係にある２つの入力クロック（例えば、第１の入力クロックｃｌｋｚ、および第１の入力クロックｃｌｋｚに対して１８０°位相がずれた第２の入力クロックｃｌｋｂｚ）がそれぞれ生成される。上記のクロック入力回路部２は、前述の従来例（図１３）のクロック入力回路部２００と同様の構成を有している。
【００２３】
さらに、図１に示すＤＬＬ回路は、第１および第２の入力初段回路部２ａ、２ｂから供給される２つの入力クロックｃｌｋｚ、ｃｌｋｂｚを、それぞれ所定の位相（例えば、クロックの一周期分に相当する３６０°）だけ遅延させる第１のディレイ素子回路部３ａ、第２のディレイ素子回路部３ｂと、これらの第１および第２のディレイ素子回路部３ａ、３ｂの複数のディレイ段の段数を制御することによって、第１および第２のクロックＣＬＫ、／ＣＬＫに対し所定の位相遅れに相当する遅延量（遅延時間）を設定するディレイ素子制御回路部４とを備えている。
【００２４】
さらに、図１に示すＤＬＬ回路は、第１の入力クロックｃｌｋｚを分周して基準クロックｒｅｆｃｌｋを生成する分周器８と、この分周器８から供給される基準クロックｒｅｆｃｌｋの位相と、後述のダミー回路６から出力されるダミークロックｄｕｍｃｌｋ３の位相とを比較する位相比較部９とを備えている。この位相比較部９は、基準クロックｒｅｆｃｌｋの位相と、ダミークロックｄｕｍｃｌｋ３の位相とを比較し、両クロックの位相差を位相差信号ｐｃｃｌｋとして出力するものである。上記のディレイ素子制御回路部４は、位相比較部９から出力される位相差信号ｐｃｃｌｋに基づき、第１および第２のディレイ素子回路部３ａ、３ｂ（および、後述のダミーディレイ回路部６３）の遅延量を設定する。上記第１のディレイ素子回路部３ａ、第２のディレイ素子回路部３ｂ、ディレイ素子制御回路部４、分周器８、および位相比較部９は、それぞれ、前述の従来例（図１３）の第１のディレイ素子回路部３００ａ、第２のディレイ素子回路部３００ｂ、ディレイ素子制御回路部４００、分周器８００、および位相比較部９００とほぼ同じ構成を有している。
【００２５】
図１において、さらに、上記の第１および第２のディレイ素子回路部３ａ、３ｂからそれぞれ供給される２つの内部クロック（例えば、第１の内部クロックｃｌｋｄ、および第２の内部クロックｃｌｋｂｄ）の各々の立ち上がりのエッジを利用してデータＤＡＴＡを取り込む出力回路部５を備えている。この出力回路部５により取り込まれたデータＤＡＴＡは、出力信号Ｄｏｕｔ（すなわち、出力データＤＱ）としてＤＬＬ回路の外部に出力される。ここで、第１および第２の内部クロックｃｌｋｄ、ｃｌｋｂｄが、２つの外部クロックＣＬＫ、／ＣＬＫに対し（３６０°−出力回路部における遅延時間）分の位相遅れをそれぞれ有している場合、相補クロック形式で動作するＤＬＬ回路は、２つの外部クロックの各々の立ち上がりのエッジに同期して（すなわち、外部クロックの周波数と同じ周波数で）データ（Ｄｏｕｔ）を出力することになる。上記の出力回路部５は、前述の従来例（図１３）の出力回路部５００とほぼ同じ構成を有している。
【００２６】
さらに、図１に示すＤＬＬ回路においては、クロック入力回路部２における第１および第２のクロックＣＬＫ、／ＣＬＫの通過時間や、出力回路部５における第１および第２の内部クロックｃｌｋｄ、ｃｌｋｂｄの通過時間をモニタするダミー回路６が設けられている。
このダミー回路６は、周囲温度や電源電圧等が変動した場合でも、第１および第２のクロックＣＬＫ、／ＣＬＫの時間遅れ、すなわち、外部クロックに対する内部クロックの位相遅れに相当する遅延量を正確に設定する機能を有する。より具体的にいえば、上記のダミー回路６は、ディレイ素子制御回路部６３によって第１および第２のディレイ素子回路部３ａ、３ｂの各々の遅延量と同じ遅延量に設定されたダミーディレイ素子回路部６３と、出力回路部５の遅延量と同じ遅延量を有するダミー出力回路部６５、クロック入力回路部２（特に、第１および第２の入力初段回路部２ａ、２ｂ）の遅延量と同じ遅延量を有するダミー入力回路部６４とを備えている。さらに、ダミー入力回路部６４の入力側に、ダミー出力回路部６５から出力されるダミークロックｄｕｍｃｌｋ２と逆相の関係にある逆相信号（すなわち、逆相ダミークロックｄｕｍｃｌｋ２ｘ）を生成する逆相信号生成部７を設けている。上記のダミー出力回路部６５および逆相信号生成部７は、それぞれ、本発明に係る第１のダミー出力回路部および第２のダミー出力回路部を構成する。
【００２７】
より詳しく説明すると、ダミーディレイ素子回路部６３から出力されるダミークロックｄｕｍｃｌｋ１（すなわち、第１のクロックを位相調整して生成された単相フィードバッククロック）は、ダミー出力回路部６５によってリアル回路内の出力回路部２の遅延量と同じ量だけ遅延されてダミークロックｄｕｍｃｌｋ２となる。さらに、ダミー出力回路部６５から出力されるダミークロックｄｕｍｃｌｋ２が、ダミー入力回路部６４の一方の入力部に供給されると共に、逆相信号生成部７から出力されるｄｕｍｃｌｋ２ｘが、逆相信号としてダミー入力回路部６４の他方の入力部に供給される。
【００２８】
換言すれば、ダミー回路内のダミー入力回路部６４の入力側には、リアル回路内の第１および第２の入力初段回路部２ａ、２ｂの入力側と同じように、ダミークロックｄｕｍｃｌｋ２および逆相ダミークロックｄｕｍｃｌｋ２ｘが相補クロック形式で入力される。上記のダミークロックｄｕｍｃｌｋ２および逆相ダミークロックｄｕｍｃｌｋ２ｘが、本発明に係る第１のフィードバッククロックおよび第２のフィードバッククロックにそれぞれ対応する。
【００２９】
さらに、ダミー入力回路部６４は、第１および第２の入力初段回路部２ａ、２ｂの各々の遅延量と同じ量だけ遅延されたダミークロックｄｕｍｃｌｋ３を出力する。このような構成においては、ＤＣレベルの基準信号Ｖｒｅｆ（図１３参照）の代わりに、逆相信号生成部７にて生成された逆相信号をダミー入力回路部６４に入力することによって、互いに相補関係にある２つのダミークロック（第１および第２のフィードバッククロック）が相補クロック形式でダミー入力回路部６４に入力されることになるので、クロック入力回路部のクロックの通過時間とダミー入力回路部のダミークロックの通過時間との間の誤差を比較的小さくすることができる。
【００３０】
ダミー入力回路部６４から出力されるダミークロックｄｕｍｃｌｋ３は、位相比較部９の一方の入力部に入力される。また一方で、第１の入力初段回路部２から供給される第１の入力クロックｃｌｋｚは、分周器８により分周され、入力ダミークロックｄｕｍｃｌｋ０としてダミーディレイ素子回路部６３に入力されると共に、基準クロックｒｅｆｃｌｋとして位相比較部９の他方の入力部に入力される。それゆえに、ダミーディレイ素子回路部６３から出力されるダミークロックｄｕｍｃｌｋ１は、分周器８により分周されたクロックの周期、すなわち、基準クロックｒｅｆｃｌｋの周期に一致することになり、分周されたクロックの周期にて基準クロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌｋ１との位相比較を正確に行うことができる。この位相比較においては、基準クロックｒｅｆｃｌｋの立ち上がりとダミークロックｄｕｍｃｌｋ３の立ち上がりとを比較することによって、基準クロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌｋ３との位相差を求めるようにしている。
【００３１】
図１に示すＤＬＬ回路においては、位相比較部９による位相比較の結果に応じてディレイ素子制御回路部４を動作させることで、基準クロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌｋ３との位相差が零になるように第１および第２のディレイ素子回路部３ａ、３ｂとダミーディレイ回路部６３の遅延量を変化させる。基準クロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌｋ３との位相差が零になった時点で、位相比較部９がロックオンの状態になって（すなわち、ＤＬＬ回路がロックオンの状態になって）、最終的に、第１および第２のクロックＣＬＫ、／ＣＬＫの各々の立ち上がりのエッジに同期してデータ（Ｄｏｕｔ）が出力されることになる。
【００３２】
図１に示す実施例によれば、ＤＬＬ回路等のクロック安定化回路内の入力初段回路部と同じ相補クロック形式でダミー入力回路部にクロックを入力するので、従来のようにＤＣレベルの基準信号を使用する場合よりも、入力初段回路部のクロックの通過時間とダミー入力回路部のダミークロックの通過時間との間の誤差が小さくなり、ダミー回路全体のモニタ時間の誤差も小さくなる。
【００３３】
ついで、図２〜図７に基づき、本発明の一実施例の具体的な回路構成について説明する。
図２は、図１の実施例の入力初段回路部の具体的な構成を示す回路図である。図２に示す第１の入力初段回路部２ａおよび第２の入力初段回路部２ｂは、各々カレントミラー回路を有しており、相補クロック形式で入力される第１のクロックＣＬＫおよび第２のクロック／ＣＬＫに基づき、第１の入力クロックｃｌｋｚ、および第１の入力クロックｃｌｋｚに対して１８０°位相がずれた第２の入力クロックｃｌｋｂｚをそれぞれ生成する。
【００３４】
より詳しく説明すると、図２の（Ａ）の第１の入力初段回路部２ａは、差動増幅器として機能する一対のｎＭＯＳトランジスタ２１ａ、２３ａと、回路全体の電流源として機能するｎＭＯＳトランジスタ２４ａと、一対のｎＭＯＳトランジスタ２１ａ、２３ａの一方のｎＭＯＳトランジスタ２３ａに流れる電流を調整するためのカレントミラー接続形式の一対のｐＭＯＳトランジスタ２０ａ、２２ａ（これらのｐＭＯＳトランジスタ２０ａ、２２ａがカレントミラー回路を構成する）とを備えている。さらに、このカレントミラー回路を構成する一対のｐＭＯＳトランジスタ２０ａ、２２ａの各々のソースは、電源電圧Ｖｄの高電圧側の電源に接続され、上記のｐＭＯＳトランジスタ２０ａ、２２ａのドレインは、一対のｎＭＯＳトランジスタ２１ａ、２３ａのドレインにそれぞれ接続される。さらに、一対のｎＭＯＳトランジスタ２１ａ、２３ａの各々のソースは、電流源のｎＭＯＳトランジスタ２４ａのドレインに接続される。また一方で、ｎＭＯＳトランジスタ２４ａのソースは、アース等の低電圧側の電源に接続される。
【００３５】
図２の（Ａ）の第１の入力初段回路部２ａにおいては、第１のクロックＣＬＫが、一対のｎＭＯＳトランジスタ２１ａ、２３ａの他方のｎＭＯＳトランジスタ２１ａのゲートに入力されると共に、上記第１のクロックと逆相の関係にある第２のクロック／ＣＬＫが、一対のｎＭＯＳトランジスタ２１ａ、２３ａの一方のｎＭＯＳトランジスタ２３ａのゲートに入力される。他方のｎＭＯＳトランジスタ２１ａのゲートに入力される第１のクロックＣＬＫは、カレントミラー回路を構成する一対のｐＭＯＳトランジスタ２０ａ、２２ａによって安定化され、上記第１のクロックＣＬＫに対し所定の位相遅れを有する第１の入力クロックｃｌｋｚとして、ｎＭＯＳトランジスタ２３ａのドレインから出力される。
【００３６】
また一方で、図２の（Ｂ）の第２の入力初段回路部２ｂは、差動増幅器として機能する一対のｎＭＯＳトランジスタ２１ｂ、２３ｂと、回路全体の電流源として機能するｎＭＯＳトランジスタ２４ｂと、一対のｎＭＯＳトランジスタ２１ｂ、２３ｂの一方のｎＭＯＳトランジスタ２３ｂに流れる電流を調整するためのカレントミラー接続形式の一対のｐＭＯＳトランジスタ２０ｂ、２２ｂ（これらのｐＭＯＳトランジスタ２０ｂ、２２ｂも、前述のｐＭＯＳトランジスタ２０ａ、２２ａと同様にカレントミラー回路を構成する）とを備えている。さらに、このカレントミラー回路を構成する一対のｐＭＯＳトランジスタ２０ｂ、２２ｂの各々のソースは、電源電圧Ｖｄの高電圧側の電源に接続され、上記のｐＭＯＳトランジスタ２０ｂ、２２ｂのドレインは、一対のｎＭＯＳトランジスタ２１ｂ、２３ｂのドレインにそれぞれ接続される。さらに、一対のｎＭＯＳトランジスタ２１ｂ、２３ｂの各々のソースは、電流源のｎＭＯＳトランジスタ２４ｂのドレインに接続される。また一方で、ｎＭＯＳトランジスタ２４ｂのソースは、アース等の低電圧側の電源に接続される。
【００３７】
図２の（Ｂ）の第２の入力初段回路部２ｂにおいては、第２のクロック／ＣＬＫが、一対のｎＭＯＳトランジスタ２１ｂ、２３ｂの他方のｎＭＯＳトランジスタ２１ｂのゲートに入力されると共に、第１のクロックＣＬＫが、一対のｎＭＯＳトランジスタ２１ｂ、２３ｂの一方のｎＭＯＳトランジスタ２３ｂのゲートに入力される。他方のｎＭＯＳトランジスタ２１ｂのゲートに入力される第２のクロック／ＣＬＫは、カレントミラー回路を構成する一対のｐＭＯＳトランジスタ２０ｂ、２２ｂによって安定化され、上記第２のクロック／ＣＬＫに対し所定の位相遅れを有する第２の入力クロックｃｌｋｂｚとして、ｎＭＯＳトランジスタ２３ｂのドレインから出力される。
【００３８】
図２に示したようなカレントミラー回路を含む第１の入力初段回路部２ａおよび第２の入力初段回路部２ｂによって、第１の入力クロックｃｌｋｚと、この第１の入力クロックｃｌｋｚと逆相の関係にある第２の入力クロックｃｌｋｂｚが安定に生成される。
図３は、図１の実施例のディレイ素子回路部およびディレイ素子制御回路部の具体的な構成を示す回路図である。図３においては、第１のディレイ素子回路部３ａ（図１）および第２のディレイ素子回路部３ｂ（図１）の一方のディレイ素子回路部のみを示し、他方のディレイ素子回路部は省略している。上記の第１のディレイ素子回路部３ａおよび第２のディレイ素子回路部３ｂは同一の回路構成を有し、ディレイ素子制御回路部４（図１）からの制御信号によって同じ遅延量が設定されるように調整される。
【００３９】
図３に示すように、第１のディレイ素子回路部３ａ（または第２のディレイ素子回路部３ｂ）は、複数のインバータを直列に接続したインバータ列３２と、一方の入力端子がインバータ列３２の２段毎の出力信号を受けるように設けられた複数のＡＮＤゲート３３−１〜３３−ｎ（ここで、ｎは２以上の任意の正の整数）により構成されるＡＮＤゲート列と、各々のＡＮＤゲート列の出力信号がゲートに供給されるｎＭＯＳトランジスタ３４−１〜３４−ｎにより構成されるトランジスタ列とを備えている。これらのｎＭＯＳトランジスタ３４−１〜３４−ｎのドレインは１本の信号線に共通に接続され、抵抗３５を介して電源電圧Ｖｄの高電圧側の電源に接続されており、また一方で、ｎＭＯＳトランジスタ３４−１〜３４−ｎのソースはアース等の低電圧側の電源に接続されている。
【００４０】
さらに、第１のディレイ素子回路部３ａ（または第２のディレイ素子回路部３ｂ）は、上記の信号線に接続される入力端子を有するバッファ３６を備えている。このバッファ３６は、第１の入力クロックｃｌｋｚ（または第２の入力クロックｃｌｋｂｚ）に対して所定の遅延量に相当する位相遅れを有する第１の内部クロックｃｌｋｄ（または第２の内部クロックｃｌｋｂｄ）を出力する。
【００４１】
図３に示すディレイ素子制御回路部４は、位相比較部９（図１）の位相比較結果に応じて、カウントアップとカウントダウンとを切り替えるアップ・ダウンカウンタ４２と、このアップ・ダウンカウンタ４２の出力信号をデコードするデコーダ４１とを備えている。ここで、アップ・ダウンカウンタ４２は、必要に応じて保持信号ＨＯＬＤを“Ｌ（low ）”のレベルにすることにより、カウント値を保持することができる。保持信号ＨＯＬＤが“Ｈ（High）”のレベルになっている場合、第１の入力クロックｃｌｋｚが立ち上がるときに、位相比較部９が位相比較結果に基づいて出力するアップ・ダウン信号ＵＰ／ＤＯＷＮ（図１に示す位相差信号ｐｃｃｌｋに対応する）に応じて、カウントアップまたはカウントダウンのいずれかの動作が行われる。
【００４２】
デコーダ４１は、アップ・ダウンカウンタ４２の出力信号に応じて、いずれか一つの出力端子の出力信号を“Ｈ”にし、他の出力端子の出力信号を“Ｌ”にする。アップ・ダウンカウンタ４２がカウントアップの動作を行う場合には“Ｈ”にする出力端子の位置を右にシフトし、カウントダウンの動作を行う場合には“Ｈ”にする出力端子の位置を左にシフトする。デコーダ４１の複数の出力端子は、順に各々のＡＮＤゲート３３−１〜３３−ｎの他方の入力端子に接続されており、デコーダ４１から“Ｈ”の出力信号が入力されるＡＮＤゲートのみが活性化される。さらに、インバータ列３２の出力信号の中で、活性化されたＡＮＤゲートに入力される出力信号が第１の内部クロックｃｌｋｄとして出力されることになり、どのＡＮＤゲートを活性化するかにより、インバータ列を通過する段数が変化するので、第１の内部クロックｃｌｋｄの遅延量を適宜選択することができる。
【００４３】
上記のとおり、第１のディレイ素子回路部３ａと第２のディレイ素子回路部３ｂは、ディレイ素子制御回路部４の制御によって段階的に遅延量が設定できるようになっており、しかも第１のディレイ素子回路部３ａと第２のディレイ素子回路部３ｂの遅延量は同一である。位相比較部９は、第１のディレイ素子回路部３ａに入力される第１の入力クロックｃｌｋｚ（実際は、分周された基準クロックｒｅｆｃｌｋ）とダミー回路６（図１）の出力信号（実際は、分周されたダミークロックｄｕｍｃｌｋ３）とを比較し、この比較結果に応じてアップ・ダウン信号ＵＰ／ＤＯＷＮをディレイ素子制御回路部４内のアップ・ダウンカウンタ４２に供給する。より具体的には、第１の入力クロックｃｌｋｚの位相が、ダミー回路６の出力信号の位相よりも遅れているときには、アップ・ダウン信号ＵＰ／ＤＯＷＮを“Ｈ”にして第１のディレイ素子回路部３ａと第２のディレイ素子回路部３ｂの各々の遅延量を増加させる。また一方で、第１の入力クロックｃｌｋｚの位相が、ダミー回路６の出力信号の位相よりも進んでいるときには、アップ・ダウン信号ＵＰ／ＤＯＷＮを“Ｌ”にして第１のディレイ素子回路部３ａと第２のディレイ素子回路部３ｂの各々の遅延量を減少させる。このような処理は、第１の入力クロックｃｌｋｚの位相と、ダミー回路６の出力信号の位相とが一致するまで繰り返される。
【００４４】
図４は、図１の実施例の出力回路部の具体的な構成を示す回路図である。ここでは、互いに逆相の関係にある２つの内部クロックｃｌｋｄ、ｃｌｋｂｄの立ち上がりに同期して、クロックの一周期の期間内に２種のデータｄａｔａ１、ｄａｔａ２からなるデータＤＡＴＡを取り込む場合の出力回路部５の具体的な構成および動作を説明する。
【００４５】
図４に示す出力回路部５は、第１の内部クロックｃｌｋｄに基づいて一方のデータｄａｔａ１を通過させるか否かを選択するためのスイッチ動作を行うトランスファスイッチ５１ａ、５３ａを備えている。また一方で、出力回路部５は、第２の内部クロックｃｌｋｄに基づいて他方のデータｄａｔａ２を通過させるか否かを選択するためのスイッチ動作を行うトランスファスイッチ５１ｂ、５３ｂを備えている。これらの４つのトランスファスイッチ５１ａ、５１ｂ、５３ａおよび５３ｂの各々は、一つのｐＭＯＳトランジスタと一つのｎＭＯＳトランジスタとを並列に接続して構成される。
【００４６】
この場合、第１の内部クロックｃｌｋｄは、トランスファスイッチ５１ａ、５３ａ内の各々のｎＭＯＳトランジスタに直接供給されると共に、インバータ５０ａ、５２ａをそれぞれ介して上記トランスファスイッチ５１ａ、５３ａ内の各々のｐＭＯＳトランジスタに供給される。また一方で、第１の内部クロックｃｌｋｂｄは、トランスファスイッチ５１ｂ、５３ｂ内の各々のｎＭＯＳトランジスタに直接供給されると共に、インバータ５０ｂ、５２ｂをそれぞれ介して上記トランスファスイッチ５１ｂ、５３ｂ内の各々のｐＭＯＳトランジスタに供給される。
【００４７】
上記のような構成のトランスファスイッチ５１ａ、５３ａは、第１の内部クロックｃｌｋｄが立ち上がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオン（ＯＮ）の状態になったときに、上記トランスファスイッチが開いて（オンになって）一方のデータｄａｔａ１を通過させる。さらに、第１の内部クロックｃｌｋｄが立ち下がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオフ（ＯＦＦ）の状態になったときに、上記トランスファスイッチが閉じて（オフになって）一方のデータｄａｔａ１の通過を抑止する。
【００４８】
また一方で、上記のような構成のトランスファスイッチ５１ｂ、５３ｂは、第２の内部クロックｃｌｋｂｄが立ち上がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオンの状態になったときに、上記トランスファスイッチが開いて他方のデータｄａｔａ２を通過させる。さらに、第２の内部クロックｃｌｋｂｄが立ち下がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオフの状態になったときに、上記トランスファスイッチが閉じて他方のデータｄａｔａ２の通過を抑止する。
【００４９】
さらに、図４に示す出力回路部５は、２つのトランスファスイッチ５１ａ、５１ｂの共通の出力端子に接続され、かつ、上記トランスファスイッチ５１ａ、５１ｂから送出される２種のデータｄａｔａ１、ｄａｔａ２を保持する第１のラッチ回路を備えている。この第１のラッチ回路は、２つのインバータ５４−１、５４−２を有しており、一方のインバータ５４−１の入力端子と他方のインバータ５４−２の出力端子、および、一方のインバータ５４−１の出力端子と他方のインバータ５４−２の入力端子を接続することにより構成される。さらに、図４の出力回路部５は、入力側が第１のラッチ回路の出力側に接続されるインバータ５５と、ゲートがインバータ５５の出力側に接続される最終段のｐＭＯＳトランジスタ５８とを備えている。
【００５０】
また一方で、図４の出力回路部５は、２つのトランスファスイッチ５３ａ、５３ｂの共通の出力端子に接続され、かつ、上記トランスファスイッチ５３ａ、５３ｂから送出される２種のデータｄａｔａ１、ｄａｔａ２を保持する第２のラッチ回路を備えている。この第２のラッチ回路は、２つのインバータ５６−１、５６−２を有しており、一方のインバータ５６−１の入力端子と他方のインバータ５６−２の出力端子、および、一方のインバータ５６−１の出力端子と他方のインバータ５６−２の入力端子を接続することにより構成される。さらに、図４の出力回路部５は、入力側が第２のラッチ回路の出力側に接続されるインバータ５７と、ゲートがインバータ５７の出力側に接続される最終段のｎＭＯＳトランジスタ５９とを備えている。
【００５１】
図４に示すように、最終段のｐＭＯＳトランジスタ５８のソースは電源電圧Ｖｄの高電圧側の電源に接続され、最終段のｎＭＯＳトランジスタ５９のソースはアース等の低電圧側の電源に接続されている。さらに、ｐＭＯＳトランジスタ５８のドレインは、ｎＭＯＳトランジスタ５９のドレインに接続されており、２種のデータｄａｔａ１、ｄａｔａ２が、上記のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの接続箇所から出力信号Ｄｏｕｔ（出力データＤＱ）として出力される。
【００５２】
図４の出力回路部５においては、第１の内部クロックｃｌｋｄの立ち上がりおよび立ち下がりと、第２の内部クロックｃｌｋｂｄの立ち上がりおよび立ち下がりとが同時に行われるので、これらの第１および第２のクロックｃｌｋｄ、ｃｌｋｂｄが立ち上がったり立ち下がったりするときに、２つのトランスファスイッチ５１ａ、５１ｂの両方が一瞬閉じる期間が存在する。このような状態では、上記トランスファスイッチから送出されるデータが確定しないために、インバータ５５内のＣＭＯＳトランジスタ回路（図示していない）を構成するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタ間に貫通電流が流れるので消費電流が増加する。このような不都合な事態を回避するために、第１のラッチ回路を設けることにより、２つのトランスファスイッチ５１ａ、５１ｂの両方が一瞬閉じた状態になってもデータの“Ｈ”レベルまたは“Ｌ”レベルを確定するようにしている。
【００５３】
同様の理由により、他の２つのトランスファスイッチ５３ａ、５３ｂの両方が一瞬閉じる期間が存在する。このような状態では、上記トランスファスイッチから送出されるデータが確定しないために、インバータ５７内のＣＭＯＳトランジスタ回路（図示していない）を構成するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタ間に貫通電流が流れるので消費電流が増加する。このような不都合な事態を回避するために、第２のラッチ回路を設けることにより、２つのトランスファスイッチ５３ａ、５３ｂの両方が一瞬閉じた状態になってもデータの“Ｈ”レベルまたは“Ｌ”レベルを確定するようにしている。
【００５４】
上記の第１のラッチ回路により保持されたデータ（ｄａｔａ１またはｄａｔａ２）は、インバータ５５を介してｐＭＯＳトランジスタ５８に入力される。また一方で、上記の第２のラッチ回路により保持されたデータ（ｄａｔａ１またはｄａｔａ２）は、インバータ５７を介してｎＭＯＳトランジスタ５９に入力される。これらのインバータ５５、５７の出力レベルに応じて最終段のｐＭＯＳトランジスタ５８およびｎＭＯＳトランジスタ５９のいずれか一方がオンの状態になり、“Ｈ”レベルまたは“Ｌ”レベルの出力信号Ｄｏｕｔが最終的に出力される。換言すれば、２つの内部クロックｃｌｋｄ、ｃｌｋｂｄの各々の立ち上がりに同期して２つのデータｄａｔａ１またはｄａｔａ２が出力されることになる。
【００５５】
図５は、従来例のダミー回路の具体的な構成を示す回路図であり、図６および図７は、それぞれ、図１の実施例のダミー回路の具体的な構成を示す図のその１およびその２である。ここでは、従来例のダミー回路と本発明の一実施例（図１）のダミー回路とを比較しながら、本実施例のダミー回路の特徴となる構成を説明する。
【００５６】
図５に示す従来例のダミー出力回路部６５０は、リアル回路内の出力回路部の第１および第２の内部クロックの通過をモニタするために、図４に示した出力回路部５とほぼ同じ回路構成になっている。リアル回路内の位相比較部９（図１）においては、基準クロックｒｅｆｃｌｋの立ち上がりとダミー回路を通過した出力信号（ダミークロックｄｕｍｃｌｋ３）の立ち上がりとを比較するので、ダミー出力回路部６５０に入力されるダミークロックｄｕｍｃｌｋ１の立ち上がりをモニタする必要がある。したがって、ダミー出力回路部６５０から出力されるダミークロックｄｕｍｃｌｋ２は、ダミーディレイ素子回路部６３０から供給されるダミークロックｄｕｍｃｌｋ１の立ち上がりのタイミングで“Ｈ" レベルの信号を出力する。
【００５７】
このままではダミークロックｄｕｍｃｌｋ２が“Ｈ" のレベルのままであり、“Ｌ" のレベルに戻らない。このために、ダミークロックｄｕｍｃｌｋ１の立ち下がりのタイミングを利用し、複数個（ここでは３つ）のインバータ６６４、６６５および６６６とＮＯＲゲート６６７からなるパルス発生回路部６６３により“Ｈ" レベルのパルスを発生させてトランスファスイッチ６５２ｂとトランファスイッチ６５４ｂを開くようにする。このようにしてダミークロックｄｕｍｃｌｋ２を“Ｌ" のレベルにするように、予めデータを決めておくことが必要である。
【００５８】
この場合は、リアル回路内の出力回路に入力される２種のデータｄａｔａ１、ｄａｔａ２に相当する部分をそれぞれアースおよび電源電圧Ｖｄに吊っておくことによって、ｄａｔａ１＝“Ｌ" およびｄａｔａ２＝“Ｈ" になるようにしておく。
より詳しく説明すると、図５に示すダミー出力回路部６５０は、ダミークロックｄｕｍｃｌｋ１に基づいてスイッチ動作を行うトランスファスイッチ６５２ａ、６５２ｂ、６５４ａおよび６５４ｂを備えている。これらの４つのトランスファスイッチ６５２ａ、６５２ｂ、６５４ａおよび６５４ｂの各々は、一つのｐＭＯＳトランジスタと一つのｎＭＯＳトランジスタとを並列に接続して構成される。この場合、ダミークロックｄｕｍｃｌｋ１は、インバータを通さずにトランスファスイッチ６５２ａ、６５２ｂ、６５４ａおよび６５４ｂ内の各々のｎＭＯＳトランジスタに供給されると共に、インバータ６５１ａ、６５１ｂ、６５３ａおよび６５３ｂをそれぞれ介して上記トランスファスイッチ内の各々のｐＭＯＳトランジスタに供給される。
【００５９】
上記のような構成のトランスファスイッチ６５２ａ、６５４ａは、ダミークロックｄｕｍｃｌｋ１が立ち上がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオンの状態になったときに、上記トランスファスイッチが開いて（オンになって）“Ｌ" レベルの信号（データｄａｔａ１）を通過させる。さらに、ダミークロックｄｕｍｃｌｋ１が立ち下がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオフの状態になったときに、上記トランスファスイッチが閉じて（オフになって）“Ｌ" レベルの信号の通過を抑止する。
【００６０】
また一方で、上記のような構成のトランスファスイッチ６５２ｂ、６５４ｂは、ダミークロックｄｕｍｃｌｋ１が立ち上がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオンの状態になったときに、上記トランスファスイッチが開いて“Ｈ" レベルの信号（データｄａｔａ２）を通過させる。さらに、ダミークロックｄｕｍｃｌｋ１が立ち下がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオフの状態になったときに、上記トランスファスイッチが閉じて“Ｈ" レベルの信号の通過を抑止する。
【００６１】
さらに、図５に示すダミー出力回路部６５０は、２つのトランスファスイッチ６５２ａ、６５２ｂの共通の出力端子に接続され、かつ、上記トランスファスイッチ６５２ａ、６５２ｂから送出される信号（データｄａｔａ１、ｄａｔａ２）を保持する第１のラッチ回路を備えている。この第１のラッチ回路は、２つのインバータ６５５、６５６により構成される。さらに、図５のダミー出力回路部６５０は、入力側が第１のラッチ回路の出力側に接続されるインバータ６５７と、ゲートがインバータ６５７の出力側に接続される最終段のｐＭＯＳトランジスタ６６１とを備えている。
【００６２】
また一方で、図５のダミー出力回路部６５０は、２つのトランスファスイッチ６５４ａ、６５４ｂの共通の出力端子に接続され、かつ、上記トランスファスイッチ６５４ａ、６５４ｂから送出される信号（データｄａｔａ１、ｄａｔａ２）を保持する第２のラッチ回路を備えている。この第２のラッチ回路は、２つのインバータ６５８、６５９により構成される。さらに、図５のダミー出力回路部６５０は、入力側が第２のラッチ回路の出力側に接続されるインバータ６６０と、ゲートがインバータ６６０の出力側に接続される最終段のｎＭＯＳトランジスタ６６２とを備えている。
【００６３】
図５に示すように、最終段のｐＭＯＳトランジスタ６６１のソースは電源電圧Ｖｄの高電圧側の電源に接続され、最終段のｎＭＯＳトランジスタ６６２のソースはアース等の低電圧側の電源に接続されている。さらに、ｐＭＯＳトランジスタ６６１のドレインは、ｎＭＯＳトランジスタ６６２のドレインに接続されており、ダミー入力回路部６４０に供給すべきダミークロックｄｕｍｃｌｋ２が、上記のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの接続箇所から出力される。
【００６４】
ここで、ｄａｔａ２＝“Ｈ" に吊っている側のトランスファスイッチ６５２ｂ、６５４ｂを制御する場合に、上記トランスファスイッチのｐＭＯＳトランジスタの側では、インバータ６５１ｂ、６５３ｂをそれぞれ介してダミークロックｄｕｍｃｌｋ１が供給されるので、上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの両方とも開く期間が存在する。それゆえに、ダミークロックｄｕｍｃｌｋ１の立ち下がりのタイミングを利用し、前述のパルス発生回路部６６３により“Ｈ" レベルの信号（パルス）を発生させてダミークロックｄｕｍｃｌｋ２が "Ｌ" のレベルになるように制御する。
【００６５】
さらに、図５に示す従来例のダミー入力回路部６４０は、リアル回路内の入力回路部の外部クロックの通過をモニタするために、図２の（Ａ）に示した入力初段回路部２ａとほぼ同じ回路構成になっている。ただし、ダミー入力回路部６４０では、〔従来の技術〕の項で既述したように、一つのダミークロックｄｕｍｃｌｋ２のみが一方の入力部に供給されるようになっている。このため、ダミー入力回路部６４０の他方の入力部にＤＣレベルの基準信号Ｖｒｅｆを供給することによって、相補クロック形式で２つの外部クロックが入力される入力回路部の構成にできる限り近くなるようにしていた。
【００６６】
より詳しく説明すると、図５のダミー入力回路部６４０は、差動増幅器として機能する一対のｎＭＯＳトランジスタ６４２、６４４と、回路全体の電流源として機能するｎＭＯＳトランジスタ６４５と、一対のｎＭＯＳトランジスタ６４２、６４４の一方のｎＭＯＳトランジスタ６４４に流れる電流を調整するためのカレントミラー接続形式の一対のｐＭＯＳトランジスタ６４１、６４３（これらのｐＭＯＳトランジスタ６４１、６４３がカレントミラー回路を構成する）とを備えている。さらに、このカレントミラー回路を構成する一対のｐＭＯＳトランジスタ６４１、６４３の各々のソースは、電源電圧Ｖｄの高電圧側の電源に接続され、上記のｐＭＯＳトランジスタ６４１、６４３のドレインは、一対のｎＭＯＳトランジスタ６４２、６４４のドレインにそれぞれ接続される。さらに、一対のｎＭＯＳトランジスタ６４２、６４４の各々のソースは、電流源のｎＭＯＳトランジスタ６４５のドレインに接続される。また一方で、ｎＭＯＳトランジスタ６４５のソースは、アース等の低電圧側の電源に接続される。
【００６７】
図５のダミー入力回路部６４０においては、ダミークロックｄｕｍｃｌｋ２が、一対のｎＭＯＳトランジスタ６４２、６４４の他方のｎＭＯＳトランジスタ６４２のゲートに入力されると共に、ＤＣレベルの基準信号Ｖｒｅｆが、一方のｎＭＯＳトランジスタ６４４のゲートに入力される。さらに、上記ダミークロックｄｕｍｃｌｋ１に対し所定の位相遅れを有するダミークロックｄｕｍｃｌｋ３が、ｎＭＯＳトランジスタ６４４のドレインから出力される。
【００６８】
ついで、図６および図７に基づき、本実施例のダミー回路の主要部をなすダミー出力回路部６５、ダミー入力回路部６４および逆相信号生成部７の具体的な回路構成について説明する。
図６に示す本実施例のダミー出力回路部６５は、出力回路部の第１および第２の内部クロックの通過をモニタするために、図４に示した出力回路部５（または、図５に示したダミー出力回路部６５０）とほぼ同じ回路構成になっている。リアル回路内の位相比較部９（図１）においては、基準クロックｒｅｆｃｌｋの立ち上がりとダミー回路を通過した出力信号（ダミークロックｄｕｍｃｌｋ３）の立ち上がりとを比較するので、ダミー出力回路部６５に入力されるダミークロックｄｕｍｃｌｋ１の立ち上がりをモニタする必要がある。したがって、ダミー出力回路部６５から出力されるダミークロックｄｕｍｃｌｋ２は、ダミーディレイ素子回路部６３から供給されるダミークロックｄｕｍｃｌｋ１の立ち上がりのタイミングで“Ｈ" レベルの信号を出力する。このままでは、ダミークロックｄｕｍｃｌｋ２が“Ｈ" のレベルのままであり、“Ｌ" のレベルに戻らない。このために、ダミークロックｄｕｍｃｌｋ１の立ち下がりのタイミングを利用し、直列に接続された複数個（ここでは３つ）のインバータ６７ａ、６７ｂおよび６７ｃとＮＯＲゲート６７ｄからなるパルス発生回路部６７により“Ｈ" レベルのパルスを発生させ、このＨ" レベルのパルスによってトランスファスイッチ８１ｂとトランスファスイッチ８３ｂを開くようにする。このようにしてダミークロックｄｕｍｃｌｋ２を“Ｌ" のレベルにするように、予めデータを決めておくことが必要である。
【００６９】
本実施例の場合には、リアル回路内の出力回路に入力される２種のデータｄａｔａ１、ｄａｔａ２に相当する部分をそれぞれアースおよび電源電圧Ｖｄに吊っておくことによって、ｄａｔａ１＝“Ｌ" およびｄａｔａ２＝“Ｈ" になるようにしておく。
より詳しく説明すると、図６に示すダミー出力回路部６５は、ダミークロックｄｕｍｃｌｋ１に基づいてスイッチ動作を行うトランスファスイッチ８１ａ、８１ｂ、８３ａおよび８３ｂを備えている。これらの４つのトランスファスイッチ８１ａ、８１ｂ、８３ａおよび８３ｂの各々は、一つのｐＭＯＳトランジスタと一つのｎＭＯＳトランジスタとを並列に接続して構成される。この場合、ダミークロックｄｕｍｃｌｋ１は、インバータを通さずにトランスファスイッチ８１ａ、８１ｂ、８３ａおよび８３ｂ内の各々のｎＭＯＳトランジスタに供給されると共に、インバータ８０ａ、８０ｂ、８２ａおよび８２ｂをそれぞれ介して上記トランスファスイッチ内の各々のｐＭＯＳトランジスタに供給される。上記のトランスファスイッチ８１ａ、８１ｂ、８３ａおよび８３ｂは、それぞれ、従来例のダミー出力回路部のトランスファスイッチ６５２ａ、６５２ｂ、６５４ａおよび６５４ｂとほぼ同じ機能を有する。
【００７０】
上記のような構成のトランスファスイッチ８１ａ、８３ａは、ダミークロックｄｕｍｃｌｋ１が立ち上がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオンの状態になったときに、上記トランスファスイッチが開いて“Ｌ" レベルの信号（データｄａｔａ１）を通過させる。さらに、ダミークロックｄｕｍｃｌｋ１が立ち下がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオフの状態になったときに、上記トランスファスイッチが閉じて“Ｌ”レベルの信号の通過を抑止する。
【００７１】
また一方で、上記のような構成のトランスファスイッチ８１ｂ、８３ｂは、ダミークロックｄｕｍｃｌｋ１が立ち上がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオンの状態になったときに、上記トランスファスイッチが開いて“Ｈ”レベルの信号（データｄａｔａ２）を通過させる。さらに、ダミークロックｄｕｍｃｌｋ１が立ち下がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオフの状態になったときに、上記トランスファスイッチが閉じて“Ｈ" レベルの信号の通過を抑止する。
【００７２】
さらに、図６に示すダミー出力回路部６５は、２つのトランスファスイッチ８１ａ、８３ａの共通の出力端子に接続され、かつ、上記トランスファスイッチ８１ａ、８３ａから送出される信号（データｄａｔａ１、ｄａｔａ２）を保持する第１のラッチ回路を備えている。この第１のラッチ回路は、２つのインバータ８４−１、８４−２により構成される。さらに、図６のダミー出力回路部６５は、入力側が第１のラッチ回路の出力側に接続されるインバータ８５と、ゲートがインバータ８５の出力側に接続される最終段のｐＭＯＳトランジスタ８８とを備えている。
【００７３】
また一方で、図６のダミー出力回路部６５は、２つのトランスファスイッチ８１ｂ、８３ｂの共通の出力端子に接続され、かつ、上記トランスファスイッチ８１ｂ、８３ｂから送出される信号（データｄａｔａ１、ｄａｔａ２）を保持する第２のラッチ回路を備えている。この第２のラッチ回路は、２つのインバータ８６−１、８６−２により構成される。さらに、図６のダミー出力回路部６５は、入力側が第２のラッチ回路の出力側に接続されるインバータ８７と、ゲートがインバータ８７の出力側に接続される最終段のｎＭＯＳトランジスタ８９とを備えている。
【００７４】
図６に示すように、最終段のｐＭＯＳトランジスタ８８のソースは電源電圧Ｖｄの高電圧側の電源に接続され、最終段のｎＭＯＳトランジスタ８８のソースはアース等の低電圧側の電源に接続されている。さらに、ｐＭＯＳトランジスタ８８のドレインは、ｎＭＯＳトランジスタ８９のドレインに接続されており、ダミー入力回路部６４に供給すべきダミークロックｄｕｍｃｌｋ２が、上記のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの接続箇所から出力される。上記の第１のラッチ回路、第２のラッチ回路、インバータ８５、インバータ８７、ｐＭＯＳトランジスタ８８、およびｎＭＯＳトランジスタ８９は、それぞれ、従来例のダミー出力回路部の第１のラッチ回路、第２のラッチ回路、インバータ６５７、インバータ６６０、ｐＭＯＳトランジスタ６６１、およびｎＭＯＳトランジスタ６６２とほぼ同じ機能を有する。
【００７５】
ここで、ｄａｔａ２＝“Ｈ”に吊っている側のトランスファスイッチ８１ｂ、８３ｂを制御する場合に、上記トランスファスイッチのｐＭＯＳトランジスタの側では、インバータ８０ｂ、８２ｂをそれぞれ介してダミークロックｄｕｍｃｌｋ１が供給されるので、上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの両方とも開く期間が存在する。それゆえに、ダミークロックｄｕｍｃｌｋ１の立ち下がりのタイミングを利用し、前述のパルス発生回路部６７により“Ｈ”レベルの信号を発生させてダミークロックｄｕｍｃｌｋ２が "Ｌ”のレベルになるように制御する。
【００７６】
さらに、図６に示す本実施例のダミー入力回路部６４は、リアル回路内の入力回路部の外部クロックの通過をモニタするために、図２の（Ａ）に示した入力初段回路部２ａとほぼ同じ回路構成になっている。ここでは、従来例のダミー入力回路部６４０（図５）の場合と異なり、ダミークロックｄｕｍｃｌｋ２を一方の入力部に供給すると共に、上記ダミークロックｄｕｍｃｌｋ２と逆相の関係にある逆相ダミークロックｄｕｍｃｌｋ２ｘを他方の入力部に供給するようになっている。このため、ダミー入力回路部の構成が入力回路部の構成により近くなるので、従来例のようにＤＣレベルの基準信号Ｖｒｅｆを使用する場合よりも、ダミー回路全体のモニタ時間の誤差を小さくすることができる。
【００７７】
より詳しく説明すると、図６のダミー入力回路部６４は、差動増幅器として機能する一対のｎＭＯＳトランジスタ２６、２８と、回路全体の電流源として機能するｎＭＯＳトランジスタ２９と、一対のｎＭＯＳトランジスタ２６、２８の一方のｎＭＯＳトランジスタ２６に流れる電流を調整するためのカレントミラー接続形式の一対のｐＭＯＳトランジスタ２５、２７（これらのｐＭＯＳトランジスタ２５、２７がカレントミラー回路を構成する）とを備えている。さらに、このカレントミラー回路を構成する一対のｐＭＯＳトランジスタ２５、２７の各々のソースは、電源電圧Ｖｄの高電圧側の電源に接続され、上記のｐＭＯＳトランジスタ２５、２７のドレインは、一対のｎＭＯＳトランジスタ２６、２８のドレインにそれぞれ接続される。さらに、一対のｎＭＯＳトランジスタ２６、２８の各々のソースは、電流源のｎＭＯＳトランジスタ２９のドレインに接続される。また一方で、ｎＭＯＳトランジスタ２９のソースは、アース等の低電圧側の電源に接続される。
【００７８】
図６のダミー入力回路部６４においては、ダミー出力回路部６５から供給されるダミークロックｄｕｍｃｌｋ２が、一対のｎＭＯＳトランジスタ２６、２８の他方のｎＭＯＳトランジスタ２６のゲートに入力されると共に、逆相信号生成部７から供給される逆相ダミークロックｄｕｍｃｌｋ２ｘが、一方のｎＭＯＳトランジスタ２８のゲートに入力される。さらに、上記ダミークロックｄｕｍｃｌｋ１に対し所定の位相遅れを有するダミークロックｄｕｍｃｌｋ３が、ｎＭＯＳトランジスタ２８のドレインから出力される。
【００７９】
また一方で、図７に示す逆相信号生成部７においては、ダミークロックｄｕｍｃｌｋ１から分岐した信号が入力される。この逆相信号生成部７は、前述の図６のダミー出力回路部６５と実質的に同じ構成を有する。ただし、逆相信号生成部７は、ダミークロックｄｕｍｃｌｋ２と逆相の関係にある信号（逆相ダミークロックｄｕｍｃｌｋ２ｘ）を出力することが必要なので、前述の図６のダミー出力回路部６５とは逆に、ｄａｔａ１＝“Ｈ”、ｄａｔａ２＝“Ｌ”に吊っている。
【００８０】
図７の逆相信号生成部７から出力される逆相ダミークロックｄｕｍｃｌｋ２ｘは、ダミーディレイ素子回路部６３から供給されるダミークロックｄｕｍｃｌｋ１の立ち上がりのタイミングで“Ｌ" レベルの信号を出力する。このままではダミークロックｄｕｍｃｌｋ２が“Ｌ" のレベルのままであり、“Ｈ" のレベルに戻らない。このために、ダミークロックｄｕｍｃｌｋ１の立ち下がりのタイミングを利用し、直列に接続された複数個（ここでは３つ）のインバータ１７ａ、１７ｂおよび１７ｃとＮＯＲゲート１７ｄからなるパルス発生回路部１７により“Ｈ" レベルのパルスを発生させ、このＨ" レベルのパルスによってトランスファスイッチ７１ｂとトランファスイッチ７３ｂを開くようにする。このようにしてダミークロックｄｕｍｃｌｋ２を“Ｈ" のレベルにするように、予めデータを決めておくことが必要である。
【００８１】
この場合には、前述のダミー出力回路部６５の場合とは逆に、２種のデータｄａｔａ１、ｄａｔａ２に相当する部分をそれぞれ電源電圧Ｖｄおよびアースに吊っておくことによって、ｄａｔａ１＝“Ｈ" およびｄａｔａ２＝“Ｌ" になるようにしておく。
より詳しく説明すると、図７に示す逆相信号生成部７は、ダミークロックｄｕｍｃｌｋ１に基づいてスイッチ動作を行うトランスファスイッチ７１ａ、７１ｂ、７３ａおよび７３ｂを備えている。これらの４つのトランスファスイッチ７１ａ、７１ｂ、７３ａおよび７３ｂの各々は、一つのｐＭＯＳトランジスタと一つのｎＭＯＳトランジスタとを並列に接続して構成される。この場合、ダミークロックｄｕｍｃｌｋ１は、インバータを通さずにトランスファスイッチ７１ａ、７１ｂ、７３ａおよび７３ｂ内の各々のｎＭＯＳトランジスタに供給されると共に、インバータ７０ａ、７０ｂ、７２ａおよび７２ｂをそれぞれ介して上記トランスファスイッチ内の各々のｐＭＯＳトランジスタに供給される。
【００８２】
上記のような構成のトランスファスイッチ７１ａ、７３ａは、ダミークロックｄｕｍｃｌｋ１が立ち上がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオンの状態になったときに、上記トランスファスイッチが開いて“Ｈ" レベルの信号（データｄａｔａ１）を通過させる。さらに、ダミークロックｄｕｍｃｌｋ１が立ち下がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオフの状態になったときに、上記トランスファスイッチが閉じて“Ｈ”レベルの信号の通過を抑止する。
【００８３】
また一方で、上記のような構成のトランスファスイッチ７１ｂ、７３ｂは、ダミークロックｄｕｍｃｌｋ１が立ち上がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオンの状態になったときに、上記トランスファスイッチが開いて“Ｌ”レベルの信号（データｄａｔａ２）を通過させる。さらに、ダミークロックｄｕｍｃｌｋ１が立ち下がって上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタがオフの状態になったときに、上記トランスファスイッチが閉じて“Ｌ" レベルの信号の通過を抑止する。
【００８４】
さらに、図７に示す逆相信号生成部７は、２つのトランスファスイッチ７１ａ、７３ａの共通の出力端子に接続され、かつ、上記トランスファスイッチ７１ａ、７３ａから送出される信号（データｄａｔａ１、ｄａｔａ２）を保持する第１のラッチ回路を備えている。この第１のラッチ回路は、２つのインバータ７４−１、７４−２により構成される。さらに、図７の逆相信号生成部７は、入力側が第１のラッチ回路の出力側に接続されるインバータ７５と、ゲートがインバータ７５の出力側に接続される最終段のｐＭＯＳトランジスタ７８とを備えている。
【００８５】
また一方で、図７の逆相信号生成部７は、２つのトランスファスイッチ７１ｂ、７３ｂの共通の出力端子に接続され、かつ、上記トランスファスイッチ７１ｂ、７３ｂから送出される信号（データｄａｔａ１、ｄａｔａ２）を保持する第２のラッチ回路を備えている。この第２のラッチ回路は、２つのインバータ７６−１、７６−２により構成される。さらに、図７の逆相信号生成部７は、入力側が第２のラッチ回路の出力側に接続されるインバータ７７と、ゲートがインバータ７７の出力側に接続される最終段のｎＭＯＳトランジスタ７９とを備えている。
【００８６】
図７に示すように、最終段のｐＭＯＳトランジスタ７７のソースは電源電圧Ｖｄの高電圧側の電源に接続され、最終段のｎＭＯＳトランジスタ７７のソースはアース等の低電圧側の電源に接続されている。さらに、ｐＭＯＳトランジスタ７７のドレインは、ｎＭＯＳトランジスタ７９のドレインに接続されており、ダミー入力回路部６４に供給すべき逆相ダミークロックｄｕｍｃｌｋ２ｘが、上記のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの接続箇所から出力される。
【００８７】
ここで、ｄａｔａ２＝“Ｌ”に吊っている側のトランスファスイッチ７１ｂ、７３ｂを制御する場合に、上記トランスファスイッチのｐＭＯＳトランジスタの側では、インバータ７０ｂ、７２ｂをそれぞれ介してダミークロックｄｕｍｃｌｋ１が供給されるので、上記トランスファスイッチ内のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの両方とも開く期間が存在する。それゆえに、ダミークロックｄｕｍｃｌｋ１の立ち下がりのタイミングを利用し、前述のパルス発生回路部１７により“Ｈ”レベルの信号を発生させてダミークロックｄｕｍｃｌｋ２が "Ｈ”のレベルになるように制御する。
【００８８】
図８および図９は、それぞれ、図１の実施例および従来例の動作を説明するためのタイミングチャートのその１およびその２である。ただし、ここでは、位相比較部に入力される基準クロックｒｅｆｃｌｋとダミークロックｄｕｍｃｌｋ３との位相差が零になってＤＬＬ回路がロックオンの状態になっているときに、２種のデータｄａｔａ１（“Ｌ”レベル）、ｄａｔａ２（“Ｈ”レベル）を読み出し続けている場合の時間（ｔ）に対する各部の信号波形の変化を説明することとする。
【００８９】
図８のタイミングチャートに示すように、第１のクロックＣＬＫ（図８の（ａ））と、この第１のクロックＣＬＫに対して１８０°位相がずれた第２のクロック／ＣＬＫ（図８の（ｂ））は、ＤＬＬ回路のリアル回路内の入力回路部に供給される。これらの第１のクロックＣＬＫおよび第２のクロック／ＣＬＫに対し同じ遅延量ｔ１の時間遅れでもって、第１の入力クロックｃｌｋｚおよび第２の入力クロックｃｌｋｂｚが入力回路部から出力される（図８の（ｃ）、（ｄ））。さらに、第１の入力クロックｃｌｋｚおよび第２の入力クロックｃｌｋｂｚに対し同じ遅延量ｔｄの時間遅れでもって、第１の内部クロックｃｌｋｄおよび第２の内部クロックｃｌｋｂｄが、第１および第２のディレイ素子回路部からそれぞれ出力される（図８の（ｅ）、（ｆ））。
【００９０】
さらに、図８のタイミングチャートに示すように、第１の内部クロックｃｌｋｄおよび第２の内部クロックｃｌｋｂｄの立ち上がりに同期して、２種のデータｄａｔａ１（“Ｌ”レベル）、ｄａｔａ２（“Ｈ”レベル）が、出力信号Ｄｏｕｔ（出力データＤＱ）として出力回路部から出力される（図８の（ｇ）、（ｈ）および（ｉ））。より厳密にいえば、第１の内部クロックｃｌｋｄおよび第２の内部クロックｃｌｋｂｄに対し同じ遅延量ｔ２の時間遅れでもって、クロックの一周期の半分の期間毎に２種のデータｄａｔａ１、ｄａｔａ２が交互に出力される。
【００９１】
また一方で、図９のタイミングチャートに示すように、第１の入力クロックｃｌｋｚおよび第２の入力クロックｃｌｋｂｚと同じ時間遅れを有する入力ダミークロックｄｕｍｃｌｋ０が、ダミー回路内のダミーディレイ素子回路部に供給される（図９の（ｊ））。これと同時に、入力ダミークロックｄｕｍｃｌｋ１と逆相の関係にある基準クロックｒｅｆｃｌｋが位相比較部に供給される（図９の（ｋ））。さらに、入力ダミークロックｄｕｍｃｌｋ０に対し遅延量ｔｄの時間遅れでもって、ダミークロックｄｕｍｃｌｋ１がダミーディレイ素子回路部から出力される（図９の（ｌ））。
【００９２】
本実施例の場合、ダミークロックｄｕｍｃｌｋ１に対し遅延量ｔ２の時間遅れを有するダミークロックｄｕｍｃｌｋ２が、ダミー出力回路部からダミー入力回路部へ供給されると共に（図９の（ｍ））、ダミークロックｄｕｍｃｌｋ２と逆相の関係にある逆相ダミークロックｄｕｍｃｌｋ２ｘが、逆相信号生成部からダミー入力回路部へ供給される（図９の（ｎ））。
【００９３】
これに対して、従来例の場合、ダミークロックｄｕｍｃｌｋ１に対し遅延量ｔ２の時間遅れを有するダミークロックｄｕｍｃｌｋ２が、ダミー出力回路部からダミー入力回路部へ供給されると共に（図９の（ｐ））、ＤＣレベルの基準電圧Ｖｒｅｆがダミー入力回路部へ供給される（図９の（ｑ））。
換言すれば、本実施例の場合、ダミー回路内のダミー入力回路部の入力側には、リアル回路内の入力回路部の入力側と同じように、ダミークロックｄｕｍｃｌｋ２および逆相ダミークロックｄｕｍｃｌｋ２ｘが相補クロック形式で入力される。上記のような構成においては、従来例のＤＣレベルの基準信号Ｖｒｅｆの代わりに、逆相信号生成部にて生成された逆相信号をダミー入力回路部に入力することによって、互いに相補関係にある２つのダミークロックが入力されることになるので、入力回路部のクロックの通過時間とダミー入力回路部のダミークロックの通過時間との間の誤差を比較的小さくすることができる。
【００９４】
それゆえに、本実施例においては、ダミークロックｄｕｍｃｌｋ２に対して入力回路部の遅延量とほぼ同じ遅延量ｔ１でもって、ダミークロックｄｕｍｃｌｋ３が出力される（図９の（ｏ））。これに対し、従来例の場合、ダミークロックｄｕｍｃｌｋ２に対して入力回路部の遅延量より多い遅延量ｔ１＋αでもって、ダミークロックｄｕｍｃｌｋ３が出力される（図９の（ｒ））。
【００９５】
図１０は、図１の実施例および従来例においてクロックがＤＬＬ回路を通過する様子を示すタイミングチャートである。ここでは、第１のクロックＣＬＫおよび第２のクロック／ＣＬＫがリアル回路内の入力回路部を通過する様子を実線で示し、ダミークロックがダミー回路内のダミー入力回路部（すなわち、差動入力側）を通過するときの様子を破線で示す。
【００９６】
図１０の上部に示す従来例の場合、第１のクロックＣＬＫがリアル回路内の入力回路部を通過する時間と、ダミークロックがダミー回路内のダミー入力回路部を通過する時間との差はａとなる。これに対し、図１０の下部に示す本実施例の場合、第１のクロックＣＬＫがリアル回路内の入力回路部を通過する時間と、ダミークロックがダミー回路内のダミー入力回路部を通過する時間との差はｂとなり、従来例の場合の時間ａよりもαだけ小さくなる（ａ−ｂ＝α）。換言すれば、ａ−ｂ＝αの分だけ、本実施例の場合のダミー回路内のダミー入力回路部の通過時間が、リアル回路内の入力回路部を通過する時間により近くなり、入力回路部のクロックの通過時間とダミー入力回路部のダミークロックの通過時間との間の誤差を比較的小さくすることができる。
【００９７】
図１１は、従来例のクロックと出力データとの関係を示すタイミングチャートであり、図１２は、図１の実施例におけるクロックと出力データとの関係を示すタイミングチャートである。
図１１に示す従来例においては、前述のように、入力回路部のクロックの通過時間とダミー入力回路部のダミークロックの通過時間との間の誤差が本実施例よりもα分だけ大きいので、データの不確定期間も、第１および第２のクロックＣＬＫ、／ＣＬＫの各々に対してα分だけ位相が早い側にずれる。ここで、データの不確定期間を図１１の破線のように規定した場合、データがアクセス可能であることを示すデータの有効期間がα分ずれるために、実効的なデータの有効期間が実質的に減少することになる。
【００９８】
これに対し、図１２に示す本実施例においては、入力回路部のクロックの通過時間とダミー入力回路部のダミークロックの通過時間との間の誤差が従来例よりもα分小さくなるので、データの不確定期間もその分小さくなる。それゆえに、従来例に比べて、データの有効期間を広く確保することが可能になる。
なお、これまでは、ダミー出力回路部とほぼ同じ構成の逆相信号生成部を設けることによって、ダミークロックと逆相の関係にある逆相信号を生成しているが、本発明では、このような構成に限定されるものではない。例えば、上記の逆相信号生成部の代わりに、周囲温度や電源電圧等の変動に関係なくダミークロックと正確に逆相の関係にある逆相信号を生成する機能を有する回路を、任意のトランジスタやインバータ等により構成してもよい。
【００９９】
【発明の効果】
以上説明したように、本発明によれば、クロック安定化回路内の入力初段回路部と同じ相補クロック形式で、第１のフィードバッククロックと、この第１のフィードバッククロックに対し逆相の関係にある第２のフィードバッククロックとを同時にダミー入力回路部に入力するので、従来のようにＤＣレベルの基準信号を使用する場合よりも、ダミー回路全体のモニタ時間の誤差を小さくすることが可能になる。さらに、データがアクセス可能であることを示すデータの有効期間をより広く確保することが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示すブロック図である。
【図２】図１の実施例の入力初段回路部の具体的な構成を示す回路図である。
【図３】図１の実施例のディレイ素子回路部およびディレイ素子制御回路部の具体的な構成を示す回路図である。
【図４】図１の実施例の出力回路部の具体的な構成を示す回路図である。
【図５】従来例のダミー回路の具体的な構成を示す回路図である。
【図６】図１の実施例のダミー回路の具体的な構成を示す図（その１）である。
【図７】図１の実施例のダミー回路の具体的な構成を示す図（その２）である。
【図８】図１の実施例および従来例の動作を説明するためのタイミングチャート（その１）である。
【図９】図１の実施例および従来例の動作を説明するためのタイミングチャート（その２）である。
【図１０】図１の実施例および従来例においてクロックがＤＬＬ回路を通過する様子を示すタイミングチャートである。
【図１１】従来例のクロックと出力データとの関係を示すタイミングチャートである。
【図１２】図１の実施例におけるクロックと出力データとの関係を示すタイミングチャートである。
【図１３】従来のクロック安定化回路の構成を示すブロック図である。
【符号の説明】
１…クロック安定化回路
２…クロック入力回路部
２ａ…第１の入力初段回路部
２ｂ…第２の入力初段回路部
３ａ…第１のディレイ素子回路部
３ｂ…第２のディレイ素子回路部
４…ディレイ素子制御回路部
５…出力回路部
６…ダミー回路
７…逆相信号生成部
８…分周器
９…位相比較部
２０ａ、２２ａ…ｐＭＯＳトランジスタ
２１ａ、２３ａ…ｎＭＯＳトランジスタ
２０ｂ、２２ｂ…ｐＭＯＳトランジスタ
２１ｂ、２３ｂ…ｎＭＯＳトランジスタ
３２…インバータ列
３３−１〜３３−ｎ…ＡＮＤゲート
３４−１〜３４−ｎ…ｎＭＯＳトランジスタ
４１…デコーダ
４２…アップ・ダウンカウンタ
５０ａ、５０ｂ、５２ａおよび５２ｂ…インバータ
５１ａ、５１ｂ、５３ａおよび５３ｂ…トランスファスイッチ
６３…ダミーディレイ素子回路部
６４…ダミー入力回路部
６５…ダミー出力回路部
７０ａ、７０ｂ、７２ａおよび７２ｂ…インバータ
７１ａ、７１ｂ、７３ａおよび７３ｂ…トランスファスイッチ
８０ａ、８０ｂ、８２ａおよび８２ｂ…インバータ
Claims (2)
- 相補クロックである第１のクロックおよび第２のクロックを受け、該第１および第２のクロックと所定の位相関係を有する第１の内部クロックおよび第２の内部クロックを生成するクロック安定化回路を有する半導体装置において、前記クロック安定化回路は、
前記第１のクロックの電圧レベルと前記第２のクロックの電圧レベルとを比較する第１の差動回路を含むクロック入力回路部と、
該クロック入力回路部に接続され、前記第１の内部クロック、前記第２の内部クロックおよびフィードバッククロックを出力する可変遅延回路部と、
前記フィードバッククロックを受け、相補クロックである第１のフィードバッククロックおよび第２のフィードバッククロックを生成する相補ダミークロック生成部と、
前記第１のフィードバッククロックの電圧レベルと前記第２のフィードバッククロックの電圧レベルとを比較する第２の差動回路を含むダミー入力回路部と、
前記クロック入力回路部および前記ダミー入力回路部に接続され、前記可変遅延回路部を制御する位相比較部とを有することを特徴とする半導体装置。 - 前記相補ダミークロック生成部は、
前記第１のクロックまたは第２のクロックを位相調整して生成された前記フィードバッククロックに応答して前記第１のフィードバッククロックを生成する第１のダミー出力回路部と、
前記フィードバッククロックに応答して前記第２のフィードバッククロックを生成する第２のダミー出力回路部とを含むことを特徴とする請求項１記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20996299A JP3707960B2 (ja) | 1999-07-23 | 1999-07-23 | 半導体装置 |
| US09/605,057 US6377100B1 (en) | 1999-07-23 | 2000-06-28 | Semiconductor device |
| KR1020000041927A KR100604726B1 (ko) | 1999-07-23 | 2000-07-21 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20996299A JP3707960B2 (ja) | 1999-07-23 | 1999-07-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001034356A JP2001034356A (ja) | 2001-02-09 |
| JP3707960B2 true JP3707960B2 (ja) | 2005-10-19 |
Family
ID=16581567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20996299A Expired - Fee Related JP3707960B2 (ja) | 1999-07-23 | 1999-07-23 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6377100B1 (ja) |
| JP (1) | JP3707960B2 (ja) |
| KR (1) | KR100604726B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422585B1 (ko) * | 2001-08-08 | 2004-03-12 | 주식회사 하이닉스반도체 | 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법 |
| US6774686B2 (en) * | 2001-09-28 | 2004-08-10 | Intel Corporation | Method for minimizing jitter using matched, controlled-delay elements slaved to a closed-loop timing reference |
| KR100631164B1 (ko) * | 2003-05-31 | 2006-10-02 | 주식회사 하이닉스반도체 | 전력 소모를 줄인 레지스터 제어 지연고정루프 |
| KR100713082B1 (ko) * | 2005-03-02 | 2007-05-02 | 주식회사 하이닉스반도체 | 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프 |
| JP5044153B2 (ja) * | 2005-09-29 | 2012-10-10 | エスケーハイニックス株式会社 | 同期式半導体メモリ素子のカラムアドレスイネーブル信号生成器及びその生成方法 |
| US7804925B2 (en) * | 2007-02-14 | 2010-09-28 | Infineon Technologies Ag | Detection arrangement, counter unit, phase locked loop, detection method and method for generating an oscillator signal |
| US7642827B2 (en) * | 2008-05-28 | 2010-01-05 | Micron Technology, Inc. | Apparatus and method for multi-phase clock generation |
| WO2010064338A1 (ja) * | 2008-12-02 | 2010-06-10 | パナソニック株式会社 | 比較器およびa/d変換器 |
| WO2013100976A1 (en) | 2011-12-28 | 2013-07-04 | Intel Corporation | Data transfer between asynchronous clock domains |
| US9973182B2 (en) | 2016-09-14 | 2018-05-15 | Qualcomm Incorporated | Re-timing based clock generation and residual sideband (RSB) enhancement circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3717289B2 (ja) * | 1997-10-20 | 2005-11-16 | 富士通株式会社 | 集積回路装置 |
| US6049233A (en) * | 1998-03-17 | 2000-04-11 | Motorola, Inc. | Phase detection apparatus |
| KR100305646B1 (ko) * | 1998-05-29 | 2001-11-30 | 박종섭 | 클럭보정회로 |
| JP3763673B2 (ja) * | 1998-06-11 | 2006-04-05 | 富士通株式会社 | Ｄｌｌ回路 |
| US6140854A (en) * | 1999-01-25 | 2000-10-31 | Motorola, Inc. | System with DLL |
-
1999
- 1999-07-23 JP JP20996299A patent/JP3707960B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-28 US US09/605,057 patent/US6377100B1/en not_active Expired - Lifetime
- 2000-07-21 KR KR1020000041927A patent/KR100604726B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010039738A (ko) | 2001-05-15 |
| US6377100B1 (en) | 2002-04-23 |
| KR100604726B1 (ko) | 2006-07-28 |
| JP2001034356A (ja) | 2001-02-09 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040517 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050104 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050307 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050705 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050802 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090812 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090812 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090812 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100812 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110812 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110812 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110812 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110812 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120812 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130812 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
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| LAPS | Cancellation because of no payment of annual fees |