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DE19859515C1 - Digitaler Phasen-Frequenz-Detektor - Google Patents

Digitaler Phasen-Frequenz-Detektor

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Publication number
DE19859515C1
DE19859515C1 DE19859515A DE19859515A DE19859515C1 DE 19859515 C1 DE19859515 C1 DE 19859515C1 DE 19859515 A DE19859515 A DE 19859515A DE 19859515 A DE19859515 A DE 19859515A DE 19859515 C1 DE19859515 C1 DE 19859515C1
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DE
Germany
Prior art keywords
phase
digital
frequency detector
output
flip
Prior art date
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Expired - Fee Related
Application number
DE19859515A
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English (en)
Inventor
Helmut Herrmann
Stefan Herzinger
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Intel Deutschland GmbH
Original Assignee
Siemens Corp
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Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
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Priority to FR9915873A priority patent/FR2787651B1/fr
Priority to GB9929964A priority patent/GB2345210B/en
Priority to US09/470,622 priority patent/US6192094B1/en
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Expired - Fee Related legal-status Critical Current

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Bei einem digitalen Phasen-Frequenz-Detektor mit Anti-Backlash-Impulsen, welche die Abbildung sehr kurzer, aufgrund kleiner Phasenunterschiede auftretender Korrekturimpulse mittels einer den RESET von zwei Flip-Flop-Schaltungen (5, 6) steuernden UND-Logikschaltung (9) verhindern, wird die Blindzeit erfindungsgemäß durch eine Reduzierung der Dauer des RESET-Impulses verkürzt. Der integrierbare Phasen-Frequenz-Detektor nach der Erfindung läßt sich bei schnellen digitalen PLL-Regelschleifen z. B. für Tuner, Frequenzsynthesizer im Mobilfunkbereich verwenden.

Description

Die Erfindung betrifft einen digitalen Phasen-Frequenz-Detek­ tor gemäß dem Oberbegriff des Patentanspruchs 1.
Ein derartiger Phasen-Frequenz-Detektor findet in einer her­ kömmlichen digitalen PLL-Regelschleife Verwendung. Ein grund­ sätzliches Blockschaltbild einer digitalen PLL-Regelschleife ist in der Fig. 1 dargestellt. Die digitale PLL-Regelschleife enthält drei Funktionsbausteine, nämlich einen digitalen Pha­ sendetektor 1, ein analoges Schleifenfilter 2 sowie einen spannungsgesteuerten Oszillator (VCO; Voltage Controlled Oscillator) 3, und optional einen Frequenzteiler 4. Die gere­ gelte Veränderliche in jeder PLL-Regelschleife ist die Pha­ senlage.
Es wird die Phasenlage eines ersten Wechselstrom-Signals mit der Phasenlage eines zweiten Wechselstrom-Signals verglichen. Die Phasendifferenz zwischen den beiden Signalen wird im Re­ gelsystem ermittelt und zur Synchronisierung der beiden Si­ gnale benutzt.
Bei der in Fig. 1 dargestellten bekannten Phasenregelschleife wird das eine Wechselstrom-Eingangssignal VR, das ein Bezugs­ signal von der Frequenz f1 ist, mit einem geregelten Wechsel­ strom-Eingangssignal VS von veränderbarer Frequenz f2 mit Hilfe des digitalen Phasendetektors 1 verglichen, der ein pulsförmiges Ausgangsstromsignal Id liefert, welches von der Phasendifferenz der beiden Eingangssignale VR und VS abhängt.
Das resultierende Ausgangsstromsignal Id wird im analogen Schleifenfilter 2 zeitlich integriert, wodurch eine Ausgangs­ regelspannung UT entsteht, die den spannungsgesteuerten Os­ zillator 3 hinsichtlich seiner Frequenzeinstellung betätigt. Das Ausgangssignal des spannungsgesteuerten Oszillators 3 ist das geregelte Signal, das über den optional vorgesehenen Fre­ quenzteiler 4 als Wechselstromsignal VS dem Phasendetektor 1 als eines der beiden hinsichtlich ihrer Phasenlage zu ver­ gleichenden Eingangssignale zugeführt wird.
Der einzige digitale Block der in Fig. 1 dargestellten PLL- Regelschleife ist der digitale Phasendetektor 1. Für diesen kommt neben anderen häufig verwendeten digitalen Phasendetek­ toren, wie z. B. EXOR-Schaltungen oder flankengesteuerten JK- Flip-Flops, überwiegend der sogenannte digitale Phasen- Frequenz-Detektor zum Einsatz.
Fig. 2 zeigt das Blockschaltbild eines idealen digitalen Pha­ sen-Frequenz-Detektors. Das erste Wechselstrom-Eingangssignal VR mit der Frequenz fR wird dem C-Eingang einer ersten D-Flip-Flop-Schaltung 5 zugeführt, an deren D-Eingang eine logische 1 steht.
Das zweite Wechselstrom-Eingangssignal VS mit der Frequenz fS wird dem C-Eingang einer zweiten D-Flip-Flop-Schaltung 6 zu­ geleitet, an deren D-Eingang ebenfalls eine logische 1 an­ liegt. Der Ausgang Q der ersten Flip-Flop-Schaltung 5 liefert Ausgangsimpulse UP, wenn die Phase des geregelten Wechsel­ strom-Eingangssignals VS der Phase des anderen Wechselstrom- Eingangssignals VR, also des Bezugssignals nacheilt. Im akti­ ven Zustand ist die Dauer der digitalen Ausgangsimpulse UP proportional zur Größe der Phasennacheilung.
In ähnlicher Weise liefert der Ausgang Q der zweiten Flip- Flop-Schaltung 6 digitale Ausgangsimpulse DN, wenn die Phase des geregelten Wechselstrom-Eingangssignals VS der Phase des anderen Wechselstrom- Eingangssignals VR, also des Bezugs­ signals vorauseilt. Im aktiven Zustand ist für diesen Fall die Dauer der digitalen Ausgangsimpulse DN zur Größe der Pha­ senvoreilung proportional.
Die Ausgangssignale UP und DN werden dann mittels einer La­ dungspumpe (Charge Pump) 7 in eine ternäre Form gebracht. Die digitalen Ausgangsimpulse UP betätigen eine schaltbare Strom­ quelle Isource für die Stromzuführung zu einem Ausgang 8. Die digitalen Ausgangsimpulse DN betätigen dagegen eine schaltba­ re Stromsenke Isink für die Stromabführung vom Ausgang 8.
Das resultierende, in Ternärlogikform am Ausgang 8 vorliegen­ de Ausgangsstromsignal Iloop wird dann dem in der Fig. 2 nicht dargestellten Schleifenfilter (in Fig. 1 mit 2 bezeich­ net) zugeleitet, so daß dann eine Ausgangsregelspannung ent­ steht, die zum zeitlichen Integral der festgestellten Phasen­ differenz zwischen den Eingangssignalen VR und VS proportio­ nal ist.
Der digitale Phasen-Frequenz-Detektor wird deswegen häufig eingesetzt, weil sein Ausgangsstromsignal Iloop im eingera­ steten Zustand der PLL-Regelschleife vom Phasenfehler, im ausgerasteten Zustand dagegen vom Frequenzfehler abhängt. Da­ her ist eine digitale PLL-Regelschleife mit einem digitalen Phasen-Frequenz-Detektor in der Lage, auch unter ungünstig­ sten Bedingungen einzurasten.
In diesem Zusammenhang wird auf die Fig. 3 hingewiesen, die eine Kennlinie des idealen digitalen Phasen-Frequenz- Detektors im eingerasteten Zustand zeigt, also die Abhängig­ keit des Ausgangsstromsignals von der Phasendifferenz Δphase zwischen den Eingangssignalen VR und VS.
Der in Fig. 2 dargestellte Phasen-Frequenz-Detektor kann sich in vier verschiedenen Zuständen befinden:
UP = 0, DN = 0;
UP = 1, DN = 0;
UP = 0, DN = 1;
UP = 1, DN = 1.
Der letzte dieser Zustände wird durch eine zusätzliche UND- Logikschaltung 9 gesperrt, deren Ausgang über eine Negierung mit den Rücksetzeingängen R der beiden Flip-Flop-Schaltungen 5 und 6 verbunden ist. Wenn der Phasen-Frequenz-Detektor in diesen Zustand kommt, wird der Ausgang der Ladungspumpe 7 in den Tristate-Zustand geschaltet.
Bei idealer Funktion des in Fig. 2 abgebildeten Phasen-Fre­ quenz-Detektors ergibt sich das in den Fig. 4a, 4b und 4c in zeitlichen Impulsablaufplänen dargestellte Verhalten. Dabei ist in Fig. 4a der Phasenfehler zwischen den Eingangssignalen VR und VS null. Der Ausgang 8 des Phasen-Frequenz-Detektors ist dann hochohmig.
In Fig. 4b ist der Phasenfehler zwischen den Eingangssignalen VR und VS positiv, d. h. das Eingangssignal VS (= zu regelndes Signal) eilt dem anderen Eingangssignal VR (Bezugssignal) nach. Das Ausgangsstromsignal Iloop besteht dann aus positi­ ven Stromimpulsen. In Fig. 4c ist der Phasenfehler zwischen den Eingangssignalen VR und VS negativ, d. h. das Eingangs­ signal VS eilt dem anderen Eingangssignal VR vor.
Das Ausgangsstromsignal Iloop besteht dann aus negativen Stromimpulsen. Würde die in Fig. 1 dargestellte digitale PLL- Regelschleife exakt auf der Bezugsfrequenz f1 arbeiten, wäre der Ausgang 8 des in Fig. 2 im einzelnen abgebildeten Phasen- Frequenz-Detektors ständig hochohmig. Da die Frequenz des spannungsgesteuerten Oszillators 3 in Wirklichkeit aber lang­ sam wegläuft, entsteht zunächst eine sehr geringe Zeit­ verschiebung zwischen den Flanken der Eingangssignale VR und VS.
Die digitale PLL-Regelschleife müßte nun einen sehr kurzen Korrekturimpuls mit einer Dauer von beispielsweise 10 ps er­ zeugen. Da aber die Logikschaltungen und auch die Ladungs­ pumpe des digitalen Phasen-Frequenz-Detektors so kurze Im­ pulse nicht erzeugen können, würde genau im erwünschten Re­ gelzustand eine Ripplefrequenz entstehen und das Signalspek­ trum in der PLL-Regelschleife verunreinigen. Die Zeitspanne, über die das Ausgangssignal des Phasen-Frequenz-Detektors nichtlinear auf den Flankenabstand reagiert (sog. Backlash), liegt je nach Technologie um 1 ns.
Zur Behebung dieses Problems gibt es den durch das Patent DE 31 16 603 C2 bekannten Lösungsansatz der Einführung von Anti-Backlash-Impulsen. Um zu verhindern, daß die digitale PLL-Regelschleife die sehr kurzen Korrekturimpulse bei klei­ nen Phasenunterschieden abbilden muß, wird ein Kunstgriff an­ gewandt, der in Verbindung mit der Fig. 5 erläutert wird, die weitgehend den in Fig. 2 dargestellten Phasen-Frequenz-Detek­ tor zeigt und deswegen in den übereinstimmenden Teilen nicht mehr im einzelnen beschrieben werden muß.
Nach der mit der UND-Logikschaltung 9 durchgeführten logi­ schen UND-Verknüpfung der digitalen Ausgangsimpulse UP und DN, die den Zustand UP = 1, DN = 1 sperrt und den Ausgang 8 direkt in den Tristate-Zustand schaltet, wird eine Verzöge­ rungseinrichtung 10 angeordnet. Dadurch wird dieser Zustand bis zum verzögerten RESET erlaubt. Die digitalen Ausgangsim­ pulse UP und DN sind für die Dauer der durch die Verzöge­ rungseinrichtung 10 bewirkten Verzögerung beide HIGH und auch die Stromquelle Isource und die Stromsenke Isink der Ladungs­ pumpe 7 sind beide während eines Anti-Backlash-Impulses ak­ tiv. In ihrer Summe ergeben die beiden Ströme null und es fließt kein resultierendes Ausgangsstromsignal Iloop zum Aus­ gang 8, wie dies auch bei der idealen Schaltung nach Fig. 2 der Fall ist.
Wandert nun die im spannungsgesteuerten Oszillator 3 (Fig. 1) erzeugte Frequenz langsam aus der Phasengleichheit heraus, dann muß der digitale Ausgangsimpuls UP oder DN nur noch um die kurze Dauer von beispielsweise 10 ps verlängert werden. Diese Verlängerung ist mit großer Genauigkeit möglich, da die kritischen dynamischen Vorgänge (Anstiegsphase, Beruhigungs­ phase, Abfallphase) mit ihren Nichtlinearitäten bereits ent­ halten sind.
Bei der Einstellung der Verzögerungszeit muß berücksichtigt werden, daß zum einen die vorstehend erwähnten kritischen dy­ namischen Vorgänge abgeschlossen sein sollen und zum anderen die Breite der Anti-Backlash-Impulse so klein wie möglich be­ messen wird, da der Bereich der abbildbaren Phasendifferenz durch den Anti-Backlash-Impuls verringert wird.
Die in den Fig. 6a, 6b und 6c dargestellten Impulsablaufpläne zeigen die Schaltungszustände für verschiedene Phasenlagen. Daraus wird deutlich, daß der Bereich der abbildbaren Phasen­ differenz eingeengt wird.
Im einzelnen ist in Fig. 6a der Phasenfehler zwischen den Eingangssignalen VR und VS null. Der Ausgang 8 des Phasen- Frequenz-Detektors ist dann hochohmig.
In Fig. 6b ist der Phasenfehler zwischen den Eingangssignalen VR und VS positiv, d. h. das Eingangssignal VS (= zu regelndes Signal) eilt dem anderen Eingangssignal VR (Bezugssignal) nach. Das Ausgangsstromsignal Iloop besteht dann aus positi­ ven Stromimpulsen.
In Fig. 6c ist der Phasenfehler zwischen den Eingangssignalen VR und VS negativ, d. h. das Eingangssignal VS eilt dem ande­ ren Eingangssignal VR vor. Das Ausgangsstromsignal Iloop be­ steht dann aus negativen Stromimpulsen.
Sobald also die UND-Verknüpfung der digitalen Ausgangsimpulse UP und DN den logischen Zustand HIGH ergibt, werden nach ei­ ner festgelegten Verzögerungszeit tdelay die digitalen Aus­ gangsimpulse UP und DN wieder zurückgesetzt. Die Verzöge­ rungszeit tdelay wird so eingestellt, daß die digitalen Aus­ gangsimpulse UP und DN sowie die Stromquelle Isource und die Stromsenke Isink gerade den kürzesten Impuls ergeben, der bei gegebener Technologie mit einer sauberen Beruhigungsphase (settling) erzeugt werden kann.
Nach dem Zurücksetzen der digitalen Ausgangsimpulse UP und DN wird nach nochmaligem Durchlaufen der Verzögerungseinrichtung 10 mit der Verzögerungszeit tdelay auch der RESET R am Eingang der D-Flip-Flop-Schaltungen 5 und 6 wieder LOW. Mit ABL ist in Fig. 6 der Anti-Backlash-Impuls bezeichnet.
Bei der beschriebenen Lösung des Backlash-Problems ergeben sich jedoch Nachteile. Der digitale Phasen-Frequenz-Detektor kann nämlich erst wieder Eingangsflanken der beiden Eingangs­ signale VR und VS verarbeiten, wenn der RESET weggenommen wird. Die Blindzeit des digitalen Phasen-Frequenz-Detektors wird so schon bei idealisierter Betrachtung mindestens das Zweifache der Verzögerungszeit tdelay betragen. Die Dauer der Blindzeit wird bei Betrachten des nichtidealen Falls noch durch Gatterlaufzeiten verlängert.
Bei den gesteigerten fT-Frequenzen moderner Technologien kann die Bezugsfrequenz VR einer PLL-Regelschleife in den Bereich <250 MHz vorstoßen. Hohe Bezugsfrequenzen werden mit Vorliebe deswegen verwendet, weil dann Verzerrungsprodukte (Oberwel­ len, Intermodulationsprodukte) weitab von der Signalfrequenz zu liegen kommen und leichter gefiltert werden können. Ein nachfolgend angegebenes Zahlenbeispiel zeigt diesen Sachver­ halt auf:
Vergleichsfrequenz = 250 MHz, Vergleichsperiode 4 ns;
Dauer des Anti-Backlash-Impulses (ABL): 0,75 ns;
Dauer des RESET-Impulses: 0,75 ns;
Summe der Gatterlaufzeiten zwischen UP = DN = 1 und Rück­ nahme des RESET: 0,5 ns.
Damit ergibt sich eine Blindzeit des Phasen-Frequenz-Detek­ tors: tB = 0,75 ns + 0,75 ns + 0,5 ns = 2 ns.
In diesem Zusammenhang wird auf die Fig. 7 hingewiesen, die eine Kennlinie des digitalen Phasen-Frequenz-Detektors mit Anti-Backlash-Impulsen für das vorstehend angegebene Beispiel im eingerasteten Zustand zeigt, also die Abhängigkeit des Ausgangsstromsignals von der Phasendifferenz Δphase zwischen den Eingangssignalen VR und VS. Die mit den Recht­ ecken eingerahmten Bereiche der Phase sind bedingt durch Blindzeit nicht darstellbar.
Die in Fig. 3 gezeigte Kennlinie des idealen Phasen-Frequenz- Detektors wird somit drastisch eingeschränkt. Der digitale Phasen-Frequenz-Detektor verliert mit zunehmender Blindzeit mehr und mehr seine an sich besonders vorteilhafte Fähigkeit, im ausgerasteten Zustand auf Frequenzfehler zu reagieren. Da­ durch verlängert sich die Einschwingzeit der digitalen PLL- Regelschleife.
Bei einem Verhältnis (Vergleichsperiode/Blindzeit) von 2 : 1 ist die kritische Blindzeit erreicht. Dieser Zustand ist in der Fig. 7 dargestellt. Dann wird die Einschwingzeit aus ei­ nem ausgerasteten Zustand unendlich, und das Einschwingen der PLL-Regelschleife ist nicht mehr möglich.
Der Erfindung liegt die Aufgabe zugrunde, Maßnahmen anzuge­ ben, durch welche die störende Blindzeit des mit Anti-Back­ lash-Impulsen arbeitenden, digitalen Phasen-Frequenz-Detek­ tors verkürzt wird, so daß eine mit einem solchen Phasen-Fre­ quenz-Detektor ausgestattete digitale PLL-Regelschleife ein verbessertes Einschwingverhalten aufweist.
Gemäß der Erfindung wird diese Aufgabe bei einem gattungsge­ mäßen digitalen Phasen-Frequenz-Detektor durch die im kenn­ zeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.
Die Blindzeit des digitalen Phasen-Frequenz-Detektors mit An­ ti-Backlash-Impulsen ergibt sich allgemein aus drei Kompo­ nenten, nämlich aus der Dauer des Anti-Backlash-Impulses, aus der Summe der Gatterlaufzeiten zwischen den digitalen Aus­ gangsimpulszuständen UP = DN = 1 und der Rücknahme des RESET und aus der Dauer des RESET-Impulses.
Die Dauer des Anti-Backlash-Impulses ist durch die Zeit fest­ gelegt, die benötigt wird, um die Anti-Backlash-Impulse (di­ gitale Ausgangsimpulse UP und DN, Stromquelle Isource und Stromsenke Isink in der Ladungspumpe) vollständig mit anstei­ gender Flanke, ausreichender Beruhigungsphase (settling) und abfallender Flanke darzustellen.
Bei gegebener Schaltungstopologie ist diese Dauer durch die Technologie bestimmt und kann nicht weiter verkürzt werden. Die Summe der Gatterlaufzeiten zwischen den digitalen Aus­ gangsimpulszuständen UP = DN = 1 und der Rücknahme des RESET läßt sich zwar durch Verwendung schneller Logikblöcke und einer optimierten Schaltungstopologie verkürzen. Die durch die Er­ findung angegebenen Maßnahmen laufen dagegen auf eine Redu­ zierung der RESET-Impulse hinaus.
Dabei ist von Bedeutung, daß beim Übergang des digitalen Aus­ gangspulses UP,DN → logischer Zustand "1" wohl wie beim Stand der Technik der RESET verzögert angelegt wird, um die Breite des Anti-Backlash-Impulses einzustellen, daß aber beim Übergang des digitalen Ausgangspulses UP,DN → logischer Zu­ stand "0" die durch den eigentlichen Verzögerungspfad gegebe­ ne Verzögerungszeit umgangen wird, um den RESET möglichst schnell wegzunehmen und somit die Blindzeit des digitalen Phasen-Frequenz-Detektors zu verkürzen.
Zweckmäßige Weiterbildungen und Verwendungen des durch die Erfindung angegebenen Phasen-Frequenz-Detektors sind in den Unteransprüchen angegeben.
Die Erfindung wird anhand von Figuren näher erläutert. Es zeigen:
Fig. 1 das bereits erläuterte Blockschaltbild einer üblichen digitalen PLL-Phasenregelschleife,
Fig. 2 das ebenfalls bereits erläuterte Blockschaltbild eines idealen digitalen Phasen-Frequenz-Detektors,
Fig. 3 ein ebenfalls schon erläutertes Kennliniendiagramm des idealen digitalen Phasen-Frequenz-Detektors im einge­ rasteten Zustand,
Fig. 4a, 4b und 4c drei ebenfalls bereits beschriebene Im­ pulsverlaufzusammenhänge für unterschiedliche Phasen­ fehlerverhältnisse bei idealer Funktion des digitalen Phasen-Frequenz-Detektors,
Fig. 5 das ebenfalls bereits beschriebene Blockschaltbild ei­ nes bekannten digitalen Phasen-Frequenz-Detektors mit Anti-Backlash-Impuls,
Fig. 6a, 6b und 6c drei ebenfalls bereits beschriebene Im­ pulsverlaufzusammenhänge für unterschiedliche Phasen­ fehlerverhältnisse beim bekannten digitalen Phasen- Frequenz-Detektor nach Fig. 5,
Fig. 7 ein ebenfalls schon beschriebenes Beispiel eines Kenn­ liniendiagramms des bekannten digitalen Phasen- Frequenz-Detektors nach der Fig. 5 im eingerasteten Zustand,
Fig. 8 das Blockschaltbild eines digitalen Phasen-Frequenz- Detektors mit Anti-Backlash-Impuls und verkürztem RE- SET nach der Erfindung,
Fig. 9 die mehr ins einzelne gehende Schaltung eines Ausfüh­ rungsbeispiels eines digitalen Phasen-Frequenz- Detektors mit Anti-Backlash-Impuls und verkürztem RE- SET nach der Erfindung,
Fig. 10 das Blockschaltbild der Verzögerungspfade des in Fig. 9 gezeigten Ausführungsbeispiels eines Phasen- Frequenz-Detektors nach der Erfindung, und
Fig. 11 einen Impulsverlaufplan zur Erläuterung der Funk­ tionsweise der Verzögerungspfade nach der Fig. 10.
Die Maßnahmen nach der Erfindung zur Verkürzung der Blindzeit werden in Verbindung mit der in Fig. 8 dargestellten Schal­ tung erläutert, die auf dem in Fig. 5 dargestellten Phasen- Frequenz-Detektor aufbaut. Die Fig. 5 wird nur noch in zum besseren Verständnis der Erfindung erforderlichen Teilen be­ schrieben.
Die Unterschiede zwischen Fig. 8 und Fig. 5 liegen im wesent­ lichen in der Ausbildung der Verzögerungspfade. Aus Fig. 5 wird deutlich, daß die UND-Verknüpfung der digitalen Aus­ gangsimpulse UP und DN durch die UND-Logikschaltung 9 den lo­ gischen Zustand "1" ergibt, wenn die beiden digitalen Aus­ gangsimpulssignale UP und DN zugleich im logischen Zustand "1" sind. Nach der Verzögerungseinrichtung 10 (Fig. 5), die für die Dauer des Anti-Backlash-Impulses maßgeblich ist, wird das Signal als RESET = 1 jeweils an den Rücksetzeingang R der beiden Flip-Flop-Schaltungen 5 und 6 angelegt.
Die Ausgänge Q der beiden D-Flip-Flop-Schaltungen 5 und 6 werden, abgesehen von Gatterlaufzeiten, sofort rückgesetzt, d. h. es wird dann auf die Ausgangsimpuls-Zustände UP = DN = "0" geschaltet. Dies ist die abfallende Flanke des Anti-Backlash-Impulses.
Auch die durch die UND-Logikschaltung 9 herbeigeführte UND- Verknüpfung zwischen den Ausgangsimpulssignalen UP und DN, die sich beide im logischen "0"-Zustand befinden, ergibt wie­ der eine logische "0", jedoch kommt das Signal RESET erst nach Verstreichen der durch die Verzögerungseinrichtung 10 bedingten Verzögerungszeit in den Zustand "0". Frühestens dann ist der Phasen-Frequenz-Detektor wieder in der Lage, Eingangssignalflanken zu verarbeiten. Dadurch wird jedoch Zeit verschenkt.
Der RESET wird durch die Maßnahmen gemäß der Erfindung auf die Zeit verkürzt, die unbedingt nötig ist, um die beiden Zellen der beiden D-Flip-Flop-Schaltungen 5 und 6 rückzuset­ zen. Das in Fig. 5 dargestellte Blockschaltbild des digitalen Phasen-Frequenz-Detektors mit Anti-Backlash-Impuls wird dazu entsprechend Fig. 8 geändert.
Mit der in Fig. 8 dargestellten Schaltung kann die Breite des Anti-Backlash-Impulses beibehalten werden und die RESET- Impulsbreite auf ein Minimum reduziert werden. Dazu wird der Block der Verzögerungseinrichtung 10 aus der Fig. 5 in einen Verzögerungspfad 11 für positive Impulsflanken des Ausgangs­ signals der UND-Logikschaltung 9 übernommen, um die Dauer der Anti-Backlash-Impulse konstant zu lassen.
Die negativen Impulsflanken des Ausgangssignals der UND- Logikschaltung 9 erfahren eine möglichst kleine Verzögerungs­ zeit, die nur lang genug sein muß, um die Zellen der beiden D-Flip-Flop-Schaltungen 5 und 6 sicher rückzusetzen, und die in der Fig. 8 durch einen zweiten Verzögerungspfad 12 zuge­ führt wird, der zum ersten Verzögerungspfad 11 parallel ange­ ordnet ist. In den meisten Fällen sind die Gatterlaufzeiten in den Logikzellen bereits zur Erzielung dieser kleinen Ver­ zögerungszeit ausreichend, so daß schaltungsmäßig kein eige­ ner zweiter Verzögerungspfad 12 realisiert werden muß.
Der Gewinn durch die gemäß der Erfindung herbeigeführte Ver­ kürzung des RESET-Impulses soll im folgenden an einem Zahlen­ beispiel verdeutlicht werden:
Vergleichsfrequenz = 250 MHz, Vergleichsperiode 4 ns;
Dauer des Anti-Backlash-Impulses (ABL): 0,75 ns;
Dauer des RESET-Impulses: 0,75 ns;
Summe der Gatterlaufzeiten zwischen UP = DN = 1 und Rück­ nahme des RESET: 0,5 ns.
Damit ergibt sich eine Blindzeit des Phasen-Frequenz-Detek­ tors: tB = 0,75 ns + 0,75 ns + 0,5 ns = 2 ns.
Reduzierung der RESET-Impulsbreite auf 0,25 ns:
Damit ergibt sich eine Blindzeit des Phasen-Frequenz-Detek­ tors: tB = 0,75 ns + 0,25 ns + 0,5 ns = 1,5 ns.
Vergleicht man die beiden Fälle auf der Basis (Vergleichs­ periode/Blindzeit = 2 : 1), so hat man vorher eine Vergleichs­ frequenz = 250 MHz, bei der die Einschwingzeit unendlich wird, und bei Durchführung der erfindungsgemäßen Maßnahmen 333 MHz oder einen Gewinn von <30%. Im Streben nach möglichst hohen Vergleichsfrequenzen stellt dieser Gewinn eine signifi­ kante Steigerung dar.
In Fig. 9 ist in einer Schaltbilddarstellung die Ausgestal­ tung eines digitalen Phasen-Frequenz-Detektors nach der Er­ findung mit Anti-Backlash-Impuls und verkürztem RESET ge­ zeigt. Danach sind folgende Blöcke vorgesehen:
PFD_bias: Steuerspannungseinstellung der Standard-Logik
CP_bias: Steuerstromeinstellung der Ladungspumpenzellen
CPx_0.5 mA: Ladungspumpe für 0,5 mA Quellen/Senken-Strom
LS...: Standard-Logik Pegelverschieber
AN...: Standard-Logik UND
RS...: Standard-Logik RS-Flip-Flop-Schaltung
AM...: Standard-Logik Differenzverstärker.
Dabei entspricht der Block AN5 der UND-Logikschaltung 9 aus der Fig. 8. Der Pfad AM1-AM2-AM3 entspricht dem Verzögerungs­ pfad 11 aus Fig. 8 für positive Impulsflanken mit zwei Kon­ densatoren C1 und C2 zur Einstellung der Verzögerungszeit in diesem Pfad. Der Pfad AN5-LS6-AN6-LS7 entspricht dem Verzöge­ rungspfad 12 aus der Fig. 8 für negative Impulsflanken mit verkürzter Verzögerungsdauer.
Die restlichen Standard-Logik Zellen entsprechen den D-Flip- Flop-Schaltungen 5 und 6 mit RESET-Eingang R aus der Fig. 8. Die vier Ladungspumpen-Zellen CP1 bis CP4 für je 0,5 mA Quel­ len/Senken-Strom können mit einem Signal 1m_EN als 1 mA- oder 2 mA-Ausgang geschaltet werden, wobei der vom Biaseingang CP_EN aus gesteuerte Block CP_bias der Steuerstromeinstellung der Ladungspumpenzellen CP1 bis CP4 dient. Die Schaltung nach Fig. 9 ist an sich für einen differentiellen Betrieb ausge­ legt. Der Einfachheit halber sind jedoch die differentiellen Leitungsführungen in der Zeichnung durch einfache Leitungen ersetzt.
Fig. 10 zeigt in einem Ausschnitt der Gesamtschaltung nach Fig. 9 die beiden bereits beschriebenen Verzögerungspfade. Aus den in Fig. 11 untereinander dargestellten Impulsverläu­ fen wird die Funktionsweise dieser beiden Verzögerungspfade bei einem digitalen Phasen-Frequenz-Detektor nach der Erfin­ dung deutlich.
Die Gatterlaufzeiten innerhalb des in Fig. 10 dargestellten Blockschaltbildes sind in den Impulsverläufen vernachlässigt. Die in Fig. 11 angegebene Gatterlaufzeit bezieht sich auf die Verzögerung zwischen RESET→"1" und (UP & DN)→"0". Aus der Fig. 11 wird deutlich, daß die Länge des RESET-Impulses ge­ genüber der Verzögerungsdauer tdelay deutlich verkürzt wird. Für die Ausgestaltung der Verzögerungspfade für die positiven bzw. negativen Impulsflanken zeigt Fig. 10 nur eine Ausge­ staltungsmöglichkeit. Alternative Ausführungsformen sind rea­ lisierbar.
Bezugszeichenliste
1
Digitaler Phasendetektor
2
Analoges Schleifenfilter, Integrator
3
Spannungsgesteuerter Oszillator (VCO)
4
Frequenzteiler
5
Flip-Flop-Schaltung
6
Flip-Flop-Schaltung
7
Ladungspumpe (Charge Pump)
8
Ausgang
9
UND-Logikschaltung
10
Verzögerungseinrichtung
11
Erster Verzögerungspfad
12
Zweiter Verzögerungspfad
ABL Anti-Backlash-Impuls
VR
Erstes Wechselstrom-Eingangssignal
VS
Zweites Wechselstrom-Eingangssignal
f1
, fR
Frequenz des ersten Wechselstrom-Eingangssignals
f2
, fS
Frequenz des zweiten Wechselstrom-Eingangssignals
Id
, Iloop
Resultierendes Ausgangsstromsignal
UT
Ausgangsregelspannung
DN, UP Digitale Ausgangsimpulse
C, D, R Flip-Flop-Eingänge
Q Flip-Flop-Ausgang
Isource
Stromquelle
Isink
Stromsenke
Δphase Phasendifferenz, Phasenfehler
PFD_bias Steuerspannungseinstellung der Standard-Logik
CP_bias Steuerstromeinstellung der Ladungspumpenzellen
CPx_0.5 mA Ladungspumpe für 0,5 mA Quellen/Senken-Strom
LS... Standard-Logik Pegelverschieber
AN... Standard-Logik UND
RS... Standard-Logik RS-Flip-Flop-Schaltung
AM... Standard-Logik Differenzverstärker
C1, C2 Kondensatoren
1m_EN Signal
CP_EN Biaseingang

Claims (8)

1. Digitaler Phasen-Frequenz-Detektor zur Erzeugung eines von der Phasendifferenz zweier Wechselstrom-Eingangssignale ab­ hängigen pulsförmigen Ausgangsstromsignals mit einer ersten Flip-Flop-Schaltung, deren Setzeingang das eine der beiden Eingangssignale zugeführt wird und an deren Ausgang in Abhän­ gigkeit von ihrem Schaltzustand digitale Ausgangsimpulse ab­ genommen werden, einer zweiten Flip-Flop-Schaltung, deren Setzeingang das andere der beiden Eingangssignale zugeführt wird und an deren Ausgang in Abhängigkeit von ihrem Schaltzu­ stand ebenfalls digitale Ausgangsimpulse abgenommen werden, mit einer UND-Logikschaltung, der die Ausgangsimpulse der beiden Flip-Flop-Schaltungen zugeführt und mit der über eine die Minimaldauer der digitalen Ausgangsimpulse bei Vorliegen kleiner Phasendifferenzen zwischen den beiden Eingangssigna­ len um eine Anti-Backlash-Impulsbreite vergrößernde Verzöge­ rungseinrichtung die Rücksetzeingänge der beiden Flip-Flop- Schaltungen angesteuert werden, und mit zwei schaltbaren, ei­ ne Ladungspumpe (Charge Pump) bildenden Stromquellen, von de­ nen die erste in Abhängigkeit von den digitalen Ausgangsim­ pulsen der ersten Flip-Flop-Schaltung und die zweite in Ab­ hängigkeit von den digitalen Ausgangsimpulsen der zweiten Flip-Flop-Schaltung einen vorbestimmten Strom liefert bzw. abführt, der in seinem zeitlichen Verlauf das pulsförmige Ausgangsstromsignal in einer Ternärform bildet, dadurch gekennzeichnet, daß die Verzögerungseinrichtung in zwei zueinander parallel angeordnete Verzögerungspfade (11, 12) aufgeteilt ist, von denen der erste (11) jeweils den po­ sitiven Flanken der vom Ausgang der UND-Logikschaltung (9) kommenden Impulse zugeordnet ist und eine gegenüber der ur­ sprünglichen Verzögerungszeit unveränderte, also die Dauer eines Anti-Backlash-Impulses (ABL) aufweisende Verzögerungs­ zeit hat, wogegen der zweite (12) den negativen Flanken der vom Ausgang der UND-Logikschaltung (9) kommenden Impulse zu­ geordnet ist und diese Flanken um eine Verzögerungszeit ver­ zögert, die nur so lange bemessen ist, daß die Flip-Flop- Schaltungen (5, 6) sicher zurückgesetzt sind.
2. Digitaler Phasen-Frequenz-Detektor nach Anspruch 1, da­ durch gekennzeichnet, daß die Flip-Flop-Schaltungen (5, 6) sogenannte D-Flip-Flops sind.
3. Digitaler Phasen-Frequenz-Detektor nach Anspruch 1, da­ durch gekennzeichnet, daß die Verzögerungszeit des zweiten Verzögerungspfads (12) durch die Gatterlaufzeiten in den Logikzellen gebildet ist.
4. Digitaler Phasen-Frequenz-Detektor nach Anspruch 1, da­ durch gekennzeichnet, daß die Verzögerungszeit des ersten Verzögerungspfads (11) mindestens gleich der zum Ein­ schalten der beiden Stromquellen (Isource, Isink) erforderli­ chen minimalen Dauer der digitalen Ausgangsimpulse (UP, DN) ist.
5. Digitaler Phasen-Frequenz-Detektor nach Anspruch 4, da­ durch gekennzeichnet, daß die Verzögerungszeit des ersten Verzögerungspfads (11) geringfügig größer als die mi­ nimale Dauer der digitalen Ausgangsimpulse (UP, DN) ist.
6. Digitaler Phasen-Frequenz-Detektor nach einem der vorher­ gehenden Ansprüche, dadurch gekennzeichnet, daß das pulsförmige Ausgangsstromsignal (Id; Iloop) zur Umformung in eine stetige Ausgangsregelspannung (UT) einem Integrator (2) zugeführt ist.
7. Digitaler Phasen-Frequenz-Detektor nach Anspruch 6, ge­ kennzeichnet durch die Verwendung in einer digitalen PLL-Regelschleife mit einem spannungsgesteuerten Oszillator (3), dem die Ausgangsregelspannung (UT) des ein analoges Schleifenfilter (2) bildenden Integrators als Steuerspannung zur Frequenznachstellung zugeführt ist und dessen erzeugtes und optional über einen Frequenzteiler (4) geführtes Wech­ selspannungssignal das erste Eingangssignal (VS) des Phasen- Frequenz-Detektors (1) bildet, und mit einer Bezugswechsel­ spannung, die das zweite Eingangssignal (VR) des Phasen-Fre­ quenz-Detektors bildet.
8. Digitaler Phasen-Frequenz-Detektor nach einem der vorher­ gehenden Ansprüche, gekennzeichnet durch eine Imple­ mentierung in einem integrierten Schaltungsbaustein.
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