CN113964127B - 半导体结构及其制备方法 - Google Patents
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Abstract
本公开实施例提供一种半导体结构及其制备方法，其中半导体结构包括：基底；埋入式字线，所述埋入式字线位于所述基底内，所述埋入式字线沿第一方向延伸，且所述埋入式字线一侧的所述基底内具有第一掺杂区，所述埋入式字线相对另一侧的所述基底内具有第二掺杂区；埋入式位线，所述埋入式位线位于所述基底内且与所述第一掺杂区相接触，所述埋入式位线沿第二方向延伸，且所述第二方向与所述第一方向正交；电容接触结构，所述电容接触结构位于所述基底上且与所述第二掺杂区相接触，且所述埋入式字线、所述埋入式位线和所述电容接触结构相互错开分布。本公开实施例能够减少埋入式位线和电容接触结构之间所产生的寄生电容。
Description
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制备方法。
背景技术
存储器是用来存储程序和各种数据信息的记忆部件。一般计算机系统使用的随机存取内存(Random Access Memory，RAM)可分为动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)与静态随机存取存储器(Static Random-Access Memory，SRAM)两种，动态随机存取存储器是计算机中常用的半导体存储器件，由许多重复的存储单元组成。
每个存储单元通常包括电容器和晶体管，晶体管的漏极与位线相连、源极与电容器相连，电容器包括电容接触结构和电容，存储单元的字线能够控制晶体管的沟道区的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
然而，存储器中具有寄生电容，该寄生电容影响存储器的存储正确率。
发明内容
本公开实施例提供一种半导体结构及其制备方法，至少有利于减少埋入式位线和电容接触结构之间所产生的寄生电容。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底；埋入式字线，位于所述基底内，所述埋入式字线沿第一方向延伸，且所述埋入式字线一侧的所述基底内具有第一掺杂区，所述埋入式字线相对另一侧的所述基底内具有第二掺杂区；埋入式位线，位于所述基底内且与所述第一掺杂区相接触，所述埋入式位线沿第二方向延伸，且所述第二方向与所述第一方向相交；电容接触结构，所述电容接触结构位于所述基底上且与所述第二掺杂区相接触，且所述埋入式位线侧壁所在的平面为投影面，所述埋入式字线在所述投影面上的正投影、所述埋入式位线在所述投影面上的正投影以及所述电容接触结构在所述投影面上的正投影互不重叠。
在一些实施例中，所述埋入式位线包括：第一埋入式位线，位于所述埋入式字线上方；第二埋入式位线，所述第二埋入式位线与所述第一埋入式位线接触连接，且位于相邻所述埋入式字线之间，所述第二埋入式位线的底面低于或者齐平于所述第一埋入式位线的底面。
在一些实施例中，在平行于所述第一方向上，位于所述埋入式字线正上方的所述埋入式位线的宽度小于或等于位于相邻所述埋入式字线之间的所述埋入式位线的宽度。
在一些实施例中，在垂直于所述基底表面方向上，所述埋入式字线顶面与所述埋入式位线底面之间的距离大于或等于3～5nm。
在一些实施例中，还包括：保护层，所述保护层位于所述埋入式字线顶面，且所述埋入式位线位于部分厚度的所述保护层内。
在一些实施例中，所述保护层内部具有空气间隙，且所述空气间隙位于所述第一掺杂区与所述第二掺杂区之间。
在一些实施例中，还包括：栅极结构，所述栅极结构位于所述电路区的所述基底上，所述栅极结构包括金属栅电极层，且金属栅电极层的材料与所述埋入式位线的材料相同。
在一些实施例中，所述栅极结构还包括：半导体栅电极层，所述半导体栅电极层位于所述金属栅电极层与所述基底之间。
在一些实施例中，还包括：电容结构，所述电容结构位于所述电容接触结构远离所述第二掺杂区的一侧。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底，所述基底内具有埋入式字线、第一掺杂区以及第二掺杂区，所述第一掺杂区和所述第二掺杂区分别位于所述埋入式字线相对的两侧的所述基底内，所述埋入式字线沿第一方向延伸；在所述基底内形成埋入式位线沟槽，所述埋入式位线沟槽露出所述第一掺杂区，所述埋入式位线沟槽沿第二方向延伸，所述第二方向与所述第一方向相交；形成填充所述埋入式位线沟槽的埋入式位线，所述埋入式位线与所述第一掺杂区相接触；在所述基底上形成电容接触结构，所述电容接触结构与所述第二掺杂区相接触；所述埋入式位线侧壁所在的平面为投影面，所述埋入式字线在所述投影面上的正投影、所述埋入式位线在所述投影面上的正投影以及所述电容接触结构在所述投影面上的正投影互不重叠。
在一些实施例中，在所述第一掺杂区的上方形成所述埋入式位线沟槽，所述埋入式位线沟槽的底部曝露所述第一掺杂区，所述埋入式位线沟槽位于埋入式字线的上方。
在一些实施例中，所述埋入式字线顶面还形成有保护层，且在形成所述埋入式位线沟槽的工艺步骤中，还刻蚀部分厚度的所述保护层，使得所述埋入式位线沟槽还位于所述保护层内。
在一些实施例中，形成所述埋入式位线沟槽的工艺步骤包括：在所述基底表面形成掩膜层；在所述掩膜层上形成相互分立的第一图形层，每一所述第一图形层沿所述第二方向延伸；在所述第一图形层侧壁上形成侧墙层，所述侧墙层的材料与所述第一图形层的材料不同；在所述侧墙层上形成填充满相邻第一图形层之间区域的第二图形层，且所述第二图形层的材料与所述侧墙层的材料不同；去除所述侧墙层，以所述第一图形层以及所述第二图形层为掩膜，刻蚀所述掩膜层形成图形化的掩膜层；以所述图形化的掩膜层为掩模，刻蚀所述基底以及所述保护层，形成所述埋入式位线沟槽。
在一些实施例中，形成所述埋入式位线的工艺步骤包括：形成填充满所述埋入式位线沟槽的初始埋入式位线层，且所述初始埋入式位线层还位于所述基底表面；去除高于所述基底表面的所述初始埋入式位线层，剩余所述初始埋入式位线层作为所述埋入式位线。
在一些实施例中，所述基底具有电路区；在形成所述埋入式位线之前，所述电路区的所述基底上形成有栅介质层；在形成所述初始埋入式位线层的同一工艺步骤中，还在所述栅介质层上形成金属层，所述金属层的材料与所述初始埋入式位线层的材料相同；还包括：图形化所述金属层，剩余所述金属层作为金属栅电极层。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例所提供的半导体结构，彼此方向相交的埋入式字线和埋入式位线均位于基底内部，且埋入式字线与埋入式位线在沿基底内的高度方向上相互错开设置，这能够有效减少埋入式字线和埋入式位线之间产生的寄生电容。电容接触结构位于基底表面，埋入式字线一侧的第一掺杂区与埋入式位线相接触，另一侧的第二掺杂区与电容接触结构相接触。基底表面的电容接触结构和基底内部的埋入式位线相互错开设置，这能够有效减少电容接触结构和埋入式位线间所产生的寄生电容。空间错位分布的埋入式字线、埋入式位线和电容接触结构在不影响存储器尺寸的同时，降低了存储器内部所产生的寄生电容，有利于提高存储器的存储性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为本公开实施例提供的半导体结构的立体结构示意图；
图2为图1中半导体结构的俯视图；
图3为图1中半导体结构沿A-A'截面的剖面图；
图4为图1中半导体结构沿B-B'截面的剖面图；
图5为图1中半导体结构沿C-C'截面的剖面图；
图6为图1中半导体结构沿D-D'截面的剖面图；
图7为图1中半导体结构沿垂直于埋入式位线延伸方向截面的局部剖面图；
图8为图1中半导体结构沿E-E'截面的剖面图；图9至图33为本公开实施例提供的半导体结构的制备方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，存储器存在存储正确率低的问题。分析发现，埋入式位线以及电容接触结构均位于基底上，埋入式位线与电容接触结构之间具有正对区域，构成寄生电容，寄生电容会影响存储器的存储性能。存储器结构中的埋入式位线和电容接触结构之间存在电容耦合，一般可采取延长埋入式位线和电容接触结构错位的方式可以有效解决电容耦合的问题，但是延长的埋入式位线会增加埋入式位线之间的电容，且引入了埋入式字线和埋入式位线之间的电容耦合，降低了存储器的信号分辨率。
本公开实施例提供的半导体结构，将埋入式位线和埋入式字线均埋入基底内部，将电容接触结构设置于远离埋入式位线和埋入式字线的基底表面上，即实现了电容接触结构和埋入式位线的相互错开，避免了电容接触结构和埋入式位线之间所产生的电容耦合。此外，半导体结构中的埋入式字线、埋入式位线和电容接触结构相互错开，可以有效减少三者之间产生的寄生电容，保证半导体结构的稳定运行。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1至图7为本公开实施例提供的半导体结构的结构示意图。图1为半导体结构的立体示意图，图2为半导体结构的俯视图，图3为图1中半导体立体结构沿A-A'截面的剖面图；
图4为图1中半导体立体结构沿B-B'截面的剖面图；图5为图1中半导体立体结构沿C-C'截面的剖面图；图6为图1中半导体立体结构沿D-D'截面的剖面图；图7为图1中半导体结构沿垂直于埋入式位线延伸方向截面的局部剖面图；图8为图1中半导体立体结构沿E-E'截面的剖面图。
参阅图1至图8，半导体结构包括：基底100；埋入式字线101，埋入式字线101位于基底100内部，埋入式字线101沿第一方向11延伸，且埋入式字线101一侧的基底100内具有第一掺杂区112，埋入式字线101相对另一侧的基底100内具有第二掺杂区113；埋入式位线102，埋入式位线102位于基底100内且与第一掺杂区112相接触，埋入式位线102沿第二方向12延伸，且第二方向12与第一方向11相交，例如可以是正交；电容接触结构103，电容接触结构103位于基底100上且与第二掺杂区113相接触，且埋入式位线102侧壁所在的平面为投影面，埋入式字线101在投影面上的正投影、埋入式位线102在投影面上的正投影以及电容接触结构103在投影面上的正投影互不重叠。
参阅图1和图2，基底100包括有源层110以及位于相邻有源层110之间的隔离结构111，其中，第一掺杂区112和第二掺杂区113均位于有源层110内。此外，基底100可以具有多个阵列式排布的有源层110，且每一有源层110沿第三方向13延伸，第三方向13与第一方向11和第二方向12均不相同，且对于每一有源层110而言，第一掺杂区112和第二掺杂区113沿第三方向13分布。
第三方向13和第一方向11之间的夹角范围可以为10°～28°，例如18°、20°、22°、25°。
参阅图2，有源层110的材料可以为硅、锗、锗化硅、碳化硅或者砷化镓。隔离结构111的材料为绝缘材料，例如为氧化硅或者碳化硅。
继续参阅图2，第一掺杂区112作为源极或者漏极中的一者，第二掺杂区113作为源极或漏极中的另一者。第一掺杂区112与第二掺杂区113的掺杂类型相同，均为N型掺杂或者P型掺杂，N型掺杂的掺杂离子包括磷、砷或者锑，P型掺杂的掺杂离子包括硼、镓或者铟。
继续参阅图2，埋入式字线101的材料包括半导体导电材料和金属导电材料中的至少一种，其中，半导体导电材料可以为多晶硅或者掺杂的多晶硅，金属导电材料可以为铜、铝、钨或者氮化钛中的至少一种。此外，埋入式字线101可以为单层结构，也可以为包括半导体字线和金属字线的叠层结构。在一些实施例中，半导体结构可以包括多条间隔排布的埋入式字线101，且排布方向例如与第一方向11相平行。
继续参阅图2，第一方向11与第二方向12相垂直，相应的埋入式位线102与埋入式字线101相垂直，且每一条埋入式位线102部分位于埋入式字线101的上方，例如正上方。在一些实施例中，两条埋入式字线101与一条相互间隔的埋入式位线102正交，相应的，同一有源层110可以构成2个晶体管，这2个晶体管为共源级晶体管或者共漏极晶体管。可以理解的是，在另一些实施例中，一条埋入式字线101也可以与一条埋入式位线102正交，即每一有源层110可以构成1个晶体管。
继续参阅图2，在一些实施例中，埋入式位线102可以包括第一埋入式位线120和第二埋入式位线121，第一埋入式位线120位于埋入式字线101的上方；第二埋入式位线121与第一埋入式位线120接触连接，且位于相邻埋入式字线101之间，第二埋入式位线121的底面低于第一埋入式位线120的底面。也就是说，埋入式位线102由多个间隔排布的第一埋入式位线120和第二埋入式位线121构成，且第一埋入式位线120和第二埋入式位线121的排布方向与埋入式位线102的延伸方向相同。需要说明的是，可以在同一工艺步骤中形成第一埋入式位线120和第二埋入式位线121，即第一埋入式位线120和第二埋入式位线121为一体结构，二者的材料相同。在另一些实施例中，第一埋入式位线120和第二埋入式位线121也可以是分步形成的，第一埋入式位线120和第二埋入式位线121的材料也可以不同。
在一些实施例中，第二埋入式位线121的底面还可以高于埋入式字线101的顶面，这样，第二埋入式位线121与埋入式字线101完全错开，避免第二埋入式位线121与埋入式字线101之间构成寄生电容。
在另一些实施例中，第二埋入式位线121的底面还可以齐平于第一埋入式位线120的底面。
埋入式位线102的材料包括半导体导电材料或者金属导电材料中的至少一种，其中，半导体导电材料可以为多晶硅或者掺杂的多晶硅，金属导电材料包括铜、铝、钨或者氮化钛。此外，埋入式位线102可以为单层结构，也可以为包括半导体位线和金属位线的叠层结构。
在一些实施例中，在平行于第一方向11上，位于埋入式字线101上方的埋入式位线102的宽度小于位于相邻埋入式字线101之间的埋入式位线102的宽度，即第一埋入式位线120的宽度小于第二埋入式位线121的宽度。这样，在平行于第一方向11上，位于相邻埋入式字线101之间埋入式位线102的体积大于位于埋入式字线101正上方的埋入式位线102的体积，在不影响埋入式字线101上方的埋入式位线102的尺寸的条件下，通过增加位于埋入式字线101之间的埋入式位线102的体积，可以使得埋入式位线102的电阻较小，从而提升埋入式位线102传输信号的速度，提升半导体结构的性能。
在其他实施例中，位于埋入式字线101正上方的埋入式位线102的宽度还可以等于位于相邻埋入式字线101之间的埋入式位线102的宽度。
在上述实施例中，埋入式字线101和埋入式位线102他们在埋入式位线102侧壁所在的平面的投影不重叠，二者之间的距离大于0。在一些实施例中，进一步地有效避免位线和字线间的交叉耦合，降低电阻，以及有效保证器件的高集成度，改善半导体结构的性能，在垂直于基底100表面方向上，埋入式字线101顶面与埋入式位线102底面之间的距离为3～5nm，例如3nm、4nm、5nm。这样，埋入式字线101顶面与埋入式位线102底面之间的距离在该范围内时，可以避免埋入式字线101与埋入式位线102的信号之间发生干扰，且减小甚至消除在垂直于基底100表面方向上埋入式字线101与埋入式位线102之间的寄生电容，进一步改善半导体结构的性能。
请参阅图5和图6，半导体结构还可以包括保护层104，保护层104位于埋入式字线101顶面，且埋入式位线102位于部分厚度的保护层104内。保护层104可以对埋入式字线101起到保护作用，且隔离埋入式位线102与电容接触结构103。
在一些实施例中，保护层104的材料为低介电常数材料，低介电常数材料指的是，相对介电常数小于氧化硅的相对介电常数的材料。这样，位于电容接触结构103与埋入式位线102之间的保护层104的相对介电常数低，有利于进一步降低埋入式位线102与电容接触结构103之间的寄生电容。
请参阅图6及图7，在一些实施例中，保护层104内部可以具有空气间隙(air gap)155，且空气间隙155位于第一掺杂区112与第二掺杂区113之间。保护层104中存在空气间隙155，空气是低传导材料，有利于进一步降低保护层104的相对介电常数，从而进一步减少埋入式位线102和电容接触结构103之间所产生的寄生电容。
请参阅图1和图8，在一些实施例中，半导体结构的基底100具有电路区160，基底100被虚线F-F'分割为阵列区140和电路区160，电路区160还包括：栅极结构161，栅极结构161位于电路区160的基底100上，栅极结构161包括金属栅电极层162，且金属栅电极层162可以与阵列区140的埋入式位线102同时形成，其材料与埋入式位线102的材料相同。如此，半导体结构不仅可以包括存储阵列(array)器件，还可以包括逻辑电路器件。
在一些实施例中，埋入式位线102为单层结构，则金属栅电极层162的材料与所埋入式位线102的材料相同。在另一些实施例中，埋入式位线102为叠层结构且包括金属位线，则金属栅电极层162的材料与金属位线的材料相同。
在其他实施例中，金属栅电极层162的材料也可以与埋入式位线102的材料不同，具体可以为金或者银等其他金属材料。
请参阅图8，栅极结构161还可以包括半导体栅电极层163，半导体栅电极层163位于金属栅电极层162与基底100之间。半导体栅电极层163的材料可以为多晶硅或者掺杂多晶硅。此外，栅极结构161还可以包括位于半导体栅电极层163与基底100之间的栅介质层151，栅介质层151的材料可以为氧化硅或者高介电材料，高介电材料指的是相对介电常数大于氧化硅的相对介电常数的材料。
请参阅图1，此外，半导体结构还可以包括：绝缘层154，绝缘层154位于基底100表面，且电容接触结构103贯穿绝缘层154。在一些实施例中，绝缘层154可以包括层叠设置的栅介质层151以及隔离层152，绝缘层154的材料可以为氧化硅、氮化硅或者氮氧化硅中的至少一种。具体地，隔离层152的材料可以为氧化硅，栅介质层151的材料为可以为氮化硅。
请参阅图1、图4和图6，半导体结构还包括电容结构150，电容结构150位于电容接触结构103远离第二掺杂区113的一侧。具体地，半导体结构还可以包括第一介质层153，第一介质层153位于隔离层152表面，且电容结构150贯穿第一介质层153且与电容接触结构103顶面相接触。第一介质层153的材料可以为氮化硅。
综上所述，半导体的基底100内部设置有埋入式字线101和埋入式位线102，基底100表面设置有电容接触结构103和电容结构150，在空间上实现了埋入式位线102和电容接触结构103的位置错开，可以有效减少甚至消除埋入式位线102和电容接触结构103之间所产生的寄生电容。另外，埋入式字线101的表面上设置有具有空气间隙155的保护层104，保护层104是低介质材料，也可以起到减少寄生电容的作用，空气间隙155可以进一步减少埋入式位线102和电容接触结构103之间所产生的寄生电容。
相应地，本公开另一实施例还提供一种半导体结构的制备方法，可用于制备上述实施例提供的半导体结构。
图9至图33为本公开另一实施例提供的半导体结构的制备方法的各步骤对应的结构示意图。
参考图9至图16，图9为立体结构示意图，图10为图9中半导体立体结构的俯视图；
图11为图9中半导体立体结构形成字线沟槽的俯视图；图12为图9中半导体立体结构沿A-A'截面的剖面图；图13为图9中半导体立体结构沿B-B'截面的剖面图；图14为图9中半导体立体结构沿C-C'截面的剖面图；图15为图9中半导体立体结构沿D-D'截面的剖面图；图16为图9中半导体立体结构沿E-E'截面的剖面图。提供基底100，基底100内具有埋入式字线101、第一掺杂区112以及第二掺杂区113，第一掺杂区112和第二掺杂区113分别位于埋入式字线101相对的两侧的基底100内，埋入式字线101沿第一方向11延伸。
在一些实施例中，基底100包括多个间隔排布的有源层110以及隔离结构111，且第一掺杂区112以及第二掺杂区113均位于有源层110内。形成埋入式字线101的工艺步骤包括：刻蚀有源层110以及隔离结构111，形成多条间隔排布的字线沟槽107；在字线沟槽107内填充导电材料，形成埋入式字线101。
具体地，可以在字线沟槽107内填充满导电材料，然后采用回刻蚀工艺刻蚀去除部分厚度的导电材料，剩余导电材料构成埋入式字线101；还可以在埋入式字线101顶面形成保护层104，且保护层104和埋入式字线101共同填充满字线沟槽107。
在一些实施例中，保护层104的材料可以为低介电常数材料。可以采用流动性化学气相沉积工艺(Flowable Chemical Vapor Deposition，FCVD)形成保护层104，且在形成保护层104的工艺步骤中，可以通过改变工艺参数以使字线沟槽107还未被填充满就封闭字线沟槽107的顶部开口，以使保护层104内具有空气间隙155。
基底100被虚线F-F'分割为阵列区140和电路区160，该电路区160用于形成控制电路，如外围电路或者核心电路。
参考图17至图24，图17至图24为形成半导体结构的步骤中的剖面图。在基底100内形成埋入式位线沟槽125，埋入式位线沟槽125露出第一掺杂区112且还位于埋入式字线101的正上方，埋入式位线沟槽125沿第二方向12延伸，第二方向12与第一方向11不同。
以下将结合附图对一些实施例中埋入式位线沟槽125的形成步骤进行详细说明：
参考图17，具体地，图17为半导体结构沿A-A'截面的剖面图和沿E-E'截面的剖面图；在一些实施例中，在基底100表面依次形成栅介质层151、初始半导体栅电极层165和第二介质层166。
栅介质层151，一方面为基底100表面提供保护作用，防止在后续步骤被腐蚀和破坏，另一方面，为后续形成电路区160的栅极结构161提供工艺基础。初始半导体栅电极层165的材料可以为多晶硅或者掺杂的多晶硅；第二介质层166用于保护初始半导体栅电极层165。
在一些实施例中，栅介质层151和第二介质层166可以为不同材料，在另一些实施例中，栅介质层151和第二介质层166可以为相同材料。
参考图18，具体地，图18为半导体结构沿A-A'截面的剖面图和沿E-E'截面的剖面图；保护电路区160区域上的结构，依次去除电路区160以外的基底100表面的第二介质层166和初始半导体栅电极层165，以在阵列区140形成埋入式位线102。
具体地，可以在第二介质层166表面形成图形化的光刻胶层，图形化的光刻胶层覆盖电路区160的第二介质层166；以图形化的光刻胶层为掩模，刻蚀去除电路区160以外的第二介质层166和初始半导体栅电极层165，露出栅介质层151；接着，去除电路区160表面被图形化的光刻胶层。
需要说明的是，在一些实施例中，还可以去除电路区160以外的基底100表面的栅介质层151。
参考图19，图19为半导体结构沿A-A'截面的剖面图，在基底100上形成掩膜层170。
掩膜层170的材料为无定型碳(Amorphous Carbon Layer，ACL)，无定型碳的硬度较大，这有利于在形成埋入式位线沟槽125的过程中，保证沟槽开口处较为平直。
继续参考图19，在掩膜层170上形成相互分立的第一图形层171，每一第一图形层171沿第二方向12延伸。
第一图形层171的材料为旋涂硬掩膜(Spin On Hardmask，SOH)材料；在后续步骤中，可以采用氧化的方式去除第一图形层171。
继续参考图19，在第一图形层171侧壁上形成侧墙层172，侧墙层172的材料与第一图形层171的材料不同。
在一些实施例中，侧墙层172的材料为二氧化硅、氮化硅或者碳化硅等氧化物材料。
侧墙层172采用化学气相沉积的方式(Chemical Vapor Deposition，CVD)形成于第一图形层171的表面上。
继续参考图19，在侧墙层172上形成填充满相邻第一图形层171之间区域的第二图形层173，且第二图形层173的材料与侧墙层172的材料不同。
在一些实施例中，第一图形层171和第二图形层173为单层结构，在另一些实施例中，第一图形层171和第二图形层173可以为双层结构。
参考图20，图20为半导体结构沿A-A'截面的剖面图，去除侧墙层172。
在一些实施例中，去除侧墙层172的方式可以为干法刻蚀(Dry Etching)，在另一些实施例中，去除侧墙层172的方式也可以为湿法刻蚀(Wet Etching)。
参考图21，图21为半导体结构沿A-A'截面的剖面图，以第一图形层171以及第二图形层173为掩膜，刻蚀掩膜层170形成图形化的掩膜层174。
参考图22，图22为半导体结构沿A-A'截面的剖面图，以图形化的掩膜层174为掩模，刻蚀基底100以及部分保护层104，形成埋入式位线沟槽125。
可以理解的是，在一些实施例中，埋入式字线101顶面还形成有保护层104，且在形成埋入式位线沟槽125的工艺步骤中，还刻蚀部分厚度的保护层104，使得埋入式位线沟槽125还位于保护层104内。
在另一些实施例中，保护层104的顶面低于基底100的表面，此时，以图形化的掩膜层174为掩模，可以只刻蚀基底100，形成埋入式位线沟槽125。
去除图形化的掩膜层174。
参考图23，图23为半导体结构沿A-A'截面的剖面图，形成填充埋入式位线沟槽125的埋入式位线102，埋入式位线102与第一掺杂区112相接触且埋入式位线102的部分区域位于埋入式字线101的上方。
继续参考图23，形成埋入式位线102的工艺具体步骤包括：形成填充满埋入式位线沟槽125的初始埋入式位线层126，且初始埋入式位线层126还位于栅介质层151的表面。
参考图24，图24为半导体结构沿A-A'截面的剖面图，去除高于栅介质层151表面的初始埋入式位线层126，剩余初始埋入式位线层126作为埋入式位线102。
在一些实施例中，埋入式位线102的材料为金属钨，在其他实施例中，埋入式位线102的材料为其他金属，例如可以为钴、铜。
参考图17及图25，具体地，图25为沿E-E'截面的剖面图，在一些实施例中，基底100具有电路区160；在形成埋入式位线102之前，电路区160的基底100上形成有栅介质层151；在形成初始埋入式位线层126的同一工艺步骤中，还在栅介质层151表面形成金属层，金属层的材料与初始埋入式位线层126的材料相同。
需要说明的是，在形成埋入式位线102之前，电路区160的基底100上形成有栅介质层151和初始半导体栅电极层165，栅介质层151位于基底100表面，初始半导体栅电极层165位于栅介质层151的表面。
在形成初始埋入式位线126的同一步骤中，在初始半导体栅电极层165的表面形成金属层，金属层的材料与初始埋入式位线层126的材料相同；接着，图形化金属层和初始半导体栅电极层165，剩余金属层作为金属栅电极层162，剩余的初始半导体栅电极层165作为半导体栅电极层163。
在一些公开实施例中，栅介质层151的材料为氮化硅，在其他实施例中，栅介质层151的材料可以为碳化硅、二氧化硅等绝缘材料。
需要说明的是，栅介质层151具有较大的硬度和致密度，能够提高隔离的效果，避免栅极结构161与后续形成的其他导电结构发生电连接，从而避免产生短路或漏电等问题。另外，栅介质层151具有较好的抗腐蚀能力，如此，可以避免在清洗过程中受到损伤。
形成埋入式位线102，且部分埋入式位线102位于埋入式字线101的上方，实现了埋入式字线101和埋入式位线102的完全错开，有利于减少埋入式字线101和埋入式位线102所产生的寄生电容。
参考图26至图33，图26至图33为半导体沿B-B'截面和D-D'截面的剖面图。在形成埋入式位线102后，在基底100表面形成电容接触结构103和电容结构150，且电容接触结构103与第二掺杂区113相接触。
在一些实施例中，电容接触结构103的具体形成步骤包括：
参考图26，形成埋入式位线102后，在基底100表面依次逐层形成栅介质层151、隔离层152和第一介质层153。
栅介质层151和第一介质层153的可以为不同材料，在另一些实施例中，栅介质层151和第一介质层153可以为相同材料。
隔离层152的材料可以为氮化硅、二氧化硅或者其他绝缘材料。
参考图27，在第一介质层153的表面形成第一掩膜层157。
第一掩膜层157的材料为ACL，ACL的硬度较大，这有利于在形成电容接触结构沟槽175的过程中，保证沟槽开口处的平直。
参考图28，在第一掩膜层157上形成相互分立的第三图形层158，每一第三图形层158沿着第二方向延伸。
第三图形层158的材料为SOH，SOH材料是一种易于被氧化的材料，在后续步骤中，采用氧化的方式去除第三图形层158。
继续参考图28，在第三图形层158的侧壁上形成第一侧墙层159，第一侧墙层159的材料和第三图形层158的材料不同。
在一些实施例中，第一侧墙层159的材料为二氧化硅、氮化硅或者碳化硅等氧化物材料。
继续参考图28，在第一侧墙层159上形成填充满相邻第三图形层158之间区域的第四图形层180，且第四图形层180的材料与第一侧墙层159的材料不同。
参考图29，在第三图形层158、第一侧墙层159和第四图形层180的表面形成第二掩膜层181
第二掩膜层181的材料为ACL，ACL的硬度较大，这有利于在形成电容接触结构沟槽175的过程中，保证沟槽开口处的平直。
继续参考图29，在第二掩膜层181表面形成相互分立的第五图形层182，每一第五图形层182沿着第一方向11延伸。
继续参考图29，在第五图形层182的侧壁上形成第二侧墙层183，第二侧墙层183的材料和第五图形层182的材料不同。
继续参考图29，在第二侧墙层183上形成填充满相邻第五图形层182之间区域的第六图形层184，且第六图形层184的材料与第二侧墙层183的材料不同。
参考图30，去除第二侧墙层183。
以第六图形层184和第五图形层182为掩膜，刻蚀第二掩膜层181、第三图形层158和第一掩膜层157至第一介质层153表面；形成第一次图形化的第一掩膜层157。
去除第二掩膜层181、第五图形层182和第六图形层184。
参考图31，去除第一侧墙层159，接着以第四图形层180和第三图形层158为掩膜，刻蚀第一掩膜层157至第一介质层153表面。形成第二次图形化的第一掩膜层157。
继续参考图31，以两次图形化的第一掩膜层157为掩膜，继续刻蚀第一介质层153、隔离层152和栅介质层151至基底100表面。
参考图32，去除第一掩膜层157，形成电容接触结构沟槽175。
在一些实施例中，第一掩膜层157和第二掩膜层181的材料可以不同，在另一些实施例中，第一掩膜层157和第二掩膜层181的材料可以不同，都为ACL材料。
在一些实施例中，第一侧墙层159和第二侧墙层183的材料可以不同，在另一些实施例中，第一侧墙层159和第二侧墙层183的材料可以相同，都为二氧化硅。
第三图形层158和第四图形层180材料不同；第五图形层182和第六图形层184的材料不同，但是可以理解的是，第三图形层158和第五图形层182的材料可以相同，第四图形层180和第六图形层184的材料可以相同。
在一些实施例中，第三图形层158和第五图形层182的材料都为都为SOH材料。
在一些实施例中，第三图形层158和第五图形层182为单层结构，在另一些实施例中，第三图形层158和第五图形层182可以为双层结构。
第三图形层158的材料的硬度小于第一掩膜层157的硬度，这有利于电容接触结构沟槽175的表面开口处较为平整。
参考图33，在电容接触结构沟槽175中填充电容接触导电材料至隔离层152表面，形成电容接触结构103。
在一些实施例中，电容接触导电材料为多晶硅。
继续参考图33，在电容接触结构103的上方形成电容结构150。
综上所述，在基底100表面形成电容接触结构103，电容接触结构103与埋入式位线102、埋入式字线101均错位分布，可以减少寄生电容的产生。在埋入式字线101的上方和部分埋入式位线102之间具有保护层104，且保护层104上具有空气间隙155，这有利于进一步减少埋入式字线101、埋入式位线102和电容结构150之间所产生的寄生电容。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。
Claims (12)
1.一种半导体结构，其特征在于，
所述半导体结构包括阵列区，所述阵列区包括：
基底；
埋入式字线，位于所述基底内，所述埋入式字线沿第一方向延伸，且所述埋入式字线一侧的所述基底内具有第一掺杂区，所述埋入式字线相对另一侧的所述基底内具有第二掺杂区；
埋入式位线，位于所述基底内且与所述第一掺杂区相接触，所述埋入式位线沿第二方向延伸，且所述第二方向与所述第一方向相交；
电容接触结构，所述电容接触结构位于所述基底上且与所述第二掺杂区相接触，且所述埋入式位线侧壁所在的平面为投影面，所述埋入式字线在所述投影面上的正投影、所述埋入式位线在所述投影面上的正投影以及所述电容接触结构在所述投影面上的正投影互不重叠；
保护层，所述保护层位于所述埋入式字线顶面，且所述埋入式位线位于部分厚度的所述保护层内，所述保护层内部具有空气间隙，且所述空气间隙位于所述第一掺杂区与所述第二掺杂区之间。
2.根据权利要求1所述的半导体结构，其特征在于，
所述埋入式位线包括：
第一埋入式位线，位于所述埋入式字线上方；
第二埋入式位线，所述第二埋入式位线与所述第一埋入式位线接触连接，且位于相邻所述埋入式字线之间，所述第二埋入式位线的底面低于或者齐平于所述第一埋入式位线的底面。
3.根据权利要求1所述的半导体结构，其特征在于，
在平行于所述第一方向上，位于所述埋入式字线正上方的所述埋入式位线的宽度小于或等于位于相邻所述埋入式字线之间的所述埋入式位线的宽度。
4.根据权利要求1所述的半导体结构，其特征在于，
在垂直于所述基底表面方向上，所述埋入式字线顶面与所述埋入式位线底面之间的距离为3～5nm。
5.根据权利要求1所述的半导体结构，其特征在于，
所述基底具有电路区，还包括：栅极结构，所述栅极结构位于所述电路区的所述基底上，所述栅极结构包括金属栅电极层，且金属栅电极层的材料与所述埋入式位线的材料相同。
6.根据权利要求5所述的半导体结构，其特征在于，
所述栅极结构还包括：半导体栅电极层，所述半导体栅电极层位于所述金属栅电极层与所述基底之间。
7.根据权利要求1所述的半导体结构，其特征在于，
还包括：
电容结构，所述电容结构位于所述电容接触结构远离所述第二掺杂区的一侧。
8.一种半导体结构的制造方法，其特征在于，
包括：
提供基底，所述基底内具有埋入式字线、第一掺杂区以及第二掺杂区，所述第一掺杂区和所述第二掺杂区分别位于所述埋入式字线相对的两侧的所述基底内，所述埋入式字线沿第一方向延伸；
在所述基底内形成埋入式位线沟槽，所述埋入式位线沟槽露出所述第一掺杂区，所述埋入式位线沟槽沿第二方向延伸，所述第二方向与所述第一方向相交；
形成填充所述埋入式位线沟槽的埋入式位线，所述埋入式位线与所述第一掺杂区相接触；
在所述基底上形成电容接触结构，所述电容接触结构与所述第二掺杂区相接触；
所述埋入式位线侧壁所在的平面为投影面，所述埋入式字线在所述投影面上的正投影、所述埋入式位线在所述投影面上的正投影以及所述电容接触结构在所述投影面上的正投影互不重叠；
所述埋入式字线顶面还形成有保护层，且在形成所述埋入式位线沟槽的工艺步骤中，还刻蚀部分厚度的所述保护层，使得所述埋入式位线沟槽还位于所述保护层内，所述保护层内部具有空气间隙，且所述空气间隙位于所述第一掺杂区与所述第二掺杂区之间。
9.根据权利要求8所述的半导体结构的制造方法，其特征在于，
在所述第一掺杂区的上方形成所述埋入式位线沟槽，所述埋入式位线沟槽的底部曝露所述第一掺杂区，所述埋入式位线沟槽位于埋入式字线的上方。
10.根据权利要求8所述的半导体结构的制造方法，其特征在于，
形成所述埋入式位线沟槽的工艺步骤包括：
在所述基底上形成掩膜层；
在所述掩膜层上形成相互分立的第一图形层，每一所述第一图形层沿所述第二方向延伸；
在所述第一图形层侧壁上形成侧墙层，所述侧墙层的材料与所述第一图形层的材料不同；
在所述侧墙层上形成填充满相邻第一图形层之间区域的第二图形层，且所述第二图形层的材料与所述侧墙层的材料不同；
去除所述侧墙层，以所述第一图形层以及所述第二图形层为掩膜，刻蚀所述掩膜层形成图形化的掩膜层；
以所述图形化的掩膜层为掩模，刻蚀所述基底以及所述保护层，形成所述埋入式位线沟槽。
11.根据权利要求8所述的半导体结构的制造方法，其特征在于，
形成所述埋入式位线的工艺步骤包括：
形成填充满所述埋入式位线沟槽的初始埋入式位线层，且所述初始埋入式位线层还位于所述基底表面；
去除高于所述基底表面的所述初始埋入式位线层，剩余所述初始埋入式位线层作为所述埋入式位线。
12.根据权利要求11所述的半导体结构的制造方法，其特征在于，
所述基底具有电路区；在形成所述埋入式位线之前，所述电路区的所述基底上形成有栅介质层；在形成所述初始埋入式位线层的同一工艺步骤中，还在所述栅介质层上形成金属层，所述金属层的材料与所述初始埋入式位线层的材料相同；还包括：图形化所述金属层，剩余所述金属层作为金属栅电极层。
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