CN111900164B - 半导体结构及制备方法 - Google Patents

Abstract

本申请涉及半导体技术领域，具体涉及一种半导体结构，包括：衬底，具有由隔离结构所定义出的有源区；埋入式字线，沿着第一方向延伸跨过所述有源区；埋入式位线，沿至少部分所述隔离结构延伸，且延伸方向与所述第一方向相交；气隙，位于相邻的两个所述埋入式字线之间。通过将埋入式位线形成在隔离结构中，降低了位线‑单元的耦合作用，改善了数据感测裕度，再者，本申请在相邻的埋入式字线之间形成气隙，由于空气的介电常数较小，这样可以降低相邻埋入式字线的耦合作用，达到降低了相邻的有源区之间的行锤击效应，提高了半导体器件的可靠性。

Description

半导体结构及制备方法

技术领域

本申请涉及半导体技术领域，具体涉及一种半导体结构及制备方法。

背景技术

随着DRAM单元尺寸(Cell Size)的减少,如图1所示，位线11’-单元(Bit line-Cell)间的耦合(Coupling)引起数据感测裕度(Data Sensing Margin)问题,导致字线-字线(Word line-Word line)之间耦合(Coupling)的可靠性问题。在图1所示的DRAM单元(Cell)结构中,字线12’-字线12’(Word line-Word line)之间因耦合(Coupling)产生的干扰(Disturbance)及行锤击效应(Row Hammer Effect)引发了可靠性问题。

发明内容

本申请至少在一定程度上解决相关技术中的上述技术问题。为此，本申请提出一种半导体结构及制备方法，以提高现有半导体器件的可靠性。

为了实现上述目的，本申请第一方面提供了一种半导体结构，包括：

衬底，具有由隔离结构所定义出的有源区；

埋入式字线，沿着第一方向延伸跨过所述有源区；

埋入式位线，沿至少部分所述隔离结构延伸，且延伸方向与所述第一方向相交；

气隙，位于相邻的两个所述埋入式字线之间。

本申请第二方面提供了一种半导体结构的制备方法，包括以下步骤：

在衬底内形成隔离结构，以定义出至少一个有源区；

在所述衬底中形成埋入式字线，所述埋入式字线沿着第一方向延伸并跨过所述有源区；

在所述隔离结构中形成埋入式位线，所述埋入式位线沿至少部分所述隔离结构延伸，且延伸方向与所述第一方向相交；

在所述衬底中形成气隙，且所述气隙位于相邻的两个所述埋入式字线之间。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1示出了现有技术的半导体结构剖面示意图；

图2示出了本申请一些实施例的半导体结构的部分阵列布局图；

图3是沿着图2的A-A’方向的剖视图，示出了在衬底上形成隔离结构后的结构；

图4是沿着图2的B-B’方向的剖视图，示出了在隔离结构中形成埋入式位线后的结构；

图5示出了在图3形成埋入式字线后的结构示意图；

图6示出了在图4上形成位线接触件14后的结构示意图；

图7示出了沿着图2的A-A’方向的剖视图，示出了半导体结构的剖面示意图；

图8示出了沿着图2的B-B’方向的剖视图，示出了半导体结构的剖面示意图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

请参照图2、7-8，其绘示出根据本申请一些实施例的半导体结构100的剖面示意图。本申请的第一方面提供了一种半导体结构100，该半导体结构100包括：

衬底10，具有由一隔离结构101所定义出的至少一有源区(Active Area)102，在本实施例中，衬底10被多个隔离结构101定义出了多个有源区102，衬底10例如可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底、III-V族化合物半导体衬底或通过执行选择性外延生长(SEG)获得的外延薄膜衬底。

当衬底10是硅基衬底时，衬底10可以包括例如与氧离子不接合的悬挂键合硅原子。晶体管的工作特性可以通过氢退火工艺来稳定，通过氢退火工艺，氢原子与衬底10的悬挂键合硅原子接合。在这种情况下，氢原子可以容易地与硅原子分离，但是硼可以增加硅原子和氢原子之间的结合能。因此，可以改善半导体结构中的存储单元(例如，电容器CP)的可变保持时间或电荷保持时间。

每个有源区102中可以有源/漏区，并且可以具有不同于衬底10的导电性。例如，源/漏区可以具有P型导电性以形成PMOS晶体管。在一个实施例中，源/漏区可以包括三价杂质元素。源/漏区可以包括例如硼(B)或铟(In)。

由于铟的原子量大于其它三价杂质元素的原子量，因此在一个实施例中，铟可以均匀地分散在源/漏区中。因此可以实现阈值电压的改善分布，并且可以减少或防止埋入式字线WL和电容器CP之间的电子泄漏。

在本发明的一些实施例中，参照图2，每个隔离结构101可以分成第一隔离结构103以及第二隔离结构104，第一隔离结构103沿着第一方向无限延伸，第二隔离结构104沿着第二方向无限延伸，值得一提的是，第一隔离结构103的延伸方向为其长度方向，第二隔离结构104的延伸方向为其宽度方向，第一方向与第二方向相交，由上述第一隔离结构103与第二隔离结构104所定义的区域即有源区102，在本实施例中，第一方向可以定义为Y-Y’方向，第二方向可以定义为X-X’方向,即第一方向与第二方向垂直相交，但本发明并不限于此。

值得一提的是，继续参照图2，多个第一隔离结构103可以呈直线形，多个第一隔离结构103彼此平行且沿着X-X’方向等间距排列，第二隔离结构104可以呈波浪形，多个第二隔离结构104彼此平行且沿着Y-Y’方向等间距排列，第一隔离结构103与第二隔离结构104相交于波浪形的波峰和波谷处。具体地，第一隔离结构103与第二隔离结构104所定义的有源区102在X-X’的投影呈平行四边形。

需要说明的是，第二隔离结构104可以呈波浪形，第二隔离结构104沿着X-X’方向延伸，这里第二隔离结构104的波浪形延伸方向指的是：波浪形的波浪前进的方向，即第二隔离结构104的波浪形的波浪沿着X-X’方向前进。

在本实施例中，第一隔离结构103与第二隔离结构104所定义出的有源区102使相邻的存储单元(Cell)彼此电性隔离。在一些实施例中，第一隔离结构103与第二隔离结构104可以包括一介电材料，例如氧化硅、氮化硅、氮氧化硅、低介电常数(k)介电材料、其他合适的材料或其组合。在一些实施例，藉由使用隔离技术(例如，半导体局部氧化(LOCOS)、沟槽隔离等)来形成第一隔离结构103与第二隔离结构104。举例来说，第一隔离结构103与第二隔离结构104可为利用沟槽隔离技术所形成的深沟槽隔离(deep trench isolation,DTI)结构。

在本申请的一些实施例中，继续参照图2，每个第二隔离结构104中均设置有埋入式位线11，即埋入式位线11和第二隔离结构104形状相同，均呈波浪形，且埋入式位线11和第二隔离结构104均沿着X-X’方向延伸，并沿着Y-Y’方向等间距排列。

继续参照图2，多个埋入式字线12跨过有源区102，该埋入式字线12呈直线形，且多个埋入式字线12彼此平行，沿着Y-Y’方向延伸，并沿着X-X’方向排列，可以得知，埋入式字线12与第一隔离结构103的延伸方向和排列方向相同，且两者不重合，埋入式字线12与埋入式位线11相交于波浪形波峰和波谷之间的位置。

值得一提的是，有源区102和埋入式位线11的延伸方向与Y-Y’呈α角或-α角，每根所述埋入式位线呈波浪形，其中0<α<90°。

需要说明的是，参照图7，埋入式字线12沿Y-Y’方向贯穿有源区102，且每两个第一隔离结构103之间设置有两个埋入式字线12。相邻的两个埋入式字线12之间的有源区102内形成有气隙13(Air Gap)，位线接触区106位于气隙13的下方。

此外，参照图8，半导体结构100还包括：位于埋入式位线11与位线接触区106之间的位线接触件14，该位线接触件14用于与埋入式位线11与位线接触区106连接。具体地，位线接触件14的材料可以选自多晶硅，位线接触区14在Y-Y’方向上的截面呈L形，位线接触件14与L形的短边侧连接。

进一步地，两个存储节点接触区105分别位于各有源区102的两端，且存储节点接触区105的上表面与第一隔离结构103的上表面平齐。

值得一提的是，参照图7，源区102内刻蚀形成字线沟槽，埋入式字线12位于字线沟槽内，埋入式字线12未填满字线沟槽内。具体地，埋入式字线12包括栅阻挡金属层120以及覆盖部分栅阻挡金属层120的栅金属层121，栅氧化层107形成于字线沟槽的内表面上，栅阻挡金属层120覆盖栅氧化层107的表面，栅金属层121填充至字线沟槽，且栅金属层121未填满字线沟槽。

由于相邻的两个埋入式字线12之间的下方形成沟道区，而埋入式字线12贯穿有源区102的侧面，即沟道区形成于有源区102的侧面。考虑到位线接触区14位于两个埋入式字线12之间的下方，可以得知，沟道区在Y-Y’方向上的截面呈Γ形。

栅氧化层107可包括氮化钛、氧化硅、氮化硅、氮氧化硅、低介电常数(k)介电材料、其他合适的材料或其组合。此外，栅金属层121可包含，例如，氮化钛(titanium nitride,TiN)、钛/氮化钛(titanium/titanium nitride,Ti/TiN)、氮化钨(tungsten nitride,WN)、钨/氮化钨(tungsten/tungsten nitride,W/WN)、氮化钽(tantalum nitride,TaN)、钽/氮化钽(tantalum/tantalum nitride,Ta/TaN)、氮化硅钛(titanium silicon nitride,TiSiN)、氮化硅钽(tantalum silicon nitride,TaSiN)、氮化硅钨(tungsten siliconnitride,WSiN)，或上述材料的组合。在本实施例中，栅金属层121可以为金属钨或TiN。

在本实施例中，字线沟槽由氧化硅或其他合适的绝缘材料所构成。在一些实施例中，字线沟槽的上表面低于第一隔离结构103的上表面。再者，字线沟槽的上表面高于栅金属层121的上表面，且第一隔离结构103的下表面低于字线沟槽的下表面，字线沟槽与第一隔离结构103在长度延伸方向上彼此平行。

参照图7-8，于栅金属层121的上方以及气隙13的上方填充第一电介质层15，第一电介质层15的上表面与存储节点接触区105的上表面平齐。在一些实施例中，第一电介质层15提供埋入式字线12的保护，且可由氮化硅或其他合适的绝缘材料所构成。

此外，参照图7-8，于衬底10上设置第二电介质层16，于第二电介质层16上形成与存储节点接触区105位置对应的存储节点接触孔160，于存储节点接触孔160内填充存储节点接触插塞17，存储节点接触插塞17与存储节点接触区105连接，存储节点接触插塞17可包含导电材料，例如掺杂多晶硅或金属。其中，优选为掺杂多晶硅。

图3至图8绘示出根据本申请的一些实施例的半导体结构的中间制造阶段剖面示意图。请参照图3，首先，提供一衬底10，例如硅基底或硅晶圆，其中衬底10具有一主表面(或称为上表面)。接着，在衬底10中形成多数条长条、岛状的有源区(active area)102，以及将有源区102彼此区隔开的隔离结构(trench isolation,STI)结构101，具体地，隔离结构(trench isolation,STI)结构101包括第一隔离结构103和第二隔离结构104。

在本实施例中，继续参照图2，第一隔离结构103沿着Y-Y’延伸，并沿着X-X’方向平行排列在衬底10内，第二隔离沟渠结构104沿着X-X’延伸，并沿着Y-Y’方向平行排列在衬底10内，由上述第一隔离结构103与第二隔离结构104所定义的区域即有源区102。

第一隔离结构103、第二隔离结构104可以利用光刻工艺在衬底10上形成一光刻胶图案(图未示)，定义出预计在衬底10中蚀刻出的隔离沟槽图案。接着，利用光刻胶图案作为硬掩膜，进行一干蚀刻工艺，蚀刻衬底10，形成第一隔离沟槽、第二隔离沟槽。然后，移除光刻胶图案，并以绝缘层，例如氧化硅，填满第一隔离沟槽、第二隔离沟槽，因此形成第一隔离结构103、第二隔离结构104。可以利用抛光工艺，例如化学机械抛光(chemical mechanicalpolishing,CMP)移除第一隔离沟槽、第二隔离沟槽外多余的绝缘层。

接着，在衬底10中形成阱区(Well)、沟道区(Channel)(图内未示)，对阱区、沟道区进行掺杂，上述步骤是形成位线接触区的第一步。

接着，请参照图4，在第二隔离沟渠结构104中形成埋入式位线11，埋入式位线11沿着X-X’方向延伸，并沿着Y-Y’方向平行排列。具体地，埋入式位线11可通过化学气相沉积工艺、物理气相沉积工艺、光刻工艺以及蚀刻工艺形成。

接着，请参照图5，在衬底10的有源区102中形成埋入式字线12，埋入式字线12沿着Y-Y’方向延伸，并沿着X-X’方向平行排列。具体地，埋入式字线12以自对准方式(即，不需要另外的光掩膜)形成在衬底10的有源区102中。

具体地，可以利用光刻工艺在衬底10的有源区102上形成一光刻胶图案(图未示)，定义出预计在衬底10中蚀刻出的字线沟槽。接着，利用光刻胶图案作为硬掩膜，进行一干蚀刻工艺，蚀刻第二隔离结构104、有源区102，因此形成字线沟槽。多数条直线形字线沟槽是沿着Y-Y’方向延伸，并且穿过第二隔离结构104、有源区102。

继续参照图5，在各字线沟槽的内表面上形成一栅氧化层107以及栅阻挡金属层120，然后将一栅金属层121嵌入到各字线沟槽的较低部位。栅金属层121可包含一金属层、复合金属层、或导电材料层。栅金属层121可包含，例如，氮化钛(titanium nitride,TiN)、钛/氮化钛(titanium/titanium nitride,Ti/TiN)、氮化钨(tungsten nitride,WN)、钨/氮化钨(tungsten/tungsten nitride,W/WN)、氮化钽(tantalum nitride,TaN)、钽/氮化钽(tantalum/tantalum nitride,Ta/TaN)、氮化硅钛(titanium silicon nitride,TiSiN)、氮化硅钽(tantalum silicon nitride,TaSiN)、氮化硅钨(tungsten silicon nitride,WSiN)，或上述材料的组合。

栅金属层121被栅氧化层107，例如是衬于各字线沟槽内侧表面的氧化硅，以及一设在栅金属层121上的保护层18密封住。至此，保护层18的上表面是与衬底10的上表面齐平，保护层18可包含，例如，氧化硅、氮化硅或氮氧化硅，但不限于此。

接着，继续参照图5，在相邻的两个字线沟槽之间刻蚀形成气隙沟槽107，并在气隙沟槽内填充气体，气体未填满气隙沟槽，在气隙沟槽的上部填充牺牲层19，其中，牺牲层19的下表面低于栅金属层121的上表面，且牺牲层19覆盖部分栅金属层121的上表面。

参照图6，对气隙沟槽下方的衬底10进行光刻刻蚀，接着进行离子注入，接着沉积掺杂的多晶硅，接着回刻(或采用化学机械抛光工艺进行平坦化处理后，再回刻)，以形成位线接触件14。

同时，上述离子注入工艺是位线接触区106形成的第二步，以形成位线接触区106，其中，位线接触区106位于气隙沟槽130的下方，气隙沟槽130的底部与位线接触区106的上表面接触。值得一提的是，离子注入工艺可以降低位线接触件14与位线接触区106的接触电阻。

接着，参照图7-8，刻蚀掉保护层18、牺牲层19，然后在气隙沟槽130的内壁沉积形成隔离层20，以在两个埋入式字线12之间形成气隙13。其中，隔离层20的上表面与栅金属层121的上表面平齐，在气隙沟槽与栅金属层121上方填充第一电介质层15，第一电介质层15与存储节点接触区105的上表面平齐。

接着，在各有源区102的两端分别通过离子掺杂的工艺形成存储节点接触区105，在衬底10上沉积形成第二电介质层16，在第二电介质层16刻蚀形成与存储节点接触区105位置对应的存储节点接触孔160，在存储节点接触孔160内填充存储节点接触插塞17，存储节点接触插塞17与存储节点接触区105直接接触。

之后，可藉由习知制作工艺，在图7的存储节点接触插塞17的上方依序形成电容接触电极(未绘示)及存储电容(未绘示)，以完成半导体结构100的制作。

在一些实施例中，第一电介质层15、第二电介质层16可由氮化硅或其他合适的绝缘材料所构成。再者，可藉由CVD制作工艺或旋转涂布制作工艺形成第一电介质层15、第二电介质层16。

根据上述实施例，通过将埋入式位线(Buried Bit line)形成在隔离结构(TrenchIsolation)中，降低了位线-单元(Bit line-Cell)的耦合(Coupling)作用，改善了数据感测裕度(Data Sensing Margin)，再者，本申请在相邻的埋入式字线(Buried Word line)之间形成气隙，由于空气的介电常数较小，这样可以降低相邻埋入式字线的耦合(Coupling)作用，达到降低了相邻的有源区之间的行锤击效应，提高了半导体器件的可靠性。

由本实施例中的制备方法准备得到的半导体结构100具体可以使用在DRAM、Flash与Logic，具体地，具有本实施例中的半导体结构100的DRAM、Flash与Logic可以使用在各种芯片中。

进一步地，具有上述半导体结构100的芯片可以用于各种电子设备中，具体地，该电子设备可以是智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (16)

1.一种半导体结构，其特征在于，包括：

衬底，具有由隔离结构所定义出的有源区，所述隔离结构包括第一隔离结构以及第二隔离结构，所述第一隔离结构沿着第一方向延伸，所述第二隔离结构沿着第二方向延伸，所述第一方向与所述第二方向相交；

埋入式字线，沿着第一方向延伸跨过所述有源区，所述埋入式字线沿所述第一方向呈直线形延伸；

埋入式位线，所述埋入式位线形成在所述第二隔离结构中，沿所述第二隔离结构延伸，且延伸方向与所述第一方向相交，所述有源区和所述埋入式位线的延伸方向与所述第一方向呈α角或-α角，每根所述埋入式位线呈波浪形，其中0<α<90°；

气隙，位于相邻的两个所述埋入式字线之间。

2.根据权利要求1所述的半导体结构，其特征在于，还包括位线接触区，所述位线接触区位于所述字线和所述气隙的下方。

3. 根据权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：

位线接触件，位于所述埋入式位线与所述位线接触区之间，用于与所述埋

入式位线与所述位线接触区连接。

4.根据权利要求3所述的半导体结构，其特征在于，所述位线接触件的材料选自多晶硅。

5.根据权利要求3所述的半导体结构，其特征在于，所述位线接触区在第一方向上的截面呈L形，所述位线接触件与所述L形的短边侧连接。

6.根据权利要求2所述的半导体结构，其特征在于，所述埋入式字线位于字线沟槽内，所述埋入式字线包括栅阻挡金属层以及覆盖所述栅阻挡金属层的栅金属层，所述字线沟槽的内表面上形成有栅极氧化层，所述栅阻挡金属层覆盖所述栅极氧化层，所述栅金属层填充至所述字线沟槽，且所述栅金属层未填满所述字线沟槽。

7.根据权利要求1所述的半导体结构，其特征在于，每个所述有源区包括两个存储节点接触区，两个所述存储节点接触区分别位于各有源区的两端，且所述存储节点接触区的上表面与所述隔离结构的上表面平齐。

8.根据权利要求6所述的半导体结构，其特征在于，于所述栅金属层的上方以及所述气隙的上方填充第一电介质层，所述第一电介质层的上表面与所述存储节点接触区的上表面平齐。

9.根据权利要求8所述的半导体结构，其特征在于，于所述衬底上设置第二电介质层，于所述第二电介质层上形成与所述存储节点接触区位置对应的存储节点接触孔，于所述存储节点接触孔内填充存储节点接触插塞，所述存储节点接触插塞与所述存储节点接触区连接。

10.根据权利要求1所述的半导体结构，其特征在于，所述第一隔离结构呈直线形，所述第二隔离结构呈波浪形。

11.一种半导体结构的制备方法，其特征在于，包括以下步骤：

在衬底内形成隔离结构，以定义出至少一个有源区，所述隔离结构包括第一隔离结构以及第二隔离结构，所述第一隔离结构沿着第一方向延伸，所述第二隔离结构沿着第二方向延伸，所述第一方向与所述第二方向相交；

在所述衬底中形成埋入式字线，所述埋入式字线沿着第一方向呈直线形延伸并跨过所述有源区；

在所述隔离结构中形成埋入式位线，所述埋入式位线形成在所述第二隔离结构中，沿所述第二隔离结构延伸，所述有源区和所述埋入式位线的延伸方向与第一方向呈α角或-α角，每根所述埋入式位线呈波浪形，其中0<α<90°；

在所述衬底中形成气隙，且所述气隙位于相邻的两个所述埋入式字线之间。

12.根据权利要求11所述的制备方法，其特征在于，所述埋入式字线以自对准方式形成在所述衬底中。

13.根据权利要求12所述的制备方法，其特征在于，以对所述气隙下方的衬底进行刻蚀、离子注入、沉积掺杂的多晶硅并回刻，形成位线接触件。

14.根据权利要求13所述的制备方法，其特征在于，在沉积掺杂的多晶硅的步骤之后还包括采用化学机械抛光工艺进行平坦化处理。

15.根据权利要求13所述的制备方法，其特征在于，对所述气隙下方的衬底进行刻蚀之前还包括在所述气隙下方的衬底中形成阱区、沟道区，对所述阱区、沟道区进行掺杂，接着进行离子注入，以形成位线接触区，所述位线接触件位于埋入式位线与所述位线接触区之间。

16. 根据权利要求15所述的制备方法，其特征在于，在各所述有源区的两端分别形成存储节点接触区， 在所述存储节点接触区的上方形成存储节点接触插塞，在所述存储节点接触插塞的上方形成存储电容。