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CN114420644A - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

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CN114420644A
CN114420644A CN202210016563.4A CN202210016563A CN114420644A CN 114420644 A CN114420644 A CN 114420644A CN 202210016563 A CN202210016563 A CN 202210016563A CN 114420644 A CN114420644 A CN 114420644A
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isolation layer
semiconductor
trench
bit line
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CN202210016563.4A
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韩清华
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Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
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Publication date
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Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及其制造方法，方法包括：提供基底；在基底内形成多条沿第一方向延伸的第一沟槽，第一沟槽将基底形成间隔排布的半导体层，并在第一沟槽内填充第一隔离层；在半导体层和第一隔离层内形成多条沿第二方向延伸的第二沟槽，第二沟槽的深度小于第一沟槽的深度，以将半导体层形成多个分立的半导体柱和位于半导体柱下方的初始位线；在低于第二沟槽的位置形成平行于第一沟槽的第三沟槽，在垂直于半导体柱侧壁的方向上，第三沟槽的宽度大于第二沟槽的宽度；在第二沟槽和第三沟槽内填充第二隔离层，其中，第三沟槽内的第二隔离层内具有空隙。本公开实施例至少可以提高半导体结构的电学性能。

Description

半导体结构及其制造方法
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。
背景技术
随着动态存储器的集成密度朝着更高的方向发展，在对动态存储器阵列结构中晶体管的排布方式以及如何缩小动态存储器阵列结构中单个功能器件的尺寸进行研究的同时，也需要提高小尺寸的功能器件的电学性能。
利用垂直的全环绕栅极(GAA，Gate-All-Around)晶体管结构作为动态存储器选择晶体管(access transistor)时，其占据的面积可以达到4F2(F：在给定工艺条件下可获得的最小图案尺寸)，原则上可以实现更高的密度效率，但是由于相邻位线之间间距的减小，相邻位线间的隔离层的尺寸也减小，相邻位线间的耦合电容对半导体结构电学性能的影响增大。
发明内容
本公开实施例提供一种半导体结构及其制造方法，至少有利于提高半导体结构的电学性能。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构的制造方法，包括：提供基底；在所述基底内形成多条沿第一方向延伸的第一沟槽，所述第一沟槽将所述基底形成间隔排布的半导体层，并在所述第一沟槽内填充第一隔离层；在所述半导体层和所述第一隔离层内形成多条沿第二方向延伸的第二沟槽，所述第二沟槽的深度小于所述第一沟槽的深度，以将所述半导体层形成多个分立的半导体柱和位于所述半导体柱下方的初始位线；在低于所述第二沟槽的位置形成平行于所述第一沟槽的第三沟槽，在垂直于所述半导体柱侧壁的方向上，所述第三沟槽的宽度大于所述第二沟槽的宽度；在所述第二沟槽和所述第三沟槽内填充第二隔离层，其中，所述第三沟槽内的所述第二隔离层内具有空隙。
在一些实施例中，在垂直于所述半导体柱侧壁的方向上，所述第一沟槽的宽度大于等于所述第二沟槽的宽度。
在一些实施例中，在低于所述第二沟槽的位置形成平行于所述第一沟槽的所述第三沟槽的步骤包括：形成保护层，所述保护层位于所述第二沟槽的侧壁上，且露出所述初始位线顶面和相邻所述初始位线间的所述第一隔离层的顶面；以所述保护层为掩膜去除位于所述初始位线侧壁的部分厚度的所述第一隔离层，以形成所述第三沟槽；去除所述保护层。
在一些实施例中，在形成所述保护层之前，还包括：形成第三隔离层，所述第三隔离层仅位于所述沟槽暴露出的侧壁表面。
在一些实施例中，在同一刻蚀工艺下，所述第一隔离层和所述保护层之间的刻蚀选择比大于等于50。
在一些实施例中，在形成所述第三沟槽之后，形成所述第二隔离层之前，还包括：在所述第三沟槽暴露出的所述初始位线的表面形成第四隔离层，且所述第四隔离层不改变所述第三沟槽的整体形貌。
在一些实施例中，在形成所述第四隔离层之后，形成所述第二隔离层之前，还包括：去除位于所述初始位线顶面的所述第四隔离层；对暴露出的所述初始位线进行金属硅化处理，以形成位线，所述位线的材料包括金属半导体化合物。
在一些实施例中，在所述半导体柱指向所述位线的方向上，所述第三沟槽的深度大于所述金属半导体化合物的深度。
在一些实施例中，所述制造方法还包括：去除所述第二沟槽内部分厚度的所述第二隔离层以形成凹槽，所述凹槽沿所述第二方向延伸；形成填充满所述凹槽的绝缘层；以所述绝缘层为掩膜去除部分厚度的所述半导体柱侧壁的所述第一隔离层和所述第二隔离层，以在所述半导体柱和所述绝缘层之间形成间隙；在垂直于所述第二沟槽侧壁的方向上，在所述间隙中依次堆叠形成栅介质层和字线。
在一些实施例中，沿所述初始位线指向所述半导体柱的方向上，所述半导体柱包括依次排列的第一掺杂区、沟道区以及第二掺杂区；形成所述凹槽的方法包括图形化处理，且所述凹槽的侧壁由剩余所述第二隔离层构成，在所述第一掺杂区指向所述沟道区的方向上，所述凹槽的深度大于等于所述沟道区的高度和所述第二掺杂区的高度之和。
在一些实施例中，形成所述间隙的步骤包括：以所述绝缘层为掩膜去除与所述第二掺杂区对应的所述第一隔离层和所述第二隔离层；形成介质层，所述介质层环绕所述第二掺杂区侧壁且位于所述绝缘层侧壁，所述介质层侧壁围成通孔，所述通孔底部露出所述第一隔离层，且所述介质层的材料和所述绝缘层的材料均与所述第一隔离层的材料不同；去除所述通孔露出的与所述沟道区对应的所述第二隔离层和所述第一隔离层，以形成所述间隙，剩余所述第二隔离层和所述第一隔离层共同环绕所述第一掺杂区侧壁。
在一些实施例中，形成所述间隙的步骤包括：以所述绝缘层为掩膜去除与所述第二掺杂区和所述沟道区对应的所述第一隔离层和所述第二隔离层，以形成所述间隙，剩余所述第二隔离层和所述第一隔离层共同环绕所述第一掺杂区侧壁。
在一些实施例中，所述栅介质层至少位于暴露出的所述沟道区的侧壁，且所述栅介质层和所述绝缘层之间具有第二间隙。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构，包括：基底，所述基底包括多个间隔排布的半导体层以及位于相邻所述半导体层之间的第一隔离层，所述半导体层包括沿第一方向延伸的位线和位于所述位线顶面的半导体柱，所述第一隔离层位于所述半导体柱靠近所述位线的一端的侧壁和位于相邻所述位线之间，且位于相邻所述位线之间的所述第一隔离层与位于所述半导体柱侧壁的所述第一隔离层之间具有第三沟槽，且所述第三沟槽沿第二方向间隔设置，所述第二方向与所述第一方向不同；第二隔离层，位于所述半导体柱靠近所述位线的一端的侧壁上和所述第三沟槽暴露出的所述位线表面，且位于所述第三沟槽中的所述第二隔离层内具有空隙。
在一些实施例中，所述半导体结构还包括：栅介质层，至少环绕靠近所述第二隔离层的部分厚度的剩余所述半导体柱的侧壁；字线，环绕所述栅介质层远离所述半导体柱的侧壁表面，且所述字线沿所述第二方向延伸，相邻所述字线之间具有间隔；绝缘层，至少填充满所述间隔。
本公开实施例提供的技术方案至少具有以下优点：
上述技术方案中，去除初始位线侧壁的部分厚度的第一隔离层，以在相邻初始位线间形成第三沟槽，使得在垂直于半导体柱侧壁的方向上，第三沟槽的宽度大于第二沟槽的宽度，因此后续形成第二隔离层时，第二隔离层内与第三沟槽对应的区域具有空隙，则相邻初始位线之间由包括第二隔离层和空隙的隔离结构实现绝缘，由于空隙中空气的相对介电常数远小于第二隔离层的相对介电常数，即空气的绝缘性优于第二隔离层的绝缘性，有利于降低相邻初始位线之间的寄生电容，降低与不同初始位线电连接的半导体柱之间的影响，以提高半导体结构整体的电学性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1至图24为本公开一实施例提供的半导体结构的制造方法各步骤对应的结构示意图。
具体实施方式
本公开实施提供一种半导体结构及其制造方法，制造方法中，预先在相邻初始位线间形成第三沟槽，使得后续形成第二隔离层时，第二隔离层内与第三沟槽对应的区域具有空隙，由于空隙中空气的相对介电常数远小于第二隔离层的相对介电常数，有利于降低相邻初始位线之间的寄生电容，降低与不同初始位线电连接的半导体柱之间的影响，以提高半导体结构整体的电学性能。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
本公开一实施例提供一种半导体结构的制造方法，以下将结合附图对本公开一实施例提供的半导体结构的制造方法进行详细说明。图1至图24为本公开一实施例提供的半导体结构的制造方法各步骤对应的结构示意图。需要说明的是，为了便于描述以及清晰地示意出半导体结构制作方法的步骤，本实施例中的图1至图24均为半导体结构的局部结构示意图。
其中，图4为图3所示结构的俯视图，图5为图4所示结构沿第一截面方向AA1的剖面示意图，图6和图7为后续形成的中间结构沿第一截面方向AA1的剖面示意图，图8为后续形成的中间结构沿第二截面方向BB1的剖面示意图，图9为后续形成的中间结构沿第三截面方向CC1的剖面示意图，需要说明的是，后续将根据表述需要设置沿第一截面方向AA1的剖面示意图、沿第二截面方向BB1的剖面示意图以及沿第三截面方向CC1的剖面示意图中的一者、两者或者三者。
参考图1和图2，提供基底100；在基底100内形成多条沿第一方向X延伸的第一沟槽113，第一沟槽113将基底100形成间隔排布的半导体层101；并在第一沟槽113内填充第一隔离层102。
在一些实施例中，提供基底100包括如下步骤：
提供初始基底，具体地，初始基底的材料类型可以为元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以硅或者锗；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等。
对初始基底进行掺杂处理以及退火处理，使得初始基底内掺杂有N型离子或P型离子，用于后续在初始基底的基础上形成初始位线和半导体柱。具体地，N型离子可以为砷离子、磷离子或者锑离子中的至少一种；P型离子可以为硼离子、铟离子或者镓离子中的至少一种。
参考图1，在初始基底上形成第一掩膜层(图中未示出)，第一掩膜层具有多个相互分立的第一开口，第一开口沿第一方向X延伸，第一开口的长度与后续形成的初始位线104的长度一致。
以第一掩膜层为掩膜刻蚀初始基底，形成多个第一沟槽113。
参考图2，去除第一掩膜层进行沉积工艺，形成覆盖初始基底顶面以及填充满第一沟槽113的第一隔离膜；对第一隔离膜进行化学机械平坦化处理至露出初始基底顶面，以形成第一隔离层102。
参考图3至图5，在半导体层101和第一隔离层102内形成多条沿第二方向Y延伸的第二沟槽123，第二沟槽123的深度小于第一沟槽113的深度，以将半导体层101形成多个分立的半导体柱105和位于半导体柱105下方的初始位线104。
继续参考图3至图5，在一些实施例中，形成半导体柱105和初始位线104包括如下步骤：
在第一隔离层102和剩余初始基底共同构成的顶面上形成第二掩膜层(图中未示出)，第二掩膜层具有多个相互分立的第二开口，第二开口沿第二方向Y延伸，第二开口的长度与后续形成的字线的长度一致。
然后，以第二掩膜层为掩膜刻蚀初始基底和第一隔离层102，需要说明的是，形成半导体柱105和初始位线104之后，第一隔离层102不仅位于相邻初始位线104的间隔中，而且位于相邻半导体柱105的间隔中。
其中，在方向Z上，第二沟槽123的深度小于第一沟槽113(参考图1)的深度，有利于在形成初始位线104的同时，在初始位线104的一侧形成多个相互分立的半导体柱105，且初始位线104与半导体柱105的第一掺杂区I相接触；去除第二掩膜层。
其中，在方向X上，第一沟槽113的宽度大于等于第二沟槽123(参考图4)的宽度。如此，有利于保证后续形成第三沟槽133(参考图8)时，第二沟槽123的开口始终小于第三沟槽133的开口，从而在后续形成第二隔离层132(参考图14)时，在第三沟槽133的对应区域形成具有空隙的第二隔离层132。在一些例子中，第一沟槽113的宽度与第二沟槽123的宽度的比值可以为1.5～2。
其中，形成初始位线104、半导体柱105和第一隔离层102的方法包括自对准多重曝光技术(SAQP，Self-Aligned Quadruple Patterning)或者自对准双重成像技术(SADP，Self-aligned Double Patterning)。
参考图3和图5，其中，第二沟槽123沿第一方向X间隔设置；在沿第二沟槽123底部指向第二沟槽123顶部的方向Z上，半导体层101包括依次排列的初始位线104和半导体柱105，且半导体柱105包括依次排列的第一掺杂区I、沟道区II以及第二掺杂区III。需要说明的是，第一掺杂区I和第二掺杂区III均可以作为后续形成的具有半导体层101的GAA晶体管的源极或者漏极，沟道区II与GAA晶体管的栅介质层和字线对应。在一些实施例中，初始位线104为后续进行金属硅化处理以形成位线做准备。
参考图3和图4，在一些实施例中，第一方向X垂直于第二方向Y，使得形成的半导体层101呈现4F2(F：在给定工艺条件下可获得的最小图案尺寸)的排布方式，有利于提高半导体结构的集成密度。在其他实施例中，第一方向与第二方向相交，两者之间的夹角例如可以为80°、85°、100°、120°。
需要说明的是，在半导体层101中具有多个间隔排布的初始位线104，且每一初始位线104可与至少一个第一掺杂区I相接触，图1中以4个相互间隔的初始位线104，以及每一初始位线104与4个第一掺杂区I相接触作为示例，实际应用中，可根据实际电学需求，合理设置初始位线104的数量以及与每一初始位线104相接触的第一掺杂区I的数量。
此外，半导体柱105构成的器件可以为无结晶体管，即第一掺杂区I、沟道区II和第二掺杂区III中的掺杂离子的类型相同。其中，“无结”指的是无PN结，即第一掺杂区I、沟道区II和第二掺杂区III中的掺杂离子的掺杂浓度相同，这样的好处包括：一方面，无需对第一掺杂区I和第二掺杂区III进行额外的掺杂，从而避免了对第一掺杂区I和第二掺杂区III的掺杂工艺难以控制的问题，尤其是随着晶体管尺寸进一步缩小，若额外对第一掺杂区I和第二掺杂区III进行掺杂，掺杂浓度更加难以控制；另一方面，由于器件为无结晶体管，有利于避免采用超陡峭源漏浓度梯度掺杂工艺，在纳米尺度范围内制作超陡峭PN结的现象，因而可以避免掺杂突变所产生的阈值电压漂移和漏电流增加等问题，还有利于抑制短沟道效应，因而有助于进一步提高半导体结构的集成密度和电学性能。可以理解的是，此处额外的掺杂指的是，为了让第一掺杂区I和第二掺杂区III的掺杂离子类型与沟道区II的掺杂离子类型不同而进行的掺杂。
请返回参考图1至图5，本实施例中，初始位线104和半导体层101均是通过刻蚀初始基底形成的，即初始位线104和半导体层101利用同一膜层结构形成，使得初始位线104和半导体层101为一体结构，从而改善初始位线104和半导体层101之间的界面态缺陷，改善半导体结构的性能。
参考图1至图5，在一些实施例中，在半导体柱105远离初始位线104的顶面还具有多晶硅层115；在其他实施例中，半导体柱105的顶面可以不具有多晶硅层，即半导体柱105的顶面也可以暴露在外。
参考图3、图6至图9，在低于第二沟槽123的位置形成平行于第一沟槽113(参考图1)的第三沟槽133，在方向X上，第三沟槽133的宽度大于第二沟槽123的宽度。如此，有利于后续形成第二隔离层132(参考图14)时，在第二隔离层132内与第三沟槽133对应的区域形成空隙。
在一些实施例中，在低于第二沟槽123的位置形成平行于第一沟槽113的第三沟槽133包括如下步骤：
参考图6，形成保护层125，保护层125位于第二沟槽123的侧壁上，且露出初始位线104顶面和相邻初始位线104间的第一隔离层102的顶面。需要说明的是，当半导体柱105的顶面具有多晶硅层115时，保护层125还可以位于多晶硅层115的侧壁。
需要说明的是，在一些实施例中，参考图6，保护层125位于第二沟槽123的侧壁表面上。其中，可采用以下工艺步骤形成保护层125：进行沉积工艺，形成覆盖第二沟槽123侧壁和底部以及半导体柱105顶面的保护膜；对保护膜进行刻蚀处理，例如垂直干法刻蚀，以露出第二沟槽123的部分底面，即露出初始位线104的部分顶面，剩余保护膜作为保护层125。其中，保护膜的材料包括氮化硅。
在另一些实施例中，参考图7，在形成保护层125之前，还可以包括：形成第三隔离层112，第三隔离层112仅位于第二沟槽123暴露出的侧壁表面。其中，可采用以下工艺步骤形成第三隔离层112和保护层125：先在半导体柱105的侧壁表面形成第三隔离层112，然后进行沉积工艺，形成覆盖第三隔离层112表面、第二沟槽123底面以及半导体柱105顶面的保护膜；对保护膜进行刻蚀处理，例如垂直干法刻蚀，以露出第二沟槽123的部分底面，即露出初始位线104和第一隔离层102的部分顶面，剩余保护膜作为保护层125。其中，保护膜的材料包括氮化硅，第三隔离层112的材料包括氧化硅。在后续需要对初始位线104进行金属硅化处理时，第三隔离层112可以用于保护半导体柱105，避免半导体柱105被金属硅化处理。
上述两种实施例中，结合参考图6和图8至图9，或者结合参考图7至图9，以保护层125为掩膜去除位于初始位线104侧壁的部分厚度的第一隔离层102，以在相邻初始位线104间形成第三沟槽133，为后续在相邻初始位线104之间形成空隙做准备。其中，由于保护层125的材料与第一隔离层102的材料不同，可以采用湿法刻蚀工艺，以保护层125露出的第一隔离层102的部分顶面为起点，去除位于初始位线104侧壁的部分厚度的第一隔离层102。
其中，在同一刻蚀工艺下，第一隔离层102和保护层125之间的刻蚀选择比可以大于等于50，例如60、70、100，或者不发生刻蚀，如此，有利于在去除位于初始位线104侧壁的部分厚度的第一隔离层102时，保护层125以及保护层125覆盖的结构刻蚀较少或者不会被刻蚀。
然后，例如可以去除保护层125。需要说明的是，去除保护层125的步骤中，也可以将多晶硅层115去除。当半导体柱105侧壁与保护层125之间具有第三隔离层112时，在一些实施例中，可以在去除保护层125的步骤中将第三隔离层112一并去除；在其他实施例中，可以在后续对初始位线104进行金属硅化处理的步骤之后再去除，从而在对初始位线进行金属硅化处理时，利用第三隔离层112保护半导体柱105。
其中，在垂直于半导体柱105侧壁的方向上，第三沟槽133的宽度大于第二沟槽123的宽度。当第三沟槽133的宽度大于第二沟槽123的宽度时，第二沟槽123的宽度较窄，有利于在后续形成第二隔离层132(参考图14)的步骤中，第二隔离层132在未将第三沟槽133填充满时，已经封口，使得第二隔离层132内与第三沟槽133对应的区域具有空隙。其中，形成的第三沟槽133的宽度与第二沟槽123的宽度的比值可以为1.1～4，例如1.5、2、3.5、4。
在一些实施例中，在形成第三沟槽133之后，在后续形成第二隔离层132之前，制造方法还可以包括如下步骤：
参考图10至图12，在形成第三沟槽133之后，在第三沟槽133暴露出的半导体层101的表面形成第四隔离层122，且第四隔离层122不改变第三沟槽133的整体相貌。
需要说明的是，在形成第三沟槽133之后，保护层125和多晶硅层115被去除，在一些实施例中，在图12至图14所示的形成第四隔离层122的步骤中，第三隔离层112也已经被去除，即第四隔离层122不仅环绕初始位线104暴露出的侧壁表面，而且位于半导体柱105的顶面和部分暴露出的侧壁；在其他实施例中，当第三隔离层没有被去除时，第四隔离层环绕初始位线暴露出的侧壁表面，以及位于半导体柱的顶面。
上述两种实施例中，第四隔离层122均可以通过对半导体层101暴露出的表面进行热氧化处理来形成。第四隔离层122均用于在对初始位线104的顶面进行金属硅化处理时，保护半导体层101的其他部分，避免半导体层101的其他部分受金属硅化处理的影响。例如，其一，避免半导体层101的其他部分被金属硅化处理；其二，避免后续相邻半导体层101之间除了绝缘材料，还具有金属材料，避免相邻半导体层101之间产生过大的寄生电容，降低半导体结构的电学性能。其中，半导体层101的材料可以为硅，则第四隔离层122的材料可以为氧化硅。
然后，在形成第四隔离层122之后，在后续形成第二隔离层132之前，制造方法还可以包括如下步骤：
参考图13，去除位于初始位线104(参考图10)顶面的第四隔离层122。需要说明的是，在一些实施例中，去除位于初始位线104顶面的第四隔离层122的步骤中，也将位于半导体柱105顶面的第四隔离层122去除；在其他实施例中，也可以保留位于半导体柱顶面的第四隔离层122。
继续参考图10以及图13，对暴露出的初始位线104进行金属硅化处理，以形成位线114，位线114的材料包括金属半导体化合物124。
在一些实施例中，金属硅化处理包括：在第四隔离层122上、初始位线104的部分顶面以及第一隔离层102的部分顶面上形成金属层(图中未示出)；进行退火处理，以使金属层与初始位线104进行反应，以形成位线114；去除未发生反应的剩余金属层。
在另一些实施例中，金属硅化处理包括：初始位线104露出的顶面定向地掺杂金属元素，然后进行退火，如此，有利于避免在其他地方形成金属半导体化合物而需要移除的情况。
在一些实施例中，在半导体柱105指向位线114的方向上，第三沟槽133的深度大于金属半导体化合物124的深度。
需要说明的是，在一些实施例中，位于第一掺杂区I正下方的初始位线104的区域的材料为半导体材料，且未被第一掺杂区I覆盖的初始位线104的部分区域的材料为金属半导体化合物。可以理解的是，随着器件尺寸的不断缩小或者制造工艺参数的调整，位于第一掺杂区I正下方的初始位线104的部分区域的材料为半导体材料，位于第一掺杂区I正下方的初始位线104的其余区域的材料也可以为金属半导体化合物，此处的“其余区域”的位置位于“部分区域”的外围。
例如，参考图13，半导体层101中的多个金属半导体化合物124之间相互连通形成位线114的一部分；在其他实施例中，同一位线中的多个金属半导体化合物之间也可以相互间隔。需要说明的是，图13中以与椭圆形相似的虚线框所限定的半导体层101的区域为金属半导体化合物，且在实际应用中，对相邻金属半导体化合物之间相互接触的区域的大小不做限制。在其他实施例中，全部厚度的初始位线可以转化为金属半导体化合物。
在其他实施例中，当第二掺杂区II的顶面暴露在外，且没有被研磨层保护时，制造方法还可以包括：对第二掺杂区II顶面进行金属硅化处理，如此，有利于后续在第二掺杂区II顶面要形成电容结构的下电极时，第二掺杂区II与下电极构成欧姆接触，避免下电极与半导体材料直接接触而形成肖特基势垒接触，欧姆接触有利于降低第二掺杂区III与下电极之间的接触电阻，从而降低半导体结构工作时的能耗，且改善RC延迟效应，以提高半导体结构的电学性能。其中，可以在同一工艺步骤中进行对初始位线104顶面和第二掺杂区II顶面的金属硅化处理，有利于简化工艺步骤。在其他实施例中，对初始位线104顶面和第二掺杂区II顶面的金属硅化处理也可以分步进行。
上述实施例中，以半导体层101的材料为硅为例，金属层的材料或者定向掺杂的金属元素可以包括钴、镍、钼、钛、钨、钽或者铂中的至少一种，则金属半导体化合物包括硅化钴、硅化镍、硅化钼、硅化钛、硅化钨、硅化钽或者硅化铂中的至少一种。金属半导体化合物相较于未金属化的半导体材料而言，具有相对更小的电阻率，因此，相较于未被金属化处理的初始位线104而言，位线114的电阻率更小，从而有利于降低位线114自身的电阻，且降低位线114与第一掺杂区I之间的接触电阻，进一步改善半导体结构的电学性能。
参考图14至图16，在第二沟槽123(参考图3)和第三沟槽133(参考图8)内填充第二隔离层132，其中，第三沟槽133内的第二隔离层132内具有空隙143。其中，形成具有空隙143的第二隔离层132的方法包括沉积工艺。由于在垂直于半导体柱105侧壁的方向上，即方向X上，第三沟槽133的宽度大于第二沟槽123的宽度，因而，在沉积形成第二隔离层132的步骤中，用于形成第二隔离层132的沉积材料会在未完全填充满第三沟槽133时，在空隙143的上方就形成了封口，从而在第二隔离层132内形成空隙143。由于空隙143中空气的相对介电常数远小于第二隔离层132的相对介电常数，即空气的绝缘性优于第二隔离层132的绝缘性，有利于降低相邻位线114之间的寄生电容，降低与不同位线114电连接的半导体柱105之间的影响，以提高半导体结构整体的电学性能。
在一些实施例中，参考图17至图20，制造方法还可以包括：去除第二沟槽123(参考图3)内部分厚度的第二隔离层132以形成凹槽，凹槽沿第二方向Y延伸；形成填充满凹槽的绝缘层117；以绝缘层117为掩膜去除部分厚度的半导体柱105侧壁的第一隔离层102和第二隔离层132，以在半导体柱105和绝缘层117之间形成间隙153。
后续在间隙153的基础上形成栅介质层和字线，则可以通过自对准的方式在空隙143中形成尺寸精确的栅介质层和字线，无需通过刻蚀工艺即可形成高尺寸精度的栅介质层和字线，有利于简化栅介质层和字线的形成步骤，且通过调控空隙143的尺寸，即可获得小尺寸的栅介质层和字线。
其中，形成凹槽的方法包括图形化处理，且凹槽的侧壁由剩余第二隔离层132构成，在第一掺杂区I指向沟道区II的方向上，凹槽的深度大于等于沟道区II的高度和第二掺杂区III的高度之和，即绝缘层117靠近位线114的底面不高于第一掺杂区I远离位线114的顶面。需要说明的是，在实际应用中，绝缘层117的深度最大可以等于半导体柱105的深度。其中，绝缘层117的材料包括氮化硅。
此外，在其他实施例中，当半导体柱的侧壁与第二隔离层之间还具有第三隔离层时，图形化第二隔离层形成凹槽时，与凹槽的深度对应的该部分厚度的第二隔离层均被去除，则凹槽的侧壁也可以由剩余第三隔离层构成。
在一些实施例中，形成间隙153可以包括如下步骤：
参考图17至图20，以绝缘层117为掩膜去除与第二掺杂区III对应的第一隔离层102和第二隔离层132；形成介质层127，介质层127环绕第二掺杂区III侧壁且位于绝缘层117侧壁，介质层127侧壁围成通孔163，通孔163底部露出第一隔离层102，且介质层127的材料和绝缘层117的材料均与第一隔离层102的材料不同。
其中，绝缘层117和介质层127的材料均可以为氮化硅，第一隔离层102的材料和第二隔离层132的材料均可以为氧化硅，由于相对于同一刻蚀工艺，氮化硅和氧化硅之间具有高的刻蚀选择比，后续可以将绝缘层117和介质层127共同构成的结构作为掩膜刻蚀第一隔离层102和第二隔离层132以形成间隙153。
参考图19和图20，去除通孔163(参考图18)露出的与沟道区II对应的第二隔离层132和第一隔离层102，以形成间隙153，剩余第二隔离层132和第一隔离层102共同环绕第一掺杂区I侧壁。
需要说明的是，在一些实施例中，半导体柱105的侧壁和第二隔离层132之间还具有第四隔离层122，去除与沟道区II对应的第二隔离层132和第一隔离层102时，还去除了与沟道区II对应的第四隔离层122。
其中，由于通孔163露出第二隔离层132的部分顶面，第二隔离层132的材料、第一隔离层102的材料以及第四隔离层122的材料相同，且与绝缘层117的材料和介质层127的材料均不同，则可以向通孔163中注入刻蚀液，通过湿法刻蚀工艺去除环绕沟道区II侧壁的第二隔离层132、第一隔离层102和第四隔离层122，保留环绕第一掺杂区I侧壁的第二隔离层132、第一隔离层102和第四隔离层122。
此外，绝缘层117和介质层127共同组成支撑骨架，支撑骨架与第二掺杂区III相接触连接，且部分支撑骨架嵌入第二隔离层132中。在进行湿法刻蚀工艺的步骤中，一方面，支撑骨架有对半导体柱105起支撑固定的作用，当刻蚀液流动时产生对半导体柱105的挤压力，有利于避免半导体柱105受挤压发生倾斜或者偏移，以提高半导体结构的稳定性；另一方面，支撑骨架包裹着第二掺杂区III侧壁，有利于避免刻蚀液对第二掺杂区III造成损伤。
在其他实施例中，形成间隙可以包括如下步骤：以绝缘层为掩膜去除与第二掺杂区和沟道区对应的第一隔离层和第二隔离层，以形成间隙，剩余第二隔离层和第一隔离层共同环绕所述第一掺杂区侧壁。需要说明的是，在一些实施例中，半导体柱的侧壁和第二隔离层之间还具有第四隔离层，去除与沟道区对应的第二隔离层和第一隔离层时，还去除了与沟道区对应的第四隔离层。
参考图21至图22，在形成间隙153(参考图20)之后，在垂直于第二沟槽123(参考图3)侧壁的方向上，即方向X上，在间隙153中依次堆叠形成栅介质层118和字线128。其中，栅介质层118至少位于暴露出的沟道区II的侧壁，且栅介质层118和绝缘层117之间具有第二间隙。
其中，形成栅介质层118的方法包括对暴露的半导体柱105进行热氧化处理。需要说明的是，在一些实施例中，当以绝缘层117为掩膜去除的仅是与沟道区II对应的第一隔离层102和第二隔离层132时，栅介质层118仅环绕暴露出的沟道区II的侧壁；在其他实施例中，当以绝缘层为掩膜去除的是与第二掺杂区和沟道区对应的第一隔离层和第二隔离层时，栅介质层位于第二掺杂区和沟道区的侧壁，且还可以位于第二掺杂区顶面，其中，第二掺杂区顶面暴露在外且未在第二掺杂区顶面形成掩膜保护时，在热氧化处理的过程中，第二掺杂区的靠近顶面的部分区域也转化为氧化硅，后续可以通过刻蚀工艺去除。
在一些实施例中，由于半导体柱105的材料为硅，形成栅介质层118的步骤包括：对露出的沟道区II侧壁进行热氧化处理，以形成栅介质层118，且栅介质层118覆盖剩余沟道区II的侧壁表面。其中，栅介质层118的材料为氧化硅。在其他实施例中，也可以通过沉积工艺形成覆盖沟道区侧壁表面的栅介质层。
由于对露出的沟道区II侧壁进行热氧化处理，则沟道区II的部分区域被转化为栅介质层118，使得沟道区II在位线114上的正投影小于第二掺杂区III在位线114上的正投影，且小于第一掺杂区I在位线114上的正投影，有利于在不采用刻蚀工艺的前提下，形成在垂直于位线114指向半导体柱105的方向Z的截面中，截面面积更加小的沟道区II，有利于提高后续形成的字线对沟道区II的控制能力，从而更容易控制GAA晶体管的导通或者关断。
而且，栅介质层118的外围在位线114上的正投影小于介质层127的外围在位线114上的正投影，即栅介质层118远离半导体柱105的外壁相较于介质层127远离半导体柱105的外壁，更靠近半导体柱105，从而保证栅介质层118与介质层127之间具有第二间隙，使得后续字线能环绕位于沟道区II侧壁的栅介质层118。此外，栅介质层118远离半导体柱105的外壁相较于第一隔离层102远离半导体柱105的外壁，也可以更靠近半导体柱105。其中，字线128填充第二间隙，且字线128仅位于与沟道区II对应的栅介质层118的侧壁表面。
需要说明的是，在一些实施例中，字线128可以为单层结构；在其他实施例中，字线可以为叠层结构。
在一些实施例中，在部分栅介质层118上形成第一字线，第一字线还位于剩余隔离层顶面；在剩余栅介质层118上形成第二字线，第二字线的功函数值与第一字线的功函数值不同，且第一字线以及第二字线在方向Z上堆叠。其中，形成第一字线的步骤可以包括：形成初始字线，初始字线填充满栅介质层118和绝缘层117围成的间隙；去除部分厚度的初始字线，剩余初始字线作为第一字线。其中，可通过沉积工艺形成初始字线，初始字线的材料包括多晶硅、氮化钛、铝化钛、氮化钽、钽、钴、铝、镧、铜或者钨中的至少一种。
初始字线自对准地填充满栅介质层118和绝缘层117围成的间隙，有利于自对准地形成尺寸精确的第一字线，无需通过刻蚀工艺来设计第一字线的尺寸，有利于简化第一字线的形成步骤，且通过调控间隙的尺寸，即可获得小尺寸的第一字线。此外，形成第二字线的步骤与形成第一字线的步骤相同，在此不做赘述。第二字线和第一字线共同构成字线128。
由于第二字线的功函数值与第一字线的功函数值不同，则通过调整第二字线的功函数值和第一字线的功函数值，以及第一字线相对于第二字线的尺寸比例，降低字线128的功函数值，以降低字线128的功函数值与半导体层101的功函数值之间的差异，一方面，有利于降低字线128与半导体层101相对应处的横向电场，降低GIDL，从而有利于提高沟道区II的导通/关断比例，以提高控制沟道区II导通/关断的灵敏度；另一方面，有利于在降低晶体管的阈值电压的同时，通过调控第一字线和第二字线的相关参数使得字线128适用于不同类型的晶体管，从而有利于减少半导体结构的制备工序和降低制备成本。
需要说明的是，上述描述仅仅以字线128包含两层功函数值不同的导电层为示例，在实际应用中，对字线包含的功函数值不同的导电层的层数不做限制。
参考图23和图24，形成字线128之后，还形成有阻挡层109，阻挡层109填充满介质层127围成的空隙，且位于半导体柱105、绝缘层117以及介质层127共同构成的顶面。其中，阻挡层109的材料包括氧化硅、氮化硅或者氮氧化硅。
综上所述，去除初始位线104侧壁的部分厚度的第一隔离层102，以在相邻初始位线104间形成第三沟槽133，使得在垂直于半导体柱105侧壁的方向上，第三沟槽133的宽度大于第二沟槽123的宽度，因此后续形成第二隔离层132时，第二隔离层132内与第三沟槽133对应的区域具有空隙143，则相邻初始位线104之间由包括第二隔离层132和空隙143的隔离结构实现绝缘，由于空隙143中空气的相对介电常数远小于第二隔离层132的相对介电常数，即空气的绝缘性优于第二隔离层132的绝缘性，有利于降低相邻初始位线104之间的寄生电容，降低与不同初始位线104电连接的半导体柱105之间的影响，以提高半导体结构整体的电学性能。
本公开另一实施例还提供一种半导体结构，通过上述实施例提供的制造方法形成。以下将结合附图对本公开另一实施例提供的半导体结构进行详细说明。
参考图23和图24，半导体结构包括：基底100，基底100包括多个间隔排布的半导体层101以及位于相邻半导体层101之间的第一隔离层102，半导体层101包括沿第一方向X延伸的位线114和位于位线114顶面的半导体柱105，第一隔离层102位于半导体柱105靠近位线114的一端的侧壁和位于相邻位线114之间，且位于相邻位线114之间的第一隔离层102与位于半导体柱105侧壁的第一隔离层102之间具有第三沟槽，且第三沟槽沿第二方向Y间隔设置，第二方向Y与第一方向X不同；第二隔离层132，位于半导体柱105靠近位线114的一端的侧壁上和第三沟槽暴露出的位线114表面，且位于第三沟槽中的第二隔离层132内具有空隙143。
在一些实施例中，半导体结构还可以包括：第四隔离层122，位于第一掺杂区I侧壁与第二隔离层132之间。
在一些实施例中，半导体结构还可以包括：介质层127，环绕第二掺杂区III侧壁且位于绝缘层117侧壁。此外，半导体结构还可以包括：阻挡层109，填充满介质层127围成的空隙，且位于半导体柱105、绝缘层117以及介质层127共同构成的顶面。需要说明的是，在一些实施例中，介质层和阻挡层在不同的步骤中形成，且介质层的材料和阻挡层的材料不同；在其他实施例中，介质层和阻挡层可以在同一工艺步骤中形成，则介质层的材料和阻挡层的材料相同。
其中，位线114的材料可以包括金属半导体化合物124。金属半导体化合物124包括硅化钴、硅化镍、硅化钼、硅化钛、硅化钨、硅化钽或者硅化铂中的至少一种。金属半导体化合物124相较于未金属化的半导体材料而言，具有相对更小的电阻率，因此，相较于未被金属化处理的位线而言，包括金属半导体化合物124的位线114的电阻率更小，从而有利于降低位线114自身的电阻，且降低位线114与第一掺杂区I之间的接触电阻，进一步改善半导体结构的电学性能。
在一些实施例中，半导体结构还可以包括：栅介质层118，至少环绕靠近第二隔离层132的部分厚度的剩余半导体柱105的侧壁；字线128，环绕栅介质层118远离半导体柱105的侧壁表面，且字线128沿第二方向Y延伸，相邻字线128之间具有间隔；绝缘层117，至少填充满间隔。
综上所述，第二隔离层132内在与第三沟槽对应的区域具有空隙143。由于空隙143中空气的相对介电常数远小于第二隔离层132的相对介电常数，即空气的绝缘性优于第二隔离层132的绝缘性，有利于降低相邻位线114之间的寄生电容，降低与不同位线114电连接的半导体柱105之间的影响，以提高半导体结构整体的电学性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底；
在所述基底内形成多条沿第一方向延伸的第一沟槽，所述第一沟槽将所述基底形成间隔排布的半导体层，并在所述第一沟槽内填充第一隔离层；
在所述半导体层和所述第一隔离层内形成多条沿第二方向延伸的第二沟槽，所述第二沟槽的深度小于所述第一沟槽的深度，以将所述半导体层形成多个分立的半导体柱和位于所述半导体柱下方的初始位线；
在低于所述第二沟槽的位置形成平行于所述第一沟槽的第三沟槽，在垂直于所述半导体柱侧壁的方向上，所述第三沟槽的宽度大于所述第二沟槽的宽度；
在所述第二沟槽和所述第三沟槽内填充第二隔离层，其中，所述第三沟槽内的所述第二隔离层内具有空隙。
2.如权利要求1所述的制造方法，其特征在于，在垂直于所述半导体柱侧壁的方向上，所述第一沟槽的宽度大于等于所述第二沟槽的宽度。
3.如权利要求1所述的制造方法，其特征在于，在低于所述第二沟槽的位置形成平行于所述第一沟槽的所述第三沟槽的步骤包括：
形成保护层，所述保护层位于所述第二沟槽的侧壁上，且露出所述初始位线顶面和相邻所述初始位线间的所述第一隔离层的顶面；
以所述保护层为掩膜去除位于所述初始位线侧壁的部分厚度的所述第一隔离层，以形成所述第三沟槽；
去除所述保护层。
4.如权利要求3所述的制造方法，其特征在于，在形成所述保护层之前，还包括：形成第三隔离层，所述第三隔离层仅位于所述沟槽暴露出的侧壁表面。
5.如权利要求3所述的制造方法，其特征在于，在同一刻蚀工艺下，所述第一隔离层和所述保护层之间的刻蚀选择比大于等于50。
6.如权利要求3所述的制造方法，其特征在于，在形成所述第三沟槽之后，形成所述第二隔离层之前，还包括：
在所述第三沟槽暴露出的所述初始位线的表面形成第四隔离层，且所述第四隔离层不改变所述第三沟槽的整体形貌。
7.如权利要求6所述的制造方法，其特征在于，在形成所述第四隔离层之后，形成所述第二隔离层之前，还包括：
去除位于所述初始位线顶面的所述第四隔离层；
对暴露出的所述初始位线进行金属硅化处理，以形成位线，所述位线的材料包括金属半导体化合物。
8.如权利要求7所述的制造方法，其特征在于，在所述半导体柱指向所述位线的方向上，所述第三沟槽的深度大于所述金属半导体化合物的深度。
9.如权利要求1所述的制造方法，其特征在于，还包括：去除所述第二沟槽内部分厚度的所述第二隔离层以形成凹槽，所述凹槽沿所述第二方向延伸；
形成填充满所述凹槽的绝缘层；
以所述绝缘层为掩膜去除部分厚度的所述半导体柱侧壁的所述第一隔离层和所述第二隔离层，以在所述半导体柱和所述绝缘层之间形成间隙；
在垂直于所述第二沟槽侧壁的方向上，在所述间隙中依次堆叠形成栅介质层和字线。
10.如权利要求9所述的制造方法，其特征在于，沿所述初始位线指向所述半导体柱的方向上，所述半导体柱包括依次排列的第一掺杂区、沟道区以及第二掺杂区；形成所述凹槽的方法包括图形化处理，且所述凹槽的侧壁由剩余所述第二隔离层构成，在所述第一掺杂区指向所述沟道区的方向上，所述凹槽的深度大于等于所述沟道区的高度和所述第二掺杂区的高度之和。
11.如权利要求10所述的制造方法，其特征在于，形成所述间隙的步骤包括：
以所述绝缘层为掩膜去除与所述第二掺杂区对应的所述第一隔离层和所述第二隔离层；形成介质层，所述介质层环绕所述第二掺杂区侧壁且位于所述绝缘层侧壁，所述介质层侧壁围成通孔，所述通孔底部露出所述第一隔离层，且所述介质层的材料和所述绝缘层的材料均与所述第一隔离层的材料不同；
去除所述通孔露出的与所述沟道区对应的所述第二隔离层和所述第一隔离层，以形成所述间隙，剩余所述第二隔离层和所述第一隔离层共同环绕所述第一掺杂区侧壁。
12.如权利要求10所述的制造方法，其特征在于，形成所述间隙的步骤包括：
以所述绝缘层为掩膜去除与所述第二掺杂区和所述沟道区对应的所述第一隔离层和所述第二隔离层，以形成所述间隙，剩余所述第二隔离层和所述第一隔离层共同环绕所述第一掺杂区侧壁。
13.如权利要求11或12所述的制造方法，其特征在于，所述栅介质层至少位于暴露出的所述沟道区的侧壁，且所述栅介质层和所述绝缘层之间具有第二间隙。
14.一种半导体结构，其特征在于，包括：
基底，所述基底包括多个间隔排布的半导体层以及位于相邻所述半导体层之间的第一隔离层，所述半导体层包括沿第一方向延伸的位线和位于所述位线顶面的半导体柱，所述
第一隔离层位于所述半导体柱靠近所述位线的一端的侧壁和位于相邻所述位线之间，且位于相邻所述位线之间的所述第一隔离层与位于所述半导体柱侧壁的所述第一隔离层之间具有第三沟槽，且所述第三沟槽沿第二方向间隔设置，所述第二方向与所述第一方向不同；
第二隔离层，位于所述半导体柱靠近所述位线的一端的侧壁上和所述第三沟槽暴露出的所述位线表面，且位于所述第三沟槽中的所述第二隔离层内具有空隙。
15.如权利要求14所述的半导体结构，其特征在于，还包括：栅介质层，至少环绕靠近所述第二隔离层的部分厚度的剩余所述半导体柱的侧壁；
字线，环绕所述栅介质层远离所述半导体柱的侧壁表面，且所述字线沿所述第二方向延伸，相邻所述字线之间具有间隔；
绝缘层，至少填充满所述间隔。
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