CN209045553U

CN209045553U - 存储器

Info

Publication number: CN209045553U
Application number: CN201821470736.5U
Authority: CN
Inventors: 周步康
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2018-09-07
Filing date: 2018-09-07
Publication date: 2019-06-28
Anticipated expiration: 2028-09-07

Abstract

本实用新型提供了一种存储器。在本实用新型提供的存储器中，至少一组字线形成于衬底中，掺杂层分列于每一字线两侧，掺杂层在每组字线的相邻两条字线之间的深度大于在相邻两条字线背离侧的深度，且掺杂层在相邻两条字线背离侧的深度随远离相邻两条字线而变小。由此，使得漏电流得以降低，同时改善了开启电流，从而提高存储器的性能。

Description

存储器

技术领域

本实用新型涉及半导体技术领域，特别涉及一种存储器。

背景技术

集成电路已经从单一的芯片上集成数十个器件发展为集成数百万器件。传统的集成电路的性能和复杂性已经远远超过了最初的想象。为了实现在复杂性和电路密度(在一定芯片面积上所能容纳的器件的数量)方面的提高，器件的特征尺寸，也称为“几何尺寸(geometry)”，随着每一代的集成电路已经越变越小。提高集成电路密度不仅可以提高集成电路的复杂性和性能，而且对于消费者来说也能降低消费。使器件更小是有挑战性的，因为在集成电路制造的每一道工艺都有极限，也就是说，一定的工艺如果要在小于特征尺寸的条件下进行，需要更换该工艺或者器件布置；另外，由于越来越快的器件设计需求，传统的工艺和材料存在工艺限制。

DRAM(Dynamic Random Access Memory)，即动态随机存取存储器是最为常见的系统内存；该DRAM存储器为一种半导体器件，其性能已经取得很大的发展，但仍有进一步发展的需求。在现有技术中，埋栅式DRAM为一种常见的结构，例如单深度管结(single celljunction depth structure)的 DRAM，但是，这种DRAM的漏电流不甚理想，开启电流也容易异常，使其性能受到限制。

实用新型内容

本实用新型的目的在于提供一种存储器，提高存储器的性能。

为解决上述技术问题，本实用新型提供一种存储器，包括：

衬底，所述衬底具有相对设置的第一表面和第二表面；

至少一组字线(50)，形成在所述衬底的内部，每组字线包括两条相邻的字线；及，

掺杂层，自所述衬底的第一表面延伸至所述衬底的内部，并分列于每一所述字线的两侧，所述掺杂层在每组字线的相邻两条字线之间的深度大于所述掺杂层在所述相邻两条字线背离侧的深度，且所述掺杂层在所述相邻两条字线背离侧的深度随远离所述相邻两条字线而变小。

可选的，对于所述的存储器，所述掺杂层包括第一部分、第二部分及第三部分，所述第一部分的深度大于所述第二部分的深度，所述第二部分的深度大于所述第三部分的深度，所述第一部分位于所述相邻两条字线之间，所述第二部分位于所述相邻两条字线背离侧，所述第三部分位于所述第二部分远离所述字线的一侧。

可选的，对于所述的存储器，所述第一部分的深度介于50nm～70nm，所述第二部分的深度介于40nm～60nm，所述第三部分的深度介于 30nm～50nm，所述第二部分的宽度介于4nm～8nm。

可选的，对于所述的存储器，所述掺杂层的掺杂类型为N型。

可选的，对于所述的存储器，所述掺杂层的掺杂浓度介于 1E12/cm²～1E16/cm²。

可选的，对于所述的存储器，所述掺杂层包含源极区和漏极区，所述源极区和漏极区分列于所述字线的两侧，所述相邻两条字线之间的所述源极区或所述漏极区为共用。

可选的，对于所述的存储器，所述衬底还形成有隔离结构层，所述隔离结构层围绕所述源极区及所述漏极区。

可选的，对于所述的存储器，所述字线包括第一介电层、半导体层及第二介电层，所述第一介电层形成于衬底中沟槽的槽壁表面，所述半导体层形成于所述沟槽中的所述第一介电层上，所述半导体层的顶面低于所述第一表面，所述第二介电层位于所述半导体层的所述顶面上，所述第二介电层覆盖所述半导体层并连接所述第一介电层。

在本实用新型提供的存储器中，至少一组字线形成于衬底中，掺杂层分列于每一字线两侧，掺杂层在每组字线的相邻两条字线之间的深度大于在相邻两条字线背离侧的深度，且掺杂层在相邻两条字线背离侧的深度随远离相邻两条字线而变小。由此，使得漏电流得以降低，同时改善了开启电流，从而提高存储器的性能。

附图说明

图1为一种存储器的结构示意图；

图2为本实用新型一实施例的存储器的形成方法的流程示意图；

图3为本实用新型一实施例的存储器的形成方法中提供衬底的示意图；

图4为本实用新型一实施例的存储器的形成方法中在衬底中形成字线的示意图；

图5为沿图4中A-A'处的剖面图；

图6为本实用新型一实施例的存储器的形成方法中进行第一次离子注入的示意图；

图7为本实用新型一实施例的存储器的形成方法中形成阻挡层并开口的示意图；

图8-图9为本实用新型一实施例的存储器的形成方法中进行第二次离子注入的示意图；

图10为本实用新型一实施例形成的存储器的示意图；

其中，附图标记如下：

S-源极区；

D-漏极区；

1，10-衬底；

2，20-半导体层；

3，30-介质层；

4，40-隔离结构层；

50-字线；

60-阻挡层；

61-开口；

70-第二次离子注入；

81-第一离子注入层；

82-第二离子注入层；

91-第一部分；

92-第二部分；

93-第三部分；

101-第一表面；

102-第二表面。

具体实施方式

下面将结合示意图对本实用新型的存储器及其形成方法进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。

在下列段落中参照附图以举例方式更具体地描述本实用新型。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

在下面的描述中，应该理解，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域、焊盘和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。

图1为一种存储器的结构示意图，具体的，为单深度管结(single cell junctiondepth structure)的DRAM。如图1所示，所述存储器包括衬底1，所述衬底1中形成有隔离结构层4，所述隔离结构层4例如是通过挖槽和填充工艺形成。在所述隔离结构层4之间形成有字线(栅极结构)，例如为埋入式字线，包括半导体层2和介质层3，其中介质层3覆盖半导体层2，在字线两侧则形成有有源区，例如是源极区S和漏极区D分列于字线的两侧，有源区可以依据实际需要进行离子注入获得。

发明人研究后发现，这种埋入式栅极结构的结深基本一致，从而导致较大的漏电流，例如管结漏电流(cell junction leakage)、栅诱导漏极泄漏电流(GIDL leakage)，并且对开启电流也有较大影响，从而导致性能受到限制，可靠性下降。

为此，本实用新型提供了一种存储器，以改善上述缺陷。具体的，参考图2所示的本实用新型实施例一中的存储器的形成方法的流程示意图。所述形成方法包括：

步骤S11，提供一衬底，所述衬底具有相对设置的第一表面和第二表面；

步骤S12，形成至少一组第一沟槽在所述衬底中，所述第一沟槽的开口形成在所述第一表面上，每组第一沟槽包括两个相邻的第一沟槽；

步骤S13，形成至少一组字线在所述至少一组第一沟槽中；

步骤S14，对所述字线两侧的所述衬底且靠近所述第一表面进行第一次离子注入；

步骤S15，形成阻挡层在所述衬底上并形成开口，所述开口至少暴露出每组字线的相邻两条字线之间的部分区域；以及

步骤S16，自所述开口对所述衬底进行倾斜的第二次离子注入，在执行至少所述第一次离子注入和所述第二次离子注入后形成掺杂层，所述掺杂层分列于每一所述字线的两侧，所述掺杂层在每组字线的相邻两条字线之间的深度大于所述掺杂层在所述相邻两条字线背离侧的深度，且所述掺杂层在所述相邻两条字线背离侧的深度随远离所述相邻两条字线而变小。

图3至图9是本实用新型存储器的形成方法一实施例各个步骤的结构示意图。

首先，参考图3，图3为本实用新型一实施例的存储器的形成方法中提供衬底的示意图。

对于步骤S11，提供一衬底10，所述衬底10具有相对设置的第一表面 101和第二表面102。具体的，所述衬底10的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在一个实施例中，所述衬底10选用单晶硅材料构成。在所述衬底10中还可以形成有埋层(图中未示出)等公知的结构，本实用新型对此不予限制。

接着，请参考图4和图5，图4为本实用新型一实施例的存储器的形成方法中字线的示意图，图5为沿图4中A-A'处的剖面图。具体的，所述字线50按照如下过程形成：

对于步骤S12，形成至少一组第一沟槽在所述衬底10中，所述第一沟槽的开口形成在所述第一表面101上，每组第一沟槽包括两个相邻的第一沟槽。在一个实施例中，可以采用光刻刻蚀的方法形成。在一个实施例中，在刻蚀形成至少一组第一沟槽之前，还可以形成多个第二沟槽，所述第二沟槽的开口朝向所述第一表面101，所述第二沟槽的底端背离所述第一表面101。所述第一沟槽和第二沟槽可以规格一致，为了提高隔离效果，所述第二沟槽的深度大于所述第一沟槽的深度，且所述第二沟槽用以围绕所述第一沟槽、源极区111及漏极区112。如图4所示，充满隔离材料层在所述第二沟槽中，形成隔离结构层40。在一个实施例中，还可以是刻蚀形成多个沟槽，外围部分(例如一排、一列)作为第二沟槽，其余沟槽则是至少一组第一沟槽。所述第一沟槽将用作后续埋入式字线(或栅极结构)的制备，所述第二沟槽将用作后续隔离结构层的制备。

请继续参考图5，对于步骤S13，形成至少一组字线在所述至少一组第一沟槽中。可以是先形成第一介电层在所述第一沟槽的槽壁表面。在一个实施例中，所述第一介电层可以采用化学气相沉积工艺形成，其材质例如可以是氧化硅，其深度可以是1nm-200nm。依据实际产品需求，所述第一介电层可以是其他深度。

在一个实施例中，例如所述第二沟槽中已经形成了隔离结构层40，因此第一介电层的形成不会对第二沟槽产生影响。所述第一介电层例如作为栅极氧化层。

所述第一介电层和所述隔离结构层40的材质可以是氧化硅、氮化硅和氮氧化硅中的至少一种。

在第一介电层和/或隔离结构层40形成后，可以进行一次平坦化处理，例如采用化学机械研磨过程，使得所述第一介电层和/或隔离结构层40的上表面与第一表面101齐平。

可以理解的是，所述第一介电层和所述隔离结构层40可以具有任意的制备顺序。

之后，形成半导体层20在所述第一沟槽中的所述第一介电层上，所述半导体层20的顶面低于所述第一表面。所述半导体层20例如是金属材质，当然，也可以选择其他材质，例如多晶硅等，金属材质作为栅极时由于有助于获得较佳的热稳定性和合适的功函数而可以作为优选方案。进一步的，所述金属材质不仅仅限于金属单质，还可以是金属的二元合金、导电型金属氧化物、金属硅化物、金属氮化物、金属氮硅化物、金属氮铝化物等。

之后，填充第二介电层在所述第一沟槽中，所述第二介电层位于所述半导体层20的所述顶面上，所述第二介电层覆盖所述半导体层20并连接所述第一介电层，由此，第一介电层和第二介电层作为字线50(或栅极结构)的介质层30。

所述第二介电层可以采用化学气相沉积工艺形成，例如，所述第二介电层可以为氧化硅层、氮化硅层和氮氧化硅层中的一种或其组合。

所述字线50与对应的有源区相交，从而可与形成在有源区中的栅极结构接触。本实施例中，所述字线50沿第一方向延伸，因此，在第一方向上对齐排布的栅极结构均连接至同一字线50上。所述字线50可以为掩埋字线，即，所述字线50形成在所述衬底10中。本实施例中，形成在有源区中的栅极结构同时也构成了所述字线50的一部分，以及对应字线50位置的隔离结构层40中也形成有字线材料，位于隔离结构40中的字线材料与栅极结构连接，从而共同构成了所述字线50。具体的，所述字线50包括所述半导体层20和所述介质层30，位于有源区中的半导体层20构成栅极结构，并与隔离结构层40中的半导体层20连接，所述介质层30覆盖所述半导体层20，以避免所述半导体层20与其他导线电性连接。

请参考图6，图6为本实用新型一实施例的存储器的形成方法中进行第一次离子注入的示意图。对于步骤S14，对所述字线两侧的所述衬底10 且靠近所述第一表面进行第一次离子注入。

在一个实施例中，所述第一次离子注入为N型注入，例如，可以注入磷，注入剂量可以为1E14/cm²～1E16/cm²，注入能量可以为10KeV～50KeV。

在经过第一次离子注入后，在所述衬底10靠近所述第一表面处形成第一离子注入层81。

之后，请参考图7，图7为本实用新型一实施例的存储器的形成方法中形成阻挡层并开口的示意图。对于步骤S15，形成阻挡层60在所述衬底10 上并形成开口61，所述开口61至少暴露出每组字线的相邻两条字线之间的部分区域。

在一个实施例中，所述阻挡层60例如可以采用光刻胶，可以理解的是，所述阻挡层60也可以是其他材质，例如氮化硅等。

对于所述阻挡层60为光刻胶为例，所述开口61例如可以采用光刻过程实现。

在一个实施例中，是开口61例如可以是用于形成后续位线的开口。

可以理解的是，所述开口61会制约后续离子注入时的倾斜角度，因此，针对实际工艺需求，可以对实际开口61大小以及所述阻挡层60的深度进行适应性调整。

之后，请参考图8-图10，图8-图9为本实用新型一实施例的存储器的形成方法中进行第二次离子注入的示意图；图10为本实用新型一实施例形成的存储器的示意图。对于步骤S16，自所述开口对所述衬底进行倾斜的第二次离子注入70，在执行至少所述第一次离子注入和所述第二次离子注入后形成掺杂层，所述掺杂层分列于每一所述字线的两侧，所述掺杂层在每组字线的相邻两条字线之间的深度大于所述掺杂层在所述相邻两条字线背离侧的深度，且所述掺杂层在所述相邻两条字线背离侧的深度随远离所述相邻两条字线而变小。

具体的，如图8所示，所述第二次离子注入70为N型注入，例如可以注入磷，注入剂量可以为1E12/cm²～1E13/cm²，注入能量可以为 30KeV～60KeV，注入角度可以为3°～20°，所述注入角度为注入方向与所述衬底的第一表面的法向之间的夹角。

如图9所示，经过第二次离子注入后，形成第二离子注入层82，所述第二离子注入层82主要集中在所述开口下方的衬底10中，包括相邻两条字线之间，以及所述相邻两条字线背离侧的小部分区域中。

自所述开口进行第二次离子注入70之后，还包括：进行热处理以形成所述掺杂层。即形成所述第二离子注入层82之后，采用热处理进行激活掺杂离子，以获得所需的掺杂层。

在一个实施例中，所述热处理包括采用尖峰(快速)退火，退火温度可以为900℃～1000℃，例如是在氮气环境下进行。

进行热处理还可以实现晶格损伤。

请参考图10，所述掺杂层包括第一部分91、第二部分92及第三部分 93，所述第一部分91的深度大于所述第二部分92的深度，所述第二部分 92的深度大于所述第三部分93的深度，所述第一部分91位于所述相邻两条字线之间，所述第二部分92位于所述相邻两条字线相背离的对侧，所述第三部分93位于所述第二部分92远离所述字线的一侧。例如在图10中所示的相邻隔离结构层40相背离处的第一离子注入层81，在退火后可以成为另一字线处的第三部分。

在一个实施例中，所述第一部分91的深度H1可为50nm～70nm，所述第二部分92的深度H2可以为40nm～60nm，所述第三部分93的深度H3 可以为30nm～50nm，所述第二部分92的宽度W可以为4nm～8nm。

在掺杂层形成后，所述掺杂层包含本实用新型的源极区S和漏极区D，所述源极区S和漏极区D形成在所述衬底10中，所述源极区S和漏极区 D分别位于所述字线的两侧，例如，所述漏极区D包括所述第二部分92和所述第三部分93，所述漏极区D的底端在所述衬底10中相对于所述第一表面的深度位置较高于所述半导体层20的所述顶面在所述衬底10中相对于所述第一表面的深度位置，所述源极区S包括所述第一部分，所述源极区S的底端在所述衬底10中相对于所述第一表面的深度位置较低于所述半导体层20的所述顶面在所述衬底10中相对于所述第一表面的深度位置。

由此可见，掺杂层的深度分布是不均匀的，在本实用新型一实施例中表现为自相邻两条字线之间向远离相邻两条字线的方向深度变小。由此，使得漏电流得以降低，同时改善了开启电流，从而提高存储器的性能。

在一个实施例中，相邻字线之间的源极区S或漏极区D为共用，如图 10所示为源极区S共用。

此后，可以继续进行存储器的其他操作，例如完成位线的制备。

至此，本实用新型获得一种存储器，请继续参考图3-图10，可知本实用新型中的存储器包括：

衬底10，所述衬底10具有相对设置的第一表面101和第二表面102；

至少一组字线50，形成在所述衬底10的内部，每组字线50包括两条相邻的字线50；

掺杂层，自所述衬底10的第一表面101延伸至所述衬底10的内部，并分列于所述字线50的两侧，所述掺杂层在每组字线50的相邻两条字线 50之间的深度大于所述掺杂层在所述相邻两条字线50背离侧的深度，且所述掺杂层在所述相邻两条字线50背离侧的深度随远离所述相邻两条字线50而变小。

在一个实施例中，所述掺杂层包括第一部分91、第二部分92及第三部分93，所述第一部分91的深度大于所述第二部分92的深度，所述第二部分92的深度大于所述第三部分93的深度，所述第一部分91位于所述相邻两条字线之间，所述第二部分92位于所述相邻两条字线相背离的对侧，所述第三部分93位于所述第二部分92远离所述字线的一侧。例如在图10中所示的相邻隔离结构层40相背离处的第一离子注入层81，可以成为另一字线处的第三部分。

源极区S和漏极区D形成在所述衬底10中，所述源极区S和漏极区 D分别位于所述字线的两侧，例如，所述漏极区D包括所述第二部分92和所述第三部分93，所述漏极区D的底端在所述衬底10中相对于所述第一表面的深度位置较高于所述半导体层20的所述顶面在所述衬底10中相对于所述第一表面的深度位置，所述源极区S包括所述第一部分91，所述源极区S的底端在所述衬底10中相对于所述第一表面的深度位置较低于所述半导体层20的所述顶面在所述衬底10中相对于所述第一表面的深度位置。

在一个实施例中，所述掺杂层的掺杂类型为N型。例如可以是磷掺杂。所述掺杂层的掺杂浓度为1E12/cm²～1E16/cm²。

所述字线50包括第一介电层、半导体层20及第二介电层，所述第一介电层形成于衬底中沟槽的槽壁表面，所述半导体层形成于所述沟槽中的所述第一介电层上，所述半导体层的顶面低于所述第一表面，所述第二介电层位于所述半导体层的所述顶面上，所述第二介电层覆盖所述半导体层并连接所述第一介电层。

例如，所述字线50为掩埋式字线，即形成在衬底10中，形成在第一沟槽侧壁上的第一介电层，形成在所述第一沟槽中的所述第一介电层上的半导体层20，所述半导体层20的顶面低于所述第一表面。所述半导体层 20例如是金属材质，当然，也可以选择其他材质，例如多晶硅等，金属材质作为栅极时由于有助于获得较佳的热稳定性和合适的功函数而可以作为优选方案。进一步的，所述金属材质不仅仅限于金属单质，还可以是金属的二元合金、导电型金属氧化物、金属硅化物、金属氮化物、金属氮硅化物、金属氮铝化物等。

形成在所述第一沟槽中所述半导体层20上的第二介电层，所述第二介电层位于所述半导体层20的所述顶面上，所述第二介电层覆盖所述半导体层20并连接所述第一介电层，由此，第一介电层和第二介电层作为字线50 (或栅极结构)的介质层30。

例如，所述第二介电层可以为氧化硅层、氮化硅层和氮氧化硅层中的一种或其组合。

在一个实施例中，所述衬底10还形成有隔离结构层40，所述隔离结构层40围绕所述源极区S及所述漏极区D。

综上所述，在本实用新型提供的存储器及其形成方法中，至少一组字线形成于衬底中，掺杂层分列于字线两侧，掺杂层在每组字线的相邻两条字线之间的深度大于在相邻两条字线背离侧的深度，且掺杂层在相邻两条字线背离侧的深度随远离相邻两条字线而变小。由此，使得漏电流得以降低，同时改善了开启电流，从而提高存储器的性能。

上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims

1.一种存储器，其特征在于，包括：

衬底，所述衬底具有相对设置的第一表面和第二表面；

至少一组字线，形成在所述衬底的内部，每组字线包括两条相邻的字线；及，

2.如权利要求1所述的存储器，其特征在于，所述掺杂层包括第一部分、第二部分及第三部分，所述第一部分的深度大于所述第二部分的深度，所述第二部分的深度大于所述第三部分的深度，所述第一部分位于所述相邻两条字线之间，所述第二部分位于所述相邻两条字线背离侧，所述第三部分位于所述第二部分远离所述字线的一侧。

3.如权利要求2所述的存储器，其特征在于，所述第一部分的深度介于50nm～70nm，所述第二部分的深度介于40nm～60nm，所述第三部分的深度介于30nm～50nm，所述第二部分的宽度介于4nm～8nm。

4.如权利要求1所述的存储器，其特征在于，所述掺杂层的掺杂类型为N型。

5.如权利要求1所述的存储器，其特征在于，所述掺杂层的掺杂浓度介于1E12/cm²～1E16/cm²。

6.如权利要求1所述的存储器，其特征在于，所述掺杂层包含源极区和漏极区，所述源极区和漏极区分列于所述字线的两侧，所述相邻两条字线之间的所述源极区或所述漏极区为共用。

7.如权利要求6所述的存储器，其特征在于，所述衬底还形成有隔离结构层，所述隔离结构层围绕所述源极区及所述漏极区。

8.如权利要求1所述的存储器，其特征在于，所述字线包括第一介电层、半导体层及第二介电层，所述第一介电层形成于衬底中沟槽的槽壁表面，所述半导体层形成于所述沟槽中的所述第一介电层上，所述半导体层的顶面低于所述第一表面，所述第二介电层位于所述半导体层的所述顶面上，所述第二介电层覆盖所述半导体层并连接所述第一介电层。