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KR101983219B1 - 에어갭을 구비한 반도체장치 및 그 제조 방법 - Google Patents

에어갭을 구비한 반도체장치 및 그 제조 방법 Download PDF

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KR101983219B1
KR101983219B1 KR1020120058425A KR20120058425A KR101983219B1 KR 101983219 B1 KR101983219 B1 KR 101983219B1 KR 1020120058425 A KR1020120058425 A KR 1020120058425A KR 20120058425 A KR20120058425 A KR 20120058425A KR 101983219 B1 KR101983219 B1 KR 101983219B1
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Abstract

본 기술은 이웃하는 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체장치 제조 방법은 기판 상에 예비스토리지노드콘택플러그를 형성하는 단계, 예비스토리지노드콘택플러그 상에 하드마스크막패턴을 형성하는 단계, 하드마스크막패턴을 식각장벽으로 예비스토리지노드콘택플러그를 식각하여 오픈부에 의해 분리되는 스토리지노드콘택플러그를 형성하는 단계, 스토리지노드콘택플러그와 하드마스크막패턴의 양측벽과 상부를 덮는 제1절연막을 포함하는 다층의 절연막패턴을 형성하는 단계, 스토리지노드콘택플러그의 하부로부터 제1절연막을 일부 제거하여 에어갭을 형성하는 단계, 및 스토리지노드콘택플러그 사이의 오픈부에 비트라인을 매립하는 단계를 포함하고, 스토리지노드콘택플러그와 비트라인 사이에 유전율이 1인 에어갭을 형성하므로써 기생캐패시턴스를 현저히 감소시킬 수 있다.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로, 보다 구체적으로는 에어갭을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
일반적으로 DRAM 등의 반도체 장치는 복수의 제1도전구조물 및 제1도전구조물들 사이에 절연막을 사이에 두고 형성된 제2도전구조물을 포함한다. 예를 들어, 제1도전구조물은 게이트전극, 비트라인, 금속배선 등을 포함할 수 있고, 제2도전구조물은 콘택플러그, 스토리지노드콘택플러그, 비트라인콘택플러그, 비아 등을 포함할 수 있다.
반도체 장치가 고집적화됨에 따라, 제1도전구조물과 제2도전구조물이 서로 이격되는 거리가 점점 가까워지고 있다. 이로 인해, 제1도전구조물과 제2도전구조물 사이의 기생캐패시턴스가 증가되고 있다. 특히, 비트라인과 스토리지노드콘택플러그가 인접하는 DRAM의 경우, 비트라인과 스토리지노드콘택플러그 사이의 기생 캐패시턴스가 증가됨에 따라 동작 속도가 느려지고, 리프레시 특성이 열화된다.
기생캐패시턴스를 감소시키기 위해 제1도전구조물과 제2도전구조물의 마주보는 면적(이하, 대향면적)을 최소화하는 방법이 있다. 대향 면적을 최소화하기 위해서는 도전구조물들간의 거리를 멀리하는 것이 필요하나 제품의 크기를 줄이기 위해서는 거리를 늘이는 것에는 한계가 있다. 또한 대향면적을 줄이는 가장 좋은 방법으로는 제1도전구조물 및 제2도전구조물 중 어느 하나의 높이를 낮추는 것이다. 그러나, 높이를 낮추면 저항의 증가도 같이 수반되는 문제가 있다.
따라서, 기생캐패시턴스를 낮추는 가장 좋은 방법은 제1도전구조물과 제2도전구조물 사이에 형성된 절연막의 유전율을 낮추는 것이다. 반도체 장치에서 일반적으로 사용되는 절연막으로는 실리콘산화막(Silicon oxide)과 실리콘질화막(Silicon nitride)이 있다. 실리콘산화막은 유전율이 약 3.9이고, 실리콘질화막은 유전율이 약 7이다.
실리콘산화막과 실리콘질화막은 여전히 높은 유전율을 갖기 때문에 기생캐패시턴스를 감소시키는데 한계가 있다.
본 발명의 실시예는 이웃하는 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 복수의 오픈부에 의해 분리되며 제1도전막과 하드마스크막이 적층된 복수의 제1도전구조물을 형성하는 단계; 상기 제1도전구조물의 상부와 양측벽을 덮는 제1절연막을 포함하는 다층의 절연막패턴을 형성하는 단계; 상기 제1도전구조물의 하부로부터 상기 제1절연막을 일부 제거하여 에어갭을 형성하는 단계; 및 상기 복수의 오픈부에 매립되는 제2도전구조물을 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 예비스토리지노드콘택플러그를 형성하는 단계; 상기 예비스토리지노드콘택플러그 상에 하드마스크막패턴을 형성하는 단계; 상기 하드마스크막패턴을 식각장벽으로 상기 예비스토리지노드콘택플러그를 식각하여 오픈부에 의해 분리되는 스토리지노드콘택플러그를 형성하는 단계; 상기 스토리지노드콘택플러그와 하드마스크막패턴의 양측벽과 상부를 덮는 제1절연막을 포함하는 다층의 절연막패턴을 형성하는 단계; 상기 스토리지노드콘택플러그의 하부로부터 상기 제1절연막을 일부 제거하여 에어갭을 형성하는 단계; 및 상기 스토리지노드콘택플러그 사이의 오픈부에 비트라인을 매립하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판 상에 형성되고 오픈부에 의해 분리된 복수의 스토리지노드콘택플러그; 상기 오픈부 내부에 매립된 비트라인; 상기 비트라인과 스토리지노드콘택플러그 사이에 형성된 산화막스페이서; 상기 산화막스페이서와 스토리지노드콘택플러그 사이에 형성된 에어갭; 및 상기 에어갭의 상부를 캡핑하며 보론이 함유된 질화막을 포함할 수 있다.
본 기술은 스토리지노드콘택플러그와 비트라인 사이에 유전율이 1인 에어갭을 형성하므로써 기생캐패시턴스를 현저히 감소시킬 수 있다.
또한, 에어갭을 캡핑하는 캡핑막을 간단한 방법으로 형성함으로써, 공정 단순화 효과를 극대화할 수 있는 효과가 있다.
도 1은 본 발명의 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 2a 내지 도 2j는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 3a는 본 발명의 제2실시예에 따른 반도체장치의 평면도이다.
도 3b는 도 3a의 A-A'선에 따른 단면도이다.
도 4a 내지 도 4j는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 1을 참조하면, 반도체기판(101) 상에 복수의 제1도전막패턴(102)이 형성된다. 제1도전막패턴(102)은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 제1도전막패턴(102)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다. 제1도전막패턴(102)은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 또한, 제1도전막패턴(102)은 플러그 형상을 가질 수도 있다. 도시하지 않았지만, 반도체기판(101) 상에는 하부 구조물 및 층간절연막이 더 형성될 수도 있다. 하부구조물은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 층간절연막은 실리콘산화막, 실리콘질화막 등을 포함할 수 있다. 층간절연막은 하부구조물을 덮을 수 있고, 또한, 하부구조물은 층간절연막을 관통하는 플러그 형태일 수도 있다. 제1도전막패턴(102) 아래에 하부구조물이 형성될 수 있고, 제1도전막패턴(102) 사이에 하부구조물이 노출될 수도 있다. 제1도전막패턴(102)은 게이트전극, 비트라인, 금속배선, 콘택플러그 등을 포함할 수 있다. 제1도전막패턴(102)은 반도체기판(101) 상에서 일정한 간격을 가지면서 규칙적으로 배치될 수 있다.
복수의 제1도전막패턴(102) 사이에는 제2도전막패턴(103)이 형성된다. 제2도전막패턴(103)은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 제2도전막패턴(103)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다. 제2도전막패턴(103)은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 또한, 제2도전막패턴(103)은 플러그 형상을 가질 수도 있다. 제2도전막패턴(103)은 게이트전극, 비트라인, 금속배선, 콘택플러그 등을 포함할 수 있다. 제2도전막패턴(103)은 반도체기판(101) 상에서 규칙적으로 배치될 수 있다. 예를 들어, 제1도전막패턴(102)이 게이트전극을 포함하는 경우, 제2도전막패턴(103)은 콘택플러그를 포함할 수 있다. 또한, 제1도전막패턴(102)이 스토리지노드콘택플러그를 포함하는 경우 제2도전막패턴(103)은 비트라인을 포함할 수 있다. 이때, 비트라인은 다마신비트라인을 포함할 수 있다. 제2도전막패턴(103)의 상부에는 하드마스크막(109)이 더 형성될 수 있다.
제1도전막패턴(102)과 제2도전막패턴(103) 사이에는 스페이서(106)가 형성된다. 스페이서(106)는 복수의 절연막을 포함할 수 있다. 예를 들어, 스페이서(106)는 제1스페이서(104)와 제2스페이서(105)을 포함할 수 있다. 스페이서(106)로 사용되는 제1스페이서(104) 및 제2스페이서(105)는 제1도전막패턴(102)과 제2도전막패턴(103) 사이의 기생캐패시턴스를 감소시키기 위해 유전율이 낮은 물질이 선택될 수 있다. 제1스페이서(104) 및 제2스페이서(105)는 유전율이 동일한 물질을 포함할 수 있다. 제1스페이서(104)와 제2스페이서(105)는 동일 물질로서 형성될 수 있으며, 예를 들어, SiO2와 같은 산화막을 포함할 수 있다. 제1스페이서(104)과 제2스페이서(105)는 제1도전막패턴(102)과 동일한 높이를 갖는 스페이서 형상을 가질 수 있다.
스페이서(106)와 제1도전막패턴(102) 사이에는 에어갭(108)이 형성된다. 에어갭(108)의 상부에는 캡핑막(107)이 형성된다. 캡핑막(107)은 질화막을 포함할 수 있으며, 예를 들어, 실리콘질화막 또는 보론이 함유된 질화막을 포함할 수 있다. 보론이 함유된 질화막은 보론질화막(Boron nitride; BN)을 포함할 수 있다. 캡핑막(107)은 제1도전막패턴(102)의 상부 측벽을 덮는다. 캡핑막(107) 아래에는 에어갭(108)이 형성된다. 에어갭(108)은 캡핑막(107)의 일부가 제거되어 형성될 수 있다. 에어갭(108)은 유전율이 1로서, 제1도전막패턴(102)과 제2도전막패턴(103) 사이의 기생캐패시턴스가 현저히 감소한다. 캡핑막(107)은 에어갭(108)의 상부를 캡핑한다. 제2스페이서(105)는 에어갭(108)의 하부를 캡핑하는 역할을 한다.
상술한 바에 따르면, 제1도전막패턴(102)과 제2도전막패턴(103) 사이의 절연물질인 스페이서(106)가 유전율이 높은 질화막을 포함하지 않으므로 기생캐패시턴스를 감소시킬 수 있다. 아울러, 에어갭(108)에 의해 제1도전막패턴(102)과 제2도전막패턴(103)간의 기생캐패시턴스가 더욱더 감소한다.
도 2a 내지 도 2j는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(11) 상에 제1도전막(12)을 형성한다. 제1도전막(12) 상에 패터닝된 제1하드마스크막(13)을 형성한다. 제1도전막(12)은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 제1도전막(12)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다. 제1하드마스크막(13)은 실리콘질화막을 포함할 수 있다.
도 2b에 도시된 바와 같이, 제1하드마스크막(13)을 식각장벽으로 제1도전막(12)을 식각한다. 이로써, 복수의 다마신패턴(14)이 형성되며, 복수의 다마신패턴(14)에 의해 복수의 제1도전막패턴(12A)이 서로 분리되어 형성된다.
제1도전막패턴(12A)은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 또한, 제1도전막패턴(12A)은 플러그 형상을 가질 수도 있다. 도시하지 않았지만, 반도체기판(11) 상에는 하부 구조물 및 층간절연막이 더 형성될 수도 있다. 하부구조물은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 층간절연막은 실리콘산화막, 실리콘질화막 등을 포함할 수 있다. 층간절연막은 하부구조물을 덮을 수 있고, 또한, 하부구조물은 층간절연막을 관통하는 플러그 형태일 수도 있다. 제1도전막패턴(12A) 아래에 하부구조물이 형성될 수 있고, 제1도전막패턴(12A) 사이에 하부구조물이 노출될 수도 있다. 제1도전막패턴(12A)은 게이트전극, 비트라인, 금속배선, 콘택플러그 등을 포함할 수 있다. 제1도전막패턴(12A)은 반도체기판(11) 상에서 일정한 간격을 가지면서 규칙적으로 배치될 수 있다.
위와 같이, 제1도전막패턴(12A)을 형성하면, 반도체기판(11) 상에 제1도전막패턴(12A)과 제1하드마스크막(13)을 포함하는 제1도전구조물이 형성된다. 이웃하는 제1도전구조물은 다마신패턴(14)에 의해 서로 분리된다.
도 2c에 도시된 바와 같이, 제1도전구조물을 포함한 전면에 절연막을 형성한다. 절연막은 스페이서로 사용되는 물질이다. 절연막은 제1절연막(15)과 제2절연막(16)을 적층하여 형성할 수 있다. 제1절연막(15)은 제2절연막(16)과 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 제1절연막(15)은 질화막을 포함할 수 있고, 제2절연막(16)은 산화막을 포함할 수 있다. 제1절연막(15)은 실리콘질화막 또는 보론이 함유된 질화막(Boron-containing nitride)을 포함할 수 있다. 보론이 함유된 질화막은 보론질화막(Boron nitride; BN)을 포함할 수 있다. 실리콘질화막이 약 7 정도의 유전율을 갖는데 반해, 보론질화막은 약 2.2∼5 정도의 낮은 유전율을 갖는다. 따라서, 기생캐패시턴스 측면에서 볼 때, 보론질화막이 실리콘질화막보다 더 유리하다. 제2절연막(16)은 SiO2 등의 실리콘산화막(Silicon oxide)을 포함할 수 있다. 제2절연막(16) 형성시에는 단차피복성(Step coverage)이 좋지 않은 방법으로 알려진 플라즈마강화화학기상증착법(PECVD)을 이용하여 형성할 수 있다. 이와 같은 방법을 이용하여 제2절연막(16)을 형성하면, 제1도전구조물의 상부 및 상부 모서리에서 더 두껍게 증착된다(도면부호 '17' 참조). 이를 통해 오버행(Overhang)이라고 알려진 프로파일을 형성할 수 있다. 제1절연막(15)은 저압화학기상증착법(LPCVD) 또는 플라즈마강화화학기상증착법(PECVD)을 이용하여 형성할 수 있다. 제1절연막(15)이 보론질화막을 포함하는 경우, 보론질화막 형성을 위해 보론함유가스와 질소함유가스를 반응시킨다. 보론함유가스는 BCl3, B2H6, BF3 등을 포함할 수 있다. 질소함유가스는 NH3, N2H2, N2 등을 포함할 수 있다.
도 2d에 도시된 바와 같이, 제1절연막(15)과 제2절연막(16)을 선택적으로 제거하여 제1도전막패턴(12A) 사이의 반도체기판(11)의 표면(11A)을 노출시킨다. 반도체기판(11)의 표면(11A) 위에서 제1 및 제2절연막(15, 16)을 제거하기 위해 에치백 공정이 적용될 수 있다. 에치백 공정 이후에, 제1절연막패턴(15A)과 제2절연막패턴(16A)으로 이루어진 절연막패턴이 형성된다. 제1절연막패턴(15A)과 제2절연막패턴(16A)은 제1도전구조물의 상부 및 측벽에 잔류한다. 에치백 공정시 제1도전구조물의 상부에서는 제1절연막패턴(15A)이 노출되지 않도록 한다. 제1도전구조물의 하부에서는 제1절연막패턴(15A)이 외부에 노출될 수 있다(도면부호 '18' 참조)
도 2e에 도시된 바와 같이, 제1절연막패턴(15A)의 일부를 선택적으로 제거한다. 제2절연막패턴(15A)이 산화막이고, 제1절연막패턴(15A)이 질화막을 포함하는 경우, 습식세정을 이용하여 제1절연막패턴(15A)을 선택적으로 제거한다. 제1절연막패턴(15A)이 보론질화막을 포함하는 경우, 습식세정은 황산(H2SO4)과 과수(H2O2)를 주성분으로 하는 혼합용액을 이용할 수 있다. 제1절연막패턴(15A)이 실리콘질화막을 포함하는 경우, 습식세정은 인산(H3PO4) 용액을 이용할 수 있다. 이와 같이, 습식세정을 통해 제1절연막패턴(15A)을 제거하면, 제1도전구조물의 하부로부터 제1절연막패턴(15A)이 제거된다. 제1도전구조물의 상부 및 측벽에서는 제2절연막패턴(15A)이 덮고 있으므로 식각되지 않는다. 이와 같이 습식세정을 진행하면, 제1절연막패턴은 도면부호 '15B'와 같이 잔류한다.
상술한 바와 같이, 제1도전구조물의 하부로부터 제1절연막패턴(15A)을 식각하면, 에어갭(19)이 형성된다. 에어갭(19)은 제1도전막패턴(12A)과 제2절연막패턴(16A) 사이의 빈 공간이다. 에어갭(19)이 형성된 이후 제1절연막패턴(15B)은 제1도전구조물의 상부 및 측벽 상부를 둘러싸는 고립된 형상을 갖는다. 에어갭(19)의 높이는 적어도 제1도전구조물의 상부 표면보다 더 낮을 수 있다. 에어갭(19)의 높이를 조절하여 제1절연막패턴(15B)을 제1도전구조물의 상부 측벽에 잔류시키므로써 후속 제2도전구조물 형성시 에어갭(19)의 상부가 오픈되는 것을 방지하기 위함이다. 결국, 제1절연막패턴(15B)은 에어갭(19)의 상부를 캡핑하는 캡핑막이 된다.
보론질화막은 황산과 과수가 주성분인 혼합용액에 의해 주변구조물의 어택없이 빠른 시간 내에 제거된다. 비교예로서, 제1절연막패턴(15A)이 실리콘질화막을 포함하는 경우, 실리콘질화막은 인산(H3PO4)을 이용하여 제거할 수 있다. 보론질화막과 실리콘질화막의 식각속도를 비교하면, 보론질화막이 실리콘질화막보다 더 빠르게 식각된다. 따라서, 에어갭(16)을 형성하기 위한 제1절연막(15)으로서 보론질화막을 사용하는 것이 어택 측면에서 더 유리하다.
상술한 바에 따르면, 에어갭(19) 형성을 위해 제거되는 물질로서 보론질화막을 사용함에 따라 빠른 시간 내에 주변구조물의 어택없이 에어갭(19)을 형성할 수 있다. 아울러, 제1절연막패턴(15B)을 잔류시키므로써 에어갭(19)의 상부를 자기정렬적으로 캡핑할 수 있다.
한편, 제1도전막패턴(12A)이 금속을 함유하는 경우 황산을 포함하는 혼합용액을 이용하므로써 제1도전막패턴(12A)이 일부 손상될 수 있다. 따라서, 황산을 포함하는 혼합용액 적용하여 제1절연막패턴(15A)을 제거하여 에어갭(19)을 형성하는 경우, 제1도전막패턴(12A)은 폴리실리콘이 적용될 수 있다. 제1도전막패턴(12A)이 금속을 함유하는 경우에는 제1절연막(15) 형성전에 보호막(도시 생략)을 미리 형성할 수 있다. 보호막(15)은 실리콘산화막을 포함할 수 있다.
도 2f에 도시된 바와 같이, 제3절연막(20)을 형성한다. 제3절연막(20)을 형성하므로써 에어갭(19)의 하부가 밀폐된다. 제3절연막(20)은 제2절연막패턴(16A)과 동일한 물질로 형성할 수 있다. 따라서, 제3절연막(20)은 실리콘산화막 등의 산화막을 포함할 수 있다. 제3절연막(20) 형성시 저압화학기상증착법(LPCVD) 또는 플라즈마강화화학기상증착법(PECVD)을 이용하여 형성할 수 있다.
도 2g에 도시된 바와 같이, 제3절연막(20)을 선택적으로 식각하여 반도체기판(11)의 표면을 노출시킨다. 반도체기판(11)의 표면 위에서 제3절연막(20)을 제거하기 위해 에치백 공정이 적용될 수 있다. 에치백 공정 이후에, 제3절연막패턴(20A)이 형성된다. 제3절연막패턴(20A)은 제1도전구조물의 측벽에 잔류한다.
도 2h에 도시된 바와 같이, 제1도전구조물 사이를 갭필하도록 전면에 제2도전막(21)을 형성한다. 제2도전막(21)은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 제2도전막(21)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다.
도 2i에 도시된 바와 같이, 제2도전막(21)을 평탄화한 후 리세스시켜 제2도전막패턴(21A)을 형성한다. 평탄화는 제1도전구조물의 상부 표면이 노출되도록 진행할 수 있다. 따라서, 제1도전구조물 상부의 제1절연막패턴(15B), 제2절연막패턴(16A)이 평탄화될 수 있다. 평탄화 이후에, 제1절연막패턴과 제2절연막패턴은 각각 도면부호 '15C'와 '16B'와 같이 잔류할 수 있다. 제3절연막패턴또한 일부가 평탄화되어 도면부호 '20B'와 같이 잔류할 수 있다. 제2도전막패턴(21A)은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 또한, 제2도전막패턴(21A)은 콘택플러그와 같은 형태를 가질 수도 있다. 예를 들어, 제2도전막패턴(21A)은 스토리지노드콘택플러그를 포함할 수 있으며, 제1도전막패턴(12A)은 비트라인을 포함할 수 있다. 또한, 제2도전막패턴(21A)은 비트라인을 포함할 수 있으며, 제1도전패턴(12A)은 스토리지노드콘택플러그를 포함할 수 있다. 도시하지 않았지만, 제2도전막(21)을 평탄화한 후에 리세스공정을 추가하여 리세스된 제2도전막패턴(21A)을 형성하고, 이후 하드마스크막을 더 형성할 수도 있다.
도 2j에 도시된 바와 같이, 제2도전막패턴(21A) 상에 제2하드마스크막(22)을 갭필할 수 있다. 이로써, 제2도전막패턴(21A)과 제2하드마스크막(22)을 포함하는 제2도전구조물이 형성된다. 제2하드마스크막(22)을 형성하는 방법은 다음과 같다. 제2도전막패턴(21A)을 포함한 전면에 절연막을 증착한다. 이후 제1도전막패턴(12A)의 상부가 노출되도록 평탄화한다. 평탄화 공정시에 제1하드마스크막(13)이 제거될 수 있다. 또한, 평탄화 공정시에 제1절연막패턴, 제2절연막패턴, 제3절연막패턴이 평탄화될 수 있다. 따라서, 제1절연막패턴, 제2절연막패턴, 제3절연막패턴은 각각 '15D', '16C', '20C'와 같이 잔류할 수 있다. 이하, 제2 및 제3절연막패턴(16C, 20C)을 '스페이서(23)'라 한다. 스페이서(23)는 제1스페이서와 제2스페이서를 포함할 수 있다. 제1스페이서는 제2절연막패턴(16C)이고, 제2스페이서는 제3절연막패턴(20C)이다. 제1절연막패턴(15D)는 에어갭(19)의 상부를 캡핑하는 '캡핑막(15D)'이라 한다.
위와 같이, 제2하드마스크막(22)을 형성하면, 제1도전막패턴(12A)과 제2도전막패턴(21A) 사이에 스페이서(23)이 형성되고, 스페이서(23)와 제1도전막패턴(12A) 사이에는 에어갭(19)이 형성된다. 에어갭(19)의 상부에는 캡핑막(15D)이 형성된다.
상술한 제1실시예에 따르면, 제1도전막패턴(12A)과 제2도전막패턴(21A) 사이에 에어갭(19)이 형성되고, 에어갭(19)의 상부를 캡핑하는 캡핑막(15D)이 자기정렬적으로 형성된다. 따라서, 에어갭(19)의 상부를 캡핑하기 위한 별도의 추가 공정이 필요없어 공정이 단순화된다.
제1도전막패턴(12A)과 제2도전막패턴(21A) 사이의 스페이서(23)가 유전율이 높은 질화막을 포함하지 않으므로 기생캐패시턴스를 감소시킬 수 있다. 아울러, 에어갭(19)에 의해 제1도전막패턴(12A)과 제2도전막패턴(21A)간의 기생캐패시턴스가 더욱더 감소한다. 에어갭(19)은 유전율이 1로서 제1도전막패턴(12A)과 제2도전막패턴(21A)간 기생캐패시턴스를 현저히 감소시킨다. 예를 들어, 제1도전막패턴(12A)과 제2도전막패턴(21A) 사이에는 에어갭(19)-실리콘산화막(16C)-실리콘산화막(20C)으로 이루어진 유전구조물이 형성되며, 에어갭(19)에 의해 기생캐패시턴스가 감소한다. 캡핑막(15D)은 제1도전막패턴(12A)과 제2도전막패턴(21A) 사이에 존재하지 않으므로 기생캐패시턴스에 영향을 미치지 않는다.
도 3a는 본 발명의 제2실시예에 따른 반도체장치의 평면도이고, 도 3b는 도 3a의 A-A'선에 따른 단면도이다.
도 3a 및 도 3b를 참조하면, 반도체기판(201)에 소자분리영역(202)이 형성된다. 소자분리영역(202)에 의해 활성영역(203)이 정의된다. 활성영역(203)은 섬형태(Island type)로서, 스토리지노드콘택플러그(207A, 207B)가 접촉하는 스토리지노드콘택영역과 비트라인(208)이 접촉하는 비트라인콘택영역을 포함한다. 또한, 활성영역(203)은 스토리지노드콘택영역과 비트라인콘택영역 사이에 게이트가 형성되는 게이트영역을 더 포함한다. 여기서, 게이트영역은 매립게이트(BG)를 위한 영역으로서 트렌치 구조가 될 수 있다. 게이트영역은 리세스게이트 또는 플라나게이트를 포함할 수도 있다.
활성영역(203)의 스토리지노드콘택영역 상에 스토리지노드콘택플러그(207A, 207B)가 형성된다. 활성영역(203)의 비트라인콘택영역 상에는 비트라인(208)이 형성된다. 스토리지노드콘택플러그(207A, 207B)는 비트라인(208)에 의해 분리된다. 스토리지노드콘택플러그(207A, 207B)는 듀얼스토리지노드콘택플러그를 비트라인(208)이 분리시키므로써 형성된다. 비트라인(208)은 제1층간절연막(204), 식각정지막(205) 및 제2층간절연막(206)을 식각하여 다마신패턴을 형성하고, 다마신 패턴 내에 매립되어 형성된다. 따라서, 비트라인(208)은 다마신 비트라인(Damascene bitline)이라 일컫는다. 다마신패턴에 의해 듀얼스토리지노드콘택플러그를 개별 스토리지노드콘택플러그(207A, 207B)로 분리시킨다. 비트라인(208) 상에는 비트라인하드마스크막(209)이 형성된다.
비트라인(208)과 스토리지노드콘택플러그(207A, 207B) 사이에 스페이서(212)가 형성된다. 스페이서(212)는 복수의 절연막을 포함할 수 있다. 예를 들어, 스페이서(212)는 제1스페이서(210)와 제2스페이서(211)을 포함할 수 있다. 스페이서(212)로 사용되는 제1스페이서(210) 및 제2스페이서(211)는 비트라인(208)과 스토리지노드콘택플러그(207A, 207B) 사이의 기생캐패시턴스를 감소시키기 위해 유전율이 낮은 물질이 선택될 수 있다. 제1스페이서(210) 및 제2스페이서(211)는 유전율이 동일한 물질을 포함할 수 있다. 제1스페이서(210)와 제2스페이서(211)는 동일 물질로서 형성될 수 있으며, 예를 들어, SiO2와 같은 산화막을 포함할 수 있다. 제1스페이서(210)과 제2스페이서(211)는 스토리지노드콘택플러그(207A, 207B)와 동일한 높이를 갖는 스페이서 형상을 가질 수 있다. 비트라인(208)이 활성영역(203) 상에 형성되는 부분과 소자분리영역(202) 상에 형성되는 부분을 포함할 수 있다. 따라서, 활성영역(203) 상에 형성되는 비트라인(208) 아래에는 스페이서(212)가 형성되지 않는다. 소자분리영역(202) 상에 형성되는 비트라인(208) 아래에는 스페이서(212), 특히 제2스페이서(211)가 형성된다.
스페이서(212)와 스토리지노드콘택플러그(207A, 207B) 사이에는 에어갭(214)이 형성된다. 에어갭(214)의 상부에는 캡핑막(213)이 형성된다. 캡핑막(213)은 질화막을 포함할 수 있으며, 예를 들어, 실리콘질화막 또는 보론이 함유된 질화막을 포함할 수 있다. 보론이 함유된 질화막은 보론질화막(Boron nitride; BN)을 포함할 수 있다. 캡핑막(213)은 스토리지노드콘택플러그(207A, 207B)의 상부 측벽을 덮는다. 캡핑막(213) 아래에는 에어갭(214)이 형성된다. 에어갭(214)은 캡핑막(213)의 일부가 제거되어 형성될 수 있다. 에어갭(214)은 유전율이 1로서, 비트라인(208)과 스토리지노드콘택플러그(207A, 207B) 사이의 기생캐패시턴스가 현저히 감소한다. 캡핑막(213)은 에어갭(214)의 상부를 캡핑한다. 제2스페이서(212)는 에어갭(213)의 하부를 캡핑하는 역할을 한다.
상술한 바에 따르면, 스토리지노드콘택플러그(207A, 207B)와 비트라인(208) 사이의 스페이서(212)가 유전율이 높은 질화막을 포함하지 않으므로 기생캐패시턴스를 감소시킬 수 있다. 아울러, 에어갭(214)에 의해 스토리지노드콘택플러그(207A, 207B)와 비트라인(208)간의 기생캐패시턴스가 더욱더 감소한다. 에어갭(214)은 유전율이 1로서 스토리지노드콘택플러그(207A, 207B)와 비트라인(208)간의 기생캐패시턴스를 현저히 감소시킨다.
도 4a 내지 도 4j는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 4a에 도시된 바와 같이, 반도체기판(31)에 소자분리막(32)을 형성한다. 소자분리막(32)은 잘 알려진 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다. 소자분리막(22)에 의해 활성영역(33)이 정의된다. 도시하지 않았지만, 소자분리막(22)을 형성한 후에는 매립게이트(BG) 공정이 진행될 수 있다. 매립게이트(BG)는 A-A' 선에서는 도시되지 않으므로, 매립게이트를 형성하는 방법은 공지된 방법을 참조하기로 한다.
이어서, 활성영역(33)을 포함한 반도체기판(31)의 표면 상에 층간절연막을 형성한다. 예컨대, 층간절연막은 제1층간절연막(34), 식각정지막(35), 제2층간절연막(36)을 적층하여 형성할 수 있다. 제1층간절연막(34)과 제2층간절연막(36)은 BPSG 등의 실리콘산화막을 포함한다. 식각정지막(35)은 실리콘질화막을 포함한다. 식각정지막(35)은 후속 다마신 공정시 식각정지 역할을 한다.
도시하지 않았지만, 층간절연막 형성전에 스토리지노드콘택플러그 및 비트라인과 연결되는 랜딩플러그를 형성할 수 있다. 랜딩플러그는 소자분리막(32)에 자기정렬되어 형성될 수 있다. 랜딩플러그는 폴리실리콘막을 포함한다. 다른 실시예에서, 랜딩플러그는 소자분리막(32)보다 먼저 형성할 수도 있다. 예컨대, 랜딩플러그로 사용되는 도전막을 형성한 후 STI 공정을 통해 도전막을 식각하여 랜딩플러그를 형성한다. 이후 랜딩플러그를 식각장벽으로 반도체기판(31)을 식각하여 트렌치를 형성하고, 트렌치를 매립하는 소자분리막(32)을 형성한다.
이어서, 제2층간절연막(36) 상에 스토리지노드콘택마스크(37)를 형성한다. 스토리지노드콘택마스크(37)는 감광막을 이용하여 형성한다.
이어서, 스토리지노드콘택마스크(37)를 식각장벽으로 제2층간절연막(36), 식각정지막(35) 및 제1층간절연막(34)을 식각한다. 이에 따라 이웃하는 활성영역(33)을 동시에 오픈시키는 제1오픈부(38)가 형성된다. 여기서, 제1오픈부(38)에 의해 오픈되는 활성영역(33)은 스토리지노드콘택영역이다. 활성영역(33)은 섬형태로서, 스토리지노드콘택플러그가 접촉하는 스토리지노드콘택영역과 비트라인이 접촉하는 비트라인콘택영역을 포함한다. 또한, 활성영역(33)은 스토리지노드콘택영역과 비트라인콘택영역 사이에 게이트가 형성되는 게이트영역을 더 포함한다. 여기서, 게이트영역은 매립게이트를 위한 영역으로서 트렌치 구조가 될 수 있다.
도 4b에 도시된 바와 같이, 스토리지노드콘택마스크(37)를 제거한다. 이어서, 제1오픈부(38)에 매립되는 예비스토리지노드콘택플러그(39)를 형성한다. 예비스토리지노드콘택플러그(39)를 형성하기 위해 폴리실리콘막을 증착한 후 CMP(Chemical Mechancial Polishing) 또는 에치백(Etchback)을 실시한다. 예비스토리지노드콘택플러그(39)는 이웃하는 활성영역(33)에 동시에 연결되므로 머지드 스토리지노드콘택플러그(Merged SNC)라고 한다.
도 4c에 도시된 바와 같이, 다마신 공정을 위한 다마신마스크(Damascene mask, 40)를 형성한다. 다마신마스크(40)는 예비스토리지노드콘택플러그(39)를 개별 스토리지노드콘택플러그로 분리시키고 비트라인이 형성될 다마신패턴(Damscene pattern)을 형성하기 위한 마스크이다. 다마신마스크(40)는 감광막패턴 또는 하드마스크막패턴을 포함한다. 이하, 다마신마스크(40)를 '하드마스크막패턴(40)'이라 한다. 하드마스크막패턴(40)은 실리콘질화막 등의 질화막을 포함한다.
하드마스크막패턴(40)을 식각장벽으로 하여 다마신 공정을 진행한다. 예컨대, 하드마스크막패턴(40)을 식각장벽으로 하여 예비스토리지노드콘택플러그(39), 제2층간절연막(36), 식각정지막(35) 및 제1층간절연막(34)을 식각한다. 이에 따라, 제2오픈부가 형성되고, 제2오픈부에 의해 개별적으로 독립되는 스토리지노드콘택플러그(39A, 39B)가 형성된다. 제2오픈부를 형성하기 위해 예비스토리지노드콘택플러그(39)를 먼저 식각한 후 제2층간절연막(36), 식각정지막(35) 및 제1층간절연막(34)을 식각한다. 또한, 제2층간절연막(36), 식각정지막(35) 및 제1층간절연막(34)을 먼저 식각한 후에 예비스토리지노드콘택플러그(39)를 식각할 수도 있다. 또한, 제2층간절연막(36), 식각정지막(35) 및 제1층간절연막(34) 및 예비스토리지노드콘택플러그(39)를 동시에 식각할 수도 있다.
이하, 제2오픈부는 스토리지노드콘택플러그(39A, 39B)를 분리시키는 제1오픈영역(41A)과 비트라인콘택영역을 노출시키는 제2오픈영역(41B)을 포함한다. 다마신패턴은 제1오픈영역(41A)과 제2오픈영역(41B)을 포함하여 라인형태의 트렌치가 된다. 즉, 제1오픈영역(41A)과 제2오픈영역(41B)은 서로 연결되어 하나의 트렌치가 된다.
도 4d에 도시된 바와 같이, 제1 및 제2오픈영역(41A, 41B)을 포함한 전면에 절연막을 형성한다. 절연막은 스페이서로 사용되는 물질이다. 절연막은 제1절연막(42)과 제2절연막(43)을 적층하여 형성할 수 있다. 제1절연막(42)은 제2절연막(43)과 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 제1절연막(42)은 질화막을 포함할 수 있고, 제2절연막(43)은 산화막을 포함할 수 있다. 제1절연막(42)은 실리콘질화막 또는 보론이 함유된 질화막(Boron-containing nitride)을 포함할 수 있다. 보론이 함유된 질화막은 보론질화막(Boron nitride; BN)을 포함할 수 있다. 실리콘질화막이 약 7 정도의 유전율을 갖는데 반해, 보론질화막은 약 2.2∼5 정도의 낮은 유전율을 갖는다. 따라서, 기생캐패시턴스 측면에서 볼 때, 보론질화막이 실리콘질화막보다 더 유리하다. 제2절연막(43)은 SiO2 등의 실리콘산화막(Silicon oxide)을 포함할 수 있다. 제2절연막(43) 형성시에는 단차피복성(Step coverage)이 좋지 않은 방법으로 알려진 플라즈마강화화학기상증착법(PECVD)을 이용하여 형성할 수 있다. 이와 같은 방법을 이용하여 제2절연막(43)을 형성하면, 제1도전구조물의 상부 및 상부 모서리에서 더 두껍게 증착된다(도면부호 '44' 참조). 이를 통해 오버행(Overhang)이라고 알려진 프로파일을 형성할 수 있다. 제1절연막(42)은 저압화학기상증착법(LPCVD) 또는 플라즈마강화화학기상증착법(PECVD)을 이용하여 형성할 수 있다. 제1절연막(42)이 보론질화막을 포함하는 경우, 보론질화막 형성을 위해 보론함유가스와 질소함유가스를 반응시킨다. 보론함유가스는 BCl3, B2H6, BF3 등을 포함할 수 있다. 질소함유가스는 NH3, N2H2, N2 등을 포함할 수 있다.
도 4e에 도시된 바와 같이, 제1절연막(42)과 제2절연막(43)을 선택적으로 제거하여 스토리지노드콘택플러그(39A, 39B) 사이의 반도체기판(31)의 표면을 노출시킨다. 노출되는 반도체기판(31)의 표면은 활성영역(33)의 표면(33A)과 소자분리영역(32)의 표면(32A)이다. 반도체기판(31)의 표면(31A) 위에서 제1 및 제2절연막(42, 43)을 제거하기 위해 에치백 공정이 적용될 수 있다. 에치백 공정 이후에, 제1절연막패턴(42A)과 제2절연막패턴(43A)으로 이루어진 절연막패턴이 형성된다. 제1절연막패턴(42A)과 제2절연막패턴(43A)은 스토리지노드콘택플러그(39A, 39B)의 측벽 및 하드마스크막패턴(40)의 상부에 잔류한다. 에치백 공정시 하드마스크막패턴(40)의 상부에서는 제1절연막패턴(42A)이 노출되지 않도록 한다. 스토리지노드콘택플러그(39A, 39B)의 하부에서는 제1절연막패턴(42A)이 외부에 노출될 수 있다(도면부호 '45' 참조).
도 4f에 도시된 바와 같이, 제1절연막패턴(42A)의 일부를 선택적으로 제거한다. 제2절연막패턴(43A)이 산화막이고, 제1절연막패턴(42A)이 질화막을 포함하는 경우, 습식세정을 이용하여 제1절연막패턴(42A)을 선택적으로 제거한다. 제1절연막패턴(42A)이 보론질화막을 포함하는 경우, 습식세정은 황산(H2SO4)과 과수(H2O2)를 주성분으로 하는 혼합용액을 이용할 수 있다. 제1절연막패턴(42A)이 실리콘질화막을 포함하는 경우, 습식세정은 인산(H3PO4) 용액을 이용할 수 있다. 이와 같이, 습식세정을 통해 제1절연막패턴(42A)을 제거하면, 스토리지노드콘택플러그(39A, 39B)의 하부로부터 제1절연막패턴(42A)이 제거된다. 스토리지노드콘택플러그(39A, 39B)의 측벽 및 하드마스크막패턴(40)의 상부에서는 제2절연막패턴(42A)이 덮고 있으므로 식각되지 않는다. 이와 같이 습식세정을 진행하면, 제1절연막패턴은 도면부호 '42B'와 같이 잔류한다.
상술한 바와 같이, 스토리지노드콘택플러그(39A, 39B)의 하부로부터 제1절연막패턴(42A)을 식각하면, 에어갭(46)이 형성된다. 제1절연막패턴(42B)과 제2절연막패턴(43A) 사이에 빈 공간 즉, 에어갭(46)이 형성된다. 에어갭(46)이 형성된 이후 제1절연막패턴(42B)은 하드마스크막패턴(40)의 상부 및 측벽을 덮으면서 스토리지노드콘택플러그(39A, 39B)의 측벽 상부를 둘러싸는 고립된 형상을 갖는다. 에어갭(46)의 높이는 적어도 스토리지노드콘택플러그(39A, 39B)의 상부 표면보다 더 낮을 수 있다. 에어갭(46)의 높이를 조절하여 스토리지노드콘택플러그(39A, 39B)의 상부 표면보다 낮게 제1절연막패턴(42B)을 잔류시키므로써 후속 비트라인 형성시 에어갭(46)의 상부가 오픈되는 것을 방지할 수 있다. 결국, 제1절연막패턴(42B)은 에어갭(46)의 상부를 캡핑하는 캡핑막이 된다.
보론질화막은 황산과 과수가 주성분인 혼합용액에 의해 주변구조물의 어택없이 빠른 시간 내에 제거된다. 비교예로서, 제1절연막패턴(42A)이 실리콘질화막을 포함하는 경우, 실리콘질화막은 인산(H3PO4)을 이용하여 제거할 수 있다. 보론질화막과 실리콘질화막의 식각속도를 비교하면, 보론질화막이 실리콘질화막보다 더 빠르게 식각된다. 따라서, 에어갭(46)을 형성하기 위한 제1절연막(42)으로서 보론질화막을 사용하는 것이 어택 측면에서 더 유리하다.
상술한 바에 따르면, 에어갭(46) 형성을 위해 제거되는 물질로서 보론질화막을 사용함에 따라 빠른 시간 내에 주변구조물의 어택없이 에어갭(46)을 형성할 수 있다. 아울러, 제1절연막패턴(42B)을 잔류시키므로써 에어갭(46)의 상부를 자기정렬적으로 캡핑할 수 있다.
한편, 스토리지노드콘택플러그(39A, 39B)가 금속을 함유하는 경우 황산을 포함하는 혼합용액을 이용하므로써 스토리지노드콘택플러그(39A, 39B)가 일부 손상될 수 있다. 따라서, 황산을 포함하는 혼합용액 적용하여 제1절연막패턴(42A)을 제거하여 에어갭(46)을 형성하는 경우, 스토리지노드콘택플러그(39A, 39B)는 폴리실리콘이 적용될 수 있다. 스토리지노드콘택플러그(39A, 39B)가 금속을 함유하는 경우에는 제1절연막(42) 형성전에 보호막(도시 생략)을 미리 형성할 수 있다. 보호막은 실리콘산화막을 포함할 수 있다.
도 4g에 도시된 바와 같이, 제3절연막(47)을 형성한다. 제3절연막(47)을 형성하므로써 에어갭(46)의 하부가 밀폐된다. 제3절연막(47)은 제2절연막패턴(43A)과 동일한 물질로 형성할 수 있다. 따라서, 제3절연막(47)은 실리콘산화막 등의 산화막을 포함할 수 있다. 제3절연막(47) 형성시 저압화학기상증착법(LPCVD) 또는 플라즈마강화화학기상증착법(PECVD)을 이용하여 형성할 수 있다.
도 4h에 도시된 바와 같이, 제3절연막(47)을 선택적으로 식각하여 활성영역(33)의 표면을 노출시킨다. 여기서, 표면이 노출되는 활성영역(33)은 비트라인콘택영역을 포함할 수 있다. 즉, 비트라인콘택을 형성하기 위해 별도의 마스크패턴(도시 생략)을 이용하여 제3절연막(47)을 식각할 수 있다. 이에 따라 비트라인이 콘택될 활성영역(33)의 표면(33B) 위에서 제3절연막(47)이 선택적으로 제거된다. 마스크패턴은 '비트라인콘택마스크'라 할 수 있다.
이와 같이, 제3절연막(47)을 선택적으로 제거하므로써, 스토리지노드콘택플러그(39A, 39B)의 측벽에 제3절연막패턴(47A)이 형성된다. 제3절연막패턴(47A)은 스토리지노드콘택플러그(39A, 39B) 사이의 소자분리영역(32) 상에서는 잔류하는 형태가 된다. 이와 같이, 소자분리영역(32) 상에 제3절연막패턴(47A)을 잔류시키므로써 비트라인과 스토리지노드콘택플러그가 숏트되는 것을 방지할 수 있다.
도 4i에 도시된 바와 같이, 제1절연막패턴(47A) 상에 스토리지노드콘택플러그(39A, 39B) 사이를 갭필하도록 도전막(49)을 형성한다. 도전막(49)은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 도전막(49)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다.
도 4j에 도시된 바와 같이, 도전막(49)을 평탄화한 후 리세스시켜 비트라인(49A)을 형성한다. 평탄화는 하드마스크막패턴(40)의 상부 표면이 노출되도록 진행할 수 있다. 따라서, 하드마스크막패턴(40) 상부면에 형성된 제1절연막패턴(42B), 제2절연막패턴(43A)이 평탄화될 수 있다. 평탄화 이후에, 제1절연막패턴과 제2절연막패턴은 각각 도면부호 '42C'와 '43B'와 같이 잔류할 수 있다. 제3절연막패턴또한 일부가 평탄화되어 도면부호 '47B'와 같이 잔류할 수 있다. 비트라인(49A)은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다.
다음으로, 비트라인(49A) 상에 비트라인하드마스크막(50)을 갭필한다. 비트라인하드마스크막(50)을 형성하는 방법은 다음과 같다. 비트라인(49A)을 포함한 전면에 절연막을 증착한다. 이후 스토리지노드콘택플러그(39A, 39B)의 상부가 노출되도록 평탄화한다. 평탄화 공정시에 하드마스크막패턴(40)이 제거될 수 있다. 또한, 평탄화 공정시에 제1절연막패턴(42C), 제2절연막패턴(43B), 제3절연막패턴(47B)이 평탄화될될 수 있다. 따라서, 제1절연막패턴, 제2절연막패턴, 제3절연막패턴은 각각 '42C', '43C', '47C'와 같이 잔류할 수 있다. 이하, 제2 및 제3절연막패턴(43C, 47C)을 '스페이서(51)'라 한다. 스페이서(51)는 제1스페이서와 제2스페이서를 포함할 수 있다. 제1스페이서는 제2절연막패턴(43C)이고, 제2스페이서는 제3절연막패턴(47C)이다. 제1절연막패턴(42C)는 에어갭(46)의 상부를 캡핑하는 '캡핑막(42C)'이라 한다.
위와 같이, 비트라인하드마스크막(50)을 형성하면, 스토리지노드콘택플러그(39A, 39B)과 비트라인(49A) 사이에 스페이서(51)가 형성되고, 스페이서(51)와 스토리지노드콘택플러그(39A, 39B) 사이에는 에어갭(46)이 형성된다. 에어갭(46)의 상부에는 캡핑막(42C)이 형성된다.
상술한 제2실시예에 따르면, 스토리지노드콘택플러그(39A, 39B)와 비트라인(49A) 사이에 에어갭(46)이 형성되고, 에어갭(46)의 상부를 캡핑하는 캡핑막(42C)이 자기정렬적으로 형성된다. 따라서, 에어갭(46)의 상부를 캡핑하기 위한 별도의 추가 공정이 필요없어 공정이 단순화된다.
스페이서(51)가 유전율이 높은 질화막을 포함하지 않으므로 스토리지노드콘택플러그(39A, 39B)와 비트라인(49A)간의 기생캐패시턴스를 감소시킬 수 있다. 아울러, 에어갭(46)에 의해 스토리지노드콘택플러그(39A, 39B)와 비트라인(49A)간의 기생캐패시턴스가 더욱더 감소한다. 에어갭(46)은 유전율이 1로서 스토리지노드콘택플러그(39A, 39B)와 비트라인(49A)간 기생캐패시턴스를 현저히 감소시킨다. 예를 들어, 스토리지노드콘택플러그(39A, 39B)와 비트라인(49A) 사이에는 에어갭(46)-실리콘산화막(43B)-실리콘산화막(47B)으로 이루어진 유전구조물이 형성되며, 에어갭(46)에 의해 기생캐패시턴스가 감소한다. 캡핑막(42C)은 스토리지노드콘택플러그(39A, 39B)와 비트라인(49A) 사이에 존재하지 않으므로 기생캐패시턴스에 영향을 미치지 않는다.
전술한 본 발명은 전술한 실시예들 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
31 : 반도체기판 32 : 소자분리영역
33 : 활성영역 34 : 식각정지막
35 : 제1층간절연막 36 : 제2층간절연막
39A, 39B : 스토리지노드콘택플러그
42C : 캡핑막 43B : 제1스페이서
46 : 에어갭 47B : 제2스페이서
49A : 비트라인 50 : 비트라인하드마스크막
51 : 스페이서

Claims (24)

  1. 기판 상에 복수의 오픈부에 의해 분리되며 제1도전막과 하드마스크막이 적층된 복수의 제1도전구조물을 형성하는 단계;
    상기 제1도전구조물의 상부와 양측벽을 덮는 제1절연막을 포함하는 다층의 절연막패턴을 형성하는 단계;
    상기 제1도전구조물의 하부로부터 상기 제1절연막을 일부 제거하여 에어갭을 형성하는 단계; 및
    상기 복수의 오픈부에 매립되는 제2도전구조물을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 절연막패턴을 형성하는 단계는,
    상기 제1도전구조물을 포함한 전면에 상기 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 제2절연막을 형성하는 단계; 및
    상기 제2절연막과 제1절연막이 상기 제1도전구조물의 양측벽 및 상부를 덮으면서 잔류하도록 상기 제2절연막과 제1절연막을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1절연막은 보론이 함유된 물질을 포함하는 반도체장치 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1절연막은 보론질화막을 포함하고, 상기 제2절연막은 실리콘산화막을 형성하는 반도체장치 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 에어갭을 형성하는 단계에서,
    상기 에어갭의 높이는 상기 제1도전막의 상부 표면보다 낮게 제어하는 반도체장치 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 에어갭을 형성하는 단계는,
    습식세정으로 진행하는 반도체장치 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1절연막은 보론질화막을 포함하고,
    상기 에어갭을 형성하는 단계는 황산과 과수를 포함하는 케미컬을 이용하여 진행하는 반도체장치 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2도전구조물을 형성하는 단계 이전에,
    상기 에어갭의 하부를 밀폐하도록 전면에 제3절연막을 형성하는 단계; 및
    상기 기판의 표면이 노출되도록 상기 제3절연막을 선택적으로 제거하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제3절연막은 실리콘산화막을 포함하는 반도체장치 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서
    상기 제2도전구조물을 형성하는 단계는,
    상기 복수의 오픈부를 매립하도록 전면에 제2도전막을 형성하는 단계;
    상기 제2도전막을 평탄화 및 리세스시키는 단계; 및
    상기 리세스된 제2도전막 상에 캡핑막을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  11. 기판 상에 예비스토리지노드콘택플러그를 형성하는 단계;
    상기 예비스토리지노드콘택플러그 상에 하드마스크막패턴을 형성하는 단계;
    상기 하드마스크막패턴을 식각장벽으로 상기 예비스토리지노드콘택플러그를 식각하여 오픈부에 의해 분리되는 스토리지노드콘택플러그를 형성하는 단계;
    상기 스토리지노드콘택플러그와 하드마스크막패턴의 양측벽과 상부를 덮는 제1절연막을 포함하는 다층의 절연막패턴을 형성하는 단계;
    상기 스토리지노드콘택플러그의 하부로부터 상기 제1절연막을 일부 제거하여 에어갭을 형성하는 단계; 및
    상기 스토리지노드콘택플러그 사이의 오픈부에 비트라인을 매립하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 절연막패턴을 형성하는 단계는,
    상기 하드마스크막패턴을 포함한 전면에 상기 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 제2절연막을 형성하는 단계; 및
    상기 제2절연막과 제1절연막이 상기 스토리지노드콘택플러그와 하드마스크막패턴의 양측벽과 상부를 덮으면서 잔류하도록 상기 제2절연막과 제1절연막을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1절연막은 보론이 함유된 물질을 포함하는 반도체장치 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1절연막은 보론질화막을 포함하고, 상기 제2절연막은 실리콘산화막을 형성하는 반도체장치 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 에어갭을 형성하는 단계에서,
    상기 에어갭의 높이는 상기 스토리지노드콘택플러그의 상부 표면보다 낮게 제어하는 반도체장치 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 에어갭을 형성하는 단계는,
    습식세정으로 진행하는 반도체장치 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1절연막은 보론질화막을 포함하고,
    상기 에어갭을 형성하는 단계는 황산과 과수를 포함하는 케미컬을 이용하여 진행하는 반도체장치 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 비트라인을 형성하는 단계 이전에,
    상기 에어갭의 하부를 밀폐하도록 전면에 제3절연막을 형성하는 단계; 및
    상기 기판의 표면이 노출되도록 상기 제3절연막을 선택적으로 제거하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 제3절연막은 실리콘산화막을 포함하는 반도체장치 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서
    상기 비트라인을 형성하는 단계는,
    상기 오픈부를 매립하도록 전면에 도전막을 형성하는 단계;
    상기 도전막을 평탄화 및 리세스시키는 단계; 및
    상기 리세스된 도전막 상에 캡핑막을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 절연막패턴을 형성하는 단계 이전에,
    상기 하드마스크막패턴을 포함한 전면에 보호막을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 보호막은 실리콘산화막을 포함하고, 상기 제1절연막은 보론질화막을 포함하는 반도체장치 제조 방법.
  23. 기판 상에 형성되고 오픈부에 의해 분리된 복수의 스토리지노드콘택플러그;
    상기 오픈부 내부에 매립된 비트라인;
    상기 비트라인과 스토리지노드콘택플러그 사이에 형성된 산화막스페이서;
    상기 산화막스페이서와 스토리지노드콘택플러그 사이에 형성된 에어갭; 및
    상기 에어갭의 상부를 캡핑하며 보론이 함유된 질화막을 포함하고,
    상기 산화막스페이서는,
    상기 비트라인의 측벽을 덮는 제1산화막스페이서 및 상기 제1산화막스페이서와 에어갭 사이에 위치하는 제2산화막스페이서를 포함하고,
    상기 제1산화막스페이서의 바텀부는 상기 에어갭의 하부를 밀폐하도록 연장된
    반도체장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 보론이 함유된 질화막은 보론질화막을 포함하는 반도체장치.
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