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TW202044546A - 在導電插塞上具有導電頂蓋層之半導體元件及其製備方法 - Google Patents

在導電插塞上具有導電頂蓋層之半導體元件及其製備方法 Download PDF

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TW202044546A TW108127043A TW108127043A TW202044546A TW 202044546 A TW202044546 A TW 202044546A TW 108127043 A TW108127043 A TW 108127043A TW 108127043 A TW108127043 A TW 108127043A TW 202044546 A TW202044546 A TW 202044546A
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蔡宏奇
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Abstract

本揭露提供一種半導體元件及其製備方法。該半導體元件具有一半導體基底、配置在該半導體基底上的一第一字元線與一第二字元線，以及配置在該第一字元線與該第二字元線之間的一導電插塞。該導電元件亦具有配置在該導電插塞上的一導電頂蓋層，其中該導電頂蓋層覆蓋該導電插塞的一頂表面與一側壁表面的一部分。該半導體元件還具有配置在該導電頂蓋層上的一位元線，其中該位元線電性連接該導電插塞。

Description

在導電插塞上具有導電頂蓋層之半導體元件及其製備方法
本申請案主張2019/05/24申請之美國正式申請案第16/422,608號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及其製備方法。特別是關於一種在一導電插塞上具有導電頂蓋層的半導體元件及其製備方法。
由於結構簡化，動態隨機存取記憶體(dynamic random access memories，DRAMs)可比其他類型之記憶體提供每一單位晶片更多的記憶體胞(memory cells)，例如靜態隨機存取記憶體(static random access memories，SRAMs)。一DRAM係由複數個DRAM胞所組成，其每一個係包括一電容器以及一電晶體，該電容器係用於儲存資訊，該電晶體係耦接該電容器並用於調節當電容器充電或放電時的時間。在一讀取(read)操作期間，一字元線(word line，WL)為確證(asserted)，並導通(turning on)電晶體。所述已致動(enabled)的電晶體允許電壓藉由一感測放大器(sense amplifier)透過一位元線(bit line，BL)通過該電容器而被讀取。在寫入(write)操作期間，當字元線(WL)已確證時，在位元線(BL)上提供被寫入的資料(data)。
為了滿足記憶體除數量一直增加的需求，DRAM胞的尺寸(dimensions)已經持續地縮減，結果DRAMs的封裝密度係已經增加不少。因此，當電晶體與電容器的尺寸已變得更小時，字元線與位元線的線寬亦已變得更小且相鄰二字元線或位元線的距離亦已縮減。在傳統的DRAM設計中，由於一位元線接觸插塞連接該位元線與一汲極區，而所述位元線係配置在該位元線接觸插塞的一頂部上，因此在位元線形成之前，通常發生位元線接觸插塞的形成。然而，當位元線與位元線接觸插塞並未正確對準時，則會產生問題。值得注意地，當DRAM胞的特徵尺寸(feature sizes)縮減時，則會增加如此問題的可能性。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一半導體基底；配置在該半導體基底上的一第一字元線與一第二字元線；以及配置在該第一字元線與該第二字元線之間的一導電插塞。該半導體元件還具有配置在該導電插塞上的一導電頂蓋層，其中該導電頂蓋層覆蓋該導電插塞的一頂表面以及一側壁表面的一部分。該半導體元件還具有配置在該導電頂蓋層上的一位元線，其中該位元線電性連接該導電插塞。
在本揭露之一些實施例中，該導電插塞包含銅，且該導電頂蓋層包含銅鍺合金。
在本揭露之一些實施例中，該導電插塞的該側壁表面直接在該第一字元線與該第二字元線上。
在本揭露之一些實施例中，所述之半導體元件還包括一介電層，配置在該第一字元線與該第二字元線上，其中該導電插塞的該側壁表面的該部分係從該介電層突伸。
在本揭露之一些實施例中，該導電頂蓋層直接接觸該介電層。
在本揭露之一些實施例中，所述之半導體元件還包括一導電通孔，配置在該位元線與該導電頂蓋層之間，其中該導電頂蓋層的一寬度大於該導電通孔的一寬度，且該位元線透過該導電通孔與該導電頂蓋層而電性連接該導電插塞。
在本揭露之一些實施例中，所述之半導體元件還包括一源極/汲極區，配置在該半導體基底中，並位在該第一字元線與該第二字元線之間，其中該位元線電性連接該源極/汲極區。
在本揭露之另一實施例提供一種半導體元件。該半導體元件包括一半導體基底；配置在該半導體基底上的一第一字元線與一第二字元線；以及配置在該第一字元線與該第二字元線之間的一導電插塞，其中該導電插塞的一側壁表面位在該第一字元線與該第二字元線上。該半導體元件還具有覆蓋該第一字元線與該第二字元線的一介電層，其中該介電層圍繞該導電插塞的該側壁表面的一下部設置。該半導體元件還具有配置在導電插塞上的一導電頂蓋層，其中該導電頂蓋層圍繞該導電插塞的該側壁表面的一上部設置。此外，該半導體元件還具有配置在該導電頂蓋層上的一位元線，其中該位元線電性連接該導電插塞。
在本揭露之一些實施例中，該導電頂蓋層與該介電層完全地覆蓋該導電插塞。
在本揭露之一些實施例中，所述之半導體元件還包括一隔離層，配置在該介電層與該導電頂蓋層上，其中該隔離層的一部分夾置在該導電頂蓋層與該介電層之間。
在本揭露之一些實施例中，所述之半導體元件還包括一導電通孔，配置在該位元線與該導電頂蓋層之間，其中該隔離層在該位元線與該導電頂蓋層之間延伸；以及一源極/汲極區，配置在該半導體基底中，其中該位元線透過該導電通孔、該導電頂蓋層以及該導電插塞而電性連接該源極/汲極區。
在本揭露之一些實施例中，該導電插塞由銅所製，且該導電頂蓋層由銅鍺合金所製。
在本揭露之一些實施例中，該銅鍺合金為Cu3 Ge。
在本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括在一半導體基底上形成一第一字元線與一第二字元線；以及形成一介電層以覆蓋該第一字元線與該第二字元線。該製備方法還包括在該第一字元線與該第二字元線之間形成一導電插塞，其中該介電層圍繞該導電插塞設置。該製備方法還包括移除該介電層的一部分，以部分地暴露該導電插塞的一側壁表面；以及形成一導電頂蓋層以覆蓋該導電插塞的一頂表面以及該側壁表面。此外，該製備方法還包括在該導電插塞上形成一位元線，其中該位元線透過該導電頂蓋層而電性連接該導電插塞。
在本揭露之一些實施例中，執行一化學氣相沉積製程以形成該導電頂蓋層，且使用在該化學氣相沉積製程中的一氣體包括鍺烷(germane)。
在本揭露之一些實施例中，該導電插塞包含銅，且該導電頂蓋層包含Cu3 Ge。
在本揭露之一些實施例中，在部分地暴露該導電插塞的該側壁表面之前，該介電層的一頂表面與該導電插塞的該頂表面為共面。
在本揭露之一些實施例中，在形成該導電頂蓋層之前，該導電插塞的該頂表面高於該介電層的一最高表面。
在本揭露之一些實施例中，所述之半導體元件的製備方法，還包括在該介電層與該導電頂蓋層上形成一隔離層；以及移除該隔離層的一部分，以形成一開口，其中該導電頂蓋層藉由該開口而部分地暴露。
在本揭露之一些實施例中，藉由在該隔離層上沉積一導電材料以形成該位元線，其中將該導電材料的一部分充填入該開口中，以便在該位元線與該導電頂蓋層之間形成一導電通孔。
本揭露的一些實施例提供一半導體元件。該半導體元件具有配置在一導電插塞與一位元線之間的一導電頂蓋層，且該導電頂蓋層係覆蓋該導電插塞的一頂表面以及一側壁表面的一部分。因此，該導電頂蓋層之該頂表面的一寬度係大於該導電插塞之該頂表面的一寬度。結果，係可避免或降低在該導電頂蓋層與該位元線的一接觸通孔之間的未對準(misalignment)問題，而所述位元線係在接下來的製程期間形成在該導電頂蓋層上。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1為依據本揭露一種半導體元件100之布局示意圖。如圖1所示，半導體元件100具有複數個主動區104。在一些實施例中，該等主動區104為在半導體基底101中的一些區域，其係由多個隔離結構103所界定，且該等主動區104具有多個源極/汲極區105(半導體基底101、隔離結構103以及源極/汲極區105係如圖2及圖3所示)。再者，雖然圖1中的每一主動區104具有一T型輪廓，但該等主動區104的輪廓與配置，係可依據實際應用而改變。
再者，半導體元件100亦具有複數個字元線110(例如閘極結構)以及複數個位元線135，如依據一些實施例的圖1所示。該等字元線110為相互平行設置，該等位元線135為相互平行設置，該等字元線110與該等位元線135為相互正交設置。在一些實施例中，半導體元件100還具有複數個導電插塞119(conductive plugs)、複數個導電頂蓋層(conductive cap layers)121以及複數個導電通孔(conductive vias)133。該等位元線135透過該等導電通孔133、該等導電頂蓋層121以及該等導電插塞119而電性連接在該等主動區104之下層的源極/汲極區105。
此外，半導體元件100亦具有複數個儲存節點(storage nodes)145以及複數個導電通孔143，依據一些實施例的圖1所示。該等儲存節點145透過該等導電通孔143而電性連接在該等主動區104之下層的源極/汲極區105。理應注意的是，在一些實施例中，其他導電結構(例如多個導電插塞、多個導電墊、多個導線等等)可形成在該等儲存節點145與該等在下層的源極/汲極區105之間，以提供電性連接。在一些實施例中，半導體元件100為一動態隨機存取記憶體(dynamic random access memory，DRAM)。
圖2為依據本揭露沿圖1之一剖線I-I’所示的該半導體元件100之剖視示意圖，以及圖3為依據本揭露沿圖1之一剖線II-II’所示的該半導體元件100之剖視示意圖。
如圖2及圖3所示，在半導體元件100中，一隔離結構(isolation structure)103以及複數個源極/汲極區105係配置在半導體基底101中。尤其是，源極/汲極區105係配置在該主動區104中，其係由隔離結構103所界定。該等字元線110(例如閘極結構)係配置在半導體基底101上。每一字元線110具有一閘極介電層107以及位在閘極介電層107上的一閘極電極層109。多個遮罩層(mask layers)111配置在該等字元線110上，且多個間隙子(spacers)113配置在該等字元線110與該等遮罩層113之相對側壁上。一蝕刻終止層(etch stop layer，ESL)115配置在該等遮罩層111、該等間隙子113以及隔離結構103上，且一介電層117配置在蝕刻終止層115上。
再者，在半導體元件100中，該等導電插塞119配置在二相鄰字元線110之間，該等導電插塞119的一些部分在該等字元線110上延伸，如依據一些實施例的圖2及圖3所示。半導體元件100亦具有配置在該等導電插塞119上的該等導電頂蓋層121，以及配置在介電層117與該等導電頂蓋層121上的一隔離層(insulating layer)123。尤其是，依據一些實施例，該等導電插塞119的一側壁119S係位在該等字元線110上，介電層117係圍繞側壁119S的一下部設置，該等導電頂蓋層121覆蓋該等導電插塞119之側壁119S的一下部以及頂表面119T。
此外，在半導體元件100中，隔離層125、127、129(如圖3所示的隔離層127以及129)係依序地配置在隔離層123上，且該等位元線135係配置在隔離層125上。更特別地是，該等導電通孔133係配置在該等位元線135與該等導電頂蓋層121之間，以提供電性連接。隔離層123與125係圍繞該等導電通孔133設置。換言之，該等導電通孔133穿透隔離層123與125。再者，該等位元線135穿透隔離層127與129，且一層間介電層(interlayer dielectric (ILD) layer)137配置在該等位元線135與隔離層129上。
圖4為依據本揭露一種半導體元件100的製備方法400之流程示意圖，且依據一些實施例，該製備方法400包括步驟S401、S402、S403、S404、S405、S406、S407以及S408。圖5為依據本揭露沿圖1之該剖線I-I’所示在形成該半導體元件100的一中間階段之剖視示意圖，以及圖6為依據本揭露沿圖1之該剖線II-II’所示在形成該半導體元件100的一中間階段之剖視示意圖。
如圖5及圖6所示，提供一半導體基底101。半導體基底101可為一半導體晶圓(wafer)，例如一矽晶圓(silicon wafer)。或者是，半導體基底101可具有基本半導體材料(elementary semiconductor materials)、化合物半導體材料(compound semiconductor materials)及/或合金半導體材料(alloy semiconductor materials)。基本半導體材料的例子係可包括結晶矽(crystal silicon)、多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、鍺、及/或鑽石，但並不以此為限。化合物半導體材料的例子係可包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、及/或銻化銦(indium arnimonide)，但並不以此為限。合金半導體材料的例子係可包括矽鍺 (SiGe)、鎵砷磷(GaAsP)、鋁銦砷(AlInAs)、鋁鎵砷(AlGaAs)、鎵銦砷(GaInAs)、鎵銦磷(GaInP)、及/或鎵銦砷磷(GaInAsP)，但並不以此為限。
在一些實施例中，半導體基底101具有一磊晶層(epitaxial layer)。舉例來說，半導體基底101具有鋪設在一塊狀半導體(bulk semiconductor)上的一磊晶層。在一些實施例中，半導體基底101為一絕緣層上半導體(semiconductor-on-insulator，SOI)基底，其係可具有一基底、位在該基底上的一埋入氧化物層(buried oxide layer)以及位在該埋入氧化物層上的一半導體層。
仍請參考圖5及圖6，依據一些實施例，隔離結構103形成在半導體基底101中，且隔離結構103為一淺溝隔離(shallow trench isolation，STI)結構。在其他實施例中，隔離結構103為一區域矽氧化物(local oxidation of silicon，LOCOS)結構(圖未示)。在這些例子中，隔離結構103的一部份埋置在半導體基底101中，且隔離結構103的其他部分從半導體基底101的一頂表面突伸。隔離結構103可由氧化矽、氮化矽、氮氧化矽或其他適用的介電材料所製。
再者，隔離結構103界定出在半導體基底101中的該等主動區104，且該等源極/汲極區105形成在該等主動區104中。在一些實施例中，藉由一或多個離子植入(ion implantation)製程以形成該等源極/汲極區105，以及如硼(boron)的P型摻雜物或如磷(phosphorous)或砷(arsenic)的N型摻雜物，係可植入到該等主動區104中，以形成該等源極/汲極區105。
接下來，具有該等閘極介電層107與該等閘極電極層109的該等字元線110(例如閘極結構)，係形成在半導體基底101上。其相對應的步驟係繪製在如圖4中之製備方法400中的步驟S401。每一閘極介電層107與閘極電極層109係可為單一層或為多層。在一些實施例中，該等閘極介電層107係由氧化矽、氮化矽、氮氧化矽、具有高介電常數(k)的介電材料或其組合所製，且該等閘極電極層109係由一導電材料所製，例如鋁、銅、鎢、鈦、鉭，或其他適用的材料。
在一些實施例中，該等閘極介電層107與該等閘極電極層109係由沉積及圖案化製程所形成。該沉積製程可包括化學氣相沉積(chemical vapor deposition，CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、旋塗(spin coating)製程，或其他適用的製程。該圖案化製程可包括微影(photolithography)製程以及蝕刻製程。該微影製程可包括光阻塗佈(photoresist coating)(例如旋轉塗佈(spin-on coating))、軟烘烤(soft baking)、罩幕對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure baking)、顯影光阻(developing the photoresist)、清洗(rinsing)、乾燥(drying)(例如硬烘烤(hard baking))。該蝕刻製程可包括乾式蝕刻製程或濕式蝕刻製程。
在該等字元線110形成之後，該等遮罩層111形成在該等字元線110的頂表面上，該等間隙子113形成在該等字元線110的側壁上以及該等遮罩層111的側壁上，且蝕刻終止層115共形地形成並覆蓋該等遮罩層111、該等間隙子113、該等隔離結構103以及該等主動區104(在圖5及圖6中未示，但將於下詳述)。該等遮罩層111係被使用來當作一遮罩，用於執行一自對準(self-aligned)蝕刻製程，以形成電性連接該等源極/汲極區105的該等導電插塞。在一些實施例中，該等遮罩層111係由氧化矽、氮化矽、氮碳化矽(silicon carbonitride，SiCN)、氮碳氧化矽(silicon oxide carbonitride，SiOCN))或SiLK(商品名)(由Dow Chemical,Midland，MI販售)。
為了改善半導體元件100的速度，該等間隙子113係由具有低介電常數(k)的介電材料所製。在一些實施例中，低介電常數的介電材料包括氧化矽、氮化矽、氮碳化矽、氮碳氧化矽、氟化矽玻璃(fluorinated silica glass，FSG)、碳摻雜氧化矽(carbon doped silicon oxide)、非結晶的氟化碳(amorphous fluorinated carbon)、聚對二甲苯(parylene)、雙苯並環丁烯(bis-benzocyclobutenes，BCB)或聚亞醯胺(polyimide)，但並不以此為限。在其他實施例中，該等間隙子113係由具有小於2.5之一介電常數的極低介電常數(extreme low-k，ELK)材料所形成。
在一些實施例中，蝕刻終止層115係由氮化矽、氮氧化矽及/或其他適用的材料所製。該等遮罩層111、該等間隙子113以及蝕刻終止層115係由沉積製程以及接續的圖案化製程所形成。沉積製程與圖案化製程的細節係類似於或相同於該等字元線110的形成，且其詳細敘述係不再在此重複。
接下來，介電層117共形地形成並覆蓋蝕刻終止層115與該等字元線110。相對應的步驟係繪示在如圖4中之製備方法400中的步驟S402。介電層117係可由一介電材料所製，例如氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽玻璃(borophosphosilicate glass，BPSG)、一低介電常數(low-k)介電材料，或是其組合，或是其他適用的材料。此外，介電層117可由CVD、PVD、原子層沉積法(atomic layer deposition，ALD)、旋塗(spin coating)或是其他適用的製程所形成。
更特別地是，蝕刻終止層115以及介電層117係共形地形成，並覆蓋該等遮罩層111、該等間隙子113、該等隔離結構103以及該等主動區104。接下來，依據一些實施例，藉由一蝕刻製程，部份地移除蝕刻終止層115以及介電層117，以暴露該等源極/汲極區105、該等間隙子113的一部份以及該等遮罩層111的一部份。
在暴露該等源極/汲極區105之後，依據在一些實施例中如圖5及圖6所示，該等導電插塞119形成在該等字元線110之間，並直接接觸該等源極/汲極區105。相對應的步驟係繪示在如圖4所示之製備方法400中的步驟S403。
在一些實施例中，該等導電插塞119係由導電材料所製。舉例來說，該等導電插塞119係由金屬材料所製，例如銅(Cu)。該等導電插塞119係由一沉積製程以及一平坦化製程所形成。該沉積製程可包括CVD製程，且該平坦化製程可包括一磨削(grinding)製程、一化學機械研磨(chemical mechanical polishing，CMP)製程、一蝕刻製程、其他適用的製程，或其組合。在該平坦化製程之後，該等導電插塞119的頂表面119T係與介電層117的頂表面117T為共面。
在形成該等導電插塞119之後，依據一些實施例中如圖7及圖8所示，移除介電層117的一部份，以部分地暴露該等導電插塞119的側壁表面119S。相對應的步驟係繪示在如圖4所示之製備方法400中的步驟S404。
更特別地是，依據一些實施例，藉由一乾式蝕刻製程移除介電層117的一部份，且大致地並未蝕刻該等導電插塞119。在本揭露的內容中，字詞「大致地」係指較佳地是至少90%，更佳地是95%，再更佳地是98%，且最佳地是99%。結果，該等導電插塞119的頂表面119T係高於介電層117之已蝕刻的頂表面117T’。
藉由移除介電層117的該部分而暴露該等側壁119S的該等上部之後，依據一些實施例如圖9及圖10所示，係形成該等導電頂蓋層121並覆蓋該等導電插塞119的該等頂表面119T以及該等側壁119S的該等上部。相對應的步驟係繪示在如圖4所示之製備方法400中的步驟S405。
在一些實施例中，藉由CVD製程形成該等導電底蓋層121，且使用在該CVD製程中的反應氣體(reactant gas)包含鍺烷(germane，GeH4)。由於GeH4比介電層117的材料更適合於與銅(Cu)產生反應，因此形成包含有銅鍺(copper-germanium(Cu-Ge))合金的該等導電頂蓋層121以覆蓋該等導電插塞119的該等頂表面119T以及等側壁表面119S的該等上部，其係藉由移除介電層117的該部分而暴露。在一些實施例中，該等導電頂蓋層121的銅鍺合金為Cu3 Ge。此外，依據一些實施例，該等導電頂蓋層121係直接接觸介電層117。
在該等導電插塞119之該等頂表面119S上的該等導電頂蓋層121的該等部分具有一厚度T，在該等導電插塞119之該等側壁119S上的該等導電頂蓋層121之該等部分具有一寬度W1 。在一些實施例中，厚度T及寬度W1 在2nm到4nm的範圍內。若是厚度T與寬度W1 太小(例如小於2nm)的話，則不能有效地避免或減少在該等導電插塞119與該等位元線之該等導電通孔之間的未對準問題(the issues of misalignment)，而該等導電通孔係在接下來的製程期間形成在該等導電頂蓋層121之間。若是厚度T與寬度W1 太大(例如大於4nm)的話，則可能增加半導體元件100的尺寸。
在形成該等導電頂蓋層121之後，依據一些實施例如圖11及圖12所示，在介電層117與該等導電頂蓋層121上形成一隔離層123。相對應的步驟係繪示在如圖4所示之製備方法400中的步驟S406。理應注意的是，隔離層123的一部分在該等導電頂蓋層121與介電層117之間延伸。換言之，隔離層123的該部分夾置在該等導電頂蓋層121與介電層117之間。
接下來，依據一些實施例，隔離層125、127、129係依序地形成在隔離層123上。隔離層123與127可由氧化物、氧化矽或其他適用的材料所製，隔離層125與129可由氮化矽或其他適用的材料所製。隔離層123、125、127、129可由沉積製程所形成，例如CVD製程、PVD製程或其他適合的沉積製程所形成。在一些實施例中，隔離層123的厚度與隔離層127的厚度係大於隔離層125的厚度與隔離層129的厚度。
接下來，依據一些實施例如圖13及圖14所示，移除隔離層123、125、127、129已形成多個開口(openings)130，以暴露該等導電頂蓋層121。相對應的步驟係繪示在如圖4所示之製備方法400中的步驟S407。該等開口130可由微影製程以及接續的蝕刻製程所形成。舉例來說，一圖案化遮罩層(圖未示)形成在隔離層129上，然後使用圖案化遮罩層當作一遮罩蝕刻隔離層123、125、127、129的該等部分。結果，每一導電頂蓋層121具有透過隔離層123、125、127、129而暴露的一部分。在其他實施例中，該等開口130係可藉由一個以上的微影製程以及一個以上的蝕刻製程所形成。
接下來，依據一些實施例如圖15及圖16所示，移除隔離層127、129以擴展該等開口130的上部，該等導電通孔133形成在該等開口130的餘留部分中，該等位元線135形成在隔離層125上。相對應的步驟係繪示在如圖4所示之製備方法400中的步驟S408。
更特別地是，在一些實施例中，該等開口130的上部係藉由一微影製程以及一接續的蝕刻製程所擴展。舉例來說，一圖案化遮罩層(圖未示)形成在隔離層129上，然後使用圖案化遮罩層當作遮罩蝕刻隔離層127與129的該等部分。在蝕刻期間，隔離層125可當成一蝕刻終止層。結果，暴露隔離層125之頂表面的該等部分，且該等擴展開口從該等開口130形成。
該等開口130的上部擴展之後，依據一些實施例，一導電材料沉積在隔離層129上，並填入該等擴展開口130，且執行一平坦化製程以移除在隔離層129之頂表面上的多餘導電材料，以便形成該等導電通孔133及該等位元線135。依據一些實施例，該等位元線135透過該等導電通孔133、該等導電頂蓋層121以及該等導電插塞119電性連接該等源極/汲極區105。
該等導電通孔133與該等位元線135可由多晶矽、鎢、氮化鈦、矽化鈦、其他適用的材料或其組合所製，並可由一沉積製程所形成，例如CVD製程。在一些實施例中，由於該等導電通孔133與該等位元線135係由一沉積製程所形成，因此該等導電通孔133的材料與該等位元線135的材料相同。在其他實施例中，該等導電通孔133與該等位元線135由不同材料所製且分別地形成。平坦化製程可包括一磨削(grinding)製程、一CMP製程、一蝕刻製程、其他適用的製程或其組合。
請參考圖15，導電插塞119的頂表面119S具有一寬度W2 ，導電頂蓋層121具有一寬度W3 ，且導電通孔133具有一寬度W4 。理應注意的是，在一些實施例中，寬度W3 大於寬度W2 與寬度W4 。此外，依據一些實施例，寬度W2 大於寬度W4 。
在一些實施例中，導電頂蓋層121的寬度W3 大於導電插塞119的寬度W2 。因此，導電通孔133著陸(或直接接觸)在導電插塞119上面積(area)可藉由導電頂蓋層121的形成而增加，且可避免或減少在導電插塞119與導電通孔133之間的未對準問題。
接下來，一層間介電層137形成在該等位元線135與隔離層129上，並依據一些實施例如圖2及圖3所示，獲得半導體元件100。層間介電層137可包含由多個介電材料所製的多層，例如氧化矽、氮化矽、氮氧化矽、PSG、BPSG、低介電常數的介電材料，及/或其他適用的介電材料。此外，層間介電層137可由CVD、PVD、ALD、旋塗，或其他適用的製程所形成。在形成層間介電層137之後，係獲得半導體元件100。
提供一半導體元件及其製備方法的一些實施例。半導體元件具有配置在一導電插塞與一位元線之間的一導電頂蓋層，且導電頂蓋層覆蓋導電插塞的一頂表面與一側壁表面的一部分。半導體元件亦具有配置在導電頂蓋層與位元線之間的一導電通孔。導電頂蓋層的寬度大於導電插塞的寬度。因此，導電通孔著陸(或直接接觸)在導電插塞上面積(area)可藉由導電頂蓋層的形成而增加。結果，可避免或減少在導電插塞與導電通孔之間的未對準問題。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一半導體基底；配置在該半導體基底上的一第一字元線與一第二字元線；以及配置在該第一字元線與該第二字元線之間的一導電插塞。該半導體元件還具有配置在該導電插塞上的一導電頂蓋層，其中該導電頂蓋層覆蓋該導電插塞的一頂表面以及一側壁表面的一部分。該半導體元件還具有配置在該導電頂蓋層上的一位元線，其中該位元線電性連接該導電插塞。
本揭露之另一實施例提供一種半導體元件。該半導體元件包括一半導體基底；配置在該半導體基底上的一第一字元線與一第二字元線；以及配置在該第一字元線與該第二字元線之間的一導電插塞，其中該導電插塞的一側壁表面位在該第一字元線與該第二字元線上。該半導體元件還具有覆蓋該第一字元線與該第二字元線的一介電層，其中該介電層圍繞該導電插塞的該側壁表面的一下部設置。該半導體元件還具有配置在導電插塞上的一導電頂蓋層，其中該導電頂蓋層圍繞該導電插塞的該側壁表面的一上部設置。此外，該半導體元件還具有配置在該導電頂蓋層上的一位元線，其中該位元線電性連接該導電插塞。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括在一半導體基底上形成一第一字元線與一第二字元線；以及形成一介電層以覆蓋該第一字元線與該第二字元線。該製備方法還包括在該第一字元線與該第二字元線之間形成一導電插塞，其中該介電層圍繞該導電插塞設置。該製備方法還包括移除該介電層的一部分，以部分地暴露該導電插塞的一側壁表面；以及形成一導電頂蓋層以覆蓋該導電插塞的一頂表面以及該側壁表面。此外，該製備方法還包括在該導電插塞上形成一位元線，其中該位元線透過該導電頂蓋層而電性連接該導電插塞。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:半導體元件 101:半導體基底 103:隔離結構 104:主動區 105:源極/汲極區 107:閘極介電層 109:閘極電極層 110:字元線 111:遮罩層 113:間隙子 115:蝕刻終止層 117:介電層 117T:頂表面 117T’:已蝕刻的頂表面 119:導電插塞 119S:側壁 121:導電頂蓋層 123:隔離層 125:隔離層 127:隔離層 129:隔離層 130:開口 133:導電通孔 135:位元線 137:層間介電層 143:導電通孔 145:儲存節點 400:製備方法 S401:步驟 S402:步驟 S403:步驟 S404:步驟 S405:步驟 S406:步驟 S407:步驟 S408:步驟 T:厚度 W1:寬度 W2:寬度 W3:寬度 W4:寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一種半導體元件之布局示意圖。 圖2為依據本揭露沿圖1之一剖線I-I’所示的該半導體元件之剖視示意圖。 圖3為依據本揭露沿圖1之一剖線II-II’所示的該半導體元件之剖視示意圖。 圖4為依據本揭露一種半導體元件的製備方法之流程示意圖。 圖5為依據本揭露沿圖1之該剖線I-I’所示在形成該半導體元件的一中間階段之剖視示意圖。 圖6為依據本揭露沿圖1之該剖線II-II’所示在形成該半導體元件的一中間階段之剖視示意圖。 圖7為依據本揭露沿圖1之該剖線I-I’所示在形成該半導體元件的一中間階段之剖視示意圖。 圖8為依據本揭露沿圖1之該剖線II-II’所示在形成該半導體元件的一中間階段之剖視示意圖。 圖9為依據本揭露沿圖1之該剖線I-I’所示在形成該半導體元件的一中間階段之剖視示意圖。 圖10為依據本揭露沿圖1之該剖線II-II’所示在形成該半導體元件的一中間階段之剖視示意圖。 圖11為依據本揭露沿圖1之該剖線I-I’所示在形成該半導體元件的一中間階段之剖視示意圖。 圖12為依據本揭露沿圖1之該剖線II-II’所示在形成該半導體元件的一中間階段之剖視示意圖。 圖13為依據本揭露沿圖1之該剖線I-I’所示在形成該半導體元件的一中間階段之剖視示意圖。 圖14為依據本揭露沿圖1之該剖線II-II’所示在形成該半導體元件的一中間階段之剖視示意圖。 圖15為依據本揭露沿圖1之該剖線I-I’所示在形成該半導體元件的一中間階段之剖視示意圖。 圖16為依據本揭露沿圖1之該剖線II-II’所示在形成該半導體元件的一中間階段之剖視示意圖。
100:半導體元件
104:主動區
110:字元線
119:導電插塞
121:導電頂蓋層
133:導電通孔
135:位元線
143:導電通孔
145:儲存節點

Claims (20)

  1. 一種半導體元件，包括： 一半導體基底； 一第一字元線與一第二字元線，配置在該半導體基底上； 一導電插塞，配置在該第一字元線與該第二字元線之間； 一導電頂蓋層，配置在該導電插塞上，其中該導電頂蓋層覆蓋該導電插塞的一頂表面以及一側壁表面的一部分；以及 一位元線，配置在該導電頂蓋層上，其中該位元線電性連接該導電插塞。
  2. 如請求項1所述之半導體元件，其中該導電插塞包含銅，且該導電頂蓋層包含銅鍺合金。
  3. 如請求項1所述之半導體元件，其中該導電插塞的該側壁表面直接在該第一字元線與該第二字元線上。
  4. 如請求項1所述之半導體元件，還包括： 一介電層，配置在該第一字元線與該第二字元線上，其中該導電插塞的該側壁表面的該部分係從該介電層突伸。
  5. 如請求項4所述之半導體元件，其中該導電頂蓋層直接接觸該介電層。
  6. 如請求項1所述之半導體元件，還包括： 一導電通孔，配置在該位元線與該導電頂蓋層之間，其中該導電頂蓋層的一寬度大於該導電通孔的一寬度，且該位元線透過該導電通孔與該導電頂蓋層而電性連接該導電插塞。
  7. 如請求項1所述之半導體元件，還包括： 一源極/汲極區，配置在該半導體基底中，並位在該第一字元線與該第二字元線之間，其中該位元線電性連接該源極/汲極區。
  8. 一種半導體元件，包括： 一半導體基底； 一第一字元線與一第二字元線，配置在該半導體基底上； 一導電插塞，配置在該第一字元線與該第二字元線之間，其中該導電插塞的一側壁表面位在該第一字元線與該第二字元線上； 一介電層，覆蓋該第一字元線與該第二字元線，其中該介電層圍繞該導電插塞的該側壁表面的一下部設置； 一導電頂蓋層，配置在導電插塞上，其中該導電頂蓋層圍繞該導電插塞的該側壁表面的一上部設置；以及 一位元線，配置在該導電頂蓋層上，其中該位元線電性連接該導電插塞。
  9. 如請求項8所述之半導體元件，其中該導電頂蓋層與該介電層完全地覆蓋該導電插塞。
  10. 如請求項8所述之半導體元件，還包括： 一隔離層，配置在該介電層與該導電頂蓋層上，其中該隔離層的一部分夾置在該導電頂蓋層與該介電層之間。
  11. 如請求項10所述之半導體元件，還包括： 一導電通孔，配置在該位元線與該導電頂蓋層之間，其中該隔離層在該位元線與該導電頂蓋層之間延伸；以及 一源極/汲極區，配置在該半導體基底中，其中該位元線透過該導電通孔、該導電頂蓋層以及該導電插塞而電性連接該源極/汲極區。
  12. 如請求項8所述之半導體元件，其中該導電插塞由銅所製，且該導電頂蓋層由銅鍺合金所製。
  13. 如請求項12所述之半導體元件，其中該銅鍺合金為Cu3 Ge。
  14. 一種半導體元件的製備方法，包括： 在一半導體基底上形成一第一字元線與一第二字元線； 形成一介電層以覆蓋該第一字元線與該第二字元線； 在該第一字元線與該第二字元線之間形成一導電插塞，其中該介電層圍繞該導電插塞設置； 移除該介電層的一部分，以部分地暴露該導電插塞的一側壁表面； 形成一導電頂蓋層以覆蓋該導電插塞的一頂表面以及該側壁表面；以及 在該導電插塞上形成一位元線，其中該位元線透過該導電頂蓋層而電性連接該導電插塞。
  15. 如請求項14所述之半導體元件的製備方法，其中執行一化學氣相沉積製程以形成該導電頂蓋層，且使用在該化學氣相沉積製程中的一氣體包括鍺烷(germane)。
  16. 如請求項15所述之半導體元件的製備方法，其中該導電插塞包含銅，且該導電頂蓋層包含Cu3 Ge。
  17. 如請求項14所述之半導體元件的製備方法，其中在部分地暴露該導電插塞的該側壁表面之前，該介電層的一頂表面與該導電插塞的該頂表面為共面。
  18. 如請求項14所述之半導體元件的製備方法，其中在形成該導電頂蓋層之前，該導電插塞的該頂表面高於該介電層的一最高表面。
  19. 如請求項14所述之半導體元件的製備方法，還包括： 在該介電層與該導電頂蓋層上形成一隔離層；以及 移除該隔離層的一部分，以形成一開口，其中該導電頂蓋層藉由該開口而部分地暴露。
  20. 如請求項19所述之半導體元件的製備方法，其中藉由在該隔離層上沉積一導電材料以形成該位元線，其中將該導電材料的一部分充填入該開口中，以便在該位元線與該導電頂蓋層之間形成一導電通孔。
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