[go: up one dir, main page]

CN112864158B - 动态随机存取存储器及其形成方法 - Google Patents

动态随机存取存储器及其形成方法 Download PDF

Info

Publication number
CN112864158B
CN112864158B CN202110373398.3A CN202110373398A CN112864158B CN 112864158 B CN112864158 B CN 112864158B CN 202110373398 A CN202110373398 A CN 202110373398A CN 112864158 B CN112864158 B CN 112864158B
Authority
CN
China
Prior art keywords
layer
word line
isolation
gate
regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110373398.3A
Other languages
English (en)
Other versions
CN112864158A (zh
Inventor
华文宇
余兴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ICLeague Technology Co Ltd
Original Assignee
ICLeague Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ICLeague Technology Co Ltd filed Critical ICLeague Technology Co Ltd
Priority to CN202110373398.3A priority Critical patent/CN112864158B/zh
Publication of CN112864158A publication Critical patent/CN112864158A/zh
Priority to US18/552,837 priority patent/US20240244833A1/en
Priority to PCT/CN2021/116127 priority patent/WO2022213534A1/zh
Priority to KR1020237038078A priority patent/KR20230162992A/ko
Application granted granted Critical
Publication of CN112864158B publication Critical patent/CN112864158B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种动态随机存取存储器及其形成方法，包括：衬底，衬底第一面和第二面，衬底包括若干有源区，各有源区均包括隔离区、沟道区和字线区；位于隔离区内的第一隔离层；位于字线区内的字线栅结构；位于沟道区第一面内的第一源漏掺杂区；位于第一面上的位线层；位于沟道区第二面内的第二源漏掺杂区；位于第二面上的若干电容结构。通过将位线层和电容结构排布在衬底的第一面和第二面上，能够有效降低电路布线以及制造工艺的难度。将电容结构排布在衬底的第二面，使得电容结构具有更大的结构空间，进而使得电容结构的存储容量增加。将位线层和电容结构排布在衬底的第一面和第二面上，还能够有效减小单个存储结构占用的面积，能够提升存储器的存储密度。

Description

动态随机存取存储器及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种动态随机存取存储器及其形成方法。
背景技术
随着现今科技快速的发展，半导体存储器被广泛地应用于电子装置中。动态随机存取存储器(dynamic random access memory，DRAM)属于一种挥发性存储器，对于储存大量数据的应用而言，动态随机存取存储器是最常被利用的解决方案。
通常，动态随机存取存储器是由多个存储单元构成，每一个存储单元主要是由一个晶体管与一个由晶体管所操控的电容所构成，且每一个存储单元通过字线与位线彼此电连接。
然而，现有的动态随机存取存储器仍存在诸多问题。
发明内容
本发明解决的技术问题是提供一种动态随机存取存储器及其形成方法，能够有效降低工艺难度，提升存储器电容结构的存储容量、以及存储器的存储密度。
为解决上述问题，本发明提供一种动态随机存取存储器，包括：衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干相互分立且平行于第一方向的有源区，且若干所述有源区沿第二方向排列，所述第一方向与所述第二方向垂直，各所述有源区均包括若干隔离区、若干沟道区以及若干字线区，每个所述有源区中的所述隔离区和所述沟道区沿所述第一方向间隔排列，且所述字线区位于相邻的所述隔离区和所述沟道区之间；位于所述字线区内的字线栅结构，所述字线栅结构自第一面向第二面延伸，且所述字线栅结构沿所述第二方向贯穿所述有源区；位于所述沟道区第一面内的第一源漏掺杂区；位于所述第一面上的若干平行于所述第一方向的位线层，每个所述位线层与一个所述有源区中的若干第一源漏掺杂区电连接；位于所述沟道区第二面内的第二源漏掺杂区；位于所述隔离区内的第一隔离层，所述第一隔离层自所述第一面向所述第二面的方向贯穿所述衬底；位于所述沟道区内的第二隔离层，所述第二隔离层自所述第二面向所述第一面的方向延伸；位于所述第二面上的若干电容结构，每个所述电容结构与一个所述第二源漏掺杂区电连接。
可选的，还包括：位于相邻的所述有源区之间的隔离结构，所述隔离结构自所述第一面向所述第二面的方向贯穿所述衬底。
可选的，所述字线区具有字线栅沟槽，所述字线栅沟槽自所述第一面向所述第二面延伸，且所述字线栅沟槽沿所述二方向贯穿所述有源区；所述字线栅结构包括位于字线栅沟槽侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层。
可选的，所述字线栅层包括单层结构或复合结构。
可选的，当所述字线栅层为单层结构时，所述字线栅层的材料包括金属或多晶硅。
可选的，所述第二隔离层自所述第二面向所述第一面方向的高度大于所述字线栅层自所述第二面向所述第一面方向的一半高度。
可选的，当所述字线栅层为复合结构时，所述字线栅层包括第一栅极层以及位于所述第一栅极层上的第二栅极层，所述第一栅极层和所述第二栅极层的材料不同。
可选的，所述第一栅极层的材料包括金属或多晶硅；所述第二栅极层的材料包括多晶硅或金属。
可选的，当所述第一栅极层的材料为多晶硅时，所述第二隔离层自所述第二面向所述第一面方向的高度大于所述第一栅极层自所述第二面向所述第一面方向的高度；当所述第二栅极层的材料为多晶硅时，所述第二隔离层自所述第二面向所述第一面方向的高度大于所述第二栅极层自所述第二面向所述第一面方向的高度。
可选的，还包括：位于每个所述第一源漏掺杂区上的第一导电插塞，每个所述位线层与一个所述有源区上的若干所述第一导电插塞电连接。
可选的，还包括：位于每个所述第二源漏掺杂区上的第二导电插塞，每个所述电容结构与一个所述第二导电插塞电连接。
可选的，所述电容结构包括：第一电极层、第二电极层和位于第一电极层与第二电极层之间的介电层。
可选的，所述电容结构自所述第二面向所述第一面方向上的投影与所述字线栅结构自所述第二面向所述第一面方向上的投影部分重叠。
相应的，本发明还提供了一种动态随机存取存储器的形成方法，包括：提供衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干相互分立且平行于第一方向的有源区，且若干所述有源区沿第二方向排列，所述第一方向与所述第二方向垂直，各所述有源区均包括若干隔离区、若干沟道区以及若干字线区，每个所述有源区中的所述隔离区和所述沟道区沿所述第一方向间隔排列，且所述字线区位于相邻的所述隔离区和所述沟道区之间；在所述字线区内形成若干字线栅沟槽，所述字线栅沟槽自所述第一面向所述第二面延伸，且所述字线栅沟槽沿所述二方向贯穿所述有源区；在所述字线栅沟槽内形成字线栅结构；在所述第一面内形成第一源漏掺杂区；在所述第一面上形成若干平行于所述第一方向的位线层，每个所述位线层与一个所述有源区中的若干沟道区的第一源漏掺杂区电连接；在每个所述第二面内形成第二源漏掺杂区；自所述第二面向所述第一面的方向对所述衬底进行减薄处理，直至暴露出所述第一隔离层的表面为止；自所述第二面向所述第一面的方向刻蚀所述隔离区，在所述衬底内形成若干平行于所述第二方向的第一隔离开口；在所述第一隔离开口内形成第一隔离层；自所述第二面向所述第一面的方向刻蚀部分所述沟道区，在所述沟道区内形成第二隔离开口；在所述第二隔离开口内形成第二隔离层；在所述第二面上形成若干电容结构，每个所述电容结构与一个所述第二源漏掺杂区电连接。
可选的，还包括：在相邻的所述有源区之间形成隔离结构。
可选的，所述隔离结构的形成方法包括：在相邻的所述有源区之间以及所述第一面上形成第一隔离材料层；对所述第一隔离材料层进行平坦化处理，直至暴露出所述第一面为止，形成所述隔离结构。
可选的，所述字线栅结构包括：位于字线栅沟槽侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层。
可选的，所述字线栅层包括单层结构或复合结构。
可选的，当所述字线栅层为单层结构时，所述字线栅层的材料包括金属或多晶硅。
可选的，所述第二隔离层自所述第二面向所述第一面方向的高度大于所述字线栅层自所述第二面向所述第一面方向的一半高度。
可选的，当所述字线栅层为复合结构时，所述字线栅层包括第一栅极层以及位于所述第一栅极层上的第二栅极层，所述第一栅极层和所述第二栅极层的材料不同。
可选的，所述第一栅极层的材料包括金属或多晶硅；所述第二栅极层的材料包括多晶硅或金属。
可选的，当所述第一栅极层的材料为多晶硅时，所述第二隔离层自所述第二面向所述第一面方向的高度大于所述第一栅极层自所述第二面向所述第一面方向的高度；当所述第二栅极层的材料为多晶硅时，所述第二隔离层自所述第二面向所述第一面方向的高度大于所述第二栅极层自所述第二面向所述第一面方向的高度。
可选的，在形成若干所述位线层之前，还包括：在每个所述沟道区的第一源漏掺杂区上形成第一导电插塞，每个所述位线层与一个所述有源区上的若干所述第一导电插塞电连接。
可选的，在形成若干电容结构之前，还包括：在每个所述第二源漏掺杂区上形成第二导电插塞，每个所述电容结构与一个所述第二导电插塞电连接。
可选的，所述电容结构包括：第一电极层、第二电极层和位于第一电极层与第二电极层之间的介电层。
可选的，所述电容结构自所述第二面向所述第一面方向上的投影与所述字线栅结构自所述第二面向所述第一面方向上的投影部分重叠。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案的结构中，通过将所述位线层和所述电容结构分别排布在所述衬底的第一面和第二面上，能够有效降低电路布线以及制造工艺的难度。而且，将所述电容结构排布在所述衬底的第二面，使得电容结构具有更大的结构空间，进而使得电容结构的存储容量增加。另外，将所述位线层和所述电容结构分别排布在所述衬底的第一面和第二面上，还能够有效减小单个存储结构占用的面积，从而，能够提升存储器的存储密度。
本发明的技术方案的形成方法中，通过将所述位线层和所述电容结构分别排布在所述衬底的第一面和第二面上，能够有效降低电路布线以及制造工艺的难度。而且，将所述电容结构排布在所述衬底的第二面，使得电容结构具有更大的结构空间，进而使得电容结构的存储容量增加。另外，将所述位线层和所述电容结构分别排布在所述衬底的第一面和第二面上，还能够有效减小单个存储结构占用的面积，从而，能够提升存储器的存储密度。
附图说明
图1至图17是本发明动态随机存取存储器的形成方法实施例中各步骤结构示意图。
具体实施方式
正如背景技术所述，现有的动态随机存取存储器仍存在诸多问题。以下将进行具体说明。
现有的动态随机存取存储器中，由于电容与字线和晶体管之间还具有位线、以及与位线连接的导电结构。因此，为了使电容与字线和晶体管之间连接，形成的电容结构与位线、以及与位线连接的导电结构之间需要互相避开，从而，导致存储器的存储阵列区中，电路布线复杂、制造工艺难度较大。
不仅如此，一方面，由于存储阵列区中的电路布线复杂，因此，电容以外的电路会占用较大面积，从而，导致存储器的存储密度下降，造成电容的存储容量变小。另一方面，由于电容的结构还会受到存储器的逻辑电路的结构影响，例如，逻辑电路中连接不同电路的插塞的高度等影响，因此，电容的高度会受到限制，导致电容的面积较小，从而，也会导致电容的存储容量变小。
在此基础上，本发明提供一种动态随机存取存储器及其形成方法，通过将所述位线层和所述电容结构分别排布在所述衬底的第一面和第二面上，能够有效降低电路布线以及制造工艺的难度。而且，将所述电容结构排布在所述衬底的第二面，使得电容结构具有更大的结构空间，进而使得电容结构的存储容量增加。另外，将所述位线层和所述电容结构分别排布在所述衬底的第一面和第二面上，还能够有效减小单个存储结构占用的面积，从而，能够提升存储器的存储密度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图1至图17是本发明实施例的一种动态随机存取存储器的形成方法的结构示意图。
请参考图1至图3，图2是图1中沿A-A线截面示意图，图3是图1中沿B-B线截面示意图，提供衬底100，所述衬底100具有相对的第一面101和第二面102，所述衬底100包括若干相互分立且平行于第一方向X的有源区103，且若干所述有源区103沿第二方向Y排列，所述第一方向X与所述第二方向Y垂直，各所述有源区103均包括若干隔离区104、若干沟道区105以及若干字线区106，每个所述有源区103中的所述隔离区104和所述沟道区105沿所述第一方向X间隔排列，且所述字线区106位于相邻的所述隔离区104和所述沟道区105之间。
在本实施例中，所述衬底100的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
在本实施例中，所述沟道区105和所述字线区106用于在后续形成晶体管器件，所述隔离区104用于在后续形成第一隔离层，所述第一隔离层的作用在于使得后续形成的字线栅结构仅有一侧与所述沟道区105连接，进而使得形成的晶体管为单边沟道结构。单边沟道结构的动态随机存取存储器在工作时不容易漏电流问题，且单边沟道结构的动态随机存取存储器在后续只需要在所述沟道区105上形成第一导电插塞，有效减少了第一导电插塞的数量，节省了制作成本。
请参考图4，图4和图2的视图方向一致，在相邻的所述有源区103之间形成隔离结构109。
在本实施例中，所述隔离结构109的形成方法包括：在相邻的所述有源区103之间以及所述第一面101上形成第一隔离材料层(未图示)；对所述第一隔离材料层进行平坦化处理，直至暴露出所述第一面101为止，形成所述隔离结构109。
在本实施例中，所述第一隔离材料层的材料采用氧化硅。
请参考图5，图5和图3的视图方向一致，在所述字线区106内形成若干字线栅沟槽110，所述字线栅沟槽110自所述第一面101向所述第二面102延伸，且所述字线栅沟槽110沿所述二方向Y贯穿所述有源区103。
在本实施例中，所述字线栅沟槽110为后续在所述字线栅沟槽内形成字线栅结构提供空间。
在本实施例中，所述字线栅沟槽110的形成方法包括：在所述衬底100的第一面101上形成第二图形化层(未图示)，所述第二图形化层暴露出所述字线区106；以所述第二图形化层为掩膜，采用刻蚀工艺自所述第一面101向所述第二面102的方向进行刻蚀，形成所述字线栅沟槽110。
请参考图6和图7，图7是图6中沿C-C线截面示意图，在所述字线栅沟槽110内形成字线栅结构111。
在本实施例中，所述字线栅结构111包括：位于字线栅沟槽110侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层(未标示)。
在本实施例中，所述字线栅层采用复合结构，所述字线栅层包括第一栅极层以及位于所述第一栅极层上的第二栅极层(未标示)，所述第一栅极层和所述第二栅极层的材料不同。
在本实施例中，所述第一栅极层的材料采用多晶硅，所述第二栅极层的材料采用金属；在其他实施例中，所述第一栅极层的材料还可以采用金属，对应的所述第二栅极层的材料采用多晶硅。
在其他实施例中，所述字线栅层还可以采用单层结构，当所述字线栅层为单层结构时，所述字线栅层的材料可以采用多晶硅或金属。
在本实施例中，在形成所述字线栅结构之后，还包括：在所述衬底100的第一面101上形成介质层113，所述介质层113填充满所述字线栅沟槽110，且所述介质层113暴露出所述沟道区105第一面101。
请参考图8，图8和图7的视图方向一致，在所述第一面101内形成第一源漏掺杂区112。
在本实施例中，在所述第一面101内形成第一源漏掺杂区112的方法包括：采用离子注入工艺，自所述第一面101向所述第二面102进行第一离子的注入处理，在所述第一面101形成所述第一源漏掺杂区112。
在本实施例中，所述第一离子采用N型离子；在其他实施例中，所述第一离子还可以采用P型离子。
请参考图9和图10，图10是图9中沿D-D线截面示意图，在所述第一面101上形成若干平行于所述第一方向X的位线层114，每个所述位线层114与一个所述有源区103中的若干沟道区105的第一源漏掺杂区112电连接。
在本实施例中，在形成若干所述位线层114之前，还包括：在每个所述沟道区105的第一源漏掺杂区112上形成第一导电插塞115，每个所述位线层114与一个所述有源区103上的若干所述第一导电插塞115电连接；在其他实施例中，还可以不形成第一导电插塞。
所述位线层114的材料包括金属，所述金属包括钨、铝、铜等。在本实施例中，所述位线层114的材料采用钨。
在本实施例中，所述位线层114的形成方法包括：在所述第一面101上形成位线材料层(未图示)；在所述位线材料层上形成第三图形化层(未图示)，所述第三图形化层暴露出部分所述位线材料层；以所述第三图形化层为掩膜自所述第一面101向所述第二面102刻蚀所述位线材料层，形成若干所述位线层114。
形成所述位线材料层的工艺包括：金属电镀工艺、选择性金属生长工艺或沉积工艺；所述沉积工艺包括是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。在本实施例中，所述位线材料层的形成工艺采用原子层沉积工艺。
请参考图11，图11和图10的视图方向一致，在每个所述第二面102内形成第二源漏掺杂区116。
在本实施例中，在所述第二面102内形成第二源漏掺杂区116的方法包括：采用离子注入工艺，自所述第二面102向所述第一面101进行第二离子的注入处理，在所述第二面102形成所述第二源漏掺杂区116。
在本实施例中，所述第二离子与所述第一离子的电学类型不同，所述第二离子采用P型离子；在其他实施例中，当所述第一离子采用P型离子时，所述第二离子还可以采用N型离子。
自此，所述衬底100内形成了若干晶体管。
请参考图12，自所述第二面102向所述第一面101的方向对所述衬底100进行减薄处理。
自所述第二面102向所述第一面101的方向对所述衬底进行减薄处理的工艺包括物理机械研磨工艺、化学机械研磨工艺或是湿法刻蚀工艺。在本实施例中，自所述第二面102向所述第一面101的方向对所述衬底进行减薄处理的工艺采用化学机械研磨工艺。
在本实施例中，所述减薄处理直至暴露出所述隔离结构109表面为止。
请参考图13，自所述第二面102向所述第一面101的方向刻蚀所述隔离区104，在所述衬底100内形成若干平行于所述第二方向Y的第一隔离开口107。
在本实施例中，所述第一隔离开口107的形成方法包括：在所述衬底100的第二面102上形成第一图形化层(未图示)，所述第一图形化层暴露出所述隔离区104；以所述第一图形化层为掩膜，采用刻蚀工艺自所述第二面102向所述第一面101的方向进行刻蚀，形成所述第一隔离开口107。
在本实施例中，所述第一隔离开口107在形成所述有源区103之后形成；在其他实施例中，所述第一隔离开口还可以与所述有源区同时形成。
在本实施例中，所述第一隔离开口107自所述第二面102贯穿所述第一面101；在其他实施例中，所述第一隔离开口还可以自所述第二面不贯穿所述第一面，只要保证后续在所述第一隔离开口内形成的第一隔离层能够隔断相邻的沟道区即可。
请参考图14，在所述第一隔离开口107内形成第一隔离层108。
在本实施例中，所述第一隔离层108的形成方法包括：在所述第一隔离开口107内以及所述第二面102上形成第二隔离材料层(未图示)；对所述第二隔离材料层进行平坦化处理，直至暴露出所述第二面102为止，形成所述第一隔离层108。
在本实施例中，所述第二隔离材料层的材料采用氧化硅。
请参考图15，自所述第二面102向所述第一面101的方向刻蚀部分所述沟道区105，在所述沟道区105内形成第二隔离开口117。
在本实施例中，所述第二隔离开口117是用于为后续形成的第二隔离层提供空间，所述第二隔离开口117的形成方法包括：在所述第二面102上形成第四图形化层(未图示)，所述第四图形化层暴露出部分所述沟道区105表面；以所述第四图形化层为掩膜自所述第二面102向所述第一面101进行刻蚀，在所述沟道区105内形成所述第二隔离开口117。
请参考图16，在所述第二隔离开口117内形成第二隔离层118。
在本实施例中，所述第二隔离层118的作用在于隔断相邻的所述晶体管，避免相邻的所述晶体管之间串接。
在本实施例中，所述第二隔离层118的材料采用氧化硅。
在本实施例中，所述第二隔离层118在所述第一隔离层108之后形成；在其他实施例中，所述第一隔离层和所述第二隔离层还可以同时形成，即先形成所述第一隔离开口和所述第二隔离开口，再在所述第一隔离开口和所述第二隔离开口内同时填充隔离材料，最后通过平坦化处理同时形成所述第一隔离层和所述第二隔离层。
在本实施例中，由于所述第一栅极层的材料采用多晶硅，所述第二栅极层的材料采用金属，为了能够保证所述第二隔离层118完全隔断相邻的所述晶体管，所述第二隔离层118自所述第二面102向所述第一面101方向的高度大于所述第一栅极层自所述第二面102向所述第一面101方向的高度。
在其他实施例中，当所述第二栅极层的材料为多晶硅时，所述第二隔离层自所述第二面向所述第一面方向的高度大于所述第二栅极层自所述第二面向所述第一面方向的高度。
在其他实施例中，当所述字线栅层为单层结构时，所述第二隔离层自所述第二面向所述第一面方向的高度大于所述字线栅层自所述第二面向所述第一面方向的一半高度。
请参考图17，在所述第二面102上形成若干电容结构119，每个所述电容结构119与一个所述第二源漏掺杂区116电连接。
在本实施例中，通过将所述位线层114和所述电容结构119分别排布在所述衬底100的第一面101和第二面102上，能够有效降低电路布线以及制造工艺的难度。而且，将所述电容结构119排布在所述衬底100的第二面102，使得电容结构119具有更大的结构空间，进而使得电容结构119的存储容量增加。另外，将所述位线层114和所述电容结构119分别排布在所述衬底100的第一面101和第二面102上，还能够有效减小单个存储结构占用的面积，从而，能够提升存储器的存储密度。
在本实施例中，以一个所述电容结构119和一个所述晶体管为一个单元排成二维矩阵。基本的操作机制分为读(Read)和写(Write)，读的时候先让所述位线层114先充电到操作电压的一半，然后再把所述晶体管打开，让所述位线层114和电容结构119产生电荷共享的现象。若内部存储的值为1，则所述位线层114的电压会被电荷共享抬高到高于操作电压的一半；反之，若内部存储的值为0，则会把所述位线层114的电压拉低到低于操作电压的一半，得到了所述位线层114的电压后，在经过放大器来判别出内部的值为0和1。写的时候会把所述晶体管打开，若要写1时则把所述位线层114的电压抬高到操作电压使所述电容结构119上存储操作电压；若要写0时则把所述位线层114降低到0伏特使所述电容结构119内部没有电荷。
在本实施例中，在形成若干电容结构119之前，还包括：在每个所述第二源漏掺杂区116上形成第二导电插塞120，每个所述电容结构119与一个所述第二导电插塞120电连接；在其他实施例中，还可以不形成第二导电插塞。
在本实施例中，所述电容结构119包括：第一电极层、第二电极层和位于第一电极层与第二电极层之间的介电层(未标示)。
在本实施例中，所述电容结构119自所述第二面102向所述第一面101方向上的投影与所述字线栅结构111自所述第二面102向所述第一面101方向上的投影部分重叠。
相应的，本发明实施例中还提供了一种动态随机存取存储器，请继续参考图17，包括：衬底100，所述衬底100具有相对的第一面101和第二面102，所述衬底100包括若干相互分立且平行于第一方向X的有源区103，且若干所述有源区103沿第二方向Y排列，所述第一方向X与所述第二方向Y垂直，各所述有源区103均包括若干隔离区104、若干沟道区105以及若干字线区106，每个所述有源区103中的所述隔离区104和所述沟道区105沿所述第一方向X间隔排列，且所述字线区106位于相邻的所述隔离区104和所述沟道区105之间；位于所述字线区106内的字线栅结构111，所述字线栅结构111自第一面101向第二面102延伸，且所述字线栅结构111沿所述第二方向Y贯穿所述有源区103；位于所述沟道区105第一面101内的第一源漏掺杂区112；位于所述第一面101上的若干平行于所述第一方向X的位线层114，每个所述位线层114与一个所述有源区103中的若干第一源漏掺杂区112电连接；位于所述沟道区105第二面103内的第二源漏掺杂区116；位于所述隔离区104内的第一隔离层108，所述第一隔离层108自所述第一面101向所述第二面102的方向贯穿所述衬底100；位于所述沟道区105内的第二隔离层118，所述第二隔离层118自所述第二面102向所述第一面101的方向延伸；位于所述第二面102上的若干电容结构119，每个所述电容结构119与一个所述第二源漏掺杂区116电连接。
在本实施例中，通过将所述位线层114和所述电容结构119分别排布在所述衬底100的第一面101和第二面102上，能够有效降低电路布线以及制造工艺的难度。而且，将所述电容结构119排布在所述衬底100的第二面102，使得电容结构119具有更大的结构空间，进而使得电容结构119的存储容量增加。另外，将所述位线层114和所述电容结构119分别排布在所述衬底100的第一面101和第二面102上，还能够有效减小单个存储结构占用的面积，从而，能够提升存储器的存储密度。
在本实施例中，还包括：位于相邻的所述有源区103之间的隔离结构109，所述隔离结构109自所述第一面101向所述第二面102的方向贯穿所述衬底100。
在本实施例中，所述字线区106具有字线栅沟槽109，所述字线栅沟槽110自所述第一面101向所述第二面102延伸，且所述字线栅沟槽110沿所述二方向Y贯穿所述有源区103；所述字线栅结构111包括位于字线栅沟槽110侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层。
在本实施例中，所述字线栅层采用复合结构，当所述字线栅层为复合结构时，所述字线栅层包括第一栅极层以及位于所述第一栅极层上的第二栅极层，所述第一栅极层和所述第二栅极层的材料不同。
在本实施例中，所述第一栅极层的材料采用多晶硅，所述第二栅极层的材料采用金属；在其他实施例中，所述第一栅极层的材料还可以采用金属，所述第二栅极层的材料采用多晶硅。
在本实施例中，当所述第一栅极层的材料为多晶硅时，所述第二隔离层118自所述第二面102向所述第一面101方向的高度大于所述第一栅极层自所述第二面102向所述第一面101方向的高度。
在其他实施例中，当所述第二栅极层的材料为多晶硅时，所述第二隔离层自所述第二面向所述第一面方向的高度大于所述第二栅极层自所述第二面向所述第一面方向的高度。
在其他实施例中，所述字线栅层还可以采用单层结构，当所述字线栅层为单层结构时，所述字线栅层的材料包括金属或多晶硅。
在其他实施例中，当所述字线栅层采用单层结构时，所述第二隔离层自所述第二面向所述第一面方向的高度大于所述字线栅层自所述第二面向所述第一面方向的一半高度。
在本实施例中，还包括：位于每个所述第一源漏掺杂区112上的第一导电插塞115，每个所述位线层114与一个所述有源区103上的若干所述第一导电插塞115电连接。
在本实施例中，还包括：位于每个所述第二源漏掺杂区116上的第二导电插塞120，每个所述电容结构119与一个所述第二导电插塞120电连接。
在本实施例中，所述电容结构119包括：第一电极层、第二电极层和位于第一电极层与第二电极层之间的介电层。
在本实施例中，所述电容结构119自所述第二面102向所述第一面101方向上的投影与所述字线栅结构111自所述第二面102向所述第一面101方向上的投影部分重叠。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (27)

1.一种动态随机存取存储器，其特征在于，包括：
衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干相互分立且平行于第一方向的有源区，且若干所述有源区沿第二方向排列，所述第一方向与所述第二方向垂直，各所述有源区均包括若干隔离区、若干沟道区以及若干字线区，每个所述有源区中的所述隔离区和所述沟道区沿所述第一方向间隔排列，且所述字线区位于相邻的所述隔离区和所述沟道区之间；
位于所述字线区内的字线栅结构，所述字线栅结构自第一面向第二面延伸，且所述字线栅结构沿所述第二方向贯穿所述有源区；
位于所述沟道区第一面内的第一源漏掺杂区；
位于所述衬底第一面上的若干平行于所述第一方向的位线层，每个所述位线层与一个所述有源区中的若干第一源漏掺杂区电连接；
位于所述沟道区第二面内的第二源漏掺杂区；
位于所述隔离区内的第一隔离层，所述第一隔离层自所述第一面向所述第二面的方向贯穿所述衬底；
位于所述沟道区内的第二隔离层，所述第二隔离层自所述第二面向所述第一面的方向延伸；
位于所述衬底第二面上的若干电容结构，每个所述电容结构与一个所述第二源漏掺杂区电连接。
2.如权利要求1所述动态随机存取存储器，其特征在于，还包括：位于相邻的所述有源区之间的隔离结构，所述隔离结构自所述第一面向所述第二面的方向贯穿所述衬底。
3.如权利要求1所述动态随机存取存储器，其特征在于，所述字线区具有字线栅沟槽，所述字线栅沟槽自所述第一面向所述第二面延伸，且所述字线栅沟槽沿所述二方向贯穿所述有源区；所述字线栅结构包括位于字线栅沟槽侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层。
4.如权利要求3所述动态随机存取存储器，其特征在于，所述字线栅层包括单层结构或复合结构。
5.如权利要求4所述动态随机存取存储器，其特征在于，当所述字线栅层为单层结构时，所述字线栅层的材料包括金属或多晶硅。
6.如权利要求5所述动态随机存取存储器，其特征在于，所述第二隔离层自所述第二面向所述第一面方向的高度大于所述字线栅层自所述第二面向所述第一面方向的一半高度。
7.如权利要求4所述动态随机存取存储器，其特征在于，当所述字线栅层为复合结构时，所述字线栅层包括第一栅极层以及位于所述第一栅极层上的第二栅极层，所述第一栅极层和所述第二栅极层的材料不同。
8.如权利要求7所述动态随机存取存储器，其特征在于，所述第一栅极层的材料包括金属或多晶硅；所述第二栅极层的材料包括多晶硅或金属。
9.如权利要求8所述动态随机存取存储器，其特征在于，当所述第一栅极层的材料为多晶硅时，所述第二隔离层自所述第二面向所述第一面方向的高度大于所述第一栅极层自所述第二面向所述第一面方向的高度；当所述第二栅极层的材料为多晶硅时，所述第二隔离层自所述第二面向所述第一面方向的高度大于所述第二栅极层自所述第二面向所述第一面方向的高度。
10.如权利要求1所述动态随机存取存储器，其特征在于，还包括：位于每个所述第一源漏掺杂区上的第一导电插塞，每个所述位线层与一个所述有源区上的若干所述第一导电插塞电连接。
11.如权利要求1所述动态随机存取存储器，其特征在于，还包括：位于每个所述第二源漏掺杂区上的第二导电插塞，每个所述电容结构与一个所述第二导电插塞电连接。
12.如权利要求1所述动态随机存取存储器，其特征在于，所述电容结构包括：第一电极层、第二电极层和位于第一电极层与第二电极层之间的介电层。
13.如权利要求1所述动态随机存取存储器，其特征在于，所述电容结构自所述第二面向所述第一面方向上的投影与所述字线栅结构自所述第二面向所述第一面方向上的投影部分重叠。
14.一种动态随机存取存储器的形成方法，其特征在于，包括：
提供衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干相互分立且平行于第一方向的有源区，且若干所述有源区沿第二方向排列，所述第一方向与所述第二方向垂直，各所述有源区均包括若干隔离区、若干沟道区以及若干字线区，每个所述有源区中的所述隔离区和所述沟道区沿所述第一方向间隔排列，且所述字线区位于相邻的所述隔离区和所述沟道区之间；
在所述字线区内形成若干字线栅沟槽，所述字线栅沟槽自所述第一面向所述第二面延伸，且所述字线栅沟槽沿所述二方向贯穿所述有源区；
在所述字线栅沟槽内形成字线栅结构；
在所述沟道区第一面内形成第一源漏掺杂区；
在所述衬底第一面上形成若干平行于所述第一方向的位线层，每个所述位线层与一个所述有源区中的若干沟道区的第一源漏掺杂区电连接；
在每个所述沟道区第二面内形成第二源漏掺杂区；
自所述第二面向所述第一面的方向对所述衬底进行减薄处理；
自所述第二面向所述第一面的方向刻蚀所述隔离区，在所述衬底内形成若干平行于所述第二方向的第一隔离开口；
在所述第一隔离开口内形成第一隔离层；
自所述第二面向所述第一面的方向刻蚀部分所述沟道区，在所述沟道区内形成第二隔离开口；
在所述第二隔离开口内形成第二隔离层；
在所述衬底第二面上形成若干电容结构，每个所述电容结构与一个所述第二源漏掺杂区电连接。
15.如权利要求14所述动态随机存取存储器的形成方法，其特征在于，还包括：在相邻的所述有源区之间形成隔离结构。
16.如权利要求15所述动态随机存取存储器的形成方法，其特征在于，所述隔离结构的形成方法包括：在相邻的所述有源区之间以及所述衬底第一面上形成第一隔离材料层；对所述第一隔离材料层进行平坦化处理，直至暴露出所述衬底第一面为止，形成所述隔离结构。
17.如权利要求14所述动态随机存取存储器的形成方法，其特征在于，所述字线栅结构包括：位于字线栅沟槽侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层。
18.如权利要求17所述动态随机存取存储器的形成方法，其特征在于，所述字线栅层包括单层结构或复合结构。
19.如权利要求18所述动态随机存取存储器的形成方法，其特征在于，当所述字线栅层为单层结构时，所述字线栅层的材料包括金属或多晶硅。
20.如权利要求19所述动态随机存取存储器的形成方法，其特征在于，所述第二隔离层自所述第二面向所述第一面方向的高度大于所述字线栅层自所述第二面向所述第一面方向的一半高度。
21.如权利要求18所述动态随机存取存储器的形成方法，其特征在于，当所述字线栅层为复合结构时，所述字线栅层包括第一栅极层以及位于所述第一栅极层上的第二栅极层，所述第一栅极层和所述第二栅极层的材料不同。
22.如权利要求21所述动态随机存取存储器的形成方法，其特征在于，所述第一栅极层的材料包括金属或多晶硅；所述第二栅极层的材料包括多晶硅或金属。
23.如权利要求22所述动态随机存取存储器的形成方法，其特征在于，当所述第一栅极层的材料为多晶硅时，所述第二隔离层自所述第二面向所述第一面方向的高度大于所述第一栅极层自所述第二面向所述第一面方向的高度；当所述第二栅极层的材料为多晶硅时，所述第二隔离层自所述第二面向所述第一面方向的高度大于所述第二栅极层自所述第二面向所述第一面方向的高度。
24.如权利要求14所述动态随机存取存储器的形成方法，其特征在于，在形成若干所述位线层之前，还包括：在每个所述沟道区的第一源漏掺杂区上形成第一导电插塞，每个所述位线层与一个所述有源区上的若干所述第一导电插塞电连接。
25.如权利要求14所述动态随机存取存储器的形成方法，其特征在于，在形成若干电容结构之前，还包括：在每个所述第二源漏掺杂区上形成第二导电插塞，每个所述电容结构与一个所述第二导电插塞电连接。
26.如权利要求14所述动态随机存取存储器的形成方法，其特征在于，所述电容结构包括：第一电极层、第二电极层和位于第一电极层与第二电极层之间的介电层。
27.如权利要求14所述动态随机存取存储器的形成方法，其特征在于，所述电容结构自所述第二面向所述第一面方向上的投影与所述字线栅结构自所述第二面向所述第一面方向上的投影部分重叠。
CN202110373398.3A 2021-04-07 2021-04-07 动态随机存取存储器及其形成方法 Active CN112864158B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN202110373398.3A CN112864158B (zh) 2021-04-07 2021-04-07 动态随机存取存储器及其形成方法
US18/552,837 US20240244833A1 (en) 2021-04-07 2021-09-02 Dynamic random access memory and forming method therefor
PCT/CN2021/116127 WO2022213534A1 (zh) 2021-04-07 2021-09-02 动态随机存取存储器及其形成方法
KR1020237038078A KR20230162992A (ko) 2021-04-07 2021-09-02 동적 랜덤 액세스 메모리 및 그 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110373398.3A CN112864158B (zh) 2021-04-07 2021-04-07 动态随机存取存储器及其形成方法

Publications (2)

Publication Number Publication Date
CN112864158A CN112864158A (zh) 2021-05-28
CN112864158B true CN112864158B (zh) 2022-06-21

Family

ID=75992276

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110373398.3A Active CN112864158B (zh) 2021-04-07 2021-04-07 动态随机存取存储器及其形成方法

Country Status (4)

Country Link
US (1) US20240244833A1 (zh)
KR (1) KR20230162992A (zh)
CN (1) CN112864158B (zh)
WO (1) WO2022213534A1 (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864158B (zh) * 2021-04-07 2022-06-21 芯盟科技有限公司 动态随机存取存储器及其形成方法
CN113437068B (zh) * 2021-06-24 2022-04-19 芯盟科技有限公司 动态随机存取存储器及其形成方法
CN113437069B (zh) * 2021-06-28 2022-07-12 芯盟科技有限公司 动态随机存取存储器及其形成方法
CN113192956B (zh) * 2021-06-29 2021-09-24 芯盟科技有限公司 动态随机存取存储器及其形成方法
US12108588B2 (en) 2021-07-05 2024-10-01 Changxin Memory Technologies, Inc. Memory and method for manufacturing same
CN113594162B (zh) * 2021-07-05 2024-02-09 长鑫存储技术有限公司 存储器及其制造方法
CN113488468A (zh) * 2021-07-07 2021-10-08 芯盟科技有限公司 半导体结构及半导体结构的形成方法
CN113517292B (zh) * 2021-07-08 2024-12-10 芯盟科技有限公司 半导体结构及其形成方法
CN113241347B (zh) * 2021-07-13 2021-10-15 芯盟科技有限公司 半导体结构及半导体结构的形成方法
CN113488472B (zh) * 2021-07-14 2024-05-14 芯盟科技有限公司 半导体结构及其形成方法
WO2023028829A1 (en) 2021-08-31 2023-03-09 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same
CN116097914A (zh) 2021-08-31 2023-05-09 长江存储科技有限责任公司 具有垂直晶体管的存储器器件及其形成方法
WO2023028853A1 (en) 2021-08-31 2023-03-09 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same
CN116097920A (zh) 2021-08-31 2023-05-09 长江存储科技有限责任公司 具有垂直晶体管的存储器器件及其形成方法
CN113707660B (zh) * 2021-09-02 2024-04-05 芯盟科技有限公司 动态随机存取存储器及其形成方法
CN114121961B (zh) * 2021-11-29 2024-04-05 芯盟科技有限公司 动态随机存取存储器及其形成方法
CN117177555A (zh) * 2022-05-24 2023-12-05 长鑫存储技术有限公司 半导体结构及其制备方法
CN117337031A (zh) * 2022-06-24 2024-01-02 长鑫存储技术有限公司 一种半导体结构及其制备方法、存储器及其制备方法
CN116033747A (zh) * 2023-01-05 2023-04-28 长鑫存储技术有限公司 半导体结构及其形成方法
WO2025043404A1 (zh) * 2023-08-25 2025-03-06 华为技术有限公司 存储器及其制备方法、存储系统、电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208657A (en) * 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US6294426B1 (en) * 2001-01-19 2001-09-25 Taiwan Semiconductor Manufacturing Company Method of fabricating a capacitor under bit line structure with increased capacitance without increasing the aspect ratio for a dry etched bit line contact hole
CN105009286A (zh) * 2013-03-14 2015-10-28 硅存储技术公司 具有增大沟道区有效宽度的非易失性存储器单元及其制作方法
CN110265398A (zh) * 2019-06-28 2019-09-20 芯盟科技有限公司 存储器及其形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5214603A (en) * 1991-08-05 1993-05-25 International Business Machines Corporation Folded bitline, ultra-high density dynamic random access memory having access transistors stacked above trench storage capacitors
US5831301A (en) * 1998-01-28 1998-11-03 International Business Machines Corp. Trench storage dram cell including a step transfer device
JP2003031686A (ja) * 2001-07-16 2003-01-31 Sony Corp 半導体記憶装置およびその製造方法
CN100561740C (zh) * 2006-06-12 2009-11-18 中芯国际集成电路制造(上海)有限公司 半导体存储器件及其制造方法
TW201539095A (zh) * 2014-04-01 2015-10-16 Seiko Epson Corp 光電裝置及電子機器
US11217588B2 (en) * 2019-07-03 2022-01-04 Micron Technology, Inc. Integrated assemblies comprising voids between active regions and conductive shield plates, and methods of forming integrated assemblies
CN112864158B (zh) * 2021-04-07 2022-06-21 芯盟科技有限公司 动态随机存取存储器及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208657A (en) * 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US6294426B1 (en) * 2001-01-19 2001-09-25 Taiwan Semiconductor Manufacturing Company Method of fabricating a capacitor under bit line structure with increased capacitance without increasing the aspect ratio for a dry etched bit line contact hole
CN105009286A (zh) * 2013-03-14 2015-10-28 硅存储技术公司 具有增大沟道区有效宽度的非易失性存储器单元及其制作方法
CN110265398A (zh) * 2019-06-28 2019-09-20 芯盟科技有限公司 存储器及其形成方法

Also Published As

Publication number Publication date
CN112864158A (zh) 2021-05-28
KR20230162992A (ko) 2023-11-29
WO2022213534A1 (zh) 2022-10-13
US20240244833A1 (en) 2024-07-18

Similar Documents

Publication Publication Date Title
CN112864158B (zh) 动态随机存取存储器及其形成方法
CN112909001B (zh) 动态随机存取存储器及其形成方法
US9048293B2 (en) Semiconductor device and method for manufacturing the same
CN112071841A (zh) 半导体结构及其形成方法
JP2002176154A (ja) 半導体装置及びその製造方法
CN115332253A (zh) 半导体结构及半导体结构的制备方法
CN113707660B (zh) 动态随机存取存储器及其形成方法
CN113192956B (zh) 动态随机存取存储器及其形成方法
CN115701210A (zh) 半导体结构及其制造方法
CN115377108B (zh) 动态随机存取存储器及其形成方法
CN114121961B (zh) 动态随机存取存储器及其形成方法
CN115411033A (zh) 半导体结构及其制造方法
CN113437068B (zh) 动态随机存取存储器及其形成方法
CN115295550A (zh) 半导体结构及其形成方法
CN114121821A (zh) 动态随机存取存储器的形成方法
CN113540094A (zh) 半导体结构及其形成方法
CN115346986B (zh) 动态随机存取存储器及其形成方法
US20230389261A1 (en) Semiconductor structure and method for forming semiconductor structure
US7208799B2 (en) Floating body cell dynamic random access memory with optimized body geometry
CN113437069B (zh) 动态随机存取存储器及其形成方法
CN115312519B (zh) 动态随机存取存储器及其形成方法
TWI803367B (zh) 半導體結構及其製造方法
EP4369881A1 (en) Semiconductor structure, and manufacturing method for semiconductor structure
US20230009047A1 (en) Semiconductor structure and method for manufacturing same
CN116137781A (zh) 存储器及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant