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CN113169056A - 用于钨的钼模板 - Google Patents

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CN113169056A
CN113169056A CN201980076277.3A CN201980076277A CN113169056A CN 113169056 A CN113169056 A CN 113169056A CN 201980076277 A CN201980076277 A CN 201980076277A CN 113169056 A CN113169056 A CN 113169056A
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CN
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molybdenum
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tungsten
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CN201980076277.3A
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帕特里克·A·范克利蒙布特
施卢蒂·维维克·托姆贝尔
米卡尔·达内克
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Lam Research Corp
Original Assignee
Lam Research Corp
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Abstract

本文提供了用于逻辑和存储器应用的低电阻金属化堆叠件结构以及相关的制造方法。所述方法涉及在具有大晶粒尺寸的薄的低电阻率过渡金属层上形成主体导电膜。主体导电膜跟随低电阻率过渡金属膜的晶粒，导致较大的晶粒尺寸。还提供了包括模板层和主体膜的设备。

Description

用于钨的钼模板
通过引用并入
PCT申请表作为本申请的一部分与本说明书同时提交。如在同时提交的PCT申请表中所标识的本申请要求享有其权益或优先权的每个申请均通过引用全文并入本文且用于所有目的。
背景技术
使用化学气相沉积(CVD)技术的钨(W)膜沉积是半导体制造工艺的不可或缺的部分。例如，钨膜可用作水平互连形式中的低电阻电连接件，相邻金属层之间的通孔，以及第一金属层和硅衬底上的设备之间的触点。钨膜也可用在多种存储器应用中，包括用于动态随机存取存储器(DRAM)的掩埋字线(bWL)架构的形成、用于3D NAND的字线的形成、以及逻辑应用中。然而，特征尺寸和膜厚度的持续减小带来了各种挑战，这些挑战包括较薄的膜的较高的电阻率。
这里提供的背景描述是为了总体呈现本公开的背景的目的。当前指定的发明人的工作在其在此背景技术部分以及在提交申请时不能确定为现有技术的说明书的各方面中描述的范围内既不明确也不暗示地承认是针对本公开的现有技术。
发明内容
本文提供了形成低电阻率的主体导体的方法。所述方法涉及在具有大晶粒尺寸的薄的低电阻率过渡金属层上形成主体导电膜。主体导电膜跟随(follow)低电阻率过渡金属膜的晶粒，导致较大的晶粒尺寸。还提供了包括模板层和主体膜的设备。
本公开内容的一个方面可以以一种方法来实现，该方法包括在衬底上的特征中提供含钼(Mo)层；以及在含钼层上沉积含钨层以由此填充特征。在一些实施方案中，该方法还包括在沉积含W层之前对含Mo层进行退火。含Mo层可以是用于W晶粒生长的模板。在一些实施方案中，含Mo层是具有小于1(原子)％的杂质的元素Mo。含Mo层可以是相对薄的，例如介于1nm至10nm之间或介于1nm至5nm之间。含W层的厚度至少可以是含Mo层的5、10或20倍。在一些实施方案中，含Mo层覆盖介电层，诸如氧化硅或氧化铝层。在一些实施方案中，含Mo层覆盖阻挡层，例如氮化钛层。在一些实施方案中，含钼层不含氟杂质。
在一些实施方案中，含Mo层的平均微晶尺寸为至少20nm。在一些实施方案中，含W层的平均微晶为至少20nm。
该方法可以进一步包括沉积含钼层。在一些实施方案中，含钼层是从一种或多种氯化钼前体沉积的。实例包括：五氯化钼(MoCl5)、二氯二氧化钼(MoO2Cl2)和四氯氧化钼(MoOCl4)。在一些实施方案中，沉积含钼层包括执行原子层沉积工艺，在所述原子层沉积工艺中，氯化钼前体被氢还原。
在一些实施方案中，使用六氟化钨沉积含W层。可以在不沉积成核层的情况下沉积含W层。在一些实施方案中，通过原子层沉积(ALD)来沉积含W层。在一些实施方案中，通过化学气相沉积(CVD)来沉积含钨膜。
本公开内容的另一方面可以在一种方法中实现，该方法包括：在衬底上形成导电模板层，该导电模板层的厚度为介于1nm至5nm之间；使所述导电模板层退火以增大所述导电模板层的晶粒尺寸；以及在所述模板层上形成主体导电层，其中所述主体导电层中的晶粒跟随所述导电模板层的晶粒。在一些实施方案中，所述导电模板层是钼。所述主体导电层可以选自由钨、钴、钌、镍中的一种以及包含钨、钴、钌、镍中的至少一种的合金组成的组。在一些实施方案中，沉积导电模板层以作为特征的衬里，并且沉积主体导电层以用主体导电材料填充特征。
本公开内容的另一方面可以用一种方法实现，该方法包括：提供具有通过间隙分隔开的多个氧化物层的部分制造的3-D NAND结构；以及在所述间隙中保形地沉积钼模板层，所述钼模板层的厚度介于约1nm至10nm之间。在一些实施方案中，所述钼模板层直接沉积在氧化物表面上。在一些实施方案中，所述钼模板层的厚度介于1nm至5nm之间。所述方法还包括用钨填充所述间隙。
本公开的另一方面可以在一种用钨填充部分制造的半导体衬底的3-D结构的方法中实现，所述3-D结构包括侧壁，所述侧壁中的多个开口通向具有多个内部区域的多个特征，所述多个内部区域能通过所述开口流体地进入，所述方法包括：在所述3-D结构内沉积第一钼层，使得所述第一层保形地成为所述3-D结构的多个特征的衬里；并且在所述含钼层上沉积钨(W)，从而用钨填充所述特征。
本公开的另一方面可以在一种装置中实现，该装置包括：一个或多个室，每个室被配置成容纳衬底；在所述一个或多个室中的每个室中的衬底支撑；气体入口，其被配置成将气体引导到所述一个或多个室中的每个室中；加热器，其被配置为加热每个室中的所述衬底支撑件；以及包含程序指令的控制器，所述程序指令用于：将钼前体引入到一个或多个室中；和在将所述钼前体引入后，将所述钨前体引入所述一个或多个室。
本公开的另一方面可以以3-D NAND结构来实现，该3-D NAND结构包括：多个钨字线，其被氧化层分隔开；以及在钨-氧化物界面处的钼薄膜。一些实施方案中，钼薄膜的厚度介于1nm至5nm之间。
这些和其他方面在下面参考附图进行讨论。
附图说明
图1A和1B是根据多种实施方案的包括钼(Mo)模板和钨(W)导体的材料堆叠件的示意性示例。
图2描绘了包括Mo模板上的W埋字线(bWL)的DRAM架构的示意性示例。
图3A描绘了3D NAND结构中的W字线的示意性示例。
图3B描绘了包括Mo模板层的W字线的材料堆叠件。
图4是示出了沉积导电材料的方法中的操作的工艺流程图。
图5是示出了用钨填充特征的方法中的操作的工艺流程图。
图6示出了沉积在钼模板上的钨膜的图像。
图7是显示在800℃退火后，各种厚度的Mo膜的电阻率降低的曲线图。
图8是适用于根据本发明描述的实施方案进行沉积工艺的处理系统的框图。
具体实施方式
在以下的描述中，阐述了许多具体细节以提供对所呈现的实施方案的充分理解。所公开的实施方案可以在没有这些具体细节中的一些或全部的情况下实施。在其他实例中，未详细描述公知的处理操作，以避免不必要地使所公开的实施方案模糊不清。虽然将结合具体实施方案描述所公开的实施方案，但应当理解的是其并不旨在限制所公开的实施方案。
本文提供了用于逻辑和存储器应用的低电阻金属化堆叠结构。图1A和1B是根据各种实施方案的包含钼(Mo)作为模板以用于钨生长的材料堆叠件的示意性示例。图1A和1B示出了特定堆叠件中的材料的顺序，并且可以与任何适当的架构和应用一起使用，如下文相对于图2、3A和3B进一步描述的。在图1A的示例中，衬底102在其上沉积有Mo层108。衬底102可以是硅或其他半导体晶片，例如200mm晶片、300mm晶片或450mm晶片，其包括具有沉积在其上的一或多个材料(例如介电材料、导电材料或半导体材料)层的晶片。所述方法还可以应用于在诸如玻璃、塑料等的其他衬底上形成金属化堆叠结构。
在图1A中，介电层104在衬底102上。介电层104可以直接沉积在衬底102的半导体(例如，Si)表面上，或者可以存在任何数量的中间层。介电层的示例包括经掺杂和未经掺杂的氧化硅、氮化硅和氧化铝层，具体示例包括经掺杂或未经掺杂的SiO2层和Al2O3层。另外，在图1A中，扩散阻挡层106设置在Mo层108和介电层104之间。扩散阻挡层的示例包括氮化钛(TiN)、钛/氮化钛(Ti/TiN)、氮化钨(WN)和氮碳化钨(WCN)。扩散阻挡层的其他示例是如下所述的多组分含钼膜。钨(W)层110沉积在Mo层108上，并且是该结构的主要导体。如下文进一步讨论的，Mo层108提供用于钨生长的模板。结果，在一些实施方案中，在没有钨成核层的情况下沉积了W层110。
图1B示出了材料堆叠件的另一示例。在该示例中，堆叠件包括衬底102、介电层104，其中Mo层108直接沉积在电介质层104上，而没有中间扩散阻挡层。如同在图1A的示例中，W层110沉积在Mo层108上并且是该结构的主要导体。通过使用具有大晶粒的钼作为钨生长的模板，可以形成具有大晶粒和低电阻率的钨。此外，可以通过消除较高电阻率的钨成核层来改善电阻率。
尽管图1A和1B示出了金属化堆叠件的示例，但是方法和所得堆叠件不受限于此。例如，在一些实施方案中，可以将Mo直接沉积在Si或其他半导体衬底上作为用于钨生长的模板。
此外，尽管在以上示例中描述了在Mo模板上进行W生长，但是Mo层可以用作其他金属的低电阻率生长的模板，所述其他金属包括钼(Mo)、钴(Co)、钌(Ru)、镍(Ni)以及包括这些金属的合金，例如MoW。
上面且进一步在下面描述的材料堆叠件可以用于各种实施方案中。图2、3A和3B提供了其中可以使用堆叠件的结构的示例。图2描述了包括硅衬底202中的W掩埋字线(bWL)210的DRAM架构的示意性示例。所述W bWL 210是在硅衬底202中蚀刻的沟槽中形成的。沟槽的衬里是保形Mo层208和绝缘层204，绝缘层204被设置在所述保形阻挡层206和硅衬底202之间。在图2的示例中，绝缘层204可以是栅极氧化物层，其由高k介电材料(例如氧化硅或氮化硅材料)形成。在一些实施方案中，可以在Mo层208和绝缘层204之间插入诸如TiN或含钨层之类的保形阻挡层。
图3A描绘了3D NAND结构323中的W字线310的示意性示例。W字线310被氧化物层311分隔开。在图3B中，示出了W字线310和氧化物层311之间的界面的细节，示出了其包括含氧化铝(Al2O3)层304和Mo层308。如上所述，W字线310可以在没有钨成核层的情况下沉积在Mo层308上。在一些实施方案中，如本文所述，可以将Mo层308直接沉积在氧化物层311上或TiN层上或其他阻挡层上。Mo层可以例如介于约10埃
Figure BDA0003073573920000051
与100埃之间，或者介于10埃与50埃之间，以用于沉积介于约10nm与100nm之间的W字线层。
图4是示出了沉积导电材料的方法中的操作的工艺流程图。在操作402中，形成模板层。如下文进一步所述的，这可涉及气相沉积技术，例如化学气相沉积(CVD)和原子层沉积(ALD)沉积。模板层是具有较大晶粒生长的材料，例如钼。该层可以是相对薄的，在一些实施方案中，不超过10nm或不超过50nm。通常，该层足够厚，以用于在下伏的结构上连续生长。示例性的厚度范围为1nm–5nm，或2nm至5nm。模板层可以图2和3B的示例中所示的与下伏的结构适配。对于具有挑战性的结构，例如3D NAND结构，ALD可用于形成保形层。可在其上形成模板层的示例性表面包括介电层表面和阻挡层表面。在某些实施方案中，模板层可以由不含氟的前体沉积。这可以防止氟迁移到下伏的结构。
在一些实施方案中，在操作402中对模板层进行退火。层的热退火可以增加晶粒尺寸并降低电阻率。钼的退火温度范围为700℃至1100℃。通常，退火在等于或接近熔化温度的温度下进行。退火可以在炉中或通过快速热退火进行。根据多种实施方案，它可以在任何适当的环境中执行，包括在氢(H2)环境、氮(N2)环境或真空中执行。在一些实施方案中，可以在退火之前将膜暴露于还原环境中以去除任何氧化物形成。特别是，如果模板在退火前暴露于空气中，则会形成氧化物。在操作406，在模板层上形成主体层。由于沉积在模板上，因此晶粒尺寸较大。主体层通常是结构的主要导体。通过将其沉积在模板上，可以使用价格较低和/或易于获得的前体，例如六氟化钨(WF6)或六氟化钼(MoF6)。可以使用ALD或CVD方法，具体取决于结构。在一示例中，WF6和H2用于沉积钨。其他主体膜的沉积在下面进一步描述。
形成Mo模板层的方法包括气相沉积技术，例如，CVD和ALD沉积。在ALD技术中，还原剂(或其他共反应物)、可选的清扫气体和含Mo前体的脉冲依次注入到反应室中或从反应室中清除掉。Mo层的沉积可以替代地通过CVD工艺进行，其中还原剂和含Mo前体流入沉积室以在该特征中沉积Mo层。可以使用惰性载气来输送一种或多种反应物流，其可以预先混合或者可以不预先混合。与ALD工艺不同，该操作通常涉及使反应物连续地流动直到期望的量被沉积。在某些实现方式中，CVD操作可以以多个阶段进行，反应物的多个连续和同时流动的多个时段被转向的一个或多个反应物流的时段分开。
含钼的前体包括六氟化钼(MoF6)、五氯化钼(MoCl5)、二氯二氧化钼(MoO2Cl2)、四氯氧化钼(MoOCl4)和六羰基钼(Mo(CO)6)。可以使用有机金属前体，例如甲硅烷基环戊二烯基钼和甲硅烷基烯丙基钼配合物。含Mo前体可以是卤化物前体，其包括MoF6和MoCl5，以及具有可以形成稳定分子的两个或更多个卤素的混合卤化物前体。混合卤化物前体的一个示例是MoClxBry，其中x和y是大于0的可以形成稳定的分子的任何数字。
在某些实施方案中，Mo层直接沉积在介电层上或TiN或其他阻挡层上。在ALD工艺中，将共反应物、任选的清扫气体和含Mo前体的脉冲依次注入到反应室中并从反应室中清除。在一些实施方案中，薄Mo层使用含硼还原剂(例如，B2H6)、含硅还原剂(例如，SiH4)或氢(H2)中的一种或多种作为共反应剂沉积。例如，可以采用一个或多个S/Mo循环(其中S/Mo是指先提供硅烷脉冲，然后提供含Mo前体脉冲)以沉积薄Mo层，该层将用作钨沉积的模板。在另一示例中，可以采用一个或多个B/Mo循环(其中B/Mo是指先提供乙硼烷脉冲，然后提供含Mo前体脉冲)以沉积薄Mo层，在该薄Mo层上将沉积钨层。B/Mo和S/Mo循环均可用于沉积Mo层，例如x(B/Mo)+y(S/Mo)，其中x和y为整数。还有一个或多个H2/Mo循环可用于沉积薄Mo层，其中具有或不具有B/Mo和/或S/Mo循环。
取决于Mo层的厚度和将在其上沉积的结构，沉积Mo层可涉及Mo成核层的沉积，随后是主体层的沉积。在一些实施方案中，这可以包括成核层的ALD沉积，以及随后的主体层的CVD沉积。
在一些实施方案中，Mo模板层的沉积可以包括：形成还原剂层，然后将还原剂层暴露于含Mo的前体。还原剂层可以包含或基本上由元素硅(Si)、元素硼(B)、元素锗(Ge)或它们的混合物组成。例如，还原剂层可以包括Si和B。可以调整B的量以实现还原剂层的高沉积速率但是具有低电阻率。
Mo沉积过程中的衬底温度可能在300℃至800℃之间。衬底温度将取决于热预算和沉积化学过程。热预算取决于应用，虽然高沉积温度对于存储器应用而言可能不是问题，但它可能超过逻辑应用程序的热预算。
图5显示了用于特征填充的工艺的示例。例如，图5中的工艺可以用于钨字线填充。在操作502中，使用含氯的Mo前体通过ALD沉积Mo模板。ALD工艺可以用于在具有挑战性的3DNAND结构上实现保形和台阶覆盖。ALD循环可以用于例如在电介质或阻挡层表面上沉积介于约10埃到50埃之间的Mo层。在一些实施方案中，ALD循环使用H2作为还原剂，而没有将硼或硅结合到膜中。此外，ALD循环使用含氯化物的前体。这防止了下伏的介电层暴露于氟。对于含氯的Mo前体，可以使用相对较高的沉积温度，例如，450℃–800℃，在某些实施方案中，至少为500℃，或在550℃和650℃之间。由于这些前体中的Mo-Cl键相对较强，因此高温有助于沉积。
然后，在操作504中，将Mo模板进行退火。如上所述，可以在退火之前进行还原步骤以去除任何氧化物。这样可以去除由于暴露于空气或其他氧化剂而形成的二氧化钼(MoO2)或三氧化钼(MoO3)。特别是MoO3的熔点为795℃，如果不去除，可能会在退火过程中融化。然后在操作506中，将主体层沉积在Mo模板上以形成字线或其他导体。钨填充物可以包括氟化前体，例如WF6，其中Mo层提供了防止氟向电介质迁移的阻挡层。对于3DNAND结构，操作506可以包括ALD沉积中的WF6和H2的交替脉冲。在一些实施方案中，可以在不形成钨成核层的情况下执行沉积。钨的示例性厚度范围为介于
Figure BDA0003073573920000081
至
Figure BDA0003073573920000082
之间。根据一些实施方案，W∶Mo厚度的比率可以为1：1至15：1，例如2：1至10：1或2：1至5：1。
如上所述，参考图4讨论的方法可以用于在模板上沉积其他低电阻率的主体膜。这样的膜可以包括钴(Co)、钌(Ru)和镍(Ni)。钴前体的示例有二羰基环戊二烯基钴、羰基钴、脒基钴(cobalt amidinate)前体，二氮杂二烯基钴复合物和脒基钴/胍基钴前体。可用于氧化反应的钌前体的示例包括(乙基苄基)(1-乙基-1,4-环己二烯基)钌(0)、(1-异丙基-4-甲基苄基)(1,3-环己二烯基)钌(0)、2,3-二甲基-1,3-丁二烯基)钌(0)三羰基、(1,3-环己二烯基)钌(0)三羰基和(环戊二烯基)(乙基)钌(II)二羰基。与非氧化反应物反应的钌前体的示例是双(5-甲基-2,4-己二酮基)钌(II)二羰基和双(乙基环戊二烯基)钌(II)。镍前体的示例包括环戊二烯基烯丙基镍(CpAlylNi)和MeCp2Ni。
在以上描述中，ALD可用于沉积主体钨或其他主体材料。特别地，ALD可用于沉积钨或其他具有横向晶粒生长的金属。以这种方式，所沉积的金属具有比通过诸如CVD或溅射之类的技术所获得的晶粒生长更大的晶粒生长，包括更大的横向晶粒生长。在一些实施方案中，生长至少100埃宽的晶粒。可以提供横向晶粒生长的示例性W ALD沉积条件包括300℃至500℃的衬底温度，或低于500℃以及10torr至50torr的室压强。
应用的示例包括3D NAND字线填充和DRAM bWL填充。在这些应用中，可以使用单个钼模板层(或其他模板层)，而特征的其余部分填充有钨(或其他主导体)。可以将其他Mo模板层沉积在诸如氮化钛(TiN)层或诸如氧化硅(例如，SiO2)、氧化铝(例如，Al2O3)、氧化铪(例如，HfO2)和氧化锆(例如，ZrO2)之类的氧化物层上。
实验性
钼膜直接在Al2O3上生长，然后进行退火和钨沉积。图6示出了Mo膜上的W膜的图像。该图像显示出W晶粒正在以下面的Mo晶粒为模板形成。
在一些实施方案中，在Mo沉积之后执行热退火。这可以使得Mo晶粒能生长并降低电阻率。由于Mo的熔点低于W的熔点，因此，对于Mo膜，在较低的温度下，会发生晶粒生长和随之而来的电阻率下降。退火温度的示例范围是700℃至1100℃。退火可以在炉中或通过快速热退火进行。根据多种实施方案，它可以在任何合适的环境中执行，包括在氢(H2)环境、氮(N2)环境或真空中执行。
根据多种实施方案，在沉积和退火之间，Mo膜可以暴露于空气或可以不暴露于空气。如果将其暴露在空气或其他氧化环境中，则可以在退火过程中或退火之前采用还原性环境，以去除由于暴露而形成的二氧化钼(MoO2)或三氧化钼(MoO3)。特别是，MoO3的熔点795℃，如果不去除，则可能会在退火过程中熔化。
下表1比较了两个W膜(A和B)和两个Mo膜(C和D)
Figure BDA0003073573920000091
Figure BDA0003073573920000101
膜A是使用WF6沉积的氟钨膜。膜B是使用WCl5和WCl6沉积的钨膜。膜C是使用MoCl5沉积的钼膜，而膜D是使用MoOCl4沉积的钼膜。膜D经历沉积后退火。值得注意的是，薄膜C和D的电阻率低于薄膜A和B。电阻率随厚度而降低，其中25μΩ-cm(膜C)和17μΩ-cm(膜D)可直接与40μΩ-cm(膜A)比较。用含O前体沉积的膜D显示出低的O。膜C和D的应力与膜A和B的应力相当。
图7是示出在800℃下退火之后，沉积在WCN上的不同厚度的Mo膜的电阻率降低的图。还显示了WCN上W膜的电阻率以进行比较。观察到电阻率显著降低。电阻率的降低是由于晶粒的生长导致的。下表2显示了刚沉积的CVD Mo膜和退火后的CVD Mo膜中的Mo晶粒的相和平均晶粒尺寸。
样品 相 平均微晶尺寸(nm)
刚沉积的CVD Mo/WCN Mo–钼立方晶格 14.5
退火后的CVD Mo/WCN Mo–钼立方晶格 33.5
在H2环境中于800℃进行1小时和5分钟的炉退火显示出可比较的结果。
装置
任何合适的室均可用于实施所公开的实施方案。示例性沉积装置包括多种系统，例如
Figure BDA0003073573920000102
和
Figure BDA0003073573920000103
Max，其可从加州弗里蒙特的Lam Research Corp.获得，或多种其他市售的处理系统中的任何一种。所述工艺可以在多个沉积站并行进行。
在一些实施方案中，钼模板沉积工艺是在第一站进行的，第一站是位于单个沉积室中的两个、五个或甚至更多个沉积站中的一个。在一些实施方案中，该工艺的多个步骤是在沉积室的两个不同站进行的。例如，可使用在衬底表面产生局部大气压的单独的气体供应系统，在第一站中使所述衬底暴露于H2，并且然后所述衬底可转移到第二站以暴露于前体例如MoOCl5，从而沉积模板层。在一些实施方案中，所述衬底然后可转回到用于氢的第二暴露的第一站。然后可以将所述衬底转移到用于暴露于MoOCl5(或其他氯化钨)的第二站。这可以根据必要重复以完成钼模板沉积并在相同或不同的站进行钨沉积。然后一个或更多个站可用于进行钨沉积，如上文所述。
图8是适用于根据本发明描述的实施方案进行沉积工艺的处理系统的框图。所述系统800包括转送模块803。当正被处理的衬底在不同的反应器模块之间移动时，转送模块803提供干净的加压环境以尽可能减少所述衬底的污染风险。安装在转送模块803上的是多站式反应器809，其能进行成核层沉积，根据本发明描述的实施方案该成核层沉积可被称为脉冲成核层(PNL)沉积以及ALD和CVD沉积。室809可包括可依次进行这些操作的多个站811、813、815和817。例如，室809可被配置成使得站811和813进行PNL或ALD沉积，并且站813和815进行CVD。每个沉积站可包括加热的晶片基座和喷头、分散板或其他气体入口。
也可以安装在所述转送模块803上的一个或更多个单个或多站式模块807能进行等离子体或化学(非等离子体)预清洗。该模块也可用于多种其他处理，例如，还原剂浸泡。所述系统800还包括一个或更多个(在此情况下为两个)晶片源模块801，在处理之前和之后晶片被存储在晶片源模块801。大气转移腔室819中的大气机械手(未示出)首先将晶片从源模块801移动到装载锁821。转送模块803中的晶片转移装置(通常为机械手臂单元)将晶片从装载锁821移动到安装在转印模块803上的模块上以及将晶片在这些模块之间移动。
在某些实施方案中，采用系统控制器829控制沉积过程中的工艺条件。所述控制器将通常包括一个或更多个存储器器件和一个或更多个处理器。所述处理器可包括CPU或计算机、模拟和/或数字输入/输出连接、步进电机控制器板等。
所述控制器可控制所有沉积装置的活动。所述系统控制器运行系统控制软件，所述系统控制软件包括用于控制定时、气体混合物、室压强、室温度、晶片温度、射频(RF)功率水平(如果使用)、晶片卡盘或基座位置和特定工艺的其他参数的指令集。在一些实施方案中，可以使用存储在与控制器相关的存储器器件上的其他计算机程序。
通常，将有与控制器相关联的用户界面。用户界面可包括显示屏、所述装置和/或工艺条件的图形软件显示器和用户输入装置，例如定点装置、键盘、触摸屏、麦克风等。
系统控制逻辑可以任何合适的方式进行配置。一般情况下，所述逻辑可被设计或配置在硬件和/或软件中。用于控制驱动电路的指令可被硬编码或作为软件提供。所述指令可通过“编程”提供。这样的编程被理解为包括任何形式的逻辑，该逻辑包括数字信号处理器、应用型专用集成电路以及具有作为硬件实施的具体算法的其他装置中的硬编码逻辑。编程也被理解为包括可在通用处理器上执行的软件或固件指令。系统控制软件可以以任何合适的计算机可读编程语言编码。或者，所述控制逻辑可在控制器中硬编码。专用集成电路、可编程逻辑装置(例如，现场可编程门阵列或FPGA)等可用于这些目的。在下面的讨论中，不论使用“软件”或“代码”，功能上相当的硬编码逻辑可用在其位置中。
用于控制工艺序列中的沉积和其他工艺的计算机程序代码可以任何常规的计算机可读编程语言写入：例如，汇编语言、C、C++、Pascal、Fortran或其它。由处理器执行编译后的目标代码或脚本以进行程序中识别的任务。
控制器参数涉及工艺条件，例如工艺气体组成和流速、温度、压力、等离子体条件例如RF功率电平和低频RF频率、冷却气体压力和室壁温度。这些参数以配方的形式提供给用户，并且可利用用户界面输入。
用于监控工艺的信号可以通过系统控制器的模拟和/或数字输入连接来提供。用于控制工艺的信号在沉积装置的模拟和数字输出连接件上输出。
所述系统软件可以许多不同的方式进行设计或配置。例如，可以写入多个室组件子程序或控制目标以控制进行本文中所述的沉积工艺所需要的室组件的操作。用于此目的的程序或程序的部分的示例包括衬底定位代码、工艺气体控制代码、压力控制代码、加热器控制代码和等离子体控制代码。
在一些实施方案中，控制器829是系统的组成部分，该系统可以是上述实施例的组成部分。这种系统可包括半导体处理设备，半导体处理设备包括一或多个处理工具、一或多个室、用于处理的一或多个平台、和/或具体处理部件(晶片基架、气体流系统等)。这些系统可与用于在半导体晶片或衬底的处理之前、之中以及之后控制它们的操作的电子器件集成。电子器件可指“控制器”，控制器可控制一或多个系统的各种部件或子部。根据处理要求和/或系统类型，控制器829可被编程以控制此处所公开的任何工艺，包括在一些系统中的工艺气体的输送、温度设置(例如，加热和/或冷却)、压强设置、真空设置、功率设置、射频(RF)发生器设置、RF匹配电路设置、频率设置、流率设置、流体输送设置、定位和操作设置、进出工具和其他传送工具和/或连接到或与具体系统交接的装载锁的晶片传送。
广义地说，控制器可被定义为接收指令、发布指令、控制操作、实现清洁操作、实现端点测量等的具有各种集成电路、逻辑、存储器和/或软件的电子器件。集成电路可包括存储程序指令的固件形式的芯片、数字信号处理器(DSP)、限定为专用集成电路(ASIC)的芯片、和/或一或多个微处理器、或执行程序指令(例如，软件)的微控制器。程序指令可以是以种种个体设置(或程序文件)的形式与控制器通信、定义用于在半导体晶片上或为半导体晶片或者对系统执行特定工艺的操作参数的指令。在一些实施方案中，操作参数可以是配方的组成部分，配方由工艺工程师定义以在晶片的一或多个层、材料、金属、氧化物、硅、二氧化硅、表面、电路和/或裸片的制造过程中完成一或多个处理步骤。
在一些实现方式中，控制器829可以是计算机的组成部分或耦合到计算机，计算机与该系统集成或耦合到该系统、否则网络连接到该系统、或者它们的组合。例如，控制器829可在“云”中或者是晶片厂(fab)主机计算机系统的整体或组成部分，可允许晶片处理的远程访问。计算机可实现对该系统的远程访问以监控制造操作的当前进程、检查过去的制造操作的历史、检查来自多个制造操作的趋势或性能指标，以改变当前工艺的参数，以设置处理步骤从而跟随当前工艺，或者以开始新的工艺。在一些实施例中，远程计算机(例如，服务器)可通过网络提供工艺配方给系统，网络可包括局域网或互联网。远程计算机可包括实现参数和/或设置的输入或编程的用户界面，参数和/或设置接着从远程计算机被传送给该系统。在一些实施例中，控制器接收数据形式的指令，所述数据指明要在一或多个操作期间执行的处理步骤中的每一个步骤的参数。应当理解，所述参数针对待执行的工艺的类型和工具的类型可以是特定的，控制器被配置为与所述工具交接或控制所述工具。因此，如前所述，控制器可以是分布式的，比如通过包括被网络连接在一起且为共同目的(比如本文所述的工艺和控制)工作的一或多个分立控制器。为这种目的的分布式控制器的示例可以是在与位于远程的(比如在平台层面或者作为远程计算机的组成部分)一或多个集成电路通信的室上的一或多个集成电路，其结合来控制该室上的工艺。
示例系统可包括但不限于等离子体蚀刻室或模块、沉积室或模块、旋转漂洗室或模块、金属电镀室或模块、清洁室或模块、倒角蚀刻室或模块、物理气相沉积(PVD)室或模块、CVD室或模块、ALD室或模块、原子层蚀刻(ALE)室或模块、离子注入室或模块、跟踪室或模块、以及可与半导体晶片的制造和/或生产相关联或者在半导体晶片的制造和/或生产中使用的任何其他半导体处理系统。
如前所述，根据待由工具执行的一或多个工艺步骤，控制器可与其他工具电路或模块、其他工具部件、簇工具、其他工具接口、相邻工具、邻近工具、纵贯工厂、主机、另一控制器分布的工具、或者在带着晶片容器往来于半导体制造工厂中的工具位置和/或装载端口的材料运输中使用的工具中的一或多个通信。
控制器829可包括多种程序。衬底定位程序可包括用于控制室组件的程序代码，所述室组件用于将衬底加载到基座或卡盘上并控制衬底和室的其他部件例如气体入口和/或靶之间的间隔。工艺气体控制程序可包括用于控制气体组成和流速以及任选地用于在沉积之前使气体流入室以稳定室中的压力的代码。压力控制程序可包括用于通过调节例如室中的排气系统中的节流阀而控制室中的压力的代码。加热器控制程序可包括用于控制用于加热衬底的加热单元的电流的代码。或者，所述加热器控制程序可控制传热气体例如氦气向晶片卡盘的输送。
可在沉积过程中被监控的室传感器的示例包括质量流量控制器、压力传感器例如压力计和位于基座或卡盘中的热电偶。经适当编程的反馈和控制算法可与来自这些传感器的数据一起用于维持所需的工艺条件。
上述内容描述了在单室或多室半导体加工工具中实施的本发明的实施方案。
上述内容描述了在单室或多室半导体加工工具中实施的本发明的实施方案。本文描述的装置和工艺可以与光刻图案化工具或工艺结合使用，例如，用于制备或制造半导体器件、显示器、LED、光伏电池板等。通常，虽然不是必要地，这些工具/过程将在共同的制造设施中一起使用或操作。膜的光刻图案化通常包括以下步骤中的一些或所有，每个步骤启用多个可行的工具：(1)使用旋涂或喷涂工具在工件(即，衬底)上涂覆光致抗蚀剂；(2)使用热板或加热炉或紫外线固化工具固化光致抗蚀剂；(3)使用例如晶片步进曝光机之类的工具使光致抗蚀剂暴露于可见光或紫外线或X射线；(4)使抗蚀剂显影以便选择性地去除抗蚀剂并且从而使用例如湿式清洗台之类的工具将其图案化；(5)通过使用干式或等离子体辅助蚀刻工具将抗蚀剂图案转印到下方的膜或工件上；并且(6)使用例如射频或微波等离子体抗蚀剂剥离器之类的工具去除抗蚀剂。
在以上描述和权利要求中，数值范围包括该范围的端点。例如，“1nm至5nm之间的厚度”包括1nm至5nm。类似地，由短划线表示的范围包括范围的端点。
结论
虽然上述实施方案已经在一些细节为了清楚理解的目的进行了描述，但将显而易见的是，某些变化和修改可在所附权利要求的范围内实施。应当注意，有许多实现本发明的实施方案的工艺、系统、和装置的许多替代方式。因此，本发明的实施方案应被认为是说明性的而不是限制性的，并且这些实施方案并不被限定于这里给出的细节。

Claims (27)

1.一种方法，其包括：
在衬底上的特征中沉积含钼(Mo)层；以及
在所述含钼层上沉积钨(W)，从而用钨填充所述特征。
2.根据权利要求1所述的方法，其还包括在沉积钨之前对所述含钼层进行热退火。
3.根据权利要求1所述的方法，其中，所述含钼层是用于钨晶粒生长的模板。
4.根据权利要求1所述的方法，其中，所述含钼层是具有小于1(原子)％的杂质的元素钼。
5.根据权利要求1所述的方法，其中，所述含钼层的厚度介于1nm至10nm之间。
6.根据权利要求1所述的方法，其中，所述含钼层覆盖介电层。
7.根据权利要求1所述的方法，其中，所述含钼层不含氟杂质。
8.根据权利要求1所述的方法，其还包括沉积所述含钼层。
9.根据权利要求8所述的方法，其中，所述含钼层是从一种或多种氯化钼前体沉积的。
10.根据权利要求9所述的方法，其中所述一种或多种氯化钼前体选自：五氯化钼(MoCl5)、二氯二氧化钼(MoO2Cl2)和四氯氧化钼(MoOCl4)。
11.根据权利要求8所述的方法，其中沉积所述含钼层包括执行原子层沉积工艺，在所述原子层沉积工艺中，氯化钼前体被氢还原。
12.根据权利要求1所述的方法，其中，使用六氟化钨沉积所述钨。
13.根据权利要求1所述的方法，其中，所述含钼层的平均微晶尺寸为至少20nm。
14.根据权利要求1所述的方法，其中，所述钨的平均微晶至少为20nm。
15.根据权利要求1所述的方法，其中，在不沉积成核层的情况下沉积所述钨。
16.根据权利要求1所述的方法，其中，通过原子层ALD沉积钨。
17.一种用钨填充部分制造的半导体衬底的3-D结构的方法，所述3-D结构包括侧壁，所述侧壁中的多个开口通向具有多个内部区域的多个特征，所述多个内部区域能通过所述开口流体地进入，所述方法包括：
在所述3-D结构内沉积第一钼层，使得所述第一层保形地成为所述3-D结构的所述多个特征的衬里；并且在所述含钼层上沉积钨(W)，从而用钨填充所述特征。
18.一种方法，其包括：
在衬底上形成导电模板层，该导电模板层的厚度为介于1nm至5nm之间；
使所述导电模板层退火以增大所述导电模板层的晶粒尺寸；以及
在所述模板层上形成主体导电层，其中所述主体导电层中的晶粒跟随所述导电模板层的晶粒。
19.根据权利要求18所述的方法，其中，所述导电模板层是钼。
20.根据权利要求19所述的方法，其中，所述主体导电层选自于由钨、钴、钌、镍中的一种以及包含钨、钴、钌、镍中的至少一种的合金组成的组。
21.一种方法，其包括：
提供具有通过间隙分隔开的多个氧化物层的部分制造的3-D NAND结构；以及
在所述间隙中保形地沉积钼模板层。
22.根据权利要求21所述的方法，其中，所述钼模板层的厚度介于约1nm至10nm之间。
23.根据权利要求21所述的方法，其中，所述钼模板层直接沉积在氧化物表面上。
24.根据权利要求21所述的方法，其中，所述钼模板层的厚度介于1nm至5nm之间。
25.根据权利要求21所述的方法，其还包括用钨填充所述间隙。
26.一种装置，其包括：
一个或多个室，每个室被配置成容纳衬底；
在所述一个或多个室中的每个室中的衬底支撑；
气体入口，其被配置成将气体引导到所述一个或多个室中的每个室中；
加热器，其被配置为加热每个室中的所述衬底支撑件；以及
包含程序指令的控制器，所述程序指令用于：
将钼前体引入到所述一个或多个室中；以及
在将所述钼前体引入后，将钨前体引入所述一个或多个室。
27.一种3-D NAND结构，其包括：
多个钨字线，其被氧化层分隔开；以及
在钨-氧化物界面处的钼薄膜。
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