CN1089949C - 半导体器件 - Google Patents

Abstract

MISFET中，用第一栅电压使沟道表面反型的区域和用第二栅电压使沟道表面反型的区域是作为其元件按平面型设置在MISFET的沟道内。用P-型半导体基片的表面浓度决定具有第一杂质浓度的沟道区104，用图形106作掺杂掩模，用离子注入给所选区域掺入杂质来确定具有第二杂质浓度的沟道区105，并在P-型半导体基片的N-型MOSFET的沟道区内设置其它部分。第一第二杂质浓度的沟道区104和105分割成多个平面形。

Description

半导体器件

本发明涉及构成集成电路的半导体器件的绝缘栅场效应晶体管(以下称作MISFET)的沟道区结构，特别涉及一种半导体器件，在该半导体器件中，由栅绝缘膜的杂质浓度和厚度决定的沟道区的表面反向电压(阈值电压)是被控制的。

本发明涉及在同一基片上具有多个阈值电压的MISFET构成的集成电路的半导体器件，及其制造方法。

本发明涉及在同一基片上具有不同导电的MISFET的集成电路的半导体器件，及其制造方法。

本发明涉及在同一基片上对其加有不同栅电压的，具有高耐压和低压的MISFET的集成路的半导体器件及其制造方法。

本发明涉及在同一基片上包括模拟电路和数字电路的半导体器件及其制造方法。

本发明涉及设置在一绝缘层上的薄膜半导体上形成的半导体器件及其制造方法。

图35A至35C是平面示意图，展示出集成电路的现有半导体器件中的MISFET。

注意，本说明书的说明是以MOSFET为例进行的说明，其中位于金属栅电极与半导体基片之间的绝缘层是硅氧化膜，作为MISFET的典型例。

图38A至38C示意性地展示了三种晶体管的源，漏和栅，为简化说明，省去了铝金属化布线和其它部分。

晶体管1，2和3各有不同的阈值电压(V_TH)。

图39是MOSFET的示意剖视图，其中集成电路的半导体器件是现有的技术。

晶体管1中，沟道区4004的杂质浓度规定为半导体基片4006的杂质浓度量，由栅绝缘膜4005的厚度和沟道区4004的杂质浓度决定的阈值电压表示为V_TH1。

当希望第二晶体管2的阈值电压V_TH2与V_TH1不同时，用玻璃掩模等进行光学地构图光刻胶，和选择掺杂区(光刻技术)，并用离子注入和用光刻胶选择性形成作为掩模的其它技术，通过栅绝缘膜4005形成沟道区，使其具有的杂质浓度与晶体管1的沟道区的杂质浓度不同。

此时，用于选择掺区进行离子注入用的玻璃掩模1的图形3905，考虑到玻璃掩模对准的移位，确定成稍大于沟道区，以覆盖住沟道区全部表面，如图38B所示，除去光刻胶的面积稍大于沟道区，以便在除去光刻胶的区域给沟道掺入杂质。

栅绝缘膜4005通常用有均匀厚度约10nm至100nm的氧化硅膜构成。

用上述结构可形成具有与晶体管1的阈值电压V_TH1不同的阈值电压V_TH2的晶体管2。按相同方式，掺入必要的杂质，可构成具有必要的阈值电压的晶体管，如晶体管3，V_TH3为其阈值。

而且，尽管图中未示出，集成电路的半导体器件中具有原栅氧化膜的高压MOSFET和具有薄栅氧化膜的低压MOSFET设置在同一基片的表面上。用光刻技术控制每个MOSFET的沟道区的均匀杂质浓度，以使每个阈值电压几乎等于同一个值。

同样，在包括P-型和N-型MOSFET的CMOS型集成电路中，用分离杂质引入工艺可使阈值电压几乎等于同一个值。

然而，由于现有的集成电路半导体器件中的MOSFET具有均匀杂质浓度的沟道区和均匀厚度的栅绝缘膜，如上所述，沟道的表面反向电压变成恒定的，所以必须要有给沟道区掺入必需的杂质类型数量和杂质浓度的掺杂工艺，以便单一半导体基片上构成的集成电路中的半导体器件形成有多种阈值电压的晶体管。

此外，在单一半导体基片上形成的集成电路的半导体器件中的具有多种阈值电压的晶体管是非常昂贵的，而且在电路设计上也受到限制。

而且，必须有多次光刻工艺，以调节阈值电压，使其与同一基片上设置的集成电路的半导体器件中的源电压范围匹配，该集成电路的半导体器件中的晶体管的结构在沟道掺杂前具有不同的阈值电压。此外，制造具有不同绝缘膜不同基片浓度或不同导电类型的MOSFET的阈值电压的半导体器件的周期延长了，生产成本也增大了。

为解决所述问题，本发明采取了以下措施。

第1种措施，在MOS FET的同一沟道区置设有表面反向电压不同的沟道区，以便在两个以上不同栅电压下使沟道反型。

而且，设置多种类型的第一表面反向电压区与第二表面反向电压区的平面面积的比值，或设置第一表面反向电压区与第二表面反向电压区的多种类型的单个平面尺寸或形状。

第2种措施，第二表面反向电压区分成许多平面形状。

将区域分成多个平面形状的方法例如有下列方法：

1.分成与沟道长度方向平行的多个条形；

2.分成与沟道宽度方向平行的多个条形；

3.分成很多小点；以及

4.分成方格图型。

第三种措施，在MOSFET的同一沟道区的表面上，形成具有两个以上的不同杂质浓度(沟道杂质区)的区域，以获得具有两个以上的不同表面反向电压的沟道区。

第4种措施，将第3种措施中所述沟道掺杂区构成比源和漏区的结深浅的区。

第5种措施，形成各个具有不同厚度的栅绝缘膜的第一MOSFET和第二MOSFET，并将上述的第1至第4措施用于它们的每一个。

第6种措施，第一导电类型的半导体基片上形成第一MOSFET，在与半导体基片的杂质浓度不同的阱区内，但与基片相同的导电类型形成第二MOSFET，上述的第1至第4种措施用于每一个上。

第7种措施，在第一种导电类型的半导体基片上形成第一MOSFET，在与半导体基片的导电类型不同的阱区内形成第二MOSFET，并且，上述的第1至第4种措施用于每一个。

第8种措施，在绝缘层上形成的，厚度小于10μm的薄膜半导体上形成MOSFET，并将上述的第1至第4种措施用于MOSFET。

第9种措施，第8种措施中所述的薄膜半导体层的厚度等于薄膜半导体层上形成的MOSFET的沟道区厚度。

第10种措施，第8种措施中所述薄膜半导体层的厚度等于在薄膜半导体层上形成的MOSFET的沟道区的沟道杂质区的深度。

第11种措施，提供一种半导体器件，其中，不用光刻胶图形作掩模，在增强型MOSFET沟道区中的掺杂杂质中，掺入第一种导电类型的杂质，然后，用光刻胶作掩模、只给耗尽型MOSFET的沟道区掺入第二种导电类型杂质，使其峰值出现在离第一种导电类型杂质分布的峰值位置±20nm的位置内。

第12种措施，提供一种半导体器件，在上述的第11种措施中的半导体器件中，在耗尽型MOSFET沟道区上选择地并部分地形成光刻胶，然后，用光刻胶作掩模，只给耗尽型MOSFET的沟道区掺入第二种导电类型杂质，以使其峰值出现在距第一种导电类型杂质分布的峰值位置±20nm的位置内。

第13种措施，提供一种半导体器件的制造方法，包括下列步骤：

在基片表面上第一导电类型半导体区的表面上形成场绝缘膜；

在半导体区的第一和第二晶体管区的表面上形成栅绝缘膜；

在第一晶体管区的表面上形成构成沟道杂质区用的光刻胶图形；

用光刻胶图形作掩模、在第一晶体管区的表面掺杂形成沟道杂质区；

在栅绝缘膜上构成栅电极图形；在第一晶体管区的表面上形

在第一晶体管区的表面上形成第二导电类型的源和漏区，以使它们被栅电极划分；

在栅电极上形成中间绝缘膜；

形成穿过中间绝缘膜的连接孔；和

形成金属化布线图，覆盖在连接孔上；

至少有许多被分割的第一杂质浓度区和第二杂质浓度区，并形成在沟道杂质形成区中的源区与漏区之间的平面内。

第14种措施，一种半导体器件的制造方法，在要构成沟道的区域上按规定形状形成光刻胶，用选择地掺入杂质以控制同一沟道中的阈值电压，形成第一和第二杂质浓度区。

第15种措施，一种半导体器件的制造方法，在要构成沟道的区域上，按规定形状构成光刻胶，用离子注入，用选择地掺入杂质以控制同一沟道中的阈值电压，形成第一和第二杂质浓度区。

第16种措施，提供一种半导体器件的制造方法，包括下列步骤：

在第一晶体管区上形成第一栅绝缘膜；

在第二晶体管区上形成第二栅绝缘膜，其厚度与第一栅绝缘膜的厚度不同。并将上述的第13种至第15种措施用于第一和第二晶体管区的每一区中。

第17种措施，提供一种半导体器件的制造方法，包括下列步骤：在包括第一晶体管区的源区和漏区的第一导电类型的半导体区表面上，形成第二导电类型阱区，掺入第一导电类型杂质作为第一晶体管区的源区和漏区，掺入第二导电类型杂质作为第二晶体管区的源区和漏区，并将上述第13种至第15种措施用于第一和第二晶体管区的每一区中。

第18种措施，提供一种半导体器件的制造方法，其中，不用光刻胶图形作掩模，在增强型MOSFET沟道区中的掺杂杂质中，掺入第一导电类型杂质，然后，用光刻胶作掩模，只对耗尽型MOSFET的沟道区掺入第二导电类型杂质，以使其峰值出现在距第一导电类型杂质分布的峰值位置±20nm的位置内。

第19种措施，提供一种半导体器件的制造方法，在上述第18种措施的半导体器件中，在耗尽型MOSFET沟道区上选择地并部分地形成光刻胶，然后，用光刻胶作掩模，只给耗尽型MOSFET的沟道区掺入第二导电类型杂质，以使其峰值出现在距第一导电类型杂质分布的峰值位置±20nm的位置内。

第20种措施，在MOSFET的同一沟道区上，形成有两个以上不同厚度的栅绝缘膜，以获得具有两个以上不同表面反向电压的沟道区。

第21种措施，提供一种半导体器件的制造方法，包括下列步骤：

在基片表面上第一导电类型半导体区的表面上形成场绝缘膜；

形成一种供选择用的光刻胶，以在第一晶体管区和第二晶体管区的表面上形成具有不同厚度的栅绝缘膜；

对应于光刻膜的形状，构成具有不同厚度的栅绝缘膜；

在第一和第二晶体管区的表面上形成沟道杂质区；

在栅绝缘膜上构成栅电极图形，在第一晶体管区表面上形成第二导电类型的源和漏区，以便用栅电极将其分割；

在栅电极上形成中间绝缘膜；

形成穿过中间绝缘膜的连接孔；和

构成金属化布线图形，以覆盖在连接孔上；

分割栅绝缘膜，在同一沟道的源与漏区之间的平面内，形成至少多个有第一和第二厚度的栅绝缘膜区；

第22种措施，提供一种半导体器件的制造方法，其中，在同一沟道上选择地形成光刻胶，用选择地形成的光刻胶作掩模，选择地除去或形成栅绝缘膜，构成具有两个以上不同厚度的栅绝缘膜；

第23种措施，提供一种半导体器件，其中在半导体基片上制备了一种模拟电路和一种数字电路，该模拟电路包括第1至第12措施和第20措施所说的MISFET，而数字电路包括的MISFET的沟道区小于模拟电路所用的MOSFET的沟道区一位数以上。

第24种措施，第1至第12和第20种措施中所述的多个MISFET是串联连接的二极管，构成升压电路(电荷激励电路)，其中储存电荷用的电容器接到每个MISFET，第二表面反向电压区的面积比或形状沿升压电路的等级从前到后变化。

升压电路安装在具有非易失的半导体存储器的集成电路的半导体器件中。

第25种措施，第1至第12和第20种措施中所述的MOSFET用于微分放大器电路中

第26种措施，第1至第12和第20种措施中所述的MOSFET用于基准电压发生电路中，该电路产生恒定电压，作为与微分放大器电路的电压进行比较的标准。

第27种措施，微分放大器电路连接到第26种措施中所述的基准电压发生电路，并连接到向外部输出电压的输出电路，以构成集成电路的半导体器件，即使基准电压发生电路中产生的电压与输出电路输出到外部的输电压比较，在输出负载已改变的情况下，集成电路也总是向外输出恒定电压，或者由微分放大器电路按预定比例通过输出的电压使电压输向外部。

用下列等式表示绝缘栅场效应晶体管的阈值电压V_TH： $V_{\mathrm{TH}}={\mathrm{\Φ}}_{\mathrm{MS}}+\frac{Q_B}{\mathrm{Cox}}+2{\mathrm{\Φ}}_f----\left(1\right)$ 式中Φ_MS是基片与栅电极的功函数之差，

Q_B是沟道区中产生的每单位面积的耗尽电荷量，

Cox是栅绝膜的每单位面积的电容量，

Φ_f是基片的费米能级。

当沟道区内设置有若干具有局部差异的阈值电压，即在沟道区提供表面反向电压V_T1和V_T2时，总阈值电压用下式表示：

V_TH＝AV_T1+BV_T2                      ……(2)式中A和B是0≤A，B≤1的常数，它们与各个区域的形状和图形有关。

此外，用光刻技术，用控制的常数A和B，用一次光刻，在同一基片上可形成具有多种阈值电压的区域。然而，V_TH总是规定在每个局部阈值电压之间，像V_T1≤V_TH≤V_T2。当沟道区是用均匀杂质浓度构成(具有极大尺寸的晶体管)时，局部阈值电压为阈值电压，并与沟道尺寸无关，其值是由等式(1)进行数学演算得到的。

而且，在具有不同的栅绝缘膜电容量(或栅绝缘膜的厚度和类型)的MOS晶体管中，用一次光刻技术，可获得目标阈值电压，在沟道区构成局部不同的杂质区可获得基片浓度或Φ_MS。

即，构成不同的杂质区图形时，阈值电压由下列等区近似地表示：

α和β是常数，0≤α+β≤1。Q_B1和Q_B2沿从各个不同杂质区的沟道区表面计算的。在基片深度方向的沟道深度方向内，每单位面积的耗尽电荷量。Φ_Ms与Φ_f是有效的值，它们基本上用实验得出，因为沟道区中有多种杂质浓度和多个区域。用等式(3)，在各具有不同栅绝缘膜的晶体管中，例如在沟道中对杂质刻图，用一次光刻，就可使阈值电压控制到几乎同一个值。

而且，用同样的措施，并可在同一基片上设置的N-型和P-型MISFET中，将阈值电压朝着增强边控制到几乎同样的值。

而等式(1)表明，当栅绝缘膜的每单位面积的容量改变时，阈值电压变化，还表明，当一个沟道中存在多种和多个区域的不同厚度的栅绝缘膜时，即使沟道区的杂质浓度不变，阈值电压也会出现同样的变化。

此时，阈值电压可用下列等式近似地表示。 $V_{\mathrm{TH}}={\mathrm{\Φ}}_{\mathrm{MS}}+\mathrm{\α}\·\frac{Q_B}{\mathrm{Co}{x}_1}+\mathrm{\β}\·\frac{Q_B}{\mathrm{Co}{x}_2}+2{\mathrm{\φ}}_f----\left(4\right)$ 式中，α、β是常数0≤α+β≤1，与等式(3)类似。Q_B是沿从沟道区表面计算的基片深度的方向的沟道深度方向内的每单位面积的耗尽电荷量。Cox₁和Cox₂是具有局部不同厚度的栅绝缘膜的每单位面积的电容量。

根据解决现有技术中存在的问题采取的各种措施中所述的内容，将说明本发明的工作。

采用第1种措施，在集成电路的同一半导体器件中可获得有多个阈值电压的晶体管。

由此，增大了电路设计的自由度，并能以低造价实现性能极高和多功能的半导体集成电路器件。

采用第2种措施，为了以相当高的精度获得具有无缺陷的，漏电流较小的这种良好特性的晶体管。用精细加工在允许的范围内进行精细分割，可获得更好的特性。

采用第3和第4种措施，用一次沟道掺杂工艺，可容易地获得具有多个阈值电压的晶体管。

迄今为止，尽管只形成了在整个沟道区掺杂和完全不掺杂的两种晶体管，就同类导电的半导体基片区上或阱区上形成的MOSFET的阈值电压而言，用例如包括一次光刻胶光学构图工艺和离子注入工艺的沟道杂质掺杂工艺，来控制MOSFET的阈值电压。用第3和第4种措施可构成有至少三种阈值电压的晶体管，因为，杂质部分的掺入沟道区的晶体管的阈值电压，分布在杂质掺入全部沟道区的晶体管的阈值电压与没有掺杂的晶体管的阈值电压之间。

而且，适当选择掺杂区域的面积比和形状，可容易地形成具有三个以上阈值电压的晶体管。

采用第5种措施，用一次沟道掺杂工艺，即使栅绝缘膜的厚度不同，也能容易地分别获得阈值电压等于或调节到规定值的晶体管。

采用第6种措施，用一次沟道掺杂工艺，即使晶体管形成在有不同基片杂质浓度的同一导电区中或阱中，可能容易地分别获得阈值电压等于或调节到规定值的晶体管。

用第7种措施，用一次沟道掺杂工艺，即使晶体管形成在不同导电的基片上或阱上，也能容易地分别获得阈值电压等于或调节到规定值的晶体管。

用第8、第9和第10种措施，在绝缘层上的薄膜半导体层上形成的晶体管中，用一次沟道掺杂工艺，可容易地获得具有不同阈值电压的多个晶体管。

当薄膜半导体层的厚度足够薄，并等于晶体管的沟道区厚度，或等于掺杂沟道的深度时，可获得具有更好特性的晶体管，因为部分掺入的沟道杂质完全扩散，从总体上达到更均匀。

用第11种措施，可省去光刻胶的光学构图这一道工艺。

用第12种措施，可以省去一道光刻构图技术，用一次光刻胶光学构图工艺和两次掺杂工艺，可形成从增强型到耗尽型的具有三个以上规定阈值电压的MOSFET。

用第13至第17种措施，与现有方法比较，不要加特殊工艺，就可能容易地制成第3至第10种措施所述的MOSFET和装载有上述MOSFET的半导体集成电路。

用第18种措施，即使省去光刻胶光学构图工艺中的一道工艺，也可制成不降低MOSFET的特性的半导体器件。

用第19种措施，可省去光刻胶光学构图工艺的一道工艺，用一次光刻胶光学构图工艺和两次掺杂工艺，可构成从增强型到耗尽型的具有三种以上规定的阈值电压的MOSFET。

用第20种措施，加一道形成具有第二厚度的栅绝缘膜工艺，确实能容易地获得有多种阈值电压的MOSFET。

而且，当有形成具有第二厚度的栅绝缘膜，如隧道绝缘膜，类似设有FLOTOX型非易失存储器的集成电路的半导体器件的膜的工艺时，不加新工艺，可容易地获得具有多个阈值电压的MOSFET。

用第21和第22种措施，可容易地制成第20种措施中所述的MOSFET和装有MOSFET的集成电路的半导体器件。

用第23种措施，对具有较大沟道区的模拟电路的晶体管，将沟道杂质区形成适当的形状和大小，可构成有大自由度的高性能模拟电路，并可以低成本在同一基片上制成模拟电路和数字电路。

用第24种措施，由于降低基片对串联连接的多个MOSFET的影响，增大阈值电压引起电压降落，可构成非常有效的升压电路。

而且，当第24种措施中的增压电路设置在有非易失存储器功能的半导体集成电路装置中时，由于可用具有较小区域的电路构成具有相同增压能力的电路，或可用具有相同区域的电路构成具有高增压能力的电路，能实现低成本高性能的集成电路的半导体器件。

用第25  第26和第27种措施，可实现集成电路的低成本半导体器件，因为用掺杂分隔工艺，可用一种工艺构成现有技术中的具有多个阈值电压的MOSFET。下面将结合对优选实施例的详细说明来详细解释。

图1是按本发明第1实施例的MOSFET的平面示意图；

图2是按本发明的第2实施例的MOSFET的平面示意图；

图3是按本发明的第2实施例的MOSFET的剖视图；

图4是按本发明的第3实施例的MOSFET的平面示意图；

图5是按本发明的第4实施例的MOSFET的平面示意图；

图6是按本发明的第1至第3实施例的耗尽型MOSFET的各个部分的具体尺寸和类型的说明曲线图；

图7是按本发明的第1至第3实施例的增强型MOSFET的各个部分的具体尺寸和类型的说明曲线图；

图8是现有的MOSFET各部分的确切尺寸和类型与本发明第1至第3实施例的MOSFET的特性比较的说明曲线图；

图9是表示测试本发明第一实施例的耗尽型MOSFET的阈值电压时的漏电流与栅电压之间的关系曲线图。

图10是表示测试本发明第一实施例的耗尽型MOSFET的阈值电压时用对数表示漏电流与栅电压之间关系的亚阈值电流曲线图；

图11是本发明图6中以图表形式表示的MOSFET中的第一实施例的MOSFET的具有第二杂质浓度的面积与总沟道区之间的面积比与阈值电压之间的关系曲线图；

图12是本发明图6中以图表所示的MOSFET中第2实施例的MOSFET的具有第二杂质浓度面积与总沟道区之间的面积比与阈值电压之间的关系曲线图；

图13是本发明图6中以图表所示的MOSFET中第3实施例的MOSFET的具有第二杂质浓度的面积与总沟道区之间的面积比与阈值电压的关系曲线图；

图14是本发明图6中以图表所示的MOSFET中具有第一杂质浓度的区域宽度与第1和第2实施例的MOSFET的阈值电压之间的关系曲线图；

图15是测试本发明第一实施例的增强型MOSFET的阈值电压时的漏电流与栅电压之间的关系曲线图；

图16是表示测试本发明第一实施例的增强型MOSFET的阈值电压时用对数表示漏电流与栅电压之间关系的亚阈值电压的曲线图；

图17是本发明图7中以图表所示的MOSFET中第一实施例的MOSFET的具有第二杂质浓度的面积与总沟道区之间的面积比与阈值电压之间的曲线图；

图18是本发明的图7中以图表所示的MOSFET中第2实施例的MOSFET的具有第二杂质浓度的面积与总沟道区之间的面积比与阈值电压之间的关系曲线图；

图19是本发明的图7中以图表所示的MOSFET中第3实施例的MOSFET的具有第二杂质浓度的面积与总沟道区之间的面积比与阈值电压之间的关系曲线图；

图20是本发明图6中以图表所示的MOSFET中第1实施例的MOSFET的具有第二杂质浓度的面积与总沟道区之间的面积比与饱和电流量之间的关系曲线图；

图21是本发明图6中以图表所示的MOSFET中第2实施例的MOSFET的具有第二杂质浓度的面积与总沟道区之间的面积比与饱和电流量之间的关系曲线图；

图22A至22H是剖视图，依次展示出现本发明的第5实施例的制造半导体器件的工艺；

图23表示了本发明的第5实施例中耗尽型MOSFET的沟道面积中的杂质分布；

图24是本发明第5实施例中耗尽型MOSFET的剖视图；

图25是本发明第6实施例的CMOSIC的剖视图；

图26是包括按本发明第7实施例的高耐压MOSFET的IC的剖视图；

图27是剖视图，依次展示出包括本发明第7实施例的高耐压MOSFET的IC的制造工艺；

图28是剖视图，依次展示出按本发明第8实施例的SOI半导体器件的制造工艺；

图29是按本发明的第9实施例的MOSFET的平面示意图；

图30是按本发明的第9实施例的MOSFET的剖视图；

图31是按本发明的第10实施例的MOSFET的平面示意图；

图32是按本发明的第11实施例的MOSFET的平面示意图；

图33是按本发明的第12实施例的MOSFET的平面示意图；

图34是按本发明的第13实施例的MOSFET的平面示意图；

图35是按本发明第14实施例的增压电路的电路图；

图36装有第14实施例中的增压电路的，按本发明的非易失半导体存储器装置的方框图；

图37是按本发明第16实施例的具有微分放大电路的恒压输出电路的电路图；

图38A至38C是按现有技术的MOSFET的平面示意图；和

图39是按现有技术的MOSFET的剖视图。

参考附图对本发明的优选实施例说明如下。

图1是按本发明第1实施例的MOSFET的平面示意图。

假若第1实施例的MOSFET是在P-型半导体基片上构成的N-型MOSFET，而具有第一杂质浓度的沟道区104的杂质浓度由P-型半导体基片决定，具有第二杂质浓度的沟道区105的杂质浓度，由掺入杂质决定，掺杂的方式是，对选作掺入杂质的区域用光刻胶光学地构成图形106，用离子注入法将杂质掺入已构图的所用掺杂区。掺入的杂质形成具有第二杂质浓度的沟道区，由于用于掺杂的图形106是以平行于晶体管沟道长度平行方向画出的，因此，掺杂的沟道区是平行于晶体管沟道长度方向的条形。

结果，按平行于沟道长度方向的条形，分别形成了具有第一杂质浓度的沟道区104和具有第二杂质浓度的沟道区105。

通过对掺杂掩模图形的宽度107与掺杂掩模图形之间的间隙108的组合，可以使具有第二杂质浓度的沟道区域与总沟道区域之间的面积比达到规定值。即使在面积比相同的情况下，掺杂掩模的宽度107的大小与其间的间隙108的大小也可以是不同的。

通常用沟道掺杂工艺形成具有第二杂质浓度的区域。此后的热处理使杂质分布改变。然而，可以构成使其深度至少比源区102与漏区103的结的深度浅。用形成具有第二杂质浓度的区域的方法，可以提高阈值电压的控制精度，所以，当栅电极上加电场时，其深度比基片表面上产生的耗尽层的深度要浅。

图2是按本发明的第2实施例的MOSFET的平面示意图。

尽管掺杂图形106像第1实施例一样是以条形形成的，但是，在第二实施例中，这些条是平行于沟道宽度方向的。组合掺杂掩模图形的宽度107与掺杂掩模图形之间的间隙108确定规定的面积比，在第2实施例中，即使面积比相同，掺杂掩模图形的宽度107的大小和间隙108的大小也可以不同。

图3是在本发明的第2实施例的MOSFET中掺入沟道杂质之后，按A-A′线剖开的剖视图。

图4是按本发明第3实施例的MOSFET的平面示意图；

第3实施例中，用虚线画出掺杂掩模图形106。确定所希望的第2杂质浓度的沟道区的规定面积比与第1和第2实施例相同。在第3实施例中，即使面积比相同，掺杂掩模图形宽度107和间隙108的大小也可以不同。

图5是本发明第4实施例的MOSFET的平面示意图；

第4实施例中，掺杂掩模图形106是用方块画出的。具有第二杂质浓度的沟道区的面积比按第1和第2实施例的相同方法确定，在第4实施例中，即使面积比相同时，掺杂掩模图形107和间隙108的大小也可以不同。

图6和图7是说明图，列出了按本发明的第1至第3实施例的MOSFET各部分的类型、确切尺寸，和具有第二杂质浓度的面积与总沟道区之间的面积比。

图8是说明图，列出了用作比较的现有技术的MOSFET的类型和尺寸。

晶体管T_r1至T_r8、和T_r24至T_r31与第1实施例有关，晶体管T_r9至T_r16和T_r32至T_r39与第2实施例有关，晶体管T_r17至T_r23和T_r40至T_r46与第3实施例有关。

它们中间，图6所示MOSFET具有第二杂质浓度的区域，构成耗尽型沟道的MOSFET，图7中所示MOSFET是具有第二杂质浓度的区域，构成增强型沟道的MOSFET。

图8列出了属于现有技术的耗尽型(Tr₄₇)，增强型(Tr₄₈)和O阈值型(Tr₄₉)的MOSFET的尺寸和其它情况。

把磷(P)作为在沟道区中，形成标准的on(导通)状态的杂质，在能量为50Kev掺杂量为2.4×10¹¹cm^-2的条件下掺入图6中MOSFET的具有第二杂质浓度的区域中，并掺入图8中耗尽型MOSFET的沟道中。

把硼(B)作为提高阈值电压的杂质，在能量为40Kev，掺杂量为4.5×10¹¹Cm^-2的条件下，掺入图8中增强型MOSFET的沟道区中。

图9是表示测试属于现有技术的晶体管Tr₄₇和Tr₄₉的阈值电压，和属于本发明实施例的晶体管Tr₁和Tr₆的阈值电压时，漏电流(I_DS)与栅电压(V_GS)之间的关系曲线图。

这里的漏电流(I_DS)是将源和基片接地，给漏加0.1V电压时测得的电流。

而且，假定阈值电压是在每个曲线的梯度最大的一点处，从正切线(图9中点划线表示的)与X轴截距，减去漏电压的一半，即0.05V时获得的值。

图10是上述晶体管Tr₄₇，Tr₄₉，Tr₁和Tr₆的亚阈值电流特性曲线图。而测试条件与图9中的晶体管阈值电压测试条件相同，漏电流(I_DS)是Y轴，用对数表示。

从图9和10可以看到，本发明允许容易地将阈值电压和漏电流特性设在现有晶体管之间的范围内。

图11，12和13是图6中所示每种晶体管，每种形状的具有第二杂质浓度的区域，其阈值电压与具有第二杂质浓度的区域与总沟道区的面积比之间的关系曲线，还用菱形标记分别表示面积比为“1”或“0”的现有晶体管Tr₄₇和Tr₄₉。

本发明第1、第2和第3实施例中的晶体管的阈值电压，分布在整个沟道表面有第一杂质浓度的晶体管Tr₄₉的阈值电压(约0.00V)与整个沟道表面有第二杂质浓度的晶体管Tr₄₇的阈值电压(约-0.73V)之间。曲线形状的差别可以认为与具有第二杂质浓度的区域的形状有关，阈值电压的变化与具有第二杂质浓度的区域的面积比有关，或与具有第二杂质浓度的区域宽度与间隙之间的面积比有关。

注意，图中表示具有第二杂质浓度的区域(宽度，间隙)的括号中的数值是以微米(μm)为单位。

当按条形平行于沟道长度方向构成第二杂质浓度区时，具有第二杂质浓度的区域的面积比与阈值电压之间的关系是严格校准过的，它几乎是成比例的。阈值电压可以随具有第二杂质浓度区的宽度或这些区间的间隙而有所改变。

当第二杂质浓度区是按与沟道宽度平行的方向以条形或以点形构成时，可以看到，是用第二杂质浓度区之间的间隙来严格校准的，即用具有高阈值电压，具有第1杂质浓度的区域的宽度来严格校准的，即，阈值电压随第二杂质浓度区的面积比的不同而改变，若面积比相同，改变第一杂质浓度区的宽度，阈值电压明显改变。此时，阈值电压随面积比变得更大或更小。

还可看到，第二杂质浓度区之间的间隙改变而其宽度固定时的阈值电压值，与宽度变化而间隙固定时的阈值电压值之间是有关第的，每个点构成图上的一格。

图14是面积比固定(0.5)，而第二杂质浓度区的宽度和间隙改变时阈值电压的变化曲线图。

可以发现，当宽度和间隙变成小于4.0μm时，阈值电压急剧变化。实际上，当第二杂质浓度区是按平行于沟道宽度方向以条形构成时，它们急剧变化更大。

如上所述，适当选择第二杂质浓度区的面积比和形状、可任意选择规定的阈值电压。

也可以构成图7所示增强型沟道的具有第二杂质浓度的MOS晶体管中，适当选择第二杂质浓度区的面积比和形状，来任意选择规定的阈值电压。

图15是表示测试属于现有技术的晶体管Tr₄₇和Tr₄₉的阈值电压，和测试属于本发明的实施例的增强型晶体管Tr₂₄和Tr₂₉时，漏电流(I_DS)与栅电压(V_GS)之间的关系曲线图。

与耗尽型晶体管相似，在源和基片接地，给漏0.1V电压时，测得漏电流(I_DS)。

而且，假设阈值电压是在每个曲线的梯度最大点处，从正切线(图15中用点划线表示的)与X轴的截距，减去一半漏电压，即0.05V获得的值。

图16是上述晶体管Tr₄₇，Tr₄₉，Tr₂₄和Tr₂₉的亚阈值电流特性曲线图。而测试条件与图15中的阈值电压测试条件相同，漏电流是Y轴，用对数表示。

从图15和16中可以看出，在增强型晶体管的情况下，本发明也允许将阈值电压和漏电流特性容易地设在现有技术的晶体管之间的范围内。

如图17，18和19所示，在图7所示的增强型晶体管的情况下，也可以适当选择第二杂质浓度区域的面积比和形状，来任意选择规定的阈值电压。

图17，18和19中也用菱形块标记分别表示具有面积比为“1”或“0”的现有技术的晶体管Tr₄₈和Tr₄₉。

注意，图中，表示具有第二杂质浓度的宽度和间隙的括号内的数值以微米(μm)为单位。

图20是图6中以图表所示的每个耗尽型晶体管中，晶体管Tr₁至Tr₈的饱和电流与第二杂质浓度区与总沟道区的面积比之间的关系曲线图，晶体管Tr₁至Tr₈中第二杂质浓度区是按平行于沟道宽度方向的条形构成的。

与阈值电压相似，第二杂质浓度区的面积比和饱和电流几乎构成正比例关系。

图21是图6中以图表所示的每个耗尽型晶体管中，晶体管Tr₉至Tr₁₆的饱和电流与第二杂质浓度区与总沟道区的面积比之间的关系曲线，晶体管Tr₉至Tr₁₆中第二杂质浓度区是按与沟道宽度平行的条形构成的。

在这种情况下，也与阈值电压类似，第二杂质浓度区的面积比与饱和电流构成几乎是正比例关系。

而上述实施例中已说明过的N-沟道型MOSFET的情况，用P-沟道型MOSFET也能获得相同的特性。

而且，本实施例中，尽管假设本征态的MOSFET的阈值电压几乎为0V，但本发明不受此限制，即使在增强态或耗尽态中本征MOSFET的阈值电压较强，用适当选择第二杂质浓度区的形状和面积比，不仅可以规定所要求的阈值电压，还能用一次掺杂工艺在具有相同杂质浓度的半导体基片或阱上，任意构成从增强型到耗尽型的具有全部阈值电压的MOSFET。

当本征态中的MOSFET的阈值电压几乎为0V时，用一次光刻胶光学构图工艺，两次掺杂工艺，例如，在N-沟道的MOSFET中，给整个沟道区表面掺入硼(B)杂质，以确定在增强型的MOSFET的规定阈值电压，然后，在只需制造耗尽型MOSFET的部分用光刻胶选择性掺磷(P)，同时制成增强型PMOSFET和耗尽型NMOSFET。

此时，改变沟道中增强型区和耗尽型区的面积比和形状，可制成具有规定阈值电压的晶体管。

而且，使沟道区内的硼和磷杂质浓度分布的峰值基本上处于相同位置(例如在±20μm内)可使获得的每个MOSFET的阈值电压和驱动能力更稳定。

对处于本征态中MOSFET的阈值电压更强的增强态中，不需上述的掺硼工艺。

下列组合是那些局部阈值电压的典型组合，例如，第一杂质浓度区的表面反向电压与第二杂质浓度区的表面反向电压的组合：

(1)N-沟道型MOSFET中，第一杂质浓度区的表面反向电压是0.01至0.3V，和第二杂质浓度区的表面反向电压是-0.01至-0.1V；

(2)N-沟道型MOSFET中，第一杂质浓度区的表面反向电压为-0.01至0.3V，第二杂质浓度区的表面反向电压为0.3至5.0V；

(3)N-沟道型MOSFET中，第一杂质浓度区的表面反向电压为0.3至5.0V，第二杂质浓度区的表面反向电压为-0.01至-1.0V；

(4)P-沟道型MOSFET中，第一杂质浓度区的表面反向电压为0.01至-0.3V，第二杂质浓度区的表面反向电压为0.01至1.0V；

(5)P-沟道型MOSFET中，第一杂质浓度区的表面反向电压为0.01至-0.3V，第二杂质浓度区的表面反向电压为-0.3至-5.0V；

(6)P-沟道型MOSFET中，第一杂质浓度区的表面反向电压为-0.3至-5.0V、第二杂质浓度区的表面反向电压为0.01至1.0V。

作为将上述的硼和磷的杂质分布设置在基本上是相同位置的方法。当只构成耗尽型MOSFET和增强型MOSFET中的一种时，不需要在沟道上部分形成光刻胶。杂质分布可由全部涂层或不涂层形成。

图22A和22H展示了第5实施例的这种情况的制造方法。

首先，如图22A所示，在电阻率为10至20Ω的P-型硅基片2201的表面上形成热氧化膜2202，并用CVD在全部表面上形成厚度为100至150nm的氮化硅膜2203。此后，在氮化硅膜2203上设置光刻胶图形2204a，并将其用作掩模，用等离子刻蚀法除去氮化硅膜2203，露出部分氧化膜2202。

随后，如图22B所示，剥去光刻胶图形2204a后，用热氧化法形成厚度为500至1200nm的场氧化膜2205。然后，除去光刻胶图形下的氮化硅膜2203和氧化膜2202，以形成厚度为40nm的热氧化膜2206。接着，用25kev的能量在热氧化膜2206表面深度约80nm处掺入硼离子，形成P-型区2207，它将变成增强型MOSFET的沟道区，其杂质浓度高于P-型硅基片2201的杂质浓度。

之后，如图22C所示，形成有开口的新光刻胶图形2204C，用75kev的能量从开口注入磷离子，掺杂深度为离开热氧化膜2206的表面约80nm处，覆盖耗尽型MOSFET至N-型区2208的沟道区。

此时，通常在要成为耗尽型MOSFET的沟道区的所有部分设置开口，在沟道区选择地并部分地形成光刻胶图形2204C，并给同一沟道区部分地注入磷离子，对应于光刻胶图形2204C可以构成具有所需阈值电压的MOSFET。

随后，如图22D所示剥去光刻胶图形2204C之后，在全部表面上用CVD形成厚度为350至400nm的多晶硅。此后，在多晶硅膜上设置光刻胶图形2204d，并将其用作掩模，用于式刻蚀法除去多晶硅膜，以形成多晶硅电极2209a和2209b。

随后，如图22E所示，除去光刻胶图形2204d之后，在全部表面上掺入杂质剂量约为5×10¹⁵cm^-2的磷离子，构成高浓度N-型区的源区2210a和2210c和漏区2210b和2210d。

之后，如图22F所示，用CVD在全部表面上形成厚度为500至1000nm的PSG膜2211。此后，在PSG膜上设置光刻胶图2204e，并将其用作掩模，用湿式或干式刻蚀法除去PSG膜，构成连接孔。

之后，如图22G所示，剥去光刻胶图形2204e之后，用溅射法在全部表面上形成厚度为800至1200nm的铝膜。此后，在铝膜上设置光刻胶图形2204F。并将其用作掩模，用干式刻蚀法除去铝膜，以构成铝线2212a和2212b。

随后，如图22H所示，剥去光刻胶图形2204f之后，用CVD在全部表面上形成氮化硅膜2213，以保护表面。之后，设置穿过氮化硅膜的开口、露出铝线2212a和2212b的连接焊点部分(未画出)。完成电路中由具有增强型和耗尽型MOSFET的N-沟道型MOSFET构成的集成电路的半导体器件。

用本实施例方法制成的N-沟道型MOSFET构成的集成电路的半导体器件有图24所示结构的耗尽型MOSFET，其中，耗尽型MOSFET的沟道区2208和硅基片2201中的杂质是以硼作为第一导电类杂质，以磷作为第二导电类杂质，其分布如图23所示。第一导电类杂质的峰值R_P1和第二导电类杂质的峰值R_P2位于同一位置，或位于±20nm内的位置。

用上述结构，硼和磷的浓度不影响耗尽型沟道区的深度，可稳定地获得耗尽型MOSFET的阈值电压和驱动能力。

尽管第5实施例中只展示了N-沟道型MOSFET的情形，但用P-沟道集成电路的半导体器件或N-沟道型和P-沟道型晶体管的CMOS型也能获得同样的效果。

图25是本发明第6实施例的集成电路的半导体器件的剖视图。

在P-型硅基片2601的表面上构成深度约1至5μm的N阱2602。在N阱2602中构成PMOSFET，N阱内设置有P-型源区2605a和P-型漏区2605b，在它们之间为沟道区。

在没设置N阱2602的P-型硅基片2601的表面形成N-型MOSFET。在N-型MOSFET中，在N-型源区2604a与N-型漏区2604b之间设置沟道区，其是源区2604a与漏区2604b之间的基片2601表面的沟道区，像第1至第4实施例一样，用分割成平面的方法，设置多个点状沟道杂质区2607。穿过栅氧化膜2606的中间层在沟道表面上设置栅电极2604c和2605c。按同样的方式还构成具有相反导电型的P-型MOSFET。

P-型MOSFET的沟道杂质区与总沟道区之间的面积比与NMOSFET的不同，以获得规定目标值。

例如，当不设置沟道杂质区2607时，N-型MOSFET的阈值电压为0.2V，P-型MOSFET的阈值电压为-1.5V时，用硼作杂质元素，在40kev和4×10¹¹cm^-2的条件下离子注入到P-型MOSFET的沟道的全部表面上，并选择地注入到面积比为0.2的N-型MOSFET的沟道区。即用一次形成光刻胶图形，用光刻胶图形作掩模进行离子掺杂，可将导电类型不同的MOSFET的阈值电压控制到要求值。尽管可用离子注入到具有不同面积比的各个晶体管的沟道区，如图25所示，通常，任何一个面积比都可规定为0或1。用0到1之间的面积比来控制其余晶体的阈值电压。

图25示出了第6实施例的剖视图，其中作为各个晶体管的基片的半导体区的导电类型各不相同，当半导体区具有相同的导电类型和不同的杂质浓度时，也可用相同的方式控制阈值电压。

例如，尽管未画出，当P-阱与P-型半导体基片具有相同的导电类型，在P-型半导体基片上设置较浓的杂质浓度，并在P-型半导体基片和P-阱中分别构成N-型MOSFET时，杂质浓度较大的P-阱内的N-型MOSFET的阈值电压为0.3V，而P-型半导体基片中的N-型MOSFET的阈值电压为0.1V。

此时，P-型半导体基片中的N-型MOSFET的全部沟道区域掺入硼离子，将阈值电压控制到0.6V。

对面积比约为50％的杂质浓度更大的P-阱内的N-型MOSFET的沟道区注入离子，可获得同样的阈值电压0.6V。

由于形成的沟道杂质区2607比源区和漏区浅，通常是用沟道掺杂形成的，所以沟道杂质区2607的杂质分布浅于100nm。

当各MOSFET的沟道区反型时，最好形成比所形成的沟道区的耗尽层深度浅的沟道掺杂区2607，以便用沟道杂质区2607的杂质电气有效地控制阈值电压，还必需在沟道区中设置至少5个，或最好是10个以上的沟道杂质区，以提高对阈值电压的控制能力。

或者，必须在新掺杂的沟道杂质区之间规定间隙，或其宽度小于4μm，最好小于1μm。因为，如图14所示，当具有局部高阈值电压的区域宽度大于4μm时，全部MOSFET的阈值电压很难变化。而且，尽管没画出，具有局部较低阈值电压的部分的宽度大于4μm，并连续分布在源和漏之间(即以平行于沟道长度的条形)时，当栅电压低时，源与漏之间的漏电流增大。由于这种原因，也可规定掺杂的新沟道杂质区之间的间隙及其宽度小于4μm。

在沟道中设置有多个沟道杂质区的晶体管，与全部全面注入离子或不注入离子的现有晶体管的阈值电压相比，要求可控制的阈值电压至少为4倍，或最好是10倍以上的沟道区。此外，就包括数字电路的MOSFET而言，其中的输入/输出电乎只用“H”和“L”数字信号处理，作为本发明的半导体器件，用最小设计规则，用均匀杂质区构成沟道区。就包括模拟电路的MOSFET而言，其中的输入/输出电平用不同于源电压的模拟信号处理，最好用10倍以上的晶体管构成电路，在沟道中设置多个沟道杂质区以控制阈值电压。一般的集成电路包括模拟和数字电路。然而，模拟电路的面积一般是小的。此外，由于可简化生产工艺，即使模拟电路的区域稍有增大，成本也能降低。实际上，当需要有多个阈值电压，或在沟道掺杂前存在多个阈值电压并需要对它们调节时，有明显的效果。

然而，当掺杂方法是不要求光学构图的光刻胶掩模时，例如，当杂质离子束直接并选择地注入沟道区时，模拟电路的晶体管沟道区不需要比数字电路的晶体管沟道区大那么多。因为，沟道杂质区不由光刻胶的光学图形的最小尺寸决定。

当晶体管的沟道宽度和沟道长度中的任何一个充分大于最小的工艺尺寸时，并用光刻胶作掺杂掩模时，同样通用。

图26是按本发明的第7实施例的半导体器件的剖视图。低压MOS晶体管(LVMOSFET)和高耐压MOS晶体管(HVMOSFET)中，设置在P-型硅基片2601上的栅绝缘膜厚度不同。低压MOS结构有一个N-型源区2701a、一个N-型漏区2701b，一个沟道掺杂区2701e和一个栅电极2701d。高耐压MOS结构有一个N-型源区2702a，一个N-型区2702b，一个沟道掺杂区2702e和一个栅电极2702d。由于LVMOSFET用3V源电压工作，用约10nm的硅氧化膜形成薄栅氧化膜2701C。用厚度为100nm的硅氧化膜的厚栅氧化膜2702c构成HVMOSFET，所以，它可以用大于源电压的电压(例如30V)工作。而且，在LVMOSFET中用10nm厚的氧化膜作栅绝缘膜，在沟道区的全部表面上设置沟道杂质区2701e，可以将阈值电压控制到0.4V。

另一方面，由于在HVMOSFET中栅绝缘膜有100nm那么厚，若以同样的方式将离子注入到全部表面上。阈值电压会明显地变成大于3V。

因而，在图26所示的HVMOSFET中只在10％的沟道区形成沟道杂质区2702e并将其分割，结果，阈值电压可控制到0.8V±0.1V。

图26所示实施例中，在具有不同厚度的栅绝缘膜的MOSFET中的阈值电压是受控的。尽管未画出，按同样的方式，用具有不同介电常数的材料制成的栅绝缘膜可控制阈值电压。例如，可用硅氧化膜构成LVMOSFET的栅绝缘膜，可用由氧化硅膜，氮化硅膜和氧化硅膜构成的三层组合膜构成HVMOSFET的栅绝缘膜。

如图26所示，在这种情况下，也可以用一次离子注入，给沟道杂质区构图，使每个晶体管的阈值电压控制到要求值。

图27A至27E是依次展示制造图27A至27E所示半导体器件的工艺的剖视图。

首先，在基片2601的表面上形成场氧化膜2603，使图27A所增每晶体管电气分开。通常，用常规光刻技术，通过氧化膜中间层在P-型硅基片上对氮化硅膜构图。

随后，用氮化硅膜作掩模，用选择氧化法，给图27A中的场氧化膜构图。在已形成的氮化硅膜区域上没有形成厚场氧化膜2603。

选择氧化后，除去氮化硅膜和氮化硅膜下面的薄氧化膜时，只有晶体管区的硅表面露出，如图27A所示。

随后，如图27B所示，在约1000℃的高温下形成厚100nm的栅氧化膜2801。场氧化膜是500nm以上的厚氧化膜。为了在将成为LVMOSFET的晶体管区形成厚10nm的栅氧化膜，在HVMOSFET的区域形成光刻胶膜2802，如图27B所示，用光刻胶膜2802作掩膜，除去栅氧化膜2801。

随后，在约1000℃的高温下，在短的氧化时间内，按同样方式，使硅基片2601氧化。由于在HVMOSFET区已存在100nm的栅氧化膜，几乎照原样只在LVMOSFET的区域上形成厚10nm的氧化膜2803作为栅氧化膜。

随后，形成构成沟道杂质区用的光刻胶膜2804，如图27D所示。图27D中，在LVMOSFET区域中的全部表面上形成光刻胶膜。另一方面，在沟道区中以平面形状把光刻胶分成多个窗口，因此，在沟道区中构成多个沟道杂质区2806。用光刻胶膜2804作掩模注入硼离子。

随后，在每个栅绝缘膜上形成栅电极2805。尽管未画出，形成栅电极2805之后，用栅电极和场氧化膜作掩模，用砷离子作N-型杂质，构成每个MOSFET的源和漏区。

随后，整个表面上形成中间层绝缘膜，将Al线和栅电极电气隔开。

随后，构成连接孔，通过中间绝缘膜，用铝线连接每个原和栅电极。

随后，对铝结构图，以覆盖连接孔，完成半导体器件的制造。

形成沟道杂质区的离子注入工艺可以插在图27A所示的形成场氧化膜2603的工艺与图27B所示的形成厚栅氧化膜的工艺之间，或放在形成图27B所示的厚氧栅氧化膜工艺与图27C所示的形成薄栅氧化膜的工艺之间。若在薄氧化膜2803上形成光刻胶膜2804，由于薄的栅氧化膜2803的膜质量变坏，所以，集成电路的半导体器件的合格率可能下降。此外，通常，是在形成厚栅氧化膜工艺与形成薄氧化膜的工艺之间，进行离子注入工艺的。

图28A至28F是按本发明第8实施例。用SOI(在绝缘体上形成硅)基片制造半导体器件的工艺的依次展示的剖视图。

当用硅薄膜形成沟道区时，如图28A至28F所示，可提高本发明的效果。硅薄膜可用于单晶硅、多晶硅或无定形硅的任何一种情况。用薄膜形成沟道区，可以有效地控制沟道杂质区，以控制阈值电压。实际上，在反型过程中，形成比耗尽层薄的沟道区，可更有效地控制阈值电压。因为阈值电压主要受沟道杂质区影响。

当基片是厚基片，而不是SOI基片时，当反型时，在反型层下面形成耗尽层的电荷。在SOI基片中，由于沟道区是比耗尽层薄的膜，因而耗尽电荷量更少。尽管耗尽电荷量是基片浓度的函数，由于无基片，用沟道区的杂质浓度分布几乎控制了阈值电压。

下面，结合图28A至28F说明该制造方法。

通过厚1μm的氧化膜2901中间层在硅基片2601表面上设置厚100nm的单晶硅膜2902。用常规光刻技术形成形成沟道杂质区的光刻胶图形2093。在MOSFET的沟道中设置多个光刻胶窗口。用光刻胶膜2903作掩模，给单晶硅膜2902注入硼离子。

随后，若需要，在约1000℃的高温下，热散硼，使杂质均匀地平均分布，如图28B所示。随后，用常规光刻工艺给晶体管区中的光刻胶膜2906构图，以形成分隔区。

图28C中，用光刻胶膜2906作掩模，用刻蚀法除去具有不同杂质浓度分布的硅膜2904和2905。用选择氧化完成分隔和形成。

随后，在LVMOSFET上形成薄栅绝缘膜2907，并在HVMOSFET上形成厚栅氧化膜2908，如图28D所示。

然后，在各栅绝缘膜上形成栅电极2909，如图28E所示。

随后，用栅电极2909作掩模，离子注入N-型杂质，构成LVNMOSFET和HVNMOSFET的源区和漏区2910，如图28D所示。由此制成晶体管。在图28A至28F中用注入离子并至少在任何一个沟道区内分割成平面，以此构成多个沟道杂质区。

在SOI基片中，根据图28B中热扩散的条件与图28B中光刻胶膜的间隙之间的关系，可以构成有不同杂质浓度具有均匀分布的而未被分割的沟道杂质区。

图28A至28F中，SOI基片为100nm这样薄的例子。和半导体区来说明。当充分热扩散时，沟道杂质区达到硅薄膜底部。此时，阈值电压几乎由沟道杂质区控制。即，当半导体区的厚度几乎等于沟道杂质区的深度时，由于耗尽层的影响变小，可以较大地提高了阈值电压的可控性。而且，用作半导体区的硅薄膜不减薄到沟道杂质区的深度的水平，也能有效。

形成至少比耗尽层、沟道区的深度薄的硅薄膜，可以提高阈值电压的控制灵敏度，因为耗尽层的影响变小。通常，在与现有技术中的厚半导体基片不同的SOI基片中使用小于10μm的硅薄膜。尽管未画出，用同样的方式，可以容易地控制具有其中每层膜的厚度不同的多层硅薄膜的MOSFET的阈值电压。按同样的方式，也可构成CMOS型SOI集成电路。

图29是按本发明的第9实施例的MOSFET的A-A′剖面的平面示意图。

图30是表示如图29所示的第9实施例的MOSFET的A-A′剖视简图。

图中，在第9实施例中，在MOSFET的同一沟道上形成了具有第一厚度的栅绝缘膜区3004和具有第二厚度的栅绝缘膜区3005。

第9实施例的MOSFET先在P-型半导体基片上形成的N-型MOSFET，具有第一厚度的栅绝缘膜区3004是MOSFET的栅绝缘膜，它通常由第一层的多晶硅(下层)构成，厚度约为60nm。

用隧道绝缘膜代替具有第二厚度的栅绝缘膜区3005、用作注入或排出电荷到/从FLOTOX型非易失性存储器的浮栅，厚度约为10nm。

通常，具有较高浓度的N-型杂质扩散层设在FLOTOX型非易失存储器的隧道绝缘膜下面，P-型半导体基片存在本实施例中。

由隧道绝缘膜取代的具有第二厚度的栅绝缘膜区3005是按平行于沟道宽度的条形画出的。

本实施例中，掺杂用的薄绝缘膜是在形成正常的栅绝缘膜和隧道绝缘膜之前形成的，通过掺杂用的荷绝缘膜，用光刻胶或其它光学图形作掺杂掩模图形，将调节阈值电压的杂质离子注入所选沟道区，所以正好在栅绝缘膜下面的表面浓度是常数与栅绝缘膜厚度无关。

而且，用确定第1实施例的MOSFET中具有第二杂质浓度的区域的面积比的同样的方式，通过结合具有第一厚度的栅绝缘膜的宽度3006与具有第二厚度的栅绝缘膜的宽度3007，确定具有第二厚度的栅绝缘膜区的面积比为规定值。

而且，具有第一厚度的栅绝缘膜区的宽度3006的大小和具有第二厚度的栅绝缘膜区的宽度3007的大小，即使在面积比相同的情况下，也可以不同。

图31是按本发明的第10实施例的MOSFET的平面示意图。

而具有第二厚度的栅绝缘膜区，像第9实施例一样，先按平行于沟道长度方向的条形描出的。在第10实施例中，也确定具有第二厚度的栅绝缘膜区的面积比为规定值。而且，具有第一厚度的栅绝缘膜区的宽度3006的大小和具有第二厚度的栅绝缘膜区的宽度3007的大小，即使面积比相同时，也可以不同。

图32是本发明第11实施例的MOSFET的平面示意图。

第11实施例中，具有第二厚度的栅绝缘膜区3005以点状态存在。与第9和第10实施例相同，在第11实施例中，也确定具有第二厚度的栅绝缘膜面积的面积比为规定值。而且，即使面积比相同，具有第一厚度的栅绝缘膜区的宽度3006的大小和具有第二厚度的栅绝缘膜区的宽度3007的大小也可以不同。

图33是本发明第12实施例的MOSFET的平面示意图。

第12实施例是第9实施例的改型，而且，排列成具有第二厚度的栅绝缘膜区是与场绝缘膜的边缘隔开的。

按这种排列，即使具有第二厚度的栅绝缘膜非常薄，当栅电极上加高电场时，也可减小在场绝缘膜边缘处流向基片的漏电流。

图34是本发明第13实施例的MOSFET的平面示意图。

第13实施例是第10实施例的改型，而且，排列成具有第二厚度的栅绝缘膜3005与源和漏的边缘分开。

用这种排列，即使具有第二厚度的栅绝缘膜区3005非常薄，也能提高源和漏的耐压。

图35是按本发明第14实施例的增压电路(电荷激励电路)的电路图。

有多个MOS二极管，其中，在同一节点连接的MOSFET的漏电极与栅电极串联连接，电容器连接到连接MOS二极管的各节上。构成相互移相，如 φ和 φx的每个其它信号总是交替地加到电容器的一个电极上。由于传输电荷顺序地从电容器C₁输到Cn，因此，从MOS二极管Mn输出一个高于源电压VDD的增压电压VPP。若MOS二极管M₁到Mn均有相同的阈值电压，因为后面的步骤，源电压至漏电压的电压降逐渐变大，由于体效应的影响。变成较高的真正的阈值电压。即，在后面的步骤中，电荷激励电路的效率变得更糟。

然后，本实施例中，MOS二极管M₁至Mn中沟道区中具有第二杂质浓度的区域的面积比在后面的步骤中相互变化，以降低阈值电压。实际上，在前面步骤中，使用沟道杂质浓度处于本征态的晶体管(本实施体中阈值电压约为0.00V)，在后面的步骤中深化到耗尽态，即增强了正常的on态(导通态)。然而，由于在后面的MOS二极管中体效应的影响，阈值电压更增大了。结果任何MOS二极管中真正的阈值电压接近于0V，并且，每一步骤中从源电压到漏电压的电压降被抑制到最低，大大提高了增压电路的效率。将所有的MOS二极管分成阈值电压没有差别的几块，每几个步骤MOS二极管的阈值电压可能变化。

而且，改变第二栅绝缘膜区的面积比来改变阈值电压时，可获得同样的效果。

图36是第发明第15实施例，设有增压电路的非易失半导体存储器装置的简易方框图。

用装有高效增压电路的非易失半导体存储器器件，甚在0.7V至1.0V的极低电压范围内、它也允许写出和擦去电的数据。

图37是按本发明的具有微分放大电路的恒压输出电路的电路图。其中各晶体管的尺寸为：M_1，2、M_3，4、M₅-M₈的W/L分别为20μm/10μm、100μm/10μm、15μm/8μm、33740μm/8μm、22μm/10μm、22μm/18μm；R₁＝3～6×10⁶Ω，R²＝1～10⁶Ω；V_tM8＞V_tM3、V_tM4、V_tm5＞0＞V_tM7。

用基准电压发生电路部分3802产生的标准恒压与输出电路部分3803输出到外边的输出电压比较，比较电压，其电阻由微分放大器电路部分3801的电阻器R₁和R₂所分配甚至在输出负载改变时，也可以总是从输出端VOUT输出恒定电压。

本实施例中，在微分放大器电路部分3801中用具有较低阈值电压(约0.34V)的增强型NMOS晶体管M3、M4和M5，防止在低压工作中，由于晶体管M₃的基片的影响引起阈值电压增大。而使NMOS晶体管M₃关断。

而且，具有较高阈值电压(约0.50V)的增强型NMOS晶体管M₈用在基准电压发生电路部分3802中，用抑制高温下的晶体管M₈的漏电流，使基准电压值稳定。

耗尽型NMOS晶体管(Vth＝-0.40V)也用于基准电压发生电路部分3802中，即，在本实供中共存在三种NMOS晶体管的阈值电压。

尽管，在现有技术中，制造具有这三种阈值电压的晶体管必须有三种不同的掺杂工艺。将具有第二杂质浓度的区域调节到具有适当的形状和面积比，只需用两次或一次掺质工艺，可以制成这种晶体管。

本发明还有以下的效果，可简化半导体器件的制造工艺，其方法是，在同一MOSFET的沟道区内，设置多个表面反向电压区，设置多个杂质浓度区，或以平面形式设置的有多个厚度的栅绝缘膜区，并在第一表面反向电压区的平面与第二表面反向电压区的平面之间确定多个面积比，然后，即使在面积比相同时，也规定多个第一表面反向电压区的多个平面尺寸或多个形状，例如：

(1)可以低成本的在同一基片上构成具有多种阈值电压的MOSFET；

(2)在低成本下，可形成具有几乎同样大的阈值电压的高耐压MOSFET和低耐压MOSFET；

(3)在低成本下，可构成具有几乎同样大的阈值电压的N-型MOSFET和P-型MOSFET；和

(4)装置上述的(1)至(3)中的MOSFET，可在低成本下制成高性能半导体集成电路器件。

Claims (19)

1.一种半导体器件，具有位于第一导电类型半导体基片上的绝缘层和位于该绝缘层上的栅电极，第一导电类型半导体基片的表面位于MIS型元件的栅电极之下，其特征是，第一导电类型半导体基片表面包括第一反向电压区，它由于第一栅电压反型成为第二导电类型，和第二反向电压区，它由第二栅电压反型成为第二导电类型。

2.按权利要求1的半导体器件，其特征是，半导体器件包括多个MIS型元件，MIS型元件具有第一反向电压区的平面区域与第二反向电压区的平面区域之间相互不同的面积比。

3.按权利要求1的半导体器件，其特征是，第一反向电压区的平面区域与第二反向电压区的平面区域之间的面积比有预定值，并且，第一反向压区的平面形状与第二反向电压区的平面形状不同。

4.按权利要求1的半导体器件，其特征是，第二反向电压区分成多个平面形状。

5.按权利要求4的半导体器件，其特征是，第二反向电压区分成5个以上的平面形状。

6.按权利要求1的半导体器件，其特征是，MIS型元件构成绝缘栅场效应晶体管(MISFET)，它包括在第一导电类型半导体基片上相互分开设置的第二导电类型源和漏区，在半导体基片上处于源区与漏区之间的沟道区，通过将第一反向电压区和第二反向电压区分割成平面而在沟道区上设置的多个表面反向电压区，和通过栅绝缘膜在沟道区上设置的栅电极。

7.按照权利要求6的半导体器件，其特征是，绝缘栅场效应晶体管的饱和电流和阈值电压随第一反向电压区和第二反向电压区的形状而变化。

8.按权利要求6的半导体器件，其特征是，第二反向电压区是按平行于沟道区的长度方向的条形构成的。

9.按照权利要求6的半导体器件，其特征是，第二反向电压区是按平行于沟道区的宽度方向的条形构成的。

10.按权利要求6的半导体器件、其特征是，第二反向电压是按沟道区中的点构成的。

11.按权利要求6的半导体器件，其特征是，第二反向电压区是按沟道区中的方格图形构成的。

12.按权利要求1的半导体器件，其特征是，在位于栅电极下的、与栅绝缘膜接触的半导体基片的表面上，分别形成具有第一杂质浓度的第一沟道杂质浓度区，和具有第二杂质浓度的第二沟道杂质浓度区，作为沟道杂质区，以构成第一反向电压区和第二反向电压区。

13.按权利要求12的半导体器件，还包括在沟道杂质区之间形成的源区和漏区，其中具有第一杂质浓度的区域和具有第二杂质浓度的区域中的至少一个设置成比源和漏区的结的深度要浅。

14.按权利要求6的半导体器件，还包括具有厚度与栅绝缘膜不同的，设置在半导体基片上的第二栅绝缘膜的第二MISFET。

15.按权利要求6的半导体器件，其特征是，第二MISFET设置在阱区上，该阱区设置在第一导电类型的半导体基片的表面上、它是具有与半导体基片导电类型相同但有不同杂质浓度的第二半导体区。

16.按权利要求6的半导体器件，其特征是，第二MISFET设置在阱区上，该阱区设置在第一导电类型的半导体基片表面上，并且，它是具有与半导体基片的导电类型不同的导电类型的第二半导体区。

17.按权利要求6的半导体器件，其特征是，基片中的半导体元件包括绝缘层和设置在绝缘层上的半导体区，并且，形成的半导体区薄于10μm。

18.按权利要求17的半导体器件，其特征是，半导体区的厚度等于沟道的厚度。

19.按权利要求17的半导体器件，其特征是，半导体区的厚度等于沟道杂质区的厚度。

Images