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CN1531083A - 半导体保护元件、半导体器件及其制造方法 - Google Patents

半导体保护元件、半导体器件及其制造方法 Download PDF

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CN1531083A CNA200410028496XA CN200410028496A CN1531083A CN 1531083 A CN1531083 A CN 1531083A CN A200410028496X A CNA200410028496X A CN A200410028496XA CN 200410028496 A CN200410028496 A CN 200410028496A CN 1531083 A CN1531083 A CN 1531083A
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  • Semiconductor Integrated Circuits (AREA)
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Abstract

本发明提出了一种半导体保护元件，在其中热量不会以集中的方式产生，甚至将静电电流施加于具有高电阻值的区域上，而且半导体器件的面积没有增加。半导体保护元件由N型阱，具有其杂质浓度比N型阱的杂质浓度高的一对N+扩散层的P型半导体衬底，以及部分地形成于两个N+扩散层的每一个之上的硅化物层所构成。N型阱具有第一暴露区域，暴露于半导体衬底之上，并且硅化物层的形成使得两个N+扩散层中的每一个都部分地具有第二暴露区域，第二暴露区域被先后暴露出来，以便与第一暴露区域相接触。第一暴露区域被夹于两个N+扩散层中间。

Description

半导体保护元件、半导体器件及其制造方法
发明领域
本发明涉及半导体保护元件、半导体器件及其制造方法，具体地说，即涉及半导体保护元件和半导体器件，其中形成了用于保护半导体保护元件或半导体器件免受静电放电(ESD)的静电保护电路，以及涉及制造它们的方法。
本发明要求提交日期为2003年3月12日的日本专利申请号2003-066161所申请的优先权，其内容在这里作为参考。
背景技术
近年，为了满足将半导体保护元件按比例缩小的需要，有必要形成组成源区和漏区的杂质扩散层，以便杂质扩散层具有较浅的深度。
不过，具有较浅深度的杂质扩散层的形成使源区和漏区的电阻值增高，使晶体管的电流驱动能力显著恶化。
为了解决这一问题，提出了一种晶体管，它的结构中具有有选择地形成于源区和漏区的硅化物层，用于降低源区和漏区上的电阻值。这种结构一般称为硅化物结构。
不过，硅化物所具有的问题是，尽管它有可能降低源区和漏区的电阻值，但是它对于静态电流却十分脆弱。
一般地，为了使集成电路能够对静态电流具有抵抗，必须满足如下两个条件：
(1)置于集成电路上的保护元件能够有效去除静态电流，以便由静态电流所引起的过电压和过电流不会施加于待保护的目标元件上。
(2)置于集成电路上的保护元件本身能够抵抗静电电流。
在具有硅化物结构的集成电路中，上面的条件(2)将是一个大问题。保护元件对静态电流的抵抗是根据从漏区到源区的电阻值分布来确定的。如果存在局部区域电阻值与其他区域相比过大的情况，则会产生局部热量，增加静电崩溃的发生概率。
在具有硅化物结构的晶体管中，如上所述，由于在源区和漏区中引入硅化物而使电阻值大大降低，因此会在从LDD(轻掺杂漏极)结构的区域到在晶体管栅两端形成的沟道区域产生局部的热量，结果使静态电流的电阻与不具有硅化物结构的晶体管相比较而言得到显著降低。
为了解决这些问题，提出了各种类型的半导体器件。
图26示出了对应于已公开的日本专利申请号20271673的日本专利申请号2773220中所公开的半导体器件200的第一个现有实例。
半导体器件200包括P型衬底201，在其上形成有N+扩散层202和杂质浓度低于N+扩散层202的LDD结构层203，这两层相互重叠。
在N+扩散层202上，通过选择性的方式形成了第一个硅化物层204a，第二个硅化物层204b，以及第三个硅化物层204c。在第一个硅化物层204a上形成了源极205，并且在第三个硅化物层204c上形成了漏极206。
在第一个硅化物层204a和第二个硅化物层204b之间的P型衬底201上形成了栅绝缘薄膜207，在栅绝缘薄膜207下面没有形成LDD结构层203，在栅绝缘薄膜207上面形成了栅极208。侧壁209是以包围栅极208的方式形成的。图27为半导体器件210的横截面视图，作为第二个现有实例，公开于美国专利号6479870中。
如图27所示的半导体器件210与图26所示的不同之处在于，在第二个硅化物层204b和第三个硅化物层204c之间的P型衬底201表面上形成了N型阱211，并且在第二个硅化物层204b和第三个硅化物层204c之间形成了场氧化膜212，而不是LDD结构层203和N+扩散层202。
图28是半导体器件220的横截面视图，作为第三个现有实例，公开于美国专利号5637902中。
如图27所示的半导体器件220与图26中所示的不同之处在于，在第二个硅化物层204b和第三个硅化物层204c之间的P型衬底201表面上形成了N型阱221，并且在第二个硅化物层204b和第三个硅化物层204c之间形成了由栅氧化物膜、栅极和侧壁构成的栅极结构222，而不是LDD结构层203和N+扩散层202。
如图26、27和28分别所示的半导体器件200、210和220具有区域230a、230b和230c，在在第二个硅化物层204b和第三个硅化物层204c之间的这些区域上均没有形成硅化物层。这样，在没有硅化物层形成的这些区域230a、230b和230c上，就有可能在到源极和漏极的各自一端的布线材料(图中未示出)之间形成均一的电阻分布，增加了对静电电流的抵抗。
在如图26所示的半导体器件200中，在作为高浓度杂质注入区域的N+扩散层202上形成了区域230d，其中没有形成硅化物层204b和204c，并且硅化物层204b和204c作为具有低电阻值的区域，区域230a作为具有中间电阻值的区域。
在如图26所示的半导体器件210中和如图28所示的半导体器件220中，诸如N型阱211和221等区域，或者有低浓度杂质注入的LDD结构层203，可以作为具有高电阻值的区域。
不过，在如图26所示的半导体器件200中，由于有高浓度杂质注入的N+扩散层202直接位于没有形成硅化物层的区域230a的下面，因此在半导体器件200中的每单位面积的电阻值较小。因此，如果制造的电阻器元件仅由具有小电阻值的区域组成，正如半导体器件200的例子一样，则为了获得预想的电阻值，必须将电阻器元件，也就是区域230a的面积，制造得大到能够对应于预想的电阻值，这样不可能制造出具有小面积的半导体器件，结果才能很难满足近年的按比例缩小半导体器件的需求。
在这一点上，如果电阻器元件由具有高电阻值的区域组成，正如如图27所示的半导体器件210和如图28所示的半导体器件220的例子一样，而不像如图28所示的半导体器件220的例子那样，则有可能减少半导体器件的面积。不过，如果有由施加静态电流所引起的大电流发生流动，则将存在电阻器元件本身容易崩溃的问题。
下面将参考图29来讲述这一问题。图29A为一个横截面视图，示出了场氧化膜212和包围组成如图27所示的半导体器件210的场氧化膜212的区域。图29B为一图形，示出了对应于如图29A所示区域的位置与所施加的电压之间的关系。
从图29B中明显可以看出，如果因施加静态电流而导致大电流的流动，则在具有高电阻值的区域230b发生从V1到V2的快速压降。结果，在具有高电阻值的区域230b中以集中的方式产生局部热量。特别是，为了减少半导体器件的面积，所形成的具有高电阻值的区域230b具有小的面积，因此，每单位面积上产生的热量就很大了。因此，电阻器元件本身发生热崩溃的概率就会很大。
发明内容
基于上面所述，本发明的一个目标是提出半导体保护元件和半导体器件，其中在没有增加半导体器件面积的情况下，在具有高电阻值的区域甚至当施加静态电流时，也没有热量以集中的方式产生，以及用于制造半导体保护元件和半导体器件的方法。
根据本发明的第一个方面，提出了半导体保护元件，包括：
半导体衬底，具有第一杂质浓度的第一区域和一对具有第二杂质浓度的第二区域，其杂质浓度高于第一区域的杂质浓度；
硅化物层，每个硅化物层的形成均是以与每一个第二区域的表面相接触的方式；
其中第一区域具有不为硅化物层所覆盖的第一表面区域，第二区域具有不为硅化物层所覆盖的第二表面区域，并且第一表面区域被夹于两个第二表面区域之间；
其中每一个硅化物层的形成均是以每一个第二表面区域以连续的方式与第一表面区域相接触并且暴露出每一个第二表面区域的方式；以及
其中每一个硅化物层构成了具有相对低电阻值的低电阻区，每一个第二表面区域构成了具有中间电阻值的中间电阻区域，并且第一表面区域构成了具有相对高电阻值的高电阻区域。
例如，具有高电阻值的区域与具有中间电阻值的区域暴露于半导体衬底的表面上。因此，半导体保护元件的电阻值根据位置在各个阶段都有变化，并且在具有高电阻值的区域没有产生集中的热量。结果，与其中通过使用具有高电阻值的区域形成电阻器元件的现有半导体保护元件的例子相比较，增加了对静电崩溃的抵抗。而且，电阻器元件由三种电阻区域组成，包括具有高电阻值的区域，具有中间电阻值的区域，以及具有低电阻值的区域，并且因此甚至在较小区域的情况下也能够获得预想的抵抗，并且在当与其中的电阻器元件由具有低电阻值或中间电阻值的区域组成时的半导体保护元件的例子相比较时，能够减少半导体保护元件的整个区域。这样，由于三种电阻区域是以混合的方式存在的，因此电阻器元件或静电保护电路尽管具有小的区域，也能够具有对静电崩溃的高抵抗。
根据本发明的第二个方面，提出了半导体保护元件，包括：
半导体衬底，具有第一杂质浓度的第一区域和一对具有第二杂质浓度的第二区域，其杂质浓度高于第一区域的杂质浓度；以及
硅化物层，每个硅化物层的形成部分地是以与第二区域表面相接触的方式；
其中第一区域具有暴露于半导体衬底表面的第一暴露区域，并且形成了每一个硅化物层以便具有第二暴露区域，在其中每一个第二区域以连续与第一暴露区域相接触的方式部分地暴露于半导体衬底的表面；
其中第一暴露区域被夹在两个第二区域的中间；以及
其中每一个硅化物层构成了具有相对低电阻值的低电阻区，在第二区域中的每一个第二暴露区域构成了具有中间电阻值的中间电阻区域，并且在第一区域中的第一暴露区域构成了具有相对高电阻值的高电阻区域。
根据本发明的第三个方面，提出了半导体保护元件，包括：
半导体衬底，具有第一杂质浓度的第一区域和一对具有第二杂质浓度的第二区域，其杂质浓度高于第一区域的杂质浓度；
其中第一区域由阱区域组成；
其中在第一区域上形成了具有比第一杂质浓度高和比第二杂质浓度低的第三杂质浓度的第三区域；
其中第三区域被夹于两个第二区域中间，组成了暴露于半导体衬底表面的第一暴露区域，并且第三区域和第二区域在半导体衬底的表面上相互重叠；
其中每一个硅化物层的形成是为了具有第二暴露区域，在其中每一个第二暴露区域以便于连续与第一暴露区域相接触的方式部分地暴露于半导体衬底的表面；以及
其中每一个硅化物层组成具有相对低的电阻值的低电阻区域，在第二区域中的每一个第二暴露区域构成了具有中间电阻值的中间电阻区域，并且在第三区域中的第一暴露区域构成了具有相对高电阻值的高电阻区域。
在前面的第一、第二和/或第三个方面中的一个优选模式，是在第一表面区域或第一暴露区域上形成场氧化膜。
一个优选模式是第一区域由阱区域构成。
此外，一个优选模式是在半导体衬底的表面上形成第一区域，并且是以第一区域和第二区域在半导体衬底的表面上相互重叠的方式。
此外，一个优选模式是当假设在半导体衬底上形成阱区域时，第一区域的第一杂质浓度高于阱区域的杂质浓度。
一个优选模式是在第一表面区域或第一暴露区域上形成栅极结构。
一个优选模式是第二个第一暴露区域所具有的表面长度等于或大于第一个暴露区域的表面长度。
一个优选模式是第二暴露区域的表面长度等于或大于第二区域的深度。
根据本发明的第四个方面，提出了用于制造半导体保护元件的方法，包括：
第一步，将杂质注入半导体衬底，以便形成具有第一杂质浓度的第一区域；
第二步，在半导体衬底的表面上形成具有比第一区域两侧上的第一杂质浓度高的第二杂质浓度的一对第二区域；以及
第三步，形成与第二区域表面相接触的硅化物层；
其中在第三步，以第一区域具有不为硅化物层所覆盖的第一表面区域的方式形成了每一个硅化物层，并且第二区域具有不为硅化物层所覆盖的第二表面区域，并且第一表面区域被夹于两个第二表面区域之间；以及
其中每一个硅化物层构成了具有相对低电阻值的低电阻区，每一个第二表面区域构成了具有中间电阻值的中间电阻区域，并且第一表面区域构成了具有相对高电阻值的高电阻区域。
根据本发明的第五个方面，提出了用于制造半导体保护元件的方法，包括：
第一步，将杂质注入半导体衬底，以便形成具有第一杂质浓度的第一区域；
第二步，形成具有比暴露于所述第一区域中的第一暴露区域两侧上以及所述半导体衬底的表面上的第一杂质浓度高的第二杂质浓度的一对第二区域；以及
第三步，形成与第二区域表面相接触的每一个硅化物层，以便每一个第二区域部分地连续暴露于半导体衬底的表面，以便与第一区域的第一暴露区域相接触；
其中每一个硅化物层构成了具有相对低电阻值的低电阻区，在第二区域中的每一个第二暴露区域构成了具有中间电阻值的中间电阻区域，并且在第一区域中的第一暴露区域构成了具有相对高电阻值的高电阻区域。
根据本发明的第六个方面，提出了用于制造半导体保护元件的方法，包括：
第一步，将杂质注入半导体衬底，以便形成具有第一杂质浓度的第一区域；
第二步，在半导体衬底的表面上以第三区域和第一区域在半导体衬底的表面上相互重叠的方式，形成具有比第一杂质浓度高的第三杂质浓度的第三区域；
第三步，形成具有比暴露于所述第三区域中的第一暴露区域两侧上以及半导体衬底的表面上的所述第三区域的杂质浓度高的第二杂质浓度的一对第二区域；
第四步，形成与第二区域表面相接触的每一个硅化物层，以便每一个第二区域部分地连续暴露于半导体衬底的表面，以便与第一区域的第一暴露区域相接触；
其中每一个硅化物层构成了具有相对低电阻值的低电阻区，在第二区域中的每一个第二暴露区域构成了具有中间电阻值的中间电阻区域，并且在第三区域中的第一暴露区域构成了具有相对高电阻值的高电阻区域。
在前面的第四、第五和/或第六个方面中的一个优选模式，是每一个第二区域与第一区域在半导体衬底表面上相互重叠。
此外，一个优选模式是当假设在半导体衬底上形成阱区域时，第一区域的第一杂质浓度高于阱区域的杂质浓度。
此外，一个优选模式是第二暴露区域的表面长度等于或大于第一暴露区域的表面长度。
此外，一个优选模式是第二暴露区域的表面长度等于或大于第二区域的深度。
根据本发明的第七个方面，提出了半导体器件，包括：
半导体衬底，具有第一杂质浓度的第一区域以及第一个“第二区域”、第二个“第二区域”和第三个“第二区域”，其中每一个都具有比第一区域杂质浓度高的第二杂质浓度；
硅化物层，每一个是以与第一个“第二区域”、第二个“第二区域”和第三个“第二区域”的表面相接触的形式形成的；
源极和漏极中的一个，形成于其中一个硅化物层上，该硅化物层的形成是以与第一个“第二区域”的表面相接触的方式；
栅极，构造于以与第一个“第二区域”和第二个“第二区域”的表面相接触的方式所形成的各硅化物层之间；以及
源极和漏极中的另一个，形成于另外一个硅化物层上，该硅化物层的形成是以与第三个“第二区域”的表面相接触的方式；
其中第一区域、第二个“第二区域”和第三个“第二区域”分别具有第一表面区域、第二个“第二表面区域”和第三个“第二表面区域”，它们均位于各硅化物层之间，这些硅化物层的形成是以与第二个“第二区域”和第三个“第二区域”的表面相接触的方式，并且它们均不为这些硅化物层所覆盖；
其中第一表面区域是以被夹于第二个“第二表面区域”和第三个“第二表面区域”之间的方式形成的；
其中每一个硅化物层的制作方式是，形成第二个“第二表面区域”和第三个“第二表面区域”，以便于与第一表面区域相接触和便于暴露第二个“第二表面区域”和第三个“第二表面区域”；
其中每一个硅化物层构成了具有相对低的电阻值的低电阻区域，每一个第二表面区域构成了具有中间电阻值的中间电阻区域，并且第一表面区域构成了具有相对高电阻值的高电阻区域。
根据本发明的第八个方面，提出的半导体器件包括：
半导体衬底，具有第一杂质浓度的第一区域以及第一个“第二区域”、第二个“第二区域”和第三个“第二区域”，其中每一个都具有比第一区域杂质浓度高的第二杂质浓度；
硅化物层，每一个是以与第一个“第二区域”、第二个“第二区域”和第三个“第二区域”的表面相接触的方式形成的；
源极和漏极中的一个，形成于其中一个硅化物层上，该硅化物层的形成是以与第一个“第二区域”的表面相接触的方式；
栅极，构造于以与第一个“第二区域”和第二个“第二区域”的表面相接触的方式所形成的各硅化物层之间；以及
源极和漏极中的另一个，形成于另外一个硅化物层上，该硅化物层的形成是以与第三个“第二区域”的表面相接触的方式；
其中第一区域在位于第二个“第二区域”和第三个“第二区域”之间的半导体衬底表面上具有第一暴露区域；
其中每一个硅化物层的形成是以第二个“第二区域”和第三个“第二区域”连续地与第二暴露区域相接触的方式来具有第二暴露区域的；
其中第一暴露区域被夹于第二个“第二区域”和第三个“第二区域”之间；
其中每一个硅化物层构成了具有相对低的电阻值的低电阻区域，在第二个“第二区域”和第三个“第二区域”中的每一个第二暴露区域构成了具有中间电阻值的中间电阻区域，并且在第一区域中的第一暴露区域构成了具有相对高电阻值的高电阻区域。
根据本发明的第九个方面，提出的半导体器件包括：
半导体衬底，具有第一杂质浓度的第一区域以及第一个“第二区域”、第二个“第二区域”和第三个“第二区域”和第三区域，其中第二区域的每一个都具有比第一区域杂质浓度高的第二杂质浓度，并且第三区域具有比第一杂质浓度高和比第二杂质浓度低的杂质浓度；
硅化物层，每一个是以与第一个“第二区域”、第二个“第二区域”和第三个“第二区域”的表面相接触的方式形成的；
源极和漏极中的一个，形成于其中一个硅化物层上，该硅化物层的形成是以与第一个“第二区域”的表面相接触的方式；
栅极，构造于以与第一个“第二区域”和第二个“第二区域”的表面相接触的方式所形成的各硅化物层之间；以及
源极和漏极中的另一个，形成于另外一个硅化物层上，该硅化物层的形成是以与第三个“第二区域”的表面相接触的方式；
其中第一区域由阱区域构成；
其中第三区域形成于第一区域上；
其中第三区域构成暴露于位于第二个“第二区域”和第三个“第二区域”之间的半导体衬底表面上的第一暴露区域，并且第三区域和第二区域在半导体衬底表面上相互重叠；
其中每一个硅化物层的形成是以第二个“第二区域”和第三个“第二区域”连续地与第一暴露区域相接触的方式来具有第二暴露区域的；
其中每一个硅化物层构成了具有相对低的电阻值的低电阻区域，在第二个“第二区域”和第三个“第二区域”中的每一个第二暴露区域构成了具有中间电阻值的中间电阻区域，并且在第一区域中的第一暴露区域构成了具有相对高电阻值的高电阻区域。
在前面的第七、第八和/或第九个方面中的一个优选模式，是在第一表面区域或第一暴露区域上形成场氧化膜。
此外，一个优选模式是在第一表面区域或第一暴露区域上形成栅极结构。
此外，一个优选模式是第二暴露区域的表面长度等于或大于第一暴露区域的表面长度。
此外，一个优选模式是第二暴露区域的表面长度等于或大于第二区域的深度。
根据本发明的第十个方面，提出了用于制造半导体器件的方法，包括：
第一步，将杂质注入半导体衬底，以便形成具有第一杂质浓度的第一区域；
第二步，在半导体衬底上形成第一个“第二区域”、第二个“第二区域”和第三个“第二区域”，每一个均具有比第一杂质浓度高的杂质浓度，并且在半导体衬底表面上的第一区域两侧，形成第二个“第二区域”和第三个“第二区域”；
第三步，形成硅化物层，硅化物层的形成是通过以第一区域具有不为硅化物层所覆盖的第一表面区域，第二个“第二区域”和第三个“第二区域”具有不为硅化物层所覆盖的第二表面区域，以及第一表面区域被夹于两个第二表面区域之间的方式来与第一个“第二区域”、第二个“第二区域”和第三个“第二区域”中每一个的表面相接触的方式；
第四步，形成构造于硅化物层之间的栅极，其中硅化物层的形成是以与第一个“第二区域”和第二个“第二区域”的表面相接触的方式；
第五步，将源极和漏极中的一个形成于硅化物层上，该硅化物层的形成是以与第一个“第二区域”的表面相接触的方式，并且将源极和漏极中的另一个形成于硅化物层上，该硅化物层的形成是以与第三个“第二区域”的表面相接触的方式；
其中每一个硅化物层构成了具有相对低的电阻值的低电阻区域，每一个第二表面区域构成了具有中间电阻值的中间电阻区域，并且第一表面区域构成了具有相对高电阻值的高电阻区域。
根据本发明的第十一个方面，提出了用于制造半导体器件的方法，包括：
第一步，将杂质注入半导体衬底，以便形成具有第一杂质浓度的第一区域；
第二步，在半导体衬底上形成第一个“第二区域”、第二个“第二区域”和第三个“第二区域”，每一个均具有比第一杂质浓度高的杂质浓度，并且在第一暴露区域两侧的半导体衬底表面上，形成第二个“第二区域”和第三个“第二区域”，以便第一区域具有暴露于半导体衬底表面上的第一暴露区域；
第三步，形成与第一个“第二区域”、第二个“第二区域”和第三个“第二区域”中每一个的表面相接触的硅化物层，以便于第二个“第二区域”和第三个“第二区域”能够具有连续地与第一区域的第一暴露区域相接触的第二暴露区域；
第四步，形成构造于硅化物层之间的栅极，其中硅化物层的形成是以与第一个“第二区域”和第二个“第二区域”的表面相接触的方式；
第五步，将源极和漏极中的一个形成于硅化物层上，该硅化物层的形成是以与第一个“第二区域”的表面相接触的方式，并且将源极和漏极中的另一个形成于硅化物层上，该硅化物层的形成是以与第三个“第二区域”的表面相接触的方式；
其中每一个硅化物层构成了具有相对低的电阻值的低电阻区域，在第二区域中的每一个第二暴露区域构成了具有中间电阻值的中间电阻区域，并且在第一区域中的第一暴露区域构成了具有相对高电阻值的高电阻区域。
根据本发明的第十二个方面，提出了用于制造半导体器件的方法，包括：
第一步，将杂质注入半导体衬底，以便形成具有第一杂质浓度的第一区域；
第二步，以第三区域和第一区域在半导体衬底表面上相互重叠的方式形成具有比第一杂质浓度高的第三杂质浓度的第三区域；
第三步，在半导体衬底表面上形成第一个“第二区域”、第二个“第二区域”和第三个“第二区域”，每一个都具有比第三区域中的第三杂质浓度高的第二杂质浓度，并且在第一暴露区域两侧的半导体衬底表面上形成第二个“第二区域”和第三个“第二区域”，以便第三区域具有暴露于半导体衬底表面上的第一暴露区域；
第四步，形成与第一个“第二区域”、第二个“第二区域”和第三个“第二区域”中每一个的表面相接触的硅化物层，以便于第二个“第二区域”和第三个“第二区域”能够先后暴露出来，以便能够与第一区域的第一暴露区域相接触；
第五步，形成构造于硅化物层之间的栅极，其中硅化物层的形成是以与第一个“第二区域”和第二个“第二区域”的表面相接触的方式；
第六步，将源极和漏极中的一个形成于其中一个硅化物层上，该硅化物层的形成是以与第一个“第二区域”的表面相接触的方式，并且将源极和漏极中的另一个形成于另外一个硅化物层上，该硅化物层的形成是以与第三个“第二区域”的表面相接触的方式；
其中每一个硅化物层构成了具有相对低的电阻值的低电阻区域，在第二区域中的每一个第二暴露区域构成了具有中间电阻值的中间电阻区域，并且在第一区域中的第一暴露区域构成了具有相对高电阻值的高电阻区域。
在前面的第十、第十一和/或第十二个方面中的一个优选模式，是以第二区域和第一区域相互重叠的方式在半导体衬底表面上形成第二区域。
此外，一个优选模式是当假设在半导体衬底上形成阱区域时，第一区域的第一杂质浓度高于阱区域的杂质浓度。
此外，一个优选模式是第二暴露区域的表面长度等于或大于第二区域的深度。
此外，一个优选模式是第二暴露区域的表面长度等于或大于第二区域的深度。
此外，一个优选模式进而包括在第一表面区域或第一暴露区域上形成场氧化膜这一步骤。
此外，一个优选模式进而包括在第一表面区域或第一暴露区域上形成栅极结构这一步骤。
有了上述结构，在围绕着作为具有高电阻值区域的暴露区域的地方形成了作为具有中间电阻值区域的第二暴露区域，并且在围绕着第二暴露区域的地方形成了作为具有低电阻值区域的硅化物层。因此，半导体保护元件的电阻值根据位置在各个阶段都有变化，结果，在具有高电阻值的区域没有产生集中的热量。这样，就可以增加对静电崩溃的抵抗，而不像在现有半导体保护元件仅由具有高电阻值的区域组成的实例中那样。
有了另一种结构，电阻器元件由三种电阻区域组成，这三种区域包括具有高电阻值的区域(暴露区域)，具有中间电阻值的区域(第二暴露区域)，以及具有低电阻值的区域，并且因此能够在与半导体保护元件相比较的较小面积里取得预想的电阻值，其中在半导体保护元件里，电阻器元件是由具有低电阻值的区域和具有中间电阻值的区域组成的，并且整个半导体保护元件的面积可以做得更小。
有了另一种结构，可以以混合的方式形成三种电阻区域，对静电放电(ESD)具有高抵抗的电阻器元件或静电保护电路甚至能够在更小的区域中形成。
附图说明
通过下面的讲述并结合附图，本发明的上述和其他目标、优势和特征将会更加显而易见。
图1为横截面图，图示了根据本发明第一实施例的半导体保护元件；
图2为一图形，图示了在根据图1中第一实施例的半导体保护元件的横截面视图中所示出的各个位置与施加于每一个位置的电压之间的关系；
图3A示出了在现有半导体保护元件中的电流路径；
图3B示出了在根据第一实施例的半导体保护元件中的电流路径；
图4A为一图形，示出了在现有半导体保护元件中和在根据第一实施例的半导体保护元件中的电流与漏电压之间的关系曲线；
图4B示出了根据第一实施例的半导体保护元件和现有半导体保护元件的等效电路图，它们各自包含有静电保护元件；
图5为横截面视图，示出了根据图1中第一实施例的半导体保护元件的制造过程；
图6为横截面视图，示出了根据图1中第一实施例的半导体保护元件的制造过程；
图7为横截面视图，示出了根据图1中第一实施例的半导体保护元件的制造过程；
图8为横截面视图，示出了根据图1中第一实施例的半导体保护元件的制造过程；
图9为横截面视图，示出了根据图1中第一实施例的半导体保护元件的制造过程；
图10为横截面视图，示出了根据图1中第一实施例的半导体保护元件的制造过程；
图11为横截面视图，示出了根据图1中第一实施例的半导体保护元件的制造过程；
图12为横截面视图，示出了根据图1中第一实施例的半导体保护元件的制造过程；
图13为横截面视图，示出了根据图1中第一实施例的半导体保护元件的制造过程；
图14为横截面视图，示出了根据图1中第一实施例的半导体保护元件的制造过程；
图15为横截面视图，示出了根据图1中第一实施例的半导体保护元件的制造过程；
图16为横截面视图，示出了根据图1中第一实施例的半导体保护元件的制造过程；
图16为横截面视图，示出了根据本发明的第一实施例的半导体保护元件；
图17为横截面视图，示出了根据本发明的第一实施例的具有半导体保护元件的半导体器件；
图18为横截面视图，示出了根据本发明的第二实施例的半导体保护元件；
图19为横截面视图，示出了根据本发明的第二实施例的具有半导体保护元件的半导体器件；
图20为横截面视图，示出了根据本发明的第三实施例的半导体保护元件；
图21为横截面视图，示出了根据本发明的第三实施例的具有半导体保护元件的半导体器件；
图22为横截面视图，示出了根据本发明的第四实施例的半导体保护元件；
图23为横截面视图，示出了根据本发明的第四实施例的具有半导体保护元件的半导体器件；
图24为横截面视图，示出了根据本发明的第五实施例的半导体保护元件；
图25为横截面视图，示出了根据本发明的第五实施例的具有半导体保护元件的半导体器件；
图26为横截面视图，示出了第一个现有半导体器件的结构；
图27为横截面视图，示出了第二个现有半导体器件的结构；
图28为横截面视图，示出了第三个现有半导体器件的结构；
图29A为横截面视图，示出了场氧化膜和围绕着构成如图27所示半导体器件的场氧化膜的区域；
图29B为一图形，示出了对应于如图29A中所示区域的位置与所施加的电压之间的关系。
具体实施方式
下面将使用多种实施例并参考附图，来进一步详细讲述实施本发明的最好模式。
第一实施例
图1为横截面图，图示了根据本发明第一实施例的半导体保护元件10。
根据第一实施例的半导体保护元件10包括P型半导体衬底11和形成于P型半导体衬底11之上的硅化物层12。
在P型半导体衬底11中，N型阱13作为具有第一杂质浓度的第一区域，一对N+扩散层14和14均作为具有第二杂质浓度的第二区域，其中第一杂质浓度为相对较低的杂质浓度，而第二杂质浓度要高于第一杂质浓度。作为第一区域的N型阱13，具有不为硅化物层12所覆盖的第一表面区域，并且均作为第二区域的两个N+扩散层14和14具有不为硅化物层12所覆盖的第二表面区域。在N型阱13上形成的第一表面区域作为第一暴露区域13R，暴露于P型半导体衬底11的表面上，并且在N+扩散层14上以围绕/夹住第一暴露区域13R这样一种方式形成的两个第二表面区域作为第二暴露区域14R，暴露于P型半导体衬底11的表面上。
每一个硅化物层12，以两个N+扩散层14中的每一个部分地构成先后被暴露的第二暴露区域14R中的每一个，以便与第一暴露区域13R相接触的这种方式，形成于作为第二区域的两个N+扩散层14中的每一个上。
(N型阱13的)第一杂质浓度的一个例子和(N+型阱14的)第二杂质浓度的一个例子如下面所示：
第一杂质浓度：1×1013～2×1013(cm-2)
第二杂质浓度：1×1015～6×1015(cm-2)
而且，第一暴露区域13R和第二暴露区域14R的形成能够使位于P型半导体衬底11表面上的第二暴露区域14R的所有长度(下面将其称为表面长度)2W不小于位于P型半导体衬底11表面上的第一暴露区域13R的长度S(表面长度)。也就是说，第二暴露区域14R的表面长度2W几乎等于第一暴露区域的13R的表面长度S，或者第二暴露区域14R的表面长度2W大于第一暴露区域13R的表面长度S。
也就是说，2W≈S或2W＞S。
当施加ESD脉冲，就产生了焦耳热。为了防止因焦耳热而导致的崩溃，有必要使焦耳热分布在更大的面积上。本发明的发明人进行的实验和分析结果表明，与传统使用的相比，有必要将热生成面积加倍，并且与传统使用的相比，有必要将电阻器元件的崩溃电阻加倍。
在如图27所示的半导体器件210中，热量产生于具有高电阻值的区域230b。如果将具有高电阻值的区域230b的长度定义为“S”，则热生成区域的长度也为“S”。
另一方面，在图1中第一实施例的半导体保护元件10中，热生成区域为第二暴露区域(每一个区域均具有中间电阻值)14R和第一暴露区域(具有高电阻值的区域)13R。也就是说，热生成区域的长度为(2W+S)。因此，通过设定使第二暴露区域(具有中间电阻值的区域)的长度2W几乎等于或大于第一暴露区域(具有高电阻值的区域)的长度S，则可以满足表达式2W+S≈2S或2W+S＞2S。结果，与传统使用的相比，热生成区域面积可以加倍。
而且，形成的每一个第二暴露区域14R的表面长度W将等于或大于N+扩散层14的深度D。也就是说，W≥D。
图3A为一概略图，示出了在现有半导体保护元件(构成半导体器件210)中的电流路径长度L1’，图3B为一概略图，示出了根据本发明第一实施例的半导体保护元件10中的电流路径长度L2’。
如图3B所示，在第一实施例的半导体保护元件10中的具有中间电阻值14R的区域中，电流沿着箭头X2流动。
因此，流经具有中间电阻值的区域14R的电流路径长度L2’可以表达为如下方程：
L2’＝2×(W2+D2)1/2
另一方面，甚至在现有的半导体保护元件中，也不会发生电流根本不流经N+扩散层202的情况，并且可以想见，在电流流经具有低电阻值的区域的过程中，一些电流沿着箭头X1流经N+扩散层202。在这种情况下，得出电流路径L1’如下：
L1’＝2×D
如果第二暴露区域(具有中间电阻值的区域)14R的表面长度W远小于N+扩散层14的长度D(W＜＜D)，则得出的长度L2’如下：
L2’＝2×(W2+D2)1/2＝2×(D2)1/2＝2×D＝L1’
也就是说，当W＜＜D时，电流路径的长度L2’等于现有半导体保护元件中的电流路径的长度L1’，并且因此，根据第一实施例的半导体保护元件10仅能获取的电阻值等于在现有半导体保护元件中获得的电阻值。
正因为此，通过设定W≥D，流经N+扩散层14的电流路径的长度可以做得大于在现有半导体保护元件中使用的长度，并且因此，能够获得的崩溃电阻大于在现有半导体保护元件中所获得的电阻值。
在第一实施例的半导体保护元件10中，每一个硅化物层12作为具有低电阻值的区域，每一个第二暴露区域14R在每一个N+扩散层14中作为具有中间电阻值的区域，并且在N型阱13中的第一暴露区域13R作为具有高电阻值的区域。
图2为一图形，图示了在根据图1中第一实施例的半导体保护元件10的横截面视图中所示出的各个位置与施加于每一个位置的电压之间的关系，对应于图29B中示出的传统半导体保护元件的相同关系的图。
如图2所示，与现有的半导体保护元件(图29B)的实例一样，电压降发生在作为具有中间电阻值的区域的第二暴露区域14R中和作为具有高电阻值的区域的第一暴露区域13R中。不过，在图29B所示的图形中，电压降的梯度为常数，然而在图2所示的图形中，在作为具有中间电阻值的区域的每一个第二暴露区域14R中的电压降的梯度θ1与在作为具有高电阻值的区域的每一个第一暴露区域13R中的电压降的梯度θ2不同。特别是，在作为具有中间电阻值的区域的每一个第二暴露区域14R中的电压降的梯度θ1要小于在作为具有高电阻值的区域的每一个第一暴露区域13R中的电压降的梯度θ2。
这样，由于在每一个第二暴露区域14R中的电压降的梯度θ1和在每一个第一暴露区域13R中的电压降的梯度θ2互不相同，因此在半导体保护元件10中V1到V2的电压降所产生的热生成区域，将比在现有的半导体保护元件中V1到V2的电压降所产生的热生成区域大。若考虑替换一个一维数值，即上述电压降的长度，当在现有的半导体保护元件中的热生成区域的长度为L1，在第一实施例的半导体保护元件10中的热生成区域的长度为L2时，由于电阻区域的梯度θ1不同于电阻区域的梯度θ2，则长度L2将大于长度L1。
正由于此，甚至当在现有的半导体保护元件(构成了半导体器件210)中的电压降数值等于在第一实施例的半导体保护元件10中的电压降数值时，也就是说，当现有半导体保护元件中的电压降生成的热量等于第一实施例的半导体保护元件10中的电压降生成的热量时，由于在第一实施例的半导体保护元件10中的热生成区域大于现有半导体器件210中的热生成区域，则在具有高电阻值的区域(第一暴露区域13R)中的集中热生成可以得到抑制，并且可以取得的温度升高比现有半导体保护元件(构成了半导体器件210)中发生的温度升高小。因此，可以防止在具有高电阻值的区域中因为产生热而导致崩溃。
这样，在根据第一实施例的半导体保护元件10中，在围绕着具有高电阻值的区域(第一暴露区域或第一表面区域13R)的地方形成了具有中间电阻值的区域(第二暴露区域或第二表面区域14R)，并且在围绕着具有中间电阻值的区域(第二暴露区域或第二表面区域14R)的地方形成了具有低电阻值的区域(硅化物层12)。因此，根据第一实施例的半导体保护元件10的阻值根据在半导体保护元件10内部的每一个位置，在各个阶段都有变化，并且在具有高电阻值的区域(第一暴露区域13R或第一表面区域13R)没有产生集中的热量。结果，在第一实施例的半导体保护元件10中，可以增加对静电放电(ESD)的抵抗，不像在其中形成了由具有高电阻值的区域构成的电阻器元件的现有半导体保护元件的实例中那样。
而且，在根据第一实施例的半导体保护元件10中，由于电阻器元件由包括具有高电阻值的区域(第一暴露区域或第一表面区域13R)，具有中间电阻值的区域(第二暴露区域或第二表面区域14R)，以及具有低电阻值的区域(硅化物层12)在内的三种电阻区域组成，不像使用仅由具有低电阻值的区域或具有中间电阻值的区域构成的电阻器元件的半导体保护元件的实例中那样，因此甚至在能够使半导体保护元件的整个面积变得更小的一个较小区域中，也有可能获得预想的电阻值。
这样，在根据第一实施例的半导体保护元件10中，由于以混合的方式形成三种电阻区域，对静电放电(ESD)具有高抵抗的电阻器元件或静电保护电路甚至能够在更小的区域中形成。
下面通过参考图4A和图4B，来讲述对静电放电(ESD)的抵抗的提高。
在图4A中，曲线A1示出了不具有漏电阻值的保护元件的阶跃恢复特性，曲线A2示出了在现有半导体器件210中所使用的半导体保护元件的阶跃恢复特性，并且曲线A3示出了根据第一实施例在半导体器件110中所使用的半导体保护元件10的阶跃恢复特性，其中电流[A]作为纵坐标，漏电压[V]作为横坐标。图4B示出了包含有半导体保护元件的半导体器件的等效电路图。
在如图4B所示的例子中，保护元件由MOS(金属氧化物半导体)晶体管组成。
如果作为保护元件的MOS晶体管崩溃了，则电流从漏极流到衬底上(点A)。
如图4B所示，由于在漏极和衬底之间存在着衬底的寄生电阻，当电流从漏极流到衬底时，发生一种被称为“阶跃恢复”的操作，其中衬底电势上升，并且双极晶体管Tr被打开(点B)。
之后，电流继续流动，直到寄生双极晶体管Tr或漏电阻器RD崩溃为止。
在阶跃恢复操作之后发生的特性曲线旁溢是根据在寄生双极晶体管Tr被打开时出现的电阻值和漏极的电阻值而确定的。
图4A中的曲线A1为在漏极没有电阻时所获得的特性曲线，并且因此，曲线A1的坡度较抖。不过，由于电阻器与漏极相连，因此曲线A2和曲线A3的斜坡相对较缓。
如图4A中的曲线A2所示，在现有的半导体保护元件中，由于在漏极的电阻器元件中局部生热，因此与不存在漏电阻器的实例(曲线A1)相比较，此时的崩溃电流较小。
如图4A中的曲线A3所示，在根据第一实施例的半导体保护元件10中，由于可以提高在电阻器元件中对崩溃的抵抗，因此崩溃电流值变得比现有半导体保护元件中的电流值大。提高崩溃电流值，也能够提高对半导体本身静电崩溃的抵抗。
图5～16为横截面视图，示出了第一实施例的半导体保护元件10的制造过程。下面通过参考图5～16，来讲述第一实施例的半导体保护元件10的制造方法的一个例子。
首先，如图5所示，具有特定图案的光致抗蚀剂15形成于P型半导体衬底11的表面上。
下一步，如图6所示，通过使用光致抗蚀剂15将低浓度的N型杂质注入P型半导体衬底11作为掩模，就形成了作为第一杂质浓度的第一区域的N型阱13。
之后，如图7所示，去除了P型半导体衬底11上的光致抗蚀剂15。
下一步，如图8所示，在P型半导体衬底11的表面上形成具有用于形成作为第二区域的N+扩散层14的图案的光致抗蚀剂16。
然后，如图9所示，通过使用光致抗蚀剂16作为掩模将高浓度的N型杂质注入P型半导体衬底11，在N型阱13内就形成了作为具有杂质浓度高于第一杂质浓度的第二区域的N+扩散层14。
之后，如图10所示，去除了P型半导体衬底11上的光致抗蚀剂16。在这一阶段，N型阱13具有第一暴露区域(或第一表面区域)13R，暴露于P型半导体衬底11的表面上，并且形成时被夹于两个N+扩散层14中。
接下来，如图11所示，硅氧化膜17形成于P型半导体衬底11的整个表面上。
然后，如图12所示，在硅氧化膜17上形成具有用于形成第一暴露区域(或第一表面区域)13R和第二暴露区域(或第二表面区域)14R的图案的光致抗蚀剂18。
接下来，如图13所示，使用光致抗蚀剂18作为掩模来蚀刻硅氧化膜17。
之后，如图14所示，去除了硅氧化膜17上的光致抗蚀剂18。
下一步，如图15所示，通过溅射的方法将金属膜淀积于P型半导体衬底11和硅氧化膜17的整个表面。然后，通过热处理使P型半导体衬底11和硅氧化膜17上的金属膜与硅发生反应，形成硅化物层12。
然后，如图16所示，通过蚀刻处理将硅氧化膜17和硅氧化膜17上的硅化物层12去除。在这一实例中，尽管在蚀刻处理时通过化学反应去除了硅氧化膜17上的金属膜，但是通过金属和硅发生反应所产生的硅化物层12不能通过蚀刻被轻易地去除，并且在P型半导体衬底11上只有硅化物层12驻留下来。
通过上述处理，就形成了如图1所示的第一实施例的半导体保护元件10。
图17为横截面视图，示出了具有第一实施例的半导体保护元件10的半导体器件110。而且在图17中，与图1的半导体保护元件10中具有相同功能的部件被分配了相同的参考号。
在半导体器件110中，在P型半导体衬底11上形成了第一N+扩散层14A，第二N+扩散层14B，以及第三N+扩散层14C，在第一N+扩散层14A上形成了第一硅化物层12A，在第二N+扩散层14B上形成了第二硅化物层12B，并且在第三N+扩散层14C上形成了第三硅化物层12C。
如图17所示的半导体器件110由P型半导体衬底11，N型阱13，第二N+扩散层14B和第三N+扩散层14C(这两个N+扩散层14B和14C对应于图5～16中所示的N+扩散层14)，第二硅化物层12B和第三硅化物层12C(这两个硅化物层12B和12C对应于图5～16中所示的硅化物层12)组成。
第一硅化物层12A，不像第二硅化物层12B和第三硅化物层12C的实例那样，覆盖了第一N+扩散层14A的整个表面。
源极111形成于第一硅化物层12A上，并且漏极112形成于第三硅化物层12C上。
所提供的栅极结构中，栅绝缘膜113形成于第一硅化物层12A和第二硅化物层12B之间的P型半导体衬底11上，栅极114形成于栅绝缘膜113上，并且侧壁115形成于围绕着栅绝缘膜113和栅极114的地方。
而且，在围绕着栅绝缘膜113的地方和在P型半导体衬底11的表面上，形成了LDD结构的区域116。
半导体器件110由于具有第一实施例的半导体保护元件10的结构，因此具有第一实施例的半导体保护元件10所提供的效能。也就是说，在半导体器件110中，由于半导体保护元件10具有三种以混合状态表示的电阻区域，因此甚至能够在较小的区域中形成对静电放电(ESD)具有高抵抗的电阻器元件或静电保护电路。
下面将讲述半导体器件110的制造方法的一个例子。
首先，按照如图5～7所示的处理过程，在P型半导体衬底11上形成N型阱13。
下一步，通过照相平版和干蚀刻的方式，在P型半导体衬底11上形成栅绝缘膜113和栅极114。
然后，通过使用栅极114作为掩模，将N型杂质注入P型半导体衬底11上，以形成LDD结构的区域116。
下一步，在围绕着栅绝缘膜113和栅极114的地方形成侧壁115。
然后，通过如图8～10所示的相同处理，形成第一、第二和第三N+扩散层14A、14B和14C。这里，当形成第一和第二N+扩散层14A和14B时，使用栅极114和侧壁115作为掩模。
下一步，通过与图11～16同样的处理，在第一、第二和第三N+扩散层14A、14B和14C上分别形成第一、第二和第三硅化物层12A、12B和12C。这里，当形成第一和第二硅化物层12A和12B时，使用栅极114和侧壁115作为掩模。
然后，通过照相平版和干蚀刻的方式，在第一硅化物层12A上形成源极111，并且在第三硅化物层12C上形成漏极112。
通过上述处理，就形成了如图17中所示的半导体器件110。
而且，在上述实施例中，半导体保护元件10的制作使用了N沟道MOS晶体管，不过，通过改变每一个衬底11和其他部件的导电类型，可以通过使用P沟道MOS晶体管来配置根据实施例的半导体保护元件10。
进而，制作了第一实施例的半导体保护元件10，作为在P型半导体衬底上的元件，不过，也可以将其制作为在N型半导体衬底或SOI(绝缘硅)上的元件。
第二实施例
图18为横截面视图，示出了根据本发明的第二实施例的半导体保护元件20。
第二实施例所示的半导体保护元件20的第一区域中的结构与图1中第一实施例所示的半导体保护元件10的第一区域中的结构不同。
在第一实施例的半导体保护元件10中，第一区域仅由N型阱13构成。不过，在第二实施例的半导体保护元件20中，第一区域则由N型阱13和作为第三区域的LDD结构区域21构成，形成的方式是LDD结构区域和N型阱相互重叠。在作为第三区域的LDD结构区域21中的杂质浓度要高于在N型阱13中的杂质浓度，并且要低于在N+扩散层14中的杂质浓度。因此，组成具有高电阻值的的区域的第一暴露区域13R，是由LDD结构区域21组成的。在P型半导体衬底11的表面上，LDD结构区域21、N型阱13和N+扩散层14彼此重叠。
在LDD结构区域21中的杂质浓度为，例如，4×1013(cm-2)～4×1014(cm-2)。
这样，第二实施例的半导体保护元件20的结构就与第一实施例的半导体保护元件10的结构一样，区别只是两者第一区域中的结构相互不同。在图20中，与图1中半导体保护元件10的部件具有相同功能的部件被标以相同的标号。
当将N型阱13中的杂质浓度与LDD结构区域21中的杂质浓度进行比较时，LDD结构区域21中的杂质浓度一般大于N型阱13中的杂质浓度。因此，在LDD结构区域21中每单位长度的电阻值要小于N型阱13中每单位长度的电阻值，LDD结构区域21的占用面积大于N型阱13中的占用面积，并且LDD结构区域21中的电势梯度要小于N阱13中的电势梯度。因此，在第二实施例的半导体保护元件20中，由于LDD结构区域21的结构被加到第一实施例的半导体保护元件10的结构上，因此可以获得与第一实施例的半导体保护元件10相比较的对静电电流的更大抵抗。
下面将讲述第二实施例的半导体器件20的制造方法的一个例子。
首先，按照如图5～7所示的处理过程，在P型半导体衬底11上形成N型阱13。
下一步，将N型杂质注入到P型半导体衬底11中，然后在P型半导体衬底11的表面上形成LDD结构区域21。
按照上述处理过程，通过执行与第一实施例的半导体保护元件10中所使用的相同处理，最终完成了第一实施例的半导体保护元件20的制造。
图19为横截面视图，示出了第二实施例的具有半导体保护元件20的半导体器件120。在图19中，与图17中半导体器件110的部件具有相同功能的部件被标以相同的标号。
在图17的半导体器件110中，在第二硅化物层12B的较低位置，从栅绝缘膜113的终端(图17中的右下端)到LDD结构区域与N型阱13相互不重叠的点处，形成了LDD结构区域116。不过，在半导体器件120中，LDD结构区域21和N型阱13是完全相互重叠的。除了这一点以外，半导体器件120与图17中的半导体器件110具有同样的结构。
半导体器件120由于具有第二实施例的半导体保护元件20的结构，因此能够提供由第二实施例的半导体保护元件20所获得的效果。
下面将讲述半导体器件120的制造方法的一个例子。
为了制造半导体器件120，需要改变在图17所示的半导体器件110中所使用的LDD结构区域116的长度。通过使用与半导体器件110相同的处理过程，可以通过仅改变LDD结构区域116的长度而不改变其他处理过程来获得半导体器件120。
而且，在上述实施例中，半导体保护元件20的制作使用了N沟道MOS晶体管，不过，通过调换衬底11和其他部件的导电类型，可以通过使用P沟道MOS晶体管来制作实施例的半导体保护元件20。
进而，制作了第二实施例的半导体保护元件20，作为在P型半导体衬底上的元件，不过，也可以将其制作为在N型半导体衬底或SOI上的元件。
第三实施例
图20为横截面视图，示出了本发明的第三实施例的半导体保护元件30。
第三实施例的半导体保护元件30的第一区域中的结构与图1中第一实施例所示的半导体保护元件10的第一区域中的结构不同。
在图1中第一实施例所示的半导体保护元件10中，第一区域由N型阱13构成，然而，在第三实施例的半导体保护元件30中，第一区域则由在P型半导体衬底11的表面上形成的LDD结构区域31构成。也就是说，组成具有高电阻值的区域的第一暴露区域13R，由LDD结构区域31构成。在P型半导体衬底11的表面上，LDD结构区域31和N+扩散衬底11相互重叠。
在LDD结构区域31中的杂质浓度为，例如，4×1013(cm-2)～4×1014(cm-2)。
这样，第三实施例的半导体保护元件30的结构就与第一实施例的半导体保护元件10的结构一样，区别只是两者第一区域的结构不同。在图20中，与图5～16中所示的半导体保护元件10的部件具有相同功能的部件被标以相同的标号。
在第三实施例的半导体保护元件30中，与在第一实施例的半导体保护元件10的实例中那样，电阻器元件由三种电阻区域组成，这三种区域包括具有高电阻值的区域(暴露区域13R)，具有中间电阻值的区域(第二暴露区域14R)，以及具有低电阻值的区域(硅化物层12)。因此能够在较小面积里形成对ESD具有高抵抗的电阻器元件或静电保护电路。
下面将讲述第三实施例的半导体器件30的制造方法的一个例子。
首先，按照如图5～7所示的同样的处理过程，在P型半导体衬底11上形成LDD结构区域31，而不是N型阱13。
上述处理过程之后，通过执行与第一实施例的半导体保护元件10中所使用的相同处理，最终完成了第三实施例的半导体保护元件30的制造。
图21为横截面视图，示出了具有第三实施例的半导体保护元件30的半导体器件130。在图21中，与图17中所示的半导体器件110的部件具有相同功能的部件被标以相同的标号。
在图17所示的半导体器件110中，在第二硅化物层12B的较低位置，从栅绝缘膜113的终端(图17中的右端)到LDD结构区域与N型阱13部分相重叠的点处，形成了LDD结构区域116。不过，再半导体器件130中，如在图19所示的半导体器件120的实例中，LDD结构区域31、第二N+扩散层14B和第三N+扩散层14C是完全相互重叠的。
而且，在半导体器件130中，不像在半导体器件110中那样，没有形成N型阱13。
除了这些点以外，半导体器件130与图17中的半导体器件110具有同样的结构。
半导体器件130由于具有第一实施例的半导体保护元件30的结构，因此提供了在第一实施例的半导体保护元件30中所获得的效能。
下面将讲述第三实施例的半导体器件130的制造方法的一个例子。
通过执行在图19所示的半导体器件120的制造方法中所使用的除了形成N型阱13的过程以外的所有处理过程来制造半导体器件130。
而且，在上述实施例中，第三实施例的半导体保护元件30的制作使用了N沟道MOS晶体管，不过，通过调换衬底11和其他部件的导电类型，可以通过使用P沟道MOS晶体管来制作第三实施例的半导体保护元件30。
进而，制作了第三实施例的半导体保护元件30，作为在P型半导体衬底上的元件，不过，也可以将其制作为在N型半导体衬底或SOI上的元件。
第四实施例
图22为横截面视图，示出了本发明的第四实施例的半导体保护元件40。
第四实施例的半导体保护元件40与图18中第二实施例的半导体保护元件20有以下几点不同。
也就是说，在第四实施例的半导体保护元件40中，形成的是场氧化膜41，而不是构成如图18的半导体保护元件20中的第一暴露区域(第一表面区域)13R的LDD结构区域21。除了这一点以外，第四实施例的半导体保护元件40与第二实施例的半导体保护元件20具有同样的结构。
这样，通过形成场氧化膜41，第一暴露区域13R就消失了，不过，由于场氧化膜41起到第一暴露区域13R的作用，因此第四实施例的半导体保护元件40具有与第一实施例的半导体保护元件10同样的功能。也就是说，在第四实施例的半导体保护元件40中，由于以混合的方式形成了三种电阻区域，因此甚至能够在较小的面积上形成对ESD具有高抵抗的电阻器元件或静电保护电路。
而且，第四实施例的半导体保护元件40是基于第二实施例的半导体保护元件20制作的。不过，也可以基于第一实施例的半导体保护元件10或第三实施例的半导体保护元件30来制作第四实施例的半导体保护元件40。
也就是说，场氧化膜41可以在第一实施例的半导体保护元件10中的N型阱13的第一暴露区域13R中形成，或者在第三实施例的半导体保护元件30中的LDD结构区域31的第一暴露区域13R中形成。
下面将讲述第四实施例的半导体器件40的制造方法的一个例子。
首先，按照如图5～7所示的同样的处理过程，在P型半导体衬底11上形成N型阱13。
下一步，使用已知方法在N型阱13中形成场氧化膜41。
上述处理过程之后，通过执行与第二实施例的半导体保护元件20中所使用的相同处理，最终完成了第四实施例的半导体保护元件40的制造。而且，当形成LDD结构区域21和N+扩散层14时，可以用场氧化膜41作为掩模。
图23为横截面视图，示出了具有第四实施例的半导体保护元件的半导体器件。在图23中，与图19中所示的半导体保护元件120的部件具有相同功能的部件被标以相同的标号。
不像在图19所示的半导体器件120的实例中那样，其中组成第一暴露区域13R的LDD结构区域21形成于第二N+扩散层14和第三N+扩散层14C之间，在图23的半导体器件140中，场氧化膜41形成于第二N+扩散层14和第三N+扩散层14C之间。除了这一点以外，如图23所示的半导体器件140与如图19所示的半导体器件120具有同样的结构。
半导体器件140由于具有第四实施例的半导体保护元件40的结构，因此能够具有在第四实施例的半导体保护元件40中所提供的效能。
下面将讲述第四实施例的半导体器件140的制造方法的一个例子。
首先，在P型半导体衬底11上形成N型阱13之后，按照已知方法，在N型阱13中形成场氧化膜41。可以通过执行与半导体器件120的制造方法中所使用的相同处理来制造半导体器件140。而且，当形成LDD结构区域21、第二N+扩散层14B和第三N+扩散层14C时，可以用场氧化膜41作为掩模。
而且，在上述实施例中，半导体保护元件40的制作使用了N沟道MOS晶体管，不过，通过调换衬底11和其他部件的导电类型，可以通过使用P沟道MOS晶体管来制作第四实施例的半导体保护元件40。
进而，制作了第四实施例的半导体保护元件40，作为在P型半导体衬底上的元件，不过，也可以将其制作为在N型半导体衬底或SOI上的元件。
第五实施例
图24为横截面视图，示出了本发明的第五实施例的半导体保护元件50。
第五实施例的半导体保护元件50与图18中第二实施例的半导体保护元件20有以下几点不同。
也就是说，如图24中所示出的栅极结构包括了在P型半导体衬底11的第一暴露区域(第一表面区域)中形成的栅氧化膜51，在栅氧化膜51上形成的栅极52，以及在围绕着栅氧化膜51和栅极52的地方上形成的侧壁53。在栅氧化膜51的较低位置处的区域上没有形成LDD结构区域21。除了这一点以外，如图24所示的第五实施例的半导体保护元件50与如图18所示的第二实施例的半导体保护元件20具有同样的结构。
在第一、第二和第三实施例中的半导体保护元件10、20和30中，具有高电阻值13R的区域是由在注入组成N+扩散层14的高浓度N型杂质的处理过程中所使用的掩模图案来决定的。
不像在上面的实例中那样，在第五实施例的半导体保护元件50中，具有高电阻值的区域13R是由在P型衬底上形成的多晶硅的位置来决定的。由于该多晶硅是在晶体管的栅极52的形成过程中形成的，因此有可能能够以比在注入组成N+扩散层14的高浓度N型杂质的处理过程中所使用的掩模图案更高的准确度和更高的精细度来处理它。因此，可以将第五实施例的半导体保护元件50设计得比第一、第二和第三半导体10、20和30更有准确度和更高的精细度。
下面将讲述第五实施例的半导体器件50的制造方法的一个例于。
首先，按照如图5～7所示的同样的处理过程，在P型半导体衬底11上形成N型阱13。
下一步，通过照相平版和干蚀刻的方式，在P型半导体衬底11上形成栅绝缘膜51和栅极52。
然后，通过使用栅极52作为掩模，将N型杂质注入P型半导体衬底11上，以形成LDD结构的区域21。
下一步，在围绕着栅绝缘膜51和栅极52的地方形成侧壁53。
然后，通过如图8～10所示的相同处理，形成N+扩散层14。这里，当形成N+扩散层14时，使用栅极52和侧壁53作为掩模。
通过与图11～16同样的处理，在N+扩散层14上形成硅化物层12。
通过上述处理，就形成了如图24中所示的半导体器件50。
图25为横截面视图，示出了具有第五实施例的半导体保护元件50的半导体器件150。而且，在图25中，与图19中所示的半导体器件120的部件具有相同功能的部件被标以相同的标号。
在半导体器件150中，如图25中所示出的栅极结构包括了在P型半导体衬底11的第一暴露区域(第一表面区域)中形成的栅氧化膜51，在栅氧化膜51上形成的栅极52，以及在围绕着栅氧化膜51和栅极52的地方上形成的侧壁53。在栅氧化膜51的较低位置处的区域上没有形成LDD结构区域21。除了这一点以外，如图25所示的第五实施例的半导体器件150与如图19所示的第二实施例的半导体保护元件120具有同样的结构。
半导体器件150由于具有第五实施例的半导体保护元件50的结构，因此能够具有在第五实施例的半导体保护元件50中所提供的效能。
下面将讲述第五实施例的半导体器件150的制造方法的一个例子。
当制造如图19所示的半导体器件120时，在第一硅化物层12A和第二硅化物层12B之间形成了由栅氧化膜113、栅极114和侧壁115组成的栅极结构。不过，当制造半导体器件150时，形成由栅氧化膜51、栅极52和侧壁53组成的栅极结构，并且如图19所示的上述栅极结构是在同时形成的。除此以外，可以通过执行与半导体器件120中相同的处理过程来制造半导体器件150。
而且，在第五实施例的半导体保护元件50的制作使用了N沟道MOS晶体管，不过，通过调换衬底11和其他部件的导电类型，可以通过使用P沟道MOS晶体管来制作第五实施例的半导体保护元件50。
进而，制作了第五实施例的半导体保护元件50，作为在P型半导体衬底上的元件，不过，也可以将其制作为在N型半导体衬底或SOI上的元件。
很明显，本发明不仅局限于上述实施例，而是可以改进和修正的，只要不偏离本发明的主旨和精神。

Claims (56)

1.一种半导体保护元件，包括：
半导体衬底，具有第一杂质浓度的第一区域和第二杂质浓度的一对第二区域，第二区域的杂质浓度高于所述第一区域的杂质浓度；以及
硅化物层，每个硅化物层的形成均是以与每一个所述第二区域的表面相接触的方式；
其中所述第一区域具有不被所述硅化物层所覆盖的第一表面区域，所述第二区域具有不被所述硅化物层所覆盖的第二表面区域，并且所述第一表面区域被夹于两个所述第二表面区域之间；
其中每一个所述硅化物层的形成均是以每一个所述第二表面区域以连续的方式与所述第一表面区域相接触并且暴露出每一个所述第二表面区域的方式；以及
其中每一个所述硅化物层构成了具有相对低的电阻值的低电阻区，每一个所述第二表面区域构成了具有中间电阻值的中间电阻区域，并且所述第一表面区域构成了具有相对高电阻值的高电阻区域。
2.根据权利要求1的半导体保护元件，其中场氧化膜是在所述第一表面区域或所述第一暴露区域上形成的。
3.根据权利要求1的半导体保护元件，其中栅极结构是在所述第一表面区域或所述第一暴露区域上形成的。
4.一种半导体保护元件，包括：
半导体衬底，具有第一杂质浓度的第一区域和第二杂质浓度的一对第二区域，第二区域的杂质浓度高于所述第一区域的杂质浓度；以及
硅化物层，每个硅化物层的形成部分地是以与所述第二区域表面相接触的方式；
其中所述第一区域具有暴露于所述半导体衬底表面的第一暴露区域，并且形成了每一个所述硅化物层以便具有第二暴露区域，在其中每一个所述第二区域的部分以连续与所述第一暴露区域相接触的方式暴露于所述半导体衬底的表面；
其中所述第一暴露区域被夹在两个所述第二区域的中间；以及
其中每一个所述硅化物层构成了具有相对低的电阻值的低电阻区，在所述第二区域中的每一个所述第二暴露区域构成了具有中间电阻值的中间电阻区域，并且在所述第一区域中的所述第一暴露区域构成了具有相对高电阻值的高电阻区域。
5.根据权利要求4的半导体保护元件，其中所述第一区域由阱区域构成。
6.根据权利要求4的半导体保护元件，其中所述第一区域是在所述半导体衬底的表面上形成的，并且是以所述第一区域和所述第二区域在所述半导体衬底的表面上相互重叠的方式。
7.根据权利要求6的半导体保护元件，其中当假设在所述半导体衬底上形成阱区域时，所述第一区域的所述第一杂质浓度高于所述阱区域的杂质浓度。
8.根据权利要求4的半导体保护元件，其中场氧化膜是在所述第一表面区域或所述第一暴露区域上形成的。
9.根据权利要求4的半导体保护元件，其中栅极结构是在所述第一表面区域或所述第一暴露区域上形成的。
10.根据权利要求4的半导体保护元件，其中所述第二个第一暴露区域所具有的表面长度等于或大于所述第一暴露区域的表面长度。
11.根据权利要求4的半导体保护元件，其中所述第二暴露区域的表面长度等于或大于所述第二区域的深度。
12.一种半导体保护元件，包括：
半导体衬底，具有第一杂质浓度的第一区域和第二杂质浓度的一对第二区域，第二区域的杂质浓度高于所述第一区域的杂质浓度；
其中所述第一区域由阱区域组成；
其中在所述第一区域上形成了具有比所述第一杂质浓度高和比所述第二杂质浓度低的第三杂质浓度的第三区域；
其中所述第三区域被夹子两个所述第二区域中间，组成了暴露于所述半导体衬底表面的第一暴露区域，并且所述第三区域和所述第二区域在所述半导体衬底的表面上相互重叠；
其中每一个所述硅化物层的形成是为了具有第二暴露区域，在其中每一个所述第二暴露区域的部分以连续与所述第一暴露区域相接触的方式暴露于所述半导体衬底的表面；以及
其中每一个所述硅化物层组成具有相对低的电阻值的低电阻区域，在所述第二区域中的每一个所述第二暴露区域构成了具有中间电阻值的中间电阻区域，并且在所述第三区域中的所述第一暴露区域构成了具有相对高电阻值的高电阻区域。
13.根据权利要求12的半导体保护元件，其中场氧化膜是在所述第一表面区域或所述第一暴露区域上形成的。
14.根据权利要求12的半导体保护元件，其中栅极结构是在所述第一表面区域或所述第一暴露区域上形成的。
15.根据权利要求4的半导体保护元件，其中所述第二个第一暴露区域所具有的表面长度等于或大于所述第一暴露区域的表面长度。
16.根据权利要求15的半导体保护元件，其中所述第二暴露区域的表面长度等于或大于所述第二区域的深度。
17.一种用于制造半导体保护元件的方法，包括：
第一步，将杂质注入半导体衬底，以形成第一杂质浓度的第一区域；
第二步，在所述半导体衬底的表面上形成具有比所述第一区域两侧上的所述第一杂质浓度高的第二杂质浓度的一对第二区域；以及
第三步，形成与所述第二区域表面相接触的硅化物层；
其中，在所述第三步，以所述第一区域具有不被所述硅化物层所覆盖的第一表面区域的方式形成了每一个所述硅化物层，并且所述第二区域具有不被所述硅化物层所覆盖的第二表面区域，并且所述第一表面区域被夹于两个所述第二表面区域之间；以及
其中每一个所述硅化物层构成了具有相对低的电阻值的低电阻区域，每一个所述第二表面区域构成了具有中间电阻值的中间电阻区域，并且所述第一表面区域构成了具有相对高的电阻值的高电阻区域。
18.一种用于制造半导体保护元件的方法，包括：
第一步，将杂质注入半导体衬底，以形成第一杂质浓度的第一区域；
第二步，形成具有比暴露于所述第一区域中的第一暴露区域两侧上以及所述半导体衬底的表面上的第一杂质浓度高的第二杂质浓度的一对第二区域；以及
第三步，形成与所述第二区域表面相接触的每一个所述硅化物层，以便所述每一个第二区域的部分连续暴露于所述半导体衬底的所述表面，以便与所述第一区域的所述第一暴露区域相接触；
其中每一个所述硅化物层构成了具有相对低电阻值的低电阻区，在所述第二区域中的每一个所述第二暴露区域构成了具有中间电阻值的中间电阻区域，并且在所述第一区域中的所述第一暴露区域构成了具有相对高电阻值的高电阻区域。
19.根据权利要求18的用于制造半导体保护元件的方法，其中每一个所述第二区域和所述第一区域在所述半导体衬底表面上相互重叠。
20.根据权利要求19的用于制造半导体保护元件的方法，其中当假设在所述半导体衬底上形成阱区域时，所述第一区域的所述第一杂质浓度高于所述阱区域的杂质浓度。
21.根据权利要求18的用于制造半导体保护元件的方法，其中所述第二暴露区域所具有的表面长度等于或大于所述第一暴露区域的表面长度。
22.根据权利要求18的用于制造半导体保护元件的方法，其中所述第二暴露区域的表面长度等于或大于所述第二区域的深度。
23.一种用于制造半导体保护元件的方法，包括：
将杂质注入半导体衬底，以形成第一杂质浓度的第一区域；
以所述第三区域和所述第一区域在所述半导体衬底的表面上相互重叠的方式，形成具有比所述第一杂质浓度高的第三杂质浓度的第三区域；
形成具有比暴露于所述第三区域中的第一暴露区域两侧上以及半导体衬底的表面上的所述第三区域的杂质浓度高的第二杂质浓度的一对第二区域；
形成与所述第二区域表面相接触的每一个所述硅化物层，以便每一个所述第二区域的部分连续暴露于所述半导体衬底的表面，以便与所述第一区域的所述第一暴露区域相接触；
其中每一个所述硅化物层构成了具有相对低电阻值的低电阻区，在所述第二区域中的每一个所述第二暴露区域构成了具有中间电阻值的中间电阻区域，并且在所述第三区域中的所述第一暴露区域构成了具有相对高电阻值的高电阻区域。
24.根据权利要求23的用于制造半导体保护元件的方法，其中所述第二暴露区域的表面长度等于或大于所述第一暴露区域的表面长度。
25.根据权利要求23的用于制造半导体保护元件的方法，其中所述第二暴露区域的表面长度等于或大于所述第二区域的深度。
26.一种半导体器件，包括：
半导体衬底，具有第一杂质浓度的第一区域以及第一个“第二区域”、第二个“第二区域”和第三个“第二区域”，其中每一个都具有比所述第一区域杂质浓度高的第二杂质浓度；
硅化物层，每一个是以与每个所述第一个“第二区域”、第二个“第二区域”和第三个“第二区域”的表面相接触的形式形成的；
源极和漏极中的一个，形成于以与所述第一个“第二区域”的表面相接触的方式形成的所述硅化物层的一个上；
栅极，构造于以与所述第一个“第二区域”和第二个“第二区域”的表面相接触的方式所形成的所述硅化物层之间；以及
所述源极和所述漏极中的另一个，形成于以与所述第三个“第二区域”的表面相接触的方式形成的所述硅化物层的另一个上；
其中所述第一区域、所述第二个“第二区域”和所述第三个“第二区域”分别具有第一表面区域、第二个“第二表面区域”和第三个“第二表面区域”，它们均位于所述硅化物层之间，这些硅化物层的形成是以与所述第二个“第二区域”和第三个“第二区域”的表面相接触的方式，并且它们均不被这些所述硅化物层所覆盖；
其中所述第一表面区域是以被夹于所述第二个“第二表面区域”和第三个“第二表面区域”之间的方式形成的；
其中每一个所述硅化物层的制作方式是，形成所述第二个“第二表面区域”和第三个“第二表面区域”，以便于与所述第一表面区域相接触和便于暴露所述第二个“第二表面区域”和第三个“第二表面区域”；
其中每一个所述硅化物层构成了具有相对低的电阻值的低电阻区域，每一个所述第二表面区域构成了具有中间电阻值的中间电阻区域，并且所述第一表面区域构成了具有相对高电阻值的高电阻区域。
27.根据权利要求26的半导体器件，其中场氧化膜是在所述第一表面区域或所述第一暴露区域上形成的。
28.根据权利要求26的半导体器件，其中栅极结构是在所述第一表面区域或所述第一暴露区域上形成的。
29.一种半导体器件，包括：
半导体衬底，具有第一杂质浓度的第一区域以及第一个“第二区域”、第二个“第二区域”和第三个“第二区域”，其中每一个都具有比所述第一区域杂质浓度高的第二杂质浓度；
硅化物层，每一个是以与每个所述第一个“第二区域”、第二个“第二区域”和第三个“第二区域”的表面相接触的方式形成的；
源极和漏极中的一个，形成于以与所述第一个“第二区域”的表面相接触的方式形成的硅化物层的一个上；
栅极，构造于以与所述第一个“第二区域”和第二个“第二区域”的表面相接触的方式所形成的所述硅化物层之间；以及
所述源极和所述漏极中的另一个，形成于以与所述第三个“第二区域”的表面相接触的方式形成的所述硅化物层的另一个上；
其中所述第一区域在位于所述第二个“第二区域”和第三个“第二区域”之间的所述半导体衬底表面上具有第一暴露区域；
其中每一个所述硅化物层的形成是以所述第二个“第二区域”和第三个“第二区域”连续地与所述第二暴露区域相接触的方式来具有第二暴露区域的；
其中所述第一暴露区域被夹于所述第二个“第二区域”和第三个“第二区域”之间；
其中每一个所述硅化物层构成了具有相对低的电阻值的低电阻区域，在所述第二个“第二区域”和第三个“第二区域”中的每一个所述第二暴露区域构成了具有中间电阻值的中间电阻区域，并且在所述第一区域中的所述第一暴露区域构成了具有相对高电阻值的高电阻区域。
30.根据权利要求20的半导体器件，其中所述第一区域由阱区域组成。
31.根据权利要求29的半导体器件，其中所述第一区域形成于所述半导体衬底的表面，并且所述第一区域和所述第二区域在所述半导体衬底的表面上相互重叠。
32.根据权利要求31的半导体器件，其中当假设在所述半导体衬底上形成阱区域时，所述第一区域的所述第一杂质浓度高于所述阱区域的杂质浓度。
33.根据权利要求29的半导体器件，其中场氧化膜是在所述第一表面区域或所述第一暴露区域上形成的。
34.根据权利要求29的半导体器件，其中栅极结构是在所述第一表面区域或所述第一暴露区域上形成的。
35.根据权利要求29的半导体器件，其中所述第二暴露区域所具有的表面长度等于或大于所述第一暴露区域的表面长度。
36.根据权利要求29的半导体器件，其中所述第二暴露区域的表面长度等于或大于所述第二区域的深度。
37.一种半导体器件，包括：
半导体衬底，具有第一杂质浓度的第一区域以及第一个“第二区域”、第二个“第二区域”和第三个“第二区域”和第三区域，其中每一个第二区域都具有比所述第一区域杂质浓度高的第二杂质浓度，并且第三区域具有比所述第一杂质浓度高和比所述第二杂质浓度低的杂质浓度；
硅化物层，每一个是以与每个所述第一个“第二区域”、第二个“第二区域”和第三个“第二区域”的表面相接触的方式形成的；
源极和漏极中的一个，形成于以与所述第一个“第二区域”的表面相接触的方式形成的硅化物层的一个上；
栅极，构造于以与所述第一个“第二区域”和第二个“第二区域”的表面相接触的方式所形成的所述硅化物层之间；
所述源极和所述漏极中的另一个，形成于以与所述第三个“第二区域”的表面相接触的方式形成的所述硅化物层的另一个上；
其中所述第一区域由阱区域构成。
其中所述第三区域形成于所述第一区域上；
其中所述第三区域构成暴露于位于所述第二个“第二区域”和所述第三个“第二区域”之间的所述半导体衬底表面上的所述第一暴露区域，并且所述第三区域和所述第二区域在所述半导体衬底表面上相互重叠；
其中每一个所述硅化物层的形成是以所述第二个“第二区域”和第三个“第二区域”连续地与所述第一暴露区域相接触的方式来具有第二暴露区域的；
其中每一个所述硅化物层构成了具有相对低的电阻值的低电阻区域，在所述第二个“第二区域”和第三个“第二区域”中的每一个所述第二暴露区域构成了具有中间电阻值的中间电阻区域，并且在所述第一区域中的所述第一暴露区域构成了具有相对高电阻值的高电阻区域。
38.根据权利要求37的半导体器件，其中场氧化膜是在所述第一表面区域或所述第一暴露区域上形成的。
39.根据权利要求37的半导体器件，其中栅极结构是在所述第一表面区域或所述第一暴露区域上形成的。
40.根据权利要求37的半导体器件，其中所述第二暴露区域所具有的表面长度等于或大于所述第一暴露区域的表面长度。
41.根据权利要求37的半导体器件，其中所述第二暴露区域的表面长度等于或大于所述第二区域的深度。
42.一种用于制造半导体器件的方法，包括：
将杂质注入半导体衬底，以形成第一杂质浓度的第一区域；
在所述半导体衬底上形成第一个“第二区域”、第二个“第二区域”和第三个“第二区域”，每一个均具有比所述第一杂质浓度高的杂质浓度，并且在所述半导体衬底表面上的所述第一区域两侧上形成所述第二个“第二区域”和第三个“第二区域”；
形成硅化物层，硅化物层的形成是通过以所述第一区域具有不被所述硅化物层所覆盖的第一表面区域，所述第二个“第二区域”和第三个“第二区域”具有不为所述硅化物层所覆盖的第二表面区域，以及所述第一表面区域被夹于两个所述第二表面区域之间的方式来与所述第一个“第二区域”、第二个“第二区域”和第三个“第二区域”中每一个的表面相接触的方式；
形成构造于所述硅化物层之间的栅极，其中硅化物层的形成是以与所述第一个“第二区域”和第二个“第二区域”的表面相接触的方式；
第五步，将源极和漏极中的一个形成于以与所述第一个“第二区域”的表面相接触的方式形成的硅化物层上，并且将所述源极和所述漏极中的另一个形成于以与所述第三个“第二区域”的表面相接触的方式形成的所述硅化物层上；
其中每一个所述硅化物层构成了具有相对低的电阻值的低电阻区域，每一个所述第二表面区域构成了具有中间电阻值的中间电阻区域，并且所述第一表面区域构成了具有相对高电阻值的高电阻区域。
43.根据权利要求42的用于制造半导体器件的方法，进一步包括在所述第一表面区域或所述第一暴露区域上形成场氧化膜这一步骤。
44.根据权利要求42的用于制造半导体器件的方法，进一步包括在所述第一表面区域或所述第一暴露区域上形成栅极结构。
45.一种用于制造半导体器件的方法，包括：
将杂质注入半导体衬底，以形成第一杂质浓度的第一区域；
在所述半导体衬底上形成第一个“第二区域”、第二个“第二区域”和第三个“第二区域”，每一个均具有比所述第一杂质浓度高的杂质浓度，并且在所述第一暴露区域两侧的所述半导体衬底表面上，形成所述第二个“第二区域”和第三个“第二区域”，以便所述第一区域具有暴露于所述半导体衬底表面上的第一暴露区域；
形成与所述第一个“第二区域”、第二个“第二区域”和第三个“第二区域”中每一个的表面相接触的所述硅化物层的每个，以便于所述第二个“第二区域”和第三个“第二区域”能够具有连续地与所述第一区域的所述第一暴露区域相接触的第二暴露区域；
形成构造于所述硅化物层之间的栅极，其中硅化物层的形成是以与所述第一个“第二区域”和第二个“第二区域”的表面相接触的方式；
将源极和漏极中的一个形成于以与所述第一个“第二区域”的表面相接触的方式形成的硅化物层上，并且将所述源极和所述漏极中的另一个形成于以与所述第三个“第二区域”的表面相接触的方式形成的所述硅化物层上；
其中每一个所述硅化物层构成了具有相对低的电阻值的低电阻区域，在所述第二区域中的每一个所述第二暴露区域构成了具有中间电阻值的中间电阻区域，并且在所述第一区域中的所述第一暴露区域构成了具有相对高电阻值的高电阻区域。
46.根据权利要求45的用于制造半导体器件的方法，其中所述第二区域以所述第二区域和所述第一区域相互重叠的方式形成在所述半导体衬底的表面上。
47.根据权利要求46的用于制造半导体器件的方法，其中当假设在所述半导体衬底上形成阱区域时，所述第一区域的所述第一杂质浓度高于所述阱区域的杂质浓度。
48.根据权利要求45的用于制造半导体器件的方法，其中所述第二暴露区域的表面长度等于或大于所述第二区域的深度。
49.根据权利要求45的用于制造半导体器件的方法，其中所述第二暴露区域的表面长度等于或大于所述第二区域的深度。
50.根据权利要求45的用于制造半导体器件的方法，进一步包括在所述第一表面区域或所述第一暴露区域上形成场氧化膜。
51.根据权利要求45的用于制造半导体器件的方法，进一步包括在所述第一表面区域或所述第一暴露区域上形成栅极结构。
52.一种用于制造半导体器件的方法，包括：
将杂质注入半导体衬底，以形成第一杂质浓度的第一区域；
以所述第三区域和所述第一区域在所述半导体衬底表面上相互重叠的方式形成具有比所述第一杂质浓度高的第三杂质浓度的第三区域；
在所述半导体衬底上形成第一个“第二区域”、第二个“第二区域”和第三个“第二区域”，每一个都具有比所述第三区域中的所述第三杂质浓度高的第二杂质浓度，并且在所述第一暴露区域两侧的所述半导体衬底表面上形成所述第二个“第二区域”和第三个“第二区域”，以便所述第三区域具有暴露于所述半导体衬底表面上的第一暴露区域；
形成与所述第一个“第二区域”、第二个“第二区域”和第三个“第二区域”中每一个的表面相接触的所述硅化物层的灭个，以便于所述第二个“第二区域”和第三个“第二区域”能够先后暴露出来，以便能够与所述第一区域的所述第一暴露区域相接触；
形成构造于所述硅化物层之间的栅极，其中硅化物层的形成是以与所述第一个“第二区域”和第二个“第二区域”的表面相接触的方式；
将源极和漏极中的一个形成于以与所述第一个“第二区域”的表面相接触的方式形成的硅化物层的一个上，并且将所述源极和所述漏极中的另一个形成于以与所述第三个“第二区域”的表面相接触的方式形成的所述硅化物层的另一个上；
其中每一个所述硅化物层构成了具有相对低的电阻值的低电阻区域，在所述第二区域中的每一个所述第二暴露区域构成了具有中间电阻值的中间电阻区域，并且在所述第三区域中的所述第一暴露区域构成了具有相对高电阻值的高电阻区域。
53.根据权利要求52的制造半导体器件的方法，其中所述第二暴露区域的表面长度等于或大于所述第二区域的深度。
54.根据权利要求52的制造半导体器件的方法，其中所述第二暴露区域的表面长度等于或大于所述第二区域的深度。
55.根据权利要求52的制造半导体器件的方法，进一步包括在所述第一表面区域或所述第一暴露区域上形成场氧化膜。
56.根据权利要求52的制造半导体器件的方法，进一步包括在所述第一表面区域或所述第一暴露区域上形成栅极结构。
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