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CN1589501A - 晶体管和使用了晶体管的半导体存储器 - Google Patents

晶体管和使用了晶体管的半导体存储器 Download PDF

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CN1589501A
CN1589501A CNA028232364A CN02823236A CN1589501A CN 1589501 A CN1589501 A CN 1589501A CN A028232364 A CNA028232364 A CN A028232364A CN 02823236 A CN02823236 A CN 02823236A CN 1589501 A CN1589501 A CN 1589501A
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floating grid
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transistor
drain region
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三井田高
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INNOTECH CORP
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Abstract

在晶体管中设置：设置了具有相向的一对侧面(13b、13b)的凸部13a的p型半导体衬底(12)、栅绝缘膜(15c)、一对的n型源－漏区(BL1、BL2)、隧道绝缘膜(15a)、一对浮置栅(FG1、FG2)、内部多晶绝缘膜和控制栅(CG)。使以线性方式联结源－漏区(BL1、BL2)的凸部(13a)的基端部的p型杂质浓度成为比除去基端部的凸部(13a)的p型杂质浓度高的浓度。在控制栅(CG)与源－漏区(BL1、BL2)之间，施加用于擦除浮置栅(FG)中的存储电荷的擦除电压，向着控制栅(CG)或者源－漏区(BL1、BL2)流过擦除电流，擦除存储电荷。

Description

晶体管和使用了晶体管的半导体存储器
技术领域
本发明涉及多值晶体管和使用了多值晶体管的半导体存储器，以及多值晶体管的驱动方法。更详细地说，本发明涉及对半导体存储器的多值化有用的技术。
背景技术
EEPROM(Electrically Erasable Programmable Read OnlyMemory：电可擦除可编程只读存储器)等非易失性存储器装载在移动电话机等设备内，现在正在广泛普及。通常，EEPROM在一个单元晶体管内仅写入1位的信息。但是为了谋求器件的小型化，希望谋求单元晶体管的多值化，在一个单元晶体管内写入2位以上的信息。
图26中表示了该多值技术的一个示例。图26是现有示例的多值单元晶体管的剖面图。该多值技术在美国专利第6,011,725号说明书中有详细的说明。
在图26中，单元晶体管1具有所谓的MONOS(Metal Oxide NitrideOxide Semiconductor：金属-氧化物-氮化物-氧化物-半导体)结构。构成该MONOS结构的是控制栅7(Metal)、氧化硅膜6(Oxide)、氮化硅膜5(Nitride)、氧化硅膜4(Oxide)和P型硅衬底2(Semiconductor)。
在这种单元晶体管中，n型的源-漏区3，8在写入程序和读出程序中的各种阶段，迄今为止的源有可能变成漏。换句话说，源-漏区3，8中究竟哪一个是源哪一个是漏是无法确定的。因此，在说是源的情况下，是指源-漏区3，8中释放载流子(在该例中是电子)的一方，漏是指另一方。
为了在该单元晶体管1中写入数据，采用图27A所示的方法。在该方法中，源8接地，对漏3和控制栅7供给适当的正电位VD1、VG1。
因此，用源-漏区8、3之间的电场加速电子，在漏3的附近发生热电子。利用与声子等的碰撞和控制栅7的正电位，热电子超越氧化硅膜4的能量壁垒注入到氮化硅膜5中。由于在氮化硅膜5没有导电性，所注入的热电子就局限在氮化硅膜5中漏3附近的部位(称为右侧位208)。该状态是“(1，0)”状态。
如果更换源-漏电压进行相同的过程，则如图27B所示，在氮化硅膜5中电子局限在漏8附近的部位(称为左侧位206)，得到“(0，1)”状态。
图28A～图28D表示在该单元晶体管1中能达到的4值状态。“(1，1)”状态(参照图28A)在左右的任何一个位上都没有电子存储。“(0，0)”状态(参照图28D)在左右的两个位上都有电子存储。这样，在单元晶体管1中能够写入4位的数据。但是，由于该写入方法是将热电子注入到氮化硅膜5中，需要对控制栅7施加高电位VG1，这是不希望的。
为了将热电子注入到氮化硅膜5中，热电子必须从硅衬底2的导带隧穿到氧化硅膜4的导带中。这些导带间的能量差约为3.2eV。
但是，由于热电子在与硅衬底2中的声子碰撞时损失能量，即使对控制栅施加3.2V的电压，也不能隧穿上述导带之间。因此，实际上需要对控制栅7施加12V～13V的高电压VG1。
供给该高电压的是译码电路(未图示)中的高耐压晶体管，可是高耐压晶体管不能微细化。这是由于当微细化时，高耐压晶体管的源-漏发生称为穿通现象的不良情况的缘故。因此，在该写入方法中，不能缩小包括译码电路的EEPROM整体的芯片尺寸。
另一方面，读出是通过改换向源-漏区3，8的每一个的施加电压，测量2种漏电流，比较各自的漏电流值与基准电流值的大小来进行的。
在“(0、0)”状态(参照图28D)下，由于电子局限在两个位上，氮化硅膜5的电位在4值中变得最低。因此，单元晶体管1的阈值电压也变得最高，几乎不流过漏电流。即使改换源-漏区3，8的施加电压，该漏电流值也相同，几乎为零。因此，2种漏电流值的测量结果都比基准电流小。
在“(1、1)”状态(参照图28A)下，由于在两个位上都没有电子，氮化硅膜5的电位在4值中最高。因此，阈值电压在4值中变得最低，流过最多的漏电流。即使改换源-漏区3，8，该漏电流值也相同，在4值中最大。换句话说，2种漏电流值的测量结果都比基准电流大。
另一方面，在“(1、0)和(0、1)”的各状态(参照图28B及图28C)下，由于电子仅局限在一方的位中，单元晶体管1成为左右非对称，当改换源-漏区3，8的施加电压时，漏电流值不同。
因此，“(1、0)”与“(0、1)”的区别通过判定2种漏电流中哪一种比基准电流大(或者小)来进行。
但是，在该读出方法中，当读出“(1、0)”或(0、1)时，漏电流的电流窗口小，这一点不能令人满意。电流窗口是指在读出“(1、0)”和“(0、1)”时，改换源-漏区3，8的施加电压而测得的2种漏电流值之差。
当电子牢固地局限在氮化硅膜5的右端(或者左端)，因而单元晶体管1具有明确的非对称性的情况下，电流窗口达到希望值的可能性增大。
但是，在单元晶体管1中，由于电子在氮化硅膜5中具有一定程度的扩展分布，难以呈现非对称性。特别是，当缩短栅长L(参照图27A)以减小单元尺寸时，究竟电子是局限在左右哪一位中变得不清晰，单元晶体管1的非对称性减小，因此，电流窗口也减小。这样，当电流窗口减小时，由于漏电流和基准电流的裕量变小，误认写入数据的危险性增高。
另外，单元晶体管1在抗能带间隧穿性能低这一点方面也不能令人满意。现参照图29说明这种情况。图29表示单元晶体管1处于非选择状态的情况。为了使单元晶体管处于非选择状态，在控制栅7上供给比读出时电位低的接地电位。另一方面，对所选择的另一单元晶体管的漏施加正电位VD1，由于在列方向的单元中正电位VD1是共同的，对漏3施加正电位VD1。
在这种状态下，由于控制栅7的电位成为低电位，氮化硅膜5与漏3的电位差ΔV比读出时增大。特别是，当电子局限在氮化硅膜5中的情况下，因电子使氮化硅膜5的电位降低，电位差ΔV进一步增大。但是，当电位差ΔV如此增大时，在漏3与氮化硅膜5之间流过隧道电流，氧化硅膜4因隧道电流而发生恶化的问题。
另外，由于电位差ΔV大，漏3的边缘暴露在高电场中，在漏3与衬底2的pn结处容易引起击穿。如圆内所示，通过该击穿，生成热空穴210与电子对。其中，热空穴210被吸引到低电位侧(氮化硅膜5侧)，通过氧化硅膜4。因此，氧化硅膜4因热空穴210而恶化。将这种情况称为单元晶体管1「抗能带间隧穿性能差」。
发明内容
本发明是鉴于上述现有例中存在的问题而进行的，其目的在于：在比现有的单元晶体管写入电压低、而且电流窗口大的多值晶体管和使用了该多值晶体管的半导体存储器中，提供能擦除存储在浮置栅上的电荷，同时提供多值晶体管的驱动方法。
但是，关于EEPROM等非易失性存储器，还存在下述问题。EEPROM装载在移动电话机等内正在广泛普及。对存储器来说一般最重要的是每一位的单价低，因此需要用简单的结构构成存储单元。
另一方面，在这些存储器中，提高写入速度成为最关心的事情。例如，考虑从设置在便利店等小卖店等中的终端下载音乐数据那样的事情。在这种情况下，希望能够在大约数秒钟内下载相当于1枚光盘(CD)量的音乐数据。
为了提高写入速度，据认为减小写入电流是一个解决措施。这是由于当写入电流减小时，多位存储单元并行写入成为可能，能够谋求提高写入速度的缘故。
作为减小写入电流的现有技术，例如，有T.Kobayashi等人在「AGiga-Scale Assist-Gate(AG)-AND-Type Flash Memory Cell with20-MB/s Programming Throughput for Content-DownloadingApplications」International ELECTRON DEVICE Meeting(IEDM)2001，Washington，DC，December2-5，2001，.2.2.1页～.2.2.4页公布的技术。该技术在MOS半导体的沟道区的上部上设置浮置栅，更在它的上部上设置控制栅，在沟道区的上部中的一部分上不设置浮置栅，而设置辅助栅。辅助栅控制向浮置栅的电荷的存储(写入)，能够降低写入电流。
上述现有技术需要设置辅助栅，往往存在使存储单元的结构复杂化的问题。
本发明的另一个目的在于：消除这些现有技术的缺点，提供既具有简单结构，又能提高写入速度的晶体管。
上述课题能够通过一种晶体管解决，该晶体管的特征在于：配备：设置了具有相向的一对侧面的凸部的一种导电类型的半导体衬底；在凸部的顶面上形成的第1绝缘膜；在夹持凸部的半导体衬底的表面上形成的一对相反导电类型的源-漏区；覆盖凸部的侧面和上述源-漏区的第2绝缘膜；设置在凸部的各侧面上，通过第2绝缘膜与侧面和源-漏区相向的一对浮置栅；在各浮置栅上形成的第3绝缘膜；以及通过第3绝缘膜与各浮置栅相向、而且通过第1绝缘膜与凸部的顶面相向的控制栅，形成第2及第3绝缘膜，使其静电电容比第1绝缘膜的大，在控制栅与源-漏区之间，施加用于擦除浮置栅中的存储电荷的擦除电压，向着控制栅或者源-漏区流过擦除电流，以擦除存储电荷。
或者，由一种晶体管解决，该晶体管的特征在于：配备：设置了具有相向的一对侧面的凸部的一种导电类型的半导体衬底；在凸部的顶面上形成的第1绝缘膜；在夹持凸部的半导体衬底的表面上形成的一对相反导电类型的源-漏区；覆盖凸部的侧面和源-漏区的第2绝缘膜；设置在凸部的各侧面上，通过第2绝缘膜与侧面和源-漏区相向的一对浮置栅；在各浮置栅上形成的第3绝缘膜；以及通过第3绝缘膜与各浮置栅相向，而且通过第1绝缘膜与凸部的顶面相向的控制栅，通过与凸部的顶面相向的控制栅，控制与控制栅相向的沟道区的导通-关断状态，在控制栅与源-漏区之间，施加用于过擦除上述浮置栅中的存储电荷的擦除电压，过擦除浮置栅中的存储电荷，使在浮置栅中存储的电荷实质上成为0以下的状态。
或者，由一种晶体管解决，该晶体管包括：在一种导电类型的半导体衬底的表层上形成的一对相反导电类型的源-漏区、浮置栅和控制栅，通过在浮置栅上存储电荷，能够存储数据，浮置栅被设置成仅仅与位于源-漏区之间的沟道区的一部分相向，该晶体管的特征在于：在控制栅与源-漏区之间，施加用于过擦除浮置栅中的存储电荷的擦除电压，浮置栅被过擦除，使在浮置栅中存储的电荷实质上成为0以下的状态。
在本发明的晶体管中，在浮置栅仅仅设置在位于2个相反导电类型的区域之间的沟道区的一部分上的情况下，能够过擦除，通过过擦除，着眼于提高写入效率。擦除方法是至少对控制栅施加擦除用电压，过擦除在浮置栅上存储的电荷。然后，在进行通常的写入的情况下，由于提高了写入效率，所以能够用小的写入电流进行写入。
这里，所谓的过擦除是指在浮置栅上存储的电子被从浮置栅中拉出，在浮置栅上存储的电子数实质上是「0」个以下的状态。在该状态时，存储单元的阈值电压约为0V，或者0V以下。这里，所谓电子数少于「0」个是指在浮置栅上存储正的电荷(空穴(hole))的意思。
通过过擦除提高写入效率的原因在于，浮置栅的电压因过擦除而增高，与沟道区的电位差增大的缘故。
或者，在过擦除后，能够进行向上述浮置栅的写入或者从该浮置栅的读出。
或者，最好通过将对控制栅施加擦除用电压的期间维持在规定的时间，来进行过擦除。
或者，使用Fowler-Nordheim电流擦除在浮置栅上存储的电荷，也可以过擦除在浮置栅上存储的电荷，直到Fowler-Nordheim电流的值比规定值少为止。
或者，最好在成为擦除对象的浮置栅中，至少对没有进行数据写入的浮置栅进行注入电荷的电荷注入工作。
进行电荷注入工作的理由如下。对没有进行数据写入的处于“0”逻辑状态的浮置栅(以下，称为「未写入浮置栅」)，反复进行多次过擦除而不进行电荷注入时，未写入浮置栅就成为被强制性地反复进行电荷(例如电子)的抽取工作。其结果是，在过擦除状态，即在饱和状态下稳定的未写入浮置栅成为超过饱和状态的电子耗尽状态(以下，称为「过剩擦除状态」，阈值电压等往往可能变化。
当在过擦除工作前进行电荷注入工作时，在进行多次的过擦除的情况下，与不进行电荷注入工作时相比，对没有进行数据写入状态持续的未写入浮置栅，仅仅反复进行电荷的擦除工作的情况消失。
或者，也可以使用在能够写入的写入电压值中，位于最小的电压值附近的第2写入电压进行向浮置栅的数据写入。
在本发明中，与现有技术相比，通过过擦除使写入效率提高，在能够写入的写入电压值中，在最小的电压值时，该写入效率成为最大。因此，在能够写入的写入电压值中，通过用最小的电压值进行写入，能够使写入电流最小化，能够向多个存储单元同时写入，使有效的写入速度高速化。
或者，也可以是将上述晶体管在列方向及行方向上排列多个而成的半导体存储器。
或者，最好是一种半导体存储器，其特征在于：在列方向上邻接的单元晶体管的源-漏区是共同的，在行方向上邻接的单元晶体管彼此之间共有控制栅，而且共有单元晶体管之间的源-漏区。
或者，上述课题用一种晶体管的驱动方法解决，该晶体管配备：设置了具有相向的一对侧面的凸部的一种导电类型的半导体衬底；在凸部的顶面上形成的第1绝缘膜；在夹持凸部的半导体衬底的表面上形成的一对相反导电类型的源-漏区；覆盖凸部的侧面和源-漏区的第2绝缘膜；设置在凸部的各侧面上，通过第2绝缘膜与侧面和源-漏区相向的一对浮置栅；在各浮置栅上形成的第3绝缘膜；以及通过第3绝缘膜与各浮置栅相向，而且通过第1绝缘膜与凸部的顶面相向的控制栅，形成第2及第3绝缘膜，使之与第1绝缘膜相比其静电电容增大，该晶体管的驱动方法的特征在于：包括在控制栅与源-漏区之间，施加用于擦除浮置栅中的存储电荷的擦除电压，向着控制栅或者源-漏区流过擦除电流，擦除上述存储电荷的擦除步骤。
附图说明
图1是本发明实施例的半导体存储器的缺口的斜视图。
图2是配备了本发明实施例的半导体存储器的单元晶体管的放大剖面图。
图3是示意地表示了配备本发明实施例的半导体存储器的单元晶体管的等效电路图。
图4是表示向配备本发明实施例的半导体存储器的单元晶体管进行写入工作的剖面图。
图5是在配备本发明实施例的半导体存储器的单元晶体管中在凸部的顶面上设置高电阻区情况下的剖面图。
图6A～图6D是表示配备本发明实施例的半导体存储器的单元晶体管能实现的4值状态的剖面图。
图7A及图7B是表示配备本发明实施例的半导体存储器的单元晶体管的读出工作的剖面图。
图8A及图8B是在配备本发明实施例的半导体存储器的单元晶体管中读出“(1、0)”状态情况下的剖面图。
图9是表示注入到浮置栅中的电子的擦除方法的一个示例的剖面图。
图10是表示在配备本发明实施例的半导体存储器的单元晶体管中注入到浮置栅中的电子的擦除方法的剖面图。
图11是在配备本发明实施例的半导体存储器的单元晶体管中设置连接在隧道绝缘膜上的厚膜的选择氧化膜情况下的剖面图。
图12是本发明的实施例的半导体存储器整体的电路结构图。
图13A～图24是表示本发明的实施例的半导体存储器的制造方法的缺口的斜视图。
图25是在本发明的实施例中，使源-漏区从凸部后退情况下的剖面图。
图26是现有例的多值单元晶体管的剖面图。
图27A及图27B是用于表示向现有例的多值单元晶体管的写入工作的剖面图。
图28A～图28D是现有例的多值单元晶体管能实现的4值状态的剖面图。
图29是用于说明现有例的多值单元晶体管缺乏抗能带间隧穿性能的剖面图。
图30是在配备本发明的实施例的半导体存储器的单元晶体管中增高凸部的基端部的硼浓度情况下的剖面图。
图31是表示在本发明实施例的半导体存储器的制造方法中从P阱的表面算起的深度与在该深度的硼浓度的关系的曲线图。
图32是在本发明的半导体存储器的另一实施例中的电路结构中与单元晶体管相关的部分的功能电路图。
图33是表示本发明的半导体存储器的另一实施例的结构的功能框图。
图34是表示位线译码器的一个实施例的功能框图。
图35是例示在擦除工作时，浮置栅内的电荷减少的状态的曲线图。
图36是取出图32的一部分而表示的功能电路图。
图37是表示在本发明半导体存储器的又一实施例中的过擦除工作的电压剖面图。
图38是表示施加了图37所示的电压的未写入浮置栅内的电荷数的变化图。
图39是表示施加了图37所示的电压的已写入完毕的浮置栅内的电荷数的变化图。
图40是作为参考而表示在未进行电荷注入工作的情况下的过擦除工作的电压剖面图。
具体实施方式
下面，参照附图详细说明本发明的实施例。
(1)器件结构
图1是本实施例的半导体存储器的缺口斜视图。该半导体存储器10在作为一种导电类型的半导体衬底的P型硅衬底12上形成。P型硅衬底12由P+衬底12b和它上面的P型外延层12a构成。在P型外延层12a中形成P阱13。
另外，在P型硅衬底12上设置多个成为本发明的特征的凸部13a。位线BL1～BL4在夹持凸部13a、13a、…的P阱13的表面上形成。位线BL1～BL4用在P阱13的表面的所需部位上离子注入作为相反导电类型的n型杂质形成。在该图中，虽然隐藏在其他的结构部件中，各位线BL1～BL4在列方向上一体化形成，在行方向上形成多个。
浮置栅FG1、FG2和控制栅CG都由多晶硅构成。控制栅CG在行方向上一体化形成，在列方向上形成多个，其每一个具有作为字线WL1、WL2、…的功能。
设置降低控制栅CG、CG…的电阻必须的WSi膜36，设置保护控制栅CG、CG、…必须的压盖膜38，压盖膜38由氧化硅膜构成。
图2表示成为本发明的一个特征的单元晶体管TC的放大剖面图。在凸部13a的顶面13c上形成作为第1绝缘膜的栅绝缘膜15c。另外，凸部13a具有相向的一对侧面13b、13b，在各侧面13b、13b的表层上，形成作为相反导电类型区域的n型区17、17。该n型区17、17的杂质浓度被选择为上述位线BL1、BL2的杂质浓度的1/100到1/10000，最好是1/1000左右的杂质浓度。
作为第2绝缘膜的隧道绝缘膜15a覆盖各侧面13b、13b和位线BL1、BL2。由于位线BL1、BL2也具有作为源-漏区的功能，在下面也称位线BL1、BL2为源-漏区，这将在后面叙述。
浮置栅FG1、FG2设置在凸部13a的各侧面上，通过各自的隧道绝缘膜15a与源-漏区BL1、BL2及侧面13b、13b相向。作为第3绝缘膜的内部多晶绝缘膜15b在浮置栅FG、FG的各表面上形成。
此外，隧道绝缘膜15a、内部多晶绝缘膜15b及栅绝缘膜15c都由氧化硅膜构成。而且，控制栅CG通过上述内部多晶绝缘膜15b与浮置栅FG1、FG2相向，另外，通过栅绝缘膜15c与顶面13c相向。对该控制栅CG来说，也可以各自在电学上独立地形成通过上述内部多晶绝缘膜15b与浮置栅FG1、FG2相向的部分和通过栅绝缘膜15c与顶面13c相向的部分，并对这些部分独立地进行电学控制。
在上述结构中，沟道以三维方式在凸部13a的两侧面13b、13b和顶面13c的各表层上形成，由于不像现有技术那样在一个平面内形成，能够以少的占有面积实现沟道长度，能够谋求器件的小型化。
调整凸部13a的p型杂质浓度，使得单元晶体管TC成为常关的状态。换句话说，当一方的源-漏区BL1(BL2)处于被偏置在规定电压的状态，该被偏置了的源-漏区BL1(BL2)与控制栅CG的电位差低于阈值电压时，通过栅绝缘膜15c，被控制栅CG控制的凸部的顶面附近的沟道区成为关断状态，其结果是单元晶体管TC成为关断状态，当上述电位差大于阈值电压时，调整上述p型杂质浓度，使得单元晶体管TC成为导通状态。此外，所谓的在源-漏区BL1(BL2)偏置的规定电压，是指在写入、读出等各种工作时施加的电压VDD，关于电压VDD将在后面叙述。
图3是示意地表示单元晶体管TC的等效电路的图，表示出各种电容。各电容的意义如下。
-CCG…是控制栅CG与凸部13a的顶面13c的相向电容。
-CCF1(CCP2)…是控制栅CG与浮置栅FG1(FG2)的相向电容。
-CPG1(CFG2)…是浮置栅FG1(FG2)与凸部13a的侧面13b的相向电容。
-CFS(CFD)…是浮置栅FG1(FG2)与源-漏区BL1(BL2)的相向电容。
再次参照图1。单元晶体管TC、TC…在列方向及行方向上排列多个。在列方向上邻接的单元晶体管(例如TCa和TCb)彼此之间，源-漏区BL3、BL4是共同的，利用元件隔离区40进行电隔离。在行方向上邻接的单元晶体管(例如TCc和TCb)共有控制栅CG，而且，共有它们之间的源-漏区BL3。
(2)驱动方法
接着，说明上述单元晶体管TC的驱动方法。
I)写入工作
参照图4说明写入工作。图4是表示向单元晶体管TC的写入工作的剖面图。如上所述，在凸部13a的两侧方设置一对浮置栅FG1、FG2，根据本实施例，能够向各浮置栅FG1、FG2独立地注入电子。
例如，为了对右侧的浮置栅FG2注入电子，如图4所示，对控制栅CG施加写入电压VG(例如2.2V)。而且，对电子注入侧的源-漏区BL2施加电压VDD(例如6V)。衬底12和未注入电子侧的源-漏区BL1接地。因此，在源-漏区BL1～BL2之间供给写入用的电位差(在本实施例中是6V)。
据此，由于对控制栅CG施加正电位，在顶面13c的表层上形成反型层13d，n型区17、17彼此之间通过该反型层13d进行电学连接。另外，由于n型区17、17连接在与其相同导电类型(即n型)的源-漏区BL1、BL2上，结果是，源-漏区BL1、BL2被电学连接。
因此，载流子(在本实施例中是电子)成为流过该图的箭头所示的路径。特别是，流过顶面13c的电子引人注目。从该电子来看，右侧的浮置栅FG2位于其运动方向上。因此，为了将电子注入该浮置栅FG2中，由于不需要像现有技术那样改变电子的运动方向，能够比现有技术降低用于将电子吸引向浮置栅FG2的栅电压(写入电压)VG。进而，由于浮置栅FG2隔着静电电容大的栅绝缘膜15a因漏电压而使其电位升高，所以能够进一步降低用于将电子吸引向浮置栅FG2的栅电压(写入电压)VG。
而且，由于在侧面13b设置n型区17、17，侧面13b成为低电阻，在那里的电压降被抑制。因此，由于在顶面13c的两端上施加比源-漏区BL1～BL2之间的电压(例如6V)降低一些的高电压，利用该电压，电子在顶面13c被强劲加速，电子以良好的效率注入到浮置栅FG2中。这样，n型区17、17也对降低写入电压VG有贡献。
上述优点即使在增大顶面13c处的沟道电阻的情况下也能够得到。为了增大沟道电阻，将栅绝缘膜15c形成为厚膜，使控制栅CG与沟道区之间的静电电容减小即可。如图4所示，在本实施例中，通过使栅绝缘膜15c比隧道绝缘膜15a厚来减小静电电容，增大沟道电阻。
增大沟道电阻的结构不限定于上述结构，也可以采用图5的结构。在该结构中，在凸部13a的顶面13c上设置高电阻区(一种导电类型的掺杂区)13e。这样的高电阻区13e通过在顶面13c上离子注入浓度比凸部13a高的p型杂质而形成。
如图4或者图5所示，当增大顶面13c处的沟道电阻时，由于在顶面13c处的电压降增大，在顶面13c的两端上施加比源-漏区BL1～BL2之间的电压低一些的高电压。因此，根据与上述相同的理由，能够降低写入电压VG。
如上面概述的那样，为了降低写入电压VG，可以ii)增大隧道绝缘膜的静电电容，用漏电压提高浮置栅电位，或者iii)将栅绝缘膜15c作成厚膜，或者iv)在顶面13c上设置高电阻区即可。通过将这些i)～iv)任意地组合，也能够得到上述优点。在i)～iv)的任何情况下，写入电压VG在约2.2V左右即可，能够比现有例(约12V～13V)有显著的降低。
在图4中，仅仅对右侧的浮置栅FG2注入了电子，为了对左侧的浮置栅FG1注入电子，只要调换源-漏区BL1、BL2的电压即可。因此，在本发明中，能够得到图6A～图6D所示的4个状态。
图6A表示未对两浮置栅FG1、FG2注入电子的“(1、1)”状态。图6B及图6C表示仅仅对浮置栅FG1、FG2的一方注入了电子的“(1、0)”、“(0、1)”状态。图6D表示对两浮置栅FG1、FG2注入了电子的“(0、0)”状态。为了得到该状态，例如，只要对右侧的浮置栅FG2注入了电子后，再对左侧的浮置栅FG1注入电子即可。这样，在本实施例中，能够在1个单元晶体管TC中写入2位的数据“(0、0)”～“(1、1)”。
在本实施例中，由于设置2个浮置栅FG1、FG2，电子独立存在于各浮置栅FG1、FG2中，所以即使在谋求单元尺寸缩小的情况下，电子存在于哪一个浮置栅FG1、FG2中是明确的，没有像现有例那样究竟电子局限在哪一位上不明了的情况。
II)读出工作
接着，参照图7A～图7B说明读出工作。为了读出数据，首先，如图7A所示，对控制栅CG施加读出电压VG(例如2.2V)。而且，对一方的源-漏区BL2施加电压VDD(例如1.6V)，将另一方的源-漏区BL1和衬底12接地。因此，在源-漏区BL1～BL2之间，施加读出用的电位差(在本实施例中是1.6V)。
如果是这样的电位分配，由于控制栅CG成为正电位，在凸部13a的顶面上形成反型层13d。因此，在该图的箭头方向上流过第1漏电流Id1。
接着，如图7B所示，维持读出电压VG(即2.2V)原样不动，替换源-漏区BL1、BL2的电压。当这样做时，由于源-漏区BL1～BL2之间的电位差反转，在该图的箭头方向上流过第2漏电流Id2。
如上所述，在本实施例中，通过替换源-漏区BL1～BL2的电压，测量2种漏电流Id1、Id2。如后面将叙述的，这样的漏电流Id1、Id2的大小因4值状态的各状态而不同。因此，通过将2种漏电流值的一组(Id1、Id2)与各状态一一对应，能够读出存储着哪一个状态。接着，说明在各状态“(1、1)”～“(0、0)”中的漏电流值。
(i)“(1、0)”状态
图8A～图8B是读出“(1、0)”状态情况下的剖面图。在图8A中，对各个构件施加的电压与上述的图7A相同，因该电压而流过漏电流Id1。在图8A的状态下，右侧的浮置栅FG2因电子的注入而电位下降。但是，利用相向电容CCF2、CFD，这样的浮置栅FG2的电位向控制栅CG(2.2V)和源-漏区BL2(1.6V)的正电位侧上升。
结果，由于抑制了浮置栅FG2的电位下降，在浮置栅FG2的附近沟道电阻没有那么大。因此，漏电流Id1的电流值变得比较大。
特别是，如图所示，在设置n型区17的情况下，由于n型区17连接在源-漏区BL2上，n型区17的电位成为与源-漏区BL2的电位大体相同。因此，利用相向电容CFG2，浮置栅FG2的电位也向源-漏BL2侧上升。因此，由于右侧的浮置栅FG2附近的沟道电阻进一步减小，所以漏电流Id1的电流值进一步增大。
另一方面，图8B是替换源-漏BL1、BL2的电压，流过漏电流Id2的情况。在该情况下，通过注入电子，右侧的浮置栅FG2的电位下降。而且，由于右侧源-漏区BL2接地，利用与源-漏区BL2的相向电容CFD，浮置栅FG2的电位向接地侧下降。因此，由于浮置栅FG2的电位变得比图8A的情况低，所以浮置栅FG2附近的沟道电阻增大，漏电流Id2变得比上述的Id1小。
特别是，当设置n型区17时，利用相向电容CFG2，右侧的浮置栅FG2的电位也向接地侧下降，漏电流Id2进一步减小。这样，“(1、0)”状态，能够用
(Id1、Id2)＝(大、小)
来识别。该漏电流Id1、Id2的大小判定，由没有图示的读出放大器将其与基准电流比较来进行。
在本实施例中，利用相向电容CCF2、CFD、CFG2，能够使各漏电流Id1、Id2的电流量如上述所希望的或增大或减小。因此，能够使其差值(Id1-Id2)如所希望的那样增大。由于所谓的差值(Id1-Id2)是电流窗口，在本实施例中，能够使电流窗口像希望的那样扩展。由于电流窗口广，漏电流Id1、Id2与基准电流的裕量变宽，能够降低误认写入数据的危险性。
(ii)“(0、1)”状态
“(0、1)”状态与上述相反，对左侧的浮置栅FG1注入电子。因此，各漏电流Id1、Id2的电流值与上述议论同样地进行评价，成为
(Id1、Id2)＝(大、小)。
(iii)“(1、1)”状态
“(1、1)”状态是对任何一个浮置栅FG1、FG2也没有注入电子。因此，由于各浮置栅FG1、FG2的电位没有因电子而下降，Id1、Id2双方都增大。另外，由于该状态左右对称，Id1和Id2不产生差值，成为
(Id1、Id2)＝(大、大)。
(iv)“(0、0)”状态
由于“(0、0)”状态是对两方的浮置栅FG1、FG2注入电子，所以左右对称。因此，Id1和Id2不产生差值，成为
(Id1、Id2)＝(小、小)。
当本发明的半导体存储器进行读出工作时，如上所述，在判定“(0、0)”～“(1、1)”  逻辑状态后，可以据此进行读出工作，但也能够如下述那样进行读出工作。换句话说，当本发明的半导体存储器进行读出工作时，最终，根据在与未施加读出电压侧(接地侧)的源-漏相向的浮置栅中是否存储了电荷，改变漏电流值Id。因此，当对一方的源-漏供给了漏电压时，仅仅通过检测由此得到的漏电流值，就能够单独地检测未施加电压侧的浮置栅的电荷存储状况，这样做也能够进行读出。
III)擦除工作
接着，说明注入到浮置栅FG1、FG2中的电子的擦除方法。如图9所示，为了抽出存储电子，考虑从源-漏区BL1、BL2抽出电子的方法。在该方法中，使控制栅CG接地，对源-漏区BL1、BL2供给高电位“H”(例如12V)。这里，能够相对地设定控制栅CG与源-漏区BL1、BL2的电位差，例如，也可以对控制栅CG施加-6V，对源-漏区BL1、BL2施加6V。
如图10所示，作为另一方法，对控制栅CG施加高电位VG(例如12V)，将衬底12和源-漏区BL1、BL2接地。根据这样的电位分配，当从浮置栅FG1(FG2)观察时，由于控制栅CG侧的电位高，存储电子通过内部多晶绝缘膜15b被抽出至控制栅CG。在这里也同样，可以对控制栅CG施加6V，对源-漏区BL1、BL2施加-6V，在两者之间相对地产生12V的电位差。
另外，在图10的电位分配中，由于控制栅CG处于比凸部13a高的电位，如图10所示形成电子层。通过该电子层，相向电容CFG1(CPG2)的静电电容值增大。因此，通过该相向电容CFG1(CFG2)，浮置栅FG1(FG2)的电位被吸引向凸部的侧面13b的电位。
因此，由于浮置栅FG1(FG2)的电位进一步下降，浮置栅FG1(FG2)与侧面13b的电位差很少，没有两者之间的隧道绝缘膜15a因隧穿电流而被破坏的情况。
并且，浮置栅FG1(FG2)的电位被吸引向源-漏区BL1(BL2)和侧面13b侧的电位，从而浮置栅FG1(FG2)与控制栅CG的电位差相对地增大，在它们之间产生强的电场，存储电子被该强电场高效地抽出至控制栅CG。
iv)非选择时
上述i)～iii)都是单元晶体管1被选择的情况。在实际的工作中，单元晶体管1不是常时地被选择的，也有非选择状态的情况。
即便在非选择状态，在位线BL1(参照图3)上，也必须选择另一单元晶体管TC，施加各工作用的电压VDD。在这种情况下，非选择单元晶体管TC的浮置栅FG1利用与位线BL1的大的相向电容CFS被吸引向位线BL1的电位。因此，由于浮置栅FG1与源-漏区BL1之间的电位差变小，它们之间的隧穿绝缘膜15a没有暴露于高电场中的情况。因此，在隧道绝缘膜15a上难以流过隧道电流，能够防止该隧道绝缘膜15a的恶化。
并且，如上所述，由于电位差变小，能够抑制在源-漏区BL1与衬底12的pn结处产生因高电场引起的热空穴，从而能够防止因该热空穴引起的隧道绝缘膜15a的恶化。这样，在本实施例中，提高了抗能带间隧穿性能。
这里，为了得到上述驱动时的i)～iv)的各优点，要注意浮置栅FG1(FG2)与源-漏区BL1(BL2)的相向电容CFS(CFD)所起的重要作用。在本实施例中，通过将浮置栅FG1(FG2)敷设在源-漏区BL1(BL2)上，使浮置栅FG1～FG2的间隔变窄，使器件小型化，同时，用使上述对置电容CFD、CFS增大的方法，使之容易得到上述优点。
浮置栅FG1(FG2)与源-漏区BL1(BL2)的相向面积没有被限定。虽然相向面积越大越容易得到上述优点，即使相向面积小也能够得到上述优点。因此，如图25所示，使源-漏区BL1(BL2)从凸部13a后退，即使使该源-漏区BL1(BL2)的一部分与浮置栅FG1(FG2)相向，也能够得到上述优点。
(3)穿通现象的应对措施和阈值电压Vth的稳定化
但是，当上述写入和读出工作时，如果源-漏BL1～BL2之间的穿通现象成为问题，以采用图30所示的结构为宜。图30中的曲线图是表示凸部13a的深度与在该深度的硼(p型杂质)浓度的关系。在该结构中，使凸部13a的硼浓度在深度方向上逐渐增加，在凸部13a的基端部的硼浓度增高。这样做时，在源-漏区BL1、BL2附近部位的侧面13b、13b，硼浓度增高。
根据上述结构，由于在接近n型源-漏BL1、BL2的部位的沟道中，p型杂质的浓度增高，沟道成为与以线性方式联结了n型的源-漏区BL1、BL2的区域(接近n型源-漏区BL1、BL2的部位)分开的区域，即在凸部的侧面13b、13b和顶面13c的各表层上形成。根据上述结构，由于接近n型源-漏BL1、BL2的部位的沟道中P型杂质的浓度增高，此事也意味着源-漏BL1、BL2难以穿通，在将该单元晶体管集成化以形成半导体存储器的情况下，能够实现高集成度。
但是，单元晶体管TC的阈值电压Vth受到在基端部的侧面13b、13b的杂质浓度较大的影响。因此，如上所述，当在基端部增高硼浓度时，单元晶体管TC的阈值电压Vth增高。
但是，当在侧面13b上设置n型区17时，由于该n型区17中的n型杂质与侧面13b的P型杂质补偿，能够使在侧面13b上的实质上的受主浓度降低。因此，即使增高在凸部13a的基端部的硼浓度，通过设置n型区17，也能够抑制晶体管的阈值电压Vth的增加。
另外，如上所述，由于阈值电压Vth对基端部的杂质浓度是敏感的，为使Vth稳定，最好使基端部的杂质浓度不太变动。因此，在凸部13a中的硼浓度不是仅仅单纯地渐增，而是使以粗线表示的峰值形成得尽可能的平(平坦)，最好使平坦的部位位于凸部13a的基端部。由于在平坦的部位上硼浓度不太变动，硼浓度与n型区17中的砷浓度的浓度关系变得大体恒定，能够使阈值电压Vth稳定。
(4)控制栅-位线间漏泄电流的应对措施
如图11所示，在本实施例中，在行方向上邻接的单元晶体管TC、TC之间的A部204中，控制栅CG与位线BL2相向。因此，在A部204中，在进行各种工作时，需要考虑流过控制栅CG与位线BL2之间的漏泄电流。
如图所示，在担心该点的情况下，联结隧道绝缘膜15a设置选择氧化膜34，还使其厚度比隧道绝缘膜15a厚为宜。这样做时，能够通过选择氧化膜34的厚度，防止上述漏泄电流。在图11的例子中，为了防止控制栅CG与位线BL1、BL2之间的漏泄电流，用选择氧化法形成第4绝缘膜，但不限于此，也可以在邻接的浮置栅之间形成开口，在开口中充填氧化物，在其上面形成控制栅CG。
这样，当在控制栅CG与位线BL1、BL2之间填埋绝缘物时，浮置栅FG1、FG2变为仅仅隔着内部多晶绝缘膜15b的部分与控制栅CG相向。
(5)整体的电路结构
图12表示本实施例的整体的电路结构。如图12所示，存储单元阵列44是在列方向及行方向上排列多个上述单元晶体管TC、TC…而成。各单元晶体管TC、TC…的控制栅(字线)WL1～WL4与行译码器43的输出连接。这样的行译码器43将规定位的行译码信号RDC译码，选择与该信号RDC对应的字线WL1～WL4。
在被选择的字线WL1～WL4上，供给栅电压VG。在进行写入/读出/擦除各工作时按照希望转换栅电压VG，施加各自的工作用电压。如上所述，栅电压VG在写入时是2.2V，在读出时是2.2V，在擦除时是12V。另一方面，在非选择时，字线WL1～WL4往往成为浮置状态。
另一方面，各单元晶体管TC、TC…的位线BL1～BL3连接到列译码器42的输出上。列译码器42将规定位的列译码信号CDC译码，选择与信号CDC对应的位线BL1～BL3。
在被选择了的位线BL1～BL2上供给电压VDD。在写入/读出/擦除的各工作时，按照希望转换电压VDD，施加各自的工作用的电压。如上所述，电压VDD在写入时是接地或者6V，在读出时是接地或者1.6V，在擦除时接地。另一方面，在非选择时，位线BL1～BL3往往成为浮置状态。用选择位线B1i和选择字线WLj选择任意的单元晶体管TC，进行写入/读出/擦除各工作。
(7)制造工艺
接着，参照图13～图24说明本实施例的半导体存储器的制造方法。最初，如图13A所示，准备作为一种导电类型半导体衬底的p型硅衬底12。P型硅衬底12是在p+衬底(硼浓度4.0×1018cm-2)12b上形成p型的外延层(硼浓度1.0×1015cm-2)12a而成。在它的表面上预先形成硅热氧化膜。
接着，如图13B所示，在硅热氧化膜18上形成氮化硅膜19。然后，将硅氮化硅膜19图形化，形成开口部19a。
在本实施例中，能够将单元晶体管的制造工序与CMOS晶体管的制造工序并行进行。以下，不仅记述单元晶体管，也一并记述CMOS晶体管的制造工序。图中的CMOS晶体管部200是指在后面形成CMOS晶体管的部位。单元晶体管部202是指形成单元晶体管的部位。上述的开口19a在CMOS晶体管200的所需部位上形成。
接着，如图14A所示，生长场氧化膜18a。这样的场氧化膜18a是作为将氮化硅膜19(参照图13B)氧化时的掩模而生长的。生长场氧化膜18a后，刻蚀除去该氮化硅膜19。
接着，如图14B所示，在整体上涂敷光致抗蚀剂20。通过对该光致抗蚀剂20进行曝光-显影，形成开口20a。然后，以光致抗蚀剂20作为掩模，进行砷离子注入，在开口20a的下面形成n阱21。形成n阱21后，除去光致抗蚀剂20。
接着，如图15A所示，在整个面上涂敷新的光致抗蚀剂22。对该光致抗蚀剂22曝光-显影，形成开口22a。然后，以光致抗蚀剂22作为掩模，进行硼离子注入，在开口22a的下面形成p阱23。在形成p阱23后，除去光致抗蚀剂22。
接着，如图15B所示，在整体上涂敷光致抗蚀剂24。通过曝光-显影，在光致抗蚀剂24上形成开口24a。开口24a在单元晶体管202的上方形成。以该光致抗蚀剂24作为掩模，进行离子注入，形成p阱13。该离子注入进行4次，各次的条件如下：
-第一次…离子种：BF2
         加速能量：15(KeV)
         剂量：5.1×1011(cm-2)
-第二次…离子种：BF2
         加速能量：45(KeV)
         剂量：5.0×1011(cm-2)
第三次：…离子种：B(硼)
          加速能量：20(KeV)
          剂量：6.0×1012(cm-2)
第四次：…离子种：B(硼)
          加速能量：40(KeV)
          剂量：5.0×1012(cm-2)
          剂量：5.0×1012(cm-2)
通过上述4次离子注入，p阱13示出图31那样的硼浓度分布。图31是表示从p阱13的表面算起的深度和在该深度的硼浓度的关系的曲线图。
在图中，硼的净浓度用各次的硼浓度(虚线)的包络线(实线)表示。由此可知，在硼的浓度分布中形成峰值(粗线部分)。最好适当调节注入条件使峰值平坦地形成，使平坦部位深度方向上存在于尽可能广的范围内。其理由在后述的图16b中能够明了。
接着，如图16A所示，继续保留上述场绝缘膜18a，刻蚀除去硅热氧化膜18(参照图15B)。然后，再次使衬底12的表面热氧化，形成栅绝缘膜15c。栅绝缘膜15c的膜厚约为10nm左右。
在该栅绝缘膜15c上，依次形成氮化硅膜25(例如膜厚约10nm)、氧化硅膜26(例如膜厚4nm)、及氮化硅膜27(例如膜厚50nm)。各膜的功能在后面的工序中变得明白。这些膜用熟知的CVD法(化学气相生长法)形成。
接着，如图16B所示，在最上层的氮化硅膜27上涂敷抗蚀剂膜45。涂敷后，通过对光致抗蚀剂45进行曝光-显影，形成带状开口45a、45a、…。将光致抗蚀剂45作为刻蚀掩模使用，进行刻蚀。通过刻蚀，氮化硅膜25、27、氧化硅膜26及栅绝缘膜15c形成开口。通过这些膜的开口刻蚀p型硅衬底12，形成沟槽28、28、…。
沟槽28、28、…形成为其底部位于硼浓度的峰值(参照图31)上。峰值是在图15B的工序中平坦地形成，而且，由于使该平坦的部位广泛存在于深度方向上，即使在工艺过程中产生沟槽深度28的分散，也能够确保沟槽28的底部可靠地位于硼浓度的峰值上。
据此，形成在基端部的硼浓度高的凸部13a(参照图30)。在基端部的杂质浓度对阈值电压Vth影响很大，如上所述，由于能够使沟槽28的底部可靠地位于硼浓度的峰值上，能够防止阈值电压Vth的变动。
再次返回到图16B，虽然没有限定沟槽28、28、…的尺寸，在本实施例中，其深度约为380nm。另外，邻接的沟槽28、28、…的间隔(即凸部13a的宽度)约为160nm左右。在形成沟槽28、28、…后除去光致抗蚀剂45。
接着，如图17A所示，在露出面整体上形成氧化硅膜29(膜厚约为20nm)。氧化硅膜29用CVD法形成。接着，如17B所示，在厚度方向上进行氧化硅膜29的各向异性刻蚀。该刻蚀用RIE法(ReactiveIon Etching：反应离子刻蚀法)进行。据此，氧化硅膜29被除去，而保留在凸部13a的侧面形成的氧化硅膜。
然后，通过离子注入砷，在沟槽28、28、…的底部形成位线BL1、BL2、…。当离子注入时，由于在侧面13b形成氧化硅膜29，能够防止对侧面13b注入砷。另外，由于凸部13a具有作为掩模的功能，能够在沟槽28的底部自对准地形成各位线BL1、BL2、…。该离子注入的条件如下。
离子种：As(砷)
加速能量：15(KeV)
剂量：2.0×1014(cm-2)
离子注入结束后。将保留在侧面13b上的氧化硅膜29进行约10nm左右的刻蚀，使其减薄。由于薄，以下省略了所保留的氧化硅膜29的图示。
接着，如图18A所示，对凸部13a的两侧面13b、13b离子注入砷，形成作为相反导电类型区的n型区17、17…。为了对侧面13b进行离子注入，将衬底12对离子的入射方向倾斜即可。在本实施例中，将p型硅衬底12的法线n1对离子的入射方向n0倾斜约+/-20°。该离子注入的条件如下。
离子种：As(砷)
加速能量：10(KeV)
剂量：5.0×1011(cm-2)
当离子注入时，由于在侧面13b保存薄的氧化硅膜29(参照图17B)，能够防止对侧面13b过量地注入砷。
但是，沟槽28、28、…的表层是成为器件的沟道的部位，它的性质对器件的特性影响很大。因此，在以后的各种工序中，需要注意不使沟槽28、28、…的表面被污染。
鉴于这一点，在本实施例中，如图18B所示，在沟槽28、28、…的侧面和底面形成牺牲氧化硅膜31。牺牲氧化硅膜31的厚度约为4nm左右，它用热氧化形成。
由于沟槽28、28、…的表面被牺牲氧化硅膜31覆盖保护，能够防止在后续工序中的污染。而且，由于该氧化硅膜31还具有去除沟槽28、28、…的表层的晶格缺陷的功能，能够防止因晶格缺陷引起的器件特性的恶化。然后，在包括沟槽28、28、…在内的露出面整体上形成氮化硅膜(即掩蔽膜)30。氮化硅膜30的膜厚约为60nm左右，它用CVD法形成。
接着，如图19A所示，在厚度方向上对上述氮化硅膜30进行各向异性刻蚀，形成作为开口的长孔30a。形成长孔30a后，将氮化硅膜30作为刻蚀掩模，有选择地刻蚀上述的牺牲氧化硅膜31和各位线BL1、BL2、…的一部分。通过刻蚀，在各位线BL1、BL2、…上形成凹槽(凹处)32(深度约10nm)。
然后，为了降低位线BL1、BL2、…的电阻，通过长孔30a对位线BL1、BL2、…离子注入砷。图中表示利用离子注入注入了砷的部位(n+区)33。离子注入的条件如下。
离子种：As(砷)
加速能量：30(KeV)
剂量：3.0×1015(cm-2)
接着，如图19B所示，将氮化硅膜30作为掩模，有选择地对凹槽32、32、…进行氧化，形成选择氧化膜34、34、…。形成选择氧化膜34、34、…后，刻蚀氮化硅膜27、30将其除去。在刻蚀中，氧化硅膜26和牺牲氧化膜31起到刻蚀停止器的功能。接着，刻蚀氧化硅膜26将其除去。这次，氮化硅膜25起到刻蚀停止器的功能。刻蚀进行到将氧化硅膜26完全除去，而且，选择氧化膜34、34、…保存的程度。
然后，如图20A所示，再次将沟槽28、28、…的底面和侧面氧化，形成膜厚约5nm左右的隧道绝缘膜15a。由于隧道绝缘膜15a的性质对器件工作有较大影响，最好将隧道绝缘膜形成为质地优良的膜。
在本实施例中，为了形成质地优良的隧道绝缘膜15a，使用等离子体氧化法。在等离子体氧化法中，使用微波激励高密度等离子体装置，在该装置中使用了放射状线槽天线。而且，在该装置内，导入氪(Kr)和氧(O2)的混合气体。
被微波激励的氪与氧(O2)碰撞，生成大量的原子态氧O*。原子态氧O*容易侵入沟槽28、28、…的表层部中。因此，在所有的面方向上都以大体相同的氧化速度均匀地氧化，而不依赖于面方向。因此，如该图的圆内所示，在沟槽28、28、…的角部以均匀的膜厚形成隧道绝缘膜15a。此外，关于上述的等离子体氧化法，在「第48届应用物理学相关联合讲演会讲演予稿集29p-YC-4」和特开2001-160555号专利公报中有详细的介绍。
如上所述，在形成隧道绝缘膜15a后，进行图20B的工序。在该工序中，在上述隧道绝缘膜15a上和氮化硅膜25上形成多晶硅膜34。对多晶硅膜34在原处预先掺杂磷(P)。另外，该多晶硅膜34的膜厚约为50nm左右。
接着，如图21A所示，在厚度方向上进行多晶硅膜34的各向异性刻蚀。据此，一边除去氮化硅膜25上的多晶硅膜34，一边使多晶硅膜34保留在沟槽28、28、…的侧面上的隧道绝缘膜15a上。所保留的多晶硅膜34成为浮置栅FG1、FG2。形成浮置栅FG1、FG2后，刻蚀除去氮化硅膜25。
接着，如图21B所示，在整个面上涂敷光致抗蚀剂35。涂敷后，通过对光致抗蚀剂35进行曝光-显影，形成开口35a。该开口35a在CMOS晶体管部200上形成。将该光致抗蚀剂35作为刻蚀掩模使用，进行CMOS晶体管部200上的栅绝缘膜15c的刻蚀。据此，CMOS晶体管部200的n阱21和P阱23的表面露出。
接着，如图22A所示，在除去光致抗蚀剂35后，用上述等离子体氧化法将露出面整体氧化。据此，由于栅绝缘膜15c下的硅被氧化，栅绝缘膜15c成为厚膜。同时，浮置栅FG1、FG2的表面也被氧化，形成内部多晶绝缘膜15b。内部多晶绝缘膜15b的膜厚约为8nm左右。
由于浮置栅FG1、FG2由多晶硅构成，在其表面上形成众多的各种面方向的晶粒。这样，即使面方向各式各样，根据上述等离子体氧化法，也能够不依赖于面方向而均匀地形成氧化硅膜。因此，能够防止内部多晶绝缘膜15b的膜厚局部地变薄，不会产生在薄的部位的绝缘特性恶化的不良情况。即使对多晶硅掺杂磷(P)也能够得到该优点。
接着，制造图22B所示的结构。为了得到该结构，首先，在整个露出面上形成多晶硅膜。该多晶硅膜后来成为控制栅CG。多晶硅膜在原处工艺中预先掺杂磷(P)。接着，在多晶硅膜上，形成WSi膜36。还在WSi膜36上形成由氧化硅膜构成的压盖膜38。而且，通过将这些叠层膜图形化，能够得到图示的结构。
通过这些工序，在行方向上形成一体化形成的多个控制栅CG、CG、…。同时，在CMOS晶体管部200上的P阱23、n阱21上形成栅电极41。栅电极41主体用多晶硅膜37构成，利用WSi膜36使其电阻下降。由于WSi膜36也在控制栅CG上形成，控制栅CG的电阻也下降。
接着，如图23A所示，在整个面上涂敷光致抗蚀剂39。涂敷后，通过对光致抗蚀剂39进行曝光-显影，形成开口39a。形成开口39a的部位是邻接的控制栅CG、CG、…之间。
接着，如图23B所示，将光致抗蚀剂39作为刻蚀掩模使用，刻蚀除去没有用控制栅CG、CG、…覆盖的部位的内部多晶绝缘膜15b。当刻蚀时，控制栅CG、CG、…之间的栅绝缘膜15c也被轻微刻蚀。进而改变刻蚀剂，刻蚀除去没有用控制栅CG、CG、…覆盖的部位的浮置栅FG1、FG2。通过该工序，在邻接的控制栅CG、CG、…之间，隧道绝缘膜15a露出。
最后，如图24所示，形成元件隔离区40。应形成该元件隔离区40的部位是没有用控制栅CG、CG、…覆盖的凸部13a的侧面13b及顶面13c。在控制栅CG下侧面13b及顶面13c成为沟道，但利用元件隔离区40，邻接的控制栅CG、CG下的沟道被电隔离。
为了形成元件隔离区40，用光致抗蚀剂39作为掩模，进行硼离子注入。当离子注入时，应将元件隔离区40在凸部13a的侧面13b形成，使衬底12对离子的入射方向倾斜。在本实施例中，使P型硅衬底12的法线n1对离子的入射方向n0倾斜约+/-20°。离子注入的条件如下。
离子种：BF2
加速能量：20(KeV)
剂量：1.0×1013(cm-2)
然后，通过除去光致抗蚀剂39，完成图1所示的半导体存储器10。此外，在需要部位上形成源-漏区以使CMOS晶体管部200完成。
接着，说明本发明的其他实施例。在本实施例中，过擦除存储单元是它的一个特征。本实施例着眼于通过过擦除使存储在浮置栅上的电荷实质上成为0以下的状态，改善写入效率，从而提高写入速度。
此外，在本实施例中，由于以浮置栅仅仅设置在位于2个相反导电类型的区域之间的沟道区的一部分上的半导体存储器作为对象，通过将浮置栅接地，在未设置浮置栅的沟道区中，能够截断电流，在读出时，能够防止电流流过没有被选择的存储单元中。换句话说，这是因为在读出时，在使没有被选择的存储单元的控制栅接地时，没有电流流过的缘故。进而，通过过擦除，还具有增大电流窗口裕量(即在浮置栅上存储电荷时和未存储电荷时的电流差)的优点。
在本实施例中，过擦除是通过对欲擦除的存储单元，在该存储单元上发生过擦除的时间，例如5msec的期间，实行上述擦除工作来进行的。当经过该程度的时间时，浮置栅在过擦除状态，擦除工作成为饱和状态，成为稳定的电荷耗尽状态(电子耗尽状态、空穴存储状态)，FN电流值几乎成为0，在浮置栅上，没有存储大于0的正的电荷。
接着，具体地说明本实施例的半导体存储器。在以下的说明中，对具有与上述实施例的结构要素同一功能的部件使用同一参照符号，其说明也部分地省略。
现说明本实施例的半导体存储器的电路结构。图32是本实施例的半导体存储器阵列126的电路结构图。在该图中，参照符号TCI、m、p表示在第i行第m列(i＝0、1、2…，m＝0、1、2…)的存储体BNKi，m内的第p个(p＝0、1、2…)单元晶体管，其结构和工作与上述图2所示的晶体管相同。
单元晶体管TCi、m、p的每一个被分在存储体BNKi、m中，参照图1，相当于上述的TC。各存储体BNKi、m由排列成(1列)×(n行)的n个单元晶体管TCi、m、p构成。此外，n表示规定的自然数，其值没有特别的限定。另外，存储体BNKi、m中的i及m分别表示属于该存储体的单元晶体管TCi、m、p的共同的行编号和列编号。
在该电路中，与用通常的闪速存储器与字线和位线的组合来选择单元晶体管不同，首先，用选择线SEi、SOi选择位于第i行的偶数存储体组BNKi、m(m＝0、2、4…)和奇数存储体组BNKi、m(m＝1、3、5…)的任何一方的组，用位线BLm(m＝0、1、2…)(更正确地说，用连接在位线BLm上的虚拟地线VTk)从该存储体组选择1个存储体，接着，用字线WLp选择该存储体BNKi、m内的1个单元晶体管TCi、m、pn以下，对此进行具体的说明。
在各存储体BNKi、m上，每一个连接一个用于选择它的选择晶体管STEi、m，STOi、m。其中，选择晶体管STEi、m是用于选择位于第i行的存储体BNKi、m中列编号是偶数的存储体BNKi、m(m＝0、2、4…)的选择晶体管，以下也称为偶数存储体选择晶体管。为了指定选择晶体管STEi、m，使用选择线SEi。在1条选择线SEi上连接排列在第i行上的所有的选择晶体管STEi、m(m＝0、1、2…)。通过选择线SEi选择连接在选择线SEi上的所有的选择晶体管STEi、m(m＝0、1、2…)。
另外，选择晶体管STOi、m是用于选择位于第i行的存储体BNKi、m中列编号是奇数的存储体BNKi、m(m＝1、3、5…)的选择晶体管，以下也称为奇数存储体选择晶体管。为了指定选择晶体管STOi、m，使用选择线SOi。在1条选择线SOi上连接排列在第i行上的所有的选择晶体管STOi、m(m＝0、1、2…)。利用选择线SOi选择连接在选择线SOi上的所有的选择晶体管STOi、m(m＝0、1、2…)。
如该图所示，对偶数存储体选择晶体管STEi、m的每一个来说，其一方的源-漏每隔一列共同连接，虚拟地线VTk(k＝0、1、2…)连接在其共同连接节点A、D、E上。
奇数存储体选择晶体管STOi、m也同样，其共同连节点比偶数存储体选择晶体管STEi、m的共同连节点偏离1列。
此外，图中，符号STEi-1、m(m＝0、2、…)是用于选择在列方向上数第i-1号存储体中偶数存储体的偶数存储体选择晶体管。与此相对照，符号STOi+1、m(m＝1、、…)是用于选择在列方向上数第i+1号存储体中奇数存储体的奇数存储体选择晶体管。
另外，为了减小虚拟地线VTk(k＝0、1、2、…)的电阻，用铝等金属构成虚拟地线VTk。另一方面，位线BLm(m＝0、1、2…)由扩散层构成，其电阻比虚拟地线VTk的电阻高得多。
电路工作如下。例如，考虑在读出时，选择该图中的单元晶体管TCi、m、0的情况(这里，假定m是偶数)。单元晶体管TCi、m、0属于偶数存储体BNKi、m。因此，首先，必须选择偶数存储体组BNKi、m(m＝0、2、4…)，使偶数存储体选择线SEi成为高电平，使各偶数存储体选择晶体管STEi、m(m＝0、1、2…)成为导通状态。使其他的选择线(SEr(r＝0、1、2，…，i-1、i+1、…)、SOr(r＝1、1、2…))全部成为低电平，使其选择线与栅连接的晶体管全部成为关断状态。
根据上述电压分配，利用导通状态的偶数存储体选择晶体管STEi、m、STEi、m+1，位线BLm、BLm+1成为与虚拟地线VTk、VTk+1电连接的状态。使与其他的偶数存储体BNKi、m-2、BNKi、m+4等联结的位线也同样，成为与虚拟地线电连接状态。
接着，为了选择目的单元晶体管TCi、m、0，使通过位线BLm与其联结的虚拟地线VTk成为接地电平，而且对通过位线BLm+1联结的虚拟地线VTk+1施加低的电压VDD(＝1.6V)。使除此以外的虚拟地线VT处于开路状态。这样做，首先偶数存储体组i、m(m＝0、2、4…)被选择。具体地说，这样设定虚拟地线VT，将由连接在虚拟地线VT上的位线门122进行。位线门122的详细情况将在下面叙述。而且，对字线WL0施加读出电压VG(＝2.2V)。进而，通过连接在虚拟地线VT上的位线门122，仅仅将虚拟地线VTk+1连接在读出放大器128上，利用读出放大器128检测流过虚拟地线VTk+1上的电流。
利用对源-漏施加的这些电压值，如在图8A中已经说明的那样，第1漏电流Id1流过单元晶体管TCi、m、0。该第1漏电流Id1从读出放大器128起按位线门122、虚拟地线VGk+1、节点D、节点C、偶数存储体选择晶体管STEi、m+1、位线BLm+1、单元晶体管TCi、m、0、位线BLm、偶数存储体选择晶体管STEi、m、节点B、节点A、虚拟地线VGk、位线门122的顺序流动。
接着，利用位线门122使位线BLm与BLm+1之间的电位差反转，预先使除此以外的电压值与上述电压值同样不变。当这样做时，如在图8B中已经说明的那样，在单元晶体管TCi、m、0上流过第2漏电流Id2。该第2漏电流Id2的电流路径与第1漏电流Id1的电流路径相反。
这样，利用读出放大器测量单元晶体管TCi、m、0的第1漏电流Id1及第2漏电流Id2，识别在单元晶体管TCi、m、0中存储的是4值状态“(0、0)”～“(1、1)”中的哪一个。
根据该电路结构，第1漏电流Id1不是常时地在由扩散层构成的高电阻的位线BLm、BLm+1内流过，而是在到达目的存储体BNKi、m之前在低电阻的虚拟地线VGk+1中流过，在到达目的存储体BNKi、m后在位线BLm+1中流过。而且，在流过单元晶体管TCi、m、0后，第1漏电流Id1经由位线BLm流过虚拟地线VGk。
这样，由于是比常时地流过位线BLm、BLm+1内的情况低的电阻，在本实施例中，能够用高速读出第1漏电流Id1。对于第2漏电流Id2也能够得到同样的优点。
在上述例中，选择了偶数存储体BNKi、m内的单元晶体管TCi、m、0。另一方面，为了选择奇数存储体组BNKi、m(m＝1、3、5…)内的单元晶体管TCi、m、p，使奇数存储体选择线SOi成为高电平，各奇数存储体选择晶体管STOi、m(m＝0、1、2…)成为导通状态。而且，使其他的选择线(SEr(r＝0、1、2…)、SOr(r＝0、1、2，…，i-1、i+1、…))全部成为低电平，使这些选择线与栅连接的晶体管全部成为关断状态。除此以外，由于与选择偶数存储体的情况相同，对奇数存储体不再如上进行说明。上述单元晶体管的选择方法也称为虚拟接地方式。
图33是表示本发明的半导体存储器的一个实施例的结构的功能方框图。本实施例的半导体存储器是闪速存储器120。
图33的闪速存储器120通过地址信号线124接收地址信号124。另外，通过数据线146，输入写入数据146，还输出读出数据146。地址信号124是指示对存储器阵列126内的存储单元中的任何一个进行数据读出或者数据写入的的信号。
此外，擦除一般是例如以64K字节为单位一并进行。那时，在64K字节的单元中，联结在1行上的单元全部一次进行擦除，依次对各行进行擦除，由此进行64K字节的单元一并擦除。
写入数据146及读出数据146例如是8位数据。但是，以下，为了使说明简化，写入数据146及读出数据146是2位(1个存储单元部分)，擦除是对全部存储单元一齐一次进行。
控制部130存储所输入的地址信号124，从地址信号124生成存储体数据132、字数据134和位线数据136，分别输出到存储体译码器138、字译码器140、位线门122中。另外，控制部130通过信号线150，对存储体译码器138、字译码器140、位线门122输出表示进行写入工作、读出工作、擦除工作中的哪一个的信息(以下称为模式信息)。控制部130自身通过没有图示的信号线，从外部接收模式信息，作为模式信息对存储体译码器138、字译码器140、位线门122输出。
在写入工作时，控制部130通过信号线148将写入数据146作为写入数据148送到位线门122中。位线门122对用位线数据136指定的虚拟地线VT来说，根据写入数据148，对虚拟地线VT施加6.0V电压(漏侧)，或者将虚拟地线VT接地(源侧)。但是，在写入时写入数据是(1、1)的情况下，由于没有必要进行写入，控制部130对各部不发出写入工作的指示。
在读出工作时，控制部130根据通过信号线142从读出放大器128送来的数据142，生成读出数据146。换句话说，对1个存储单元来说，位线门122转换源和漏，进行2次读出。控制部130通过信号线142从由读出放大器128送来的2个信号142(这是从上述的Id1、Id2生成的信号)判定(Id1、Id2)是(大、大)、(大、小)、(小、大)、(小、小)的哪一个，生成读出数据146。
当本发明的半导体存储器进行读出工作时，虽然如上所述，在判定“(0、0)”～“(1、1)”逻辑状态后，根据判定进行读出即可，但也可以如下述方法进行读出工作。换句话说，当本发明的半导体存储器进行读出工作时，其结果成为，漏电流值Id根据在与没有施加读出电压侧(接地侧)的源-漏相向的浮置栅上是否存储电荷而变化。因此，当对一方的源-漏供给漏电压时，仅仅检测由此得到的漏电流，就能够单独地检测出没有施加电压一侧的浮置栅的电荷存储状况，这样做也能够进行读出。
存储体译码器138从控制部130输入存储体数据132，通过选择存储器阵列126内的选择线SE、SO中的任何一条(读出工作时及写入工作时)，或者选择全部(擦除工作时)，选择连接在该选择线上的存储体选择晶体管。选择通过对被选择的选择线SE、SO施加大于选择晶体管STE、STO的栅阈值电压的电压进行。对没有被选择的选择线SE、SO，施加小于选择晶体管STE、STO的栅阈值电压的电压，使位线BL与虚拟地线VT不连接。
字译码器140从控制部130输入字数据134，选择存储器阵列126内的字线WL中的任何一条(读出工作时及写入工作时)或者所有的(擦除工作时)字线。而且，对所选择的字线WL供给从电源部144输入的电压VE、VW、VR。这里，电压VE是在擦除时施加在单元晶体管TC的控制栅上的电压(例如12V)，电压VW是在写入时施加在单元晶体管TC的控制栅上的电压(例如2.2V)，电压VR是在读出时施加在单元晶体管TC的控制栅上的电压(例如2.2V)。在擦除时，为了进行过擦除，字译码器140在5msec期间对字线WL施加电压VE。
此外，向浮置栅的数据写入最好使用在能够写入的写入电压值中位于最小的电压值附近的写入电压VW来进行。这是由于这时写入效率成为最大的缘故。这里，所谓写入效率是指注入到浮置栅中的电流Ifg与源电流Is之比Ifg/Is。
对没有被选择的字线WL，施加比单元晶体管TC的栅阈值电压小的电压，以防止在没有被选择的单元晶体管TC中流过电流。为了施加小的电压，通常将字线接地。
在读出工作时及写入工作时，位线门122从控制部130输入位线数据136，对虚拟地线VT施加规定的电压，以选择包括在存储器阵列126内的1列内的存储体BNKi、m(i＝0、1、2…)中的单元晶体管TCi、m、p(i＝0、1、2…)。在擦除工作时，选择所有的存储体，即选择所有的单元晶体管，将其漏和栅接地。连接在没有被选择的存储体上的虚拟地线VT成为开路状态。以下，参照图34对此进行详细说明。
图34是表示位线门122的结构例的方框图。位线门122的位线控制部152从控制部130输入位线数据136、写入数据148(仅仅在写入工作时)、模式信息150。具体地说，位线数据136例如是写入或者读出对象的存储体BNKi、m的列编号m。
当位线控制部152输入位线数据136时，通过开关54k(k＝0、1、2…)对连接在成为对象的存储体BNKi、m内的漏侧的位线BL上的虚拟地线VT和连接在源侧的位线BL上的虚拟地线VT施加规定的电压。利用开关54k使除此以外的虚拟地线VT成为开路状态。因此，位线控制部152对各开关54k输出电压指示信号56k(k＝0、1、2…)。
开关54k设置在每个虚拟地线VTk上，输入电压指示信号56k，对虚拟地线VTk施加规定的电压，或者进行虚拟地线VTk与读出放大器128的连接。
开关54k都具有同一结构，包括端子58a、58b、58c。对端子58a从电源部144供给电压VDW，端子58b通过信号线60与读出放大器128连接，端子58c接地。在写入工作时，将漏侧的虚拟地线VT连接在端子58a上，施加电压VDW，将源侧的虚拟地线VT连接在端子58c上接地，使其他的虚拟地线VT成为与端子58a、58b、58c的任何一个都不连接的开路状态。
在写入数据是(0、0)的情况下，通过上述操作在漏中存储电荷后，转换漏侧与源侧，换句话说，将连接在端子58a上的虚拟地线VT连接在端子58c上，将连接在端子58c上的虚拟地线VT连接在端58a上，在转换后的漏中也存储电荷。
在读出工作时，将漏侧的虚拟地线VT连接在端子58b上，与读出放大器128连接，将源侧的虚拟地线VT连接在端子58c上接地，使其他的虚拟地线VT成为与端子58a、58b、58c的任何一个都不连接的开路状态。这样，用读出放大器128检测流过单元晶体管TC的电流。在读出工作时，需要对漏侧施加低的电压1.6V，而这是通过读出放大器128进行的。
接着，转换漏侧与源侧，即将连接在端子58b上的虚拟地线VT连接在端子58c上，将连接在端子58c上的虚拟地线VT连接在端子58b上，其他的虚拟地线VT的连接不变更，再次通过读出放大器128检测流过单元晶体管TC的电流。
图34所示的虚拟地线VT的连接状态是读出工作时的连接状态，是虚拟地线VTk+1连接在漏侧(端子58b)，虚拟地线VTk连接在源侧(端子58c)的情况，虚拟地线VTk+2处于开路状态。这种情况下，仅仅构成图32的第m号的列的存储体BNKi、n(i＝0、1、2…)被选择为读出对象。在读出工作时，由于转换漏与源，进行第2次的读出，在用图34的连接状态进行读出后，将虚拟地线VTk+1连接在源侧(端子58c)，将虚拟地线VTk连接在漏侧(端子58b)上。虚拟地线VTk+2保持开路状态不变。以此结束对1个单元晶体管的读出工作。
在本实施例中，擦除工作时在5msec期间将所有的虚拟地线VT连接在端子58c上，使虚拟地线VT接地。5msec的时间是基于下述考虑而设定的。存储在浮置栅中的电荷(该情况下是电子)，用FN电流擦除。图35表示在擦除时，与时间流逝的同时，存储在浮置栅上的电子的数目减少下去的状态的一个示例。
本图表示将存储在1个浮置栅上的电子的数目作为从擦除开始时算起的时间的函数表示的曲线。纵轴表示电子的数目，设擦除开始时的电子数目为1000个。表明在时刻t1，电子数成为「0」，然后，存储正的电荷(空穴(hole))。经过5msec时，存储在浮置栅上的正的电荷数是500个。这时，FN电流值几乎成为「0」。然后，存储的正的电荷的数目几乎不变化。
但是，在实际的擦除中的电子数的减少情况存在分散性。为了表示这种情况，相对于表示平均的减少情况实线的曲线66，在图中，用虚线表示减少速度快的情况的曲线64和慢的情况的曲线62。从曲线66、62、64可知，电子数减少情况的特征是：在减少的中途，减少情况存在宽度，即存在分散性，电子数成为「0」个的时刻变动。另一方面，FN电流最终成为「0」时的电子数不变动。
因此，像现有技术那样当在电子数为「0」个的附近(时刻t1)停止擦除时，需要考虑分散性后的对应措施。例如，进行一点一点的擦除，使得不致过擦除，需要进行该次没有过擦除的验证。如本实施例那样，直到FN电流的值成为「0」附近进行过擦除的情况下，在该电子耗尽的状态上几乎没有分散性。即电荷数成为饱和状态，得到稳定的栅阈值电压。因此，具有不需要验证操作的优点。
此外，本发明不限于直到FN电流值成为「0」为止进行过擦除的情况，也可以直到FN电流值成为比规定值小为止，擦除存储在浮置栅上的电荷，以此进行过擦除。另外，也可以将存储在浮置栅上的正的电荷成为大于规定数目为止，例如成为500个以上为止，以此进行过擦除。
从上述说明可知，在本实施例的情况下，选择部件由存储体译码器138、字译码器140和位线门122构成，过擦除部件由字译码器140、位线门122和电源部144构成。另外，写入部件由字译码器140、位线门122和电源部144构成。
返回到图33，在读出工作时，读出放大器128利用位线门122连接在作为读出对象的单元晶体管TC的漏侧，检测流过单元晶体管TC的电流的大小。检测结果通过信号线142送到控制部130。读出数据142例如是高电压和低电压，高电压对应于电流「大」，低电压对应于电流「小」。电源部144对字译码器140供给电压VE、VW、VR，对位线门122供给电压VDW。
接着，叙述由上述结构构成的闪速存储器120的工作。在写入工作时，控制部130接收来自外部的写入指示、作为写入对象的地址信号124和写入数据146。控制部130从地址信号124生成存储体数据132、字数据134和位线数据136，分别输出到存储体译码器138、字译码器140和位线门122上。另外，对存储体译码器138、字译码器140、位线门122输出表示作为写入情况的模式信息。还通过信号线148将写入数据146作为写入数据148送到位线门122。
存储体译码器138通过从控制部130输入的模式信息，进行写入工作。换句话说，根据存储体数据132，通过仅仅对存储器阵列126内的选择线SE、SO中的任何一条施加大于存储体选择晶体管STO、STE的栅阈值电压的电压，其他的选择线SE、SO接地，仅仅选择连接在该选择线上的存储体选择晶体管。
字译码器140利用从控制部130输入的模式信息，进行写入工作。换句话说，根据字数据134，选择存储器阵列126内的字线WL中的任何一条，仅仅对选择了的字线WL供给从电源部144输入的电压VW，其他的字线WL接地。
位线门122利用从控制部130输入的模式信息，进行写入工作。换句话说，根据位线数据136和写入数据148，在被指定的位线，即虚拟地线中，对漏侧位线施加电压VDW，使源侧位线接地。在写入数据是(0、0)的情况下，通过该操作，在漏中存储电荷后，转换漏侧与源侧，在转换后的漏中也存储电荷。
在读出工作时，控制部130从外部接收读入指示和作为读入对象的地址信号124。控制部130从地址信号124生成存储体数据132、字数据134和位线数据136，分别输出到存储体译码器138、字译码器140和位线门122上。另外，对存储体译码器138、字译码器140和位线门122，输出表示作为读入情况的模式信号。
存储体译码器138利用从控制部130输入的模式信息，进行读出工作。换句话说，根据存储体数据132，通过仅仅对存储器阵列126内的选择线SE、SO中的任何一条施加大于存储体选择晶体管STO、STE的栅阈值电压的电压，使其他的选择线SE、SO接地，仅仅选择连接在该选择线上的存储体选择晶体管。
字译码器140利用从控制部130输入的模式信息，进行读出工作。换句话说，根据字数据134，选择存储器阵列126内的字线WL中的任何一条，仅仅对选择了的字线WL供给从电源部144输入的电压VR，将其他的字线WL接地。
位线门122利用从控制部130输入的模式信息，进行读出工作。换句话说，根据位线数据136，在被指定的2根位线，即虚拟地线中，将漏侧位线连接在读出放大器128上，将源侧位线接地。用读出放大器128检测流过单元晶体管TC的电流后，转换漏侧与源侧，再次用读出放大器128检测流过单元晶体管TC的电流。
读出放大器128将检测到的结果作为读出数据142，2次输出到控制部130，控制部130从这些读出数据142生成2位的读出数据146，输出到外部。
在擦除工作时，控制部130从外部接收擦除指示。控制部130对存储体译码器138、字译码器140、位线门122输出表示作为擦除工作情况的模式信息。
存储体译码器138利用从控制部130输入的模式信息，进行擦除工作。换句话说，对存储器阵列126内的所有的选择线SE、SO施加大于存储体选择晶体管STO、STE的栅阈值电压的电压，选择所有的存储体选择晶体管。
字译码器140利用从控制部130输入的模式信息，进行擦除工作。换句话说，选择存储器阵列126内的所有的字线WL，对所有的字线WL供给从电源部144输入的电压VE。
位线门122利用从控制部130输入的模式信息，进行擦除工作。换句话说，将所有的虚拟地线VT在5msec期间接地。
这样，根据本实施例，浮置栅被擦除到过擦除状态，即电子耗尽状态。因此，全部单元成为电荷数饱和的状态，全部单元被均匀地擦除。进而，在被擦除了的单元上进行写入的情况下，与其说存储在浮置栅上的电荷不妨碍源-漏电流的流动，倒不如说存储的电荷对该电流起到负电阻的功能，即，使电流增加，提高写入效率，提高写入速度。
该写入电流的增加，与图2所示的单元结构成为可能的Ballistic(弹道式)电流写入方式的同时，使得用于写入的功耗减小到极限。这里，所谓Ballistic电流写入方式是指沟道电流的大部分在与浮置栅FG的栅绝缘膜垂直的方向上流过的写入方式。
由于功耗的降低，能够以比较小的电功率进行多个单元并行写入，使写入速度实质上高速化。由于写入速度的高速化，例如使在短时间内复制音乐介质和影像介质的服务成为可能。另外，由于积极地进行过擦除，没有必要像现有技术那样验证没有进行过擦除的情况，提高处理速度，还使处理简化。进而，通过进行过擦除，还具有改善读出时的电流窗口的效果。换句话说，当仅仅对进行了过擦除的单元的一方进行写入，注入电子时，能够进一步增大与没有电子注入的过擦除状态的单元之间的电位差。其结果是，能够进一步改善读出时的电流窗口。
接着，说明本发明的又一实施例。在该实施例中，在对控制栅施加擦除用电压之前，对成为擦除对象的单元的浮置栅中的未写入浮置栅进行注入电荷的电荷注入工作，特别进行预置注入工作。此外，本实施例中的半导体存储器的单元晶体管的结构与工作与上述图2所示的晶体管相同。
但是，进行电荷注入的时刻不限定于在对浮置栅施加擦除用电压之前，也可以在对浮置栅施加擦除用电压的中途，中断擦除用电压的施加，设置电荷注入的期间。
另外，也可以在对浮置栅上施加擦除用电压后，设置电荷注入的期间。在这种情况下，不是每次进行擦除工作都进行电荷注入工作，也可以仅仅在反复进行过擦除时进行电荷注入工作。
关于进行电荷注入的频度，在本实施例中，是每次进行擦除工作都进行电荷注入工作，但是，不限于此，也可以仅仅在多次擦除工作中的1次的擦除工作中进行电荷注入工作。
在本实施例中，作为预置注入工作的实施方法，在对控制栅施加擦除用电压之前，对成为擦除对象的单元施加预置用电压，进行预置注入工作，通过预置注入工作，仅仅对擦除对象单元的2个浮置栅中的未写入浮置栅进行电荷注入。
这时，设定预置用电压的电压值及施加时间，使得仅仅对未写入浮置栅注入电荷，对进行数据写入的浮置栅(以下称为「已写入浮置栅」)不进行电荷注入。
在预置注入工作中，虽然也可以选择在已写入浮置栅上进一步注入电荷的电压值及施加时间，但是，那种情况下，由于延长了擦除所需要时间，是不令人满意的。
在本实施例的方法中，在预置注入工作时，由于使用仅仅对未写入浮置栅进行电荷注入的电压值，需要在擦除前确认包括在作为擦除对象的单元中的浮置栅是未写入浮置栅、还是已写入浮置栅。
作为预置注入工作的实施方法，也可以是在作为擦除对象的存储单元的浮置栅中，仅仅选择未写入浮置栅进行电荷注入的方法。
例如，也可以在进行擦除工作之前，进行数据的读出工作，判别未写入浮置栅，通过通常的写入工作，对该浮置栅注入规定的电荷。但是，在该方法的情况下，为了判别是否是未写入浮置栅，在进行擦除工作前，需要追加进行数据读出工作的步骤。另外，还需要设置用于暂时存储是否是未写入浮置栅的信息的存储区。
接着，具体地说明本实施例。在以下的说明中，对具有与已经叙述的实施例的结构要素同一功能的部件，使用同一参照符号，也部分省略其说明。另外，由于写入工作及读出工作与已叙述的实施例同样，在下面仅仅说明擦除工作。
在本实施例中，当对规定的擦除对象的存储单元，例如64K字节存储单元进行一并擦除时，对联结在1条字线WL上的单元，即对1行的所有单元一次进行擦除，依次对各行进行擦除，由此进行64K字节的单元的一并擦除。
在表示图32的功能电路图的一部分的图36中，假定连接在1条字线WLn上的单元晶体管TCi、m-1、n，TCi、m、n，TCi、m+1、n等是擦除对象，连接在另一字线WLn+1上的单元晶体管TCi、m-1、n+1，TCi、m、n+1，TCi、m+1、n+1等不是擦除对象。在图32中，单元晶体管TCi、m-1、n的浮置栅FG1，单元晶体管TCi、m、n的浮置栅FG1、FG2是已写入浮置栅，单元晶体管TCi、m-1、n的浮置栅FG2、单元晶体管TCi、m+1、n的浮置栅FG1、FG2是未写入浮置栅。
在擦除工作时，对作为擦除对象的字线WLn，即对控制栅CG施加图37的电压曲线74。图37的横轴以msec单位表示时间，纵轴以V(伏)单位表示电压。在图37中，与此同时，也一并表示出施加在字线WLn+1上的电压曲线76，和施加在作为擦除对象的单元晶体管TCi、m-1、n，TCi、m、n，TCi、m+1、n的源及漏上的电压曲线78。如图所示，在擦除工作中，电压曲线76和电压曲线78总是0V。使电压曲线76为0V的理由是为了不产生擦除的缘故，使电压曲线78为0V的理由是为了在控制栅CG与浮置栅FG之间产生规定的电位差的缘故。
在本实施例中，如电压曲线74所示，在预置注入工作时，例如在1msec(图37的箭头82)期间，对控制栅CG施加-13V(图37的箭头80)(在下面，将该期间称为「预置期间」)，对未写入浮置栅FG进行电子注入。据此，减少了未写入浮置栅FG内的正电荷，即空穴的数目。
然后，在1msec(图37的箭头86)期间，对控制栅CG施加13V(图37的箭头84)(以下，将该期间称为「第1擦除期间」)，接着，在3msec(图37的箭头90)期间施加11.5V(图37的箭头88)(以下，将该期间称为「第2擦除期间」)。将第1擦除期间和第2擦除期间合起来的4msec的期间(箭头86、90)是实质上的擦除期间，在该期间中，在预置期间中注入到未写入浮置栅中的电子被擦除，未写入浮置栅返回到预置注入工作开始时的状态。
图38表示电压曲线74施加在控制栅CG上时的、未写入浮置栅FG内的电荷数的变化。图38的纵轴表示存储在浮置栅FG内的电子数，「-」表示空穴被存储的情况。横轴以msec单位表示时间。
图38的曲线92是用计算机模拟电荷数的变化的曲线，分别用曲线92a、92b、92c表示预置期间82和第1、第2擦除期间86、90中的电荷数的变化。在预置期间中，空穴的数目从1200个减少到300个左右，在第1擦除期间增加到1100个左右，在第2擦除期间结束时，空穴数返回到1200个。
在本发明中重要的是，在预置期间中对未写入浮置栅FG内注入电荷，当擦除工作结束时，实质上返回到擦除工作开始时的电荷数。
图39表示，电压曲线74施加在控制栅CG上时的、已写入浮置栅FG内的电荷数的变化。图39的纵轴表示存储在浮置栅FG内的电子数，「-」表示空穴被存储的情况。横轴以msec单位表示时间。
图39的曲线94是用计算机模拟电荷数的变化的曲线，分别用曲线94a、94b、94c表示预置期间82和第1、第2擦除期间86、90的电荷数的变化。在预置期间82中，电子数稳定在1200个，在第1擦除期间中，电子消失、空穴数增加到1100个左右，当第2擦除期间结束时，空穴数成为1200个左右。
这样，处于“0”逻辑状态的已写入浮置栅FG即使进行预置注入也不接受电荷的注入，另一方面，处于“1”逻辑状态的未写入浮置栅FG暂时接受电荷的注入。然后，任何一个浮置栅FG也接受擦除工作。这里，具有的特征是：已写入浮置栅FG和未写入浮置栅FG最终都是约-1200个电子，即稳定在充电1200个空穴的饱和状态。
此外，在未写入浮置栅FG中，在预置期间中注入的电子数的下限值，只要是空穴数成为比饱和状态(即处于1200个空穴的状态)减少一些的状态即可。
另外，对于注入的电子数的上限值没有特别的限制，能够注入的电子数应使在预置期间结束时未写入浮置栅FG内的电子数超过已写入浮置栅FG内当初的电子数(+1200)。但是，从缩短擦除时间来看，则希望比该电子数(+1200)少。
接着，作为参考，与本实施例不同，图40表示在擦除工作中，在不设置电荷注入期间的情况下，在擦除工作时，在作为擦除对象的字线WLn上施加的电压曲线96。图40的横轴用msec单位表示时间，纵轴用V(伏)表示电压。
在图40中，一并表示出施加在字线WLn+1上的电压曲线76和施加在作为擦除对象的单元晶体管TCi、m-1、n，TCi、m、n，TCi、m+1、n的源及漏上的电压曲线78。如图所示，在擦除工作中，电压曲线76和电压曲线78总是0V，与图37相同。如电压曲线96所示，在擦除工作时，例如在控制栅CG上在5msec期间(图40的箭头100)施加+13V(图40的箭头98)，进行擦除工作。
返回到图37，为了向字线WLn施加电压曲线74的电压，将根据图33的电源部144输出的电压曲线74的电压输入到字译码器140上，字译码器140选择字线WLn，对被选择了的字线WLn施加该电压。与此同时，为了将电压曲线76施加在字线WLn+1上，利用字译码器140选择字线WLn+1，同时进行将被选择了的字线WLn+1接地即可。
向擦除对象的单元的源及漏施加0V的电压，是通过选择将图33的位线门122连接在应接地的位线BLm-1、BLm、BLm+1、BLm+2上的虚拟地线VT，将被选择了的虚拟地线VT接地来进行的。
作为擦除对象的单元晶体管TCi、m-1、n，TCi、m、n，TCi、m+1、n和不是擦除对象的单元晶体管TCi、m-1、n，TCi、m、n+1，TCi、m+1、n+1，都属于存储体BNKi、m-1，BNKi、m，BNKi、m+1，而存储体BNKi、m-1，BNKi、m，BNKi、m+1的选择像已经叙述的那样进行。
如上所述，根据本实施例，能够反复对未写入浮置栅进行过擦除。
关于本发明的效果，举出以下各点。
根据本发明，在写入中，在源-漏区之间上供给写入用的电位差，同时，对控制栅施加写入电压。据此，在凸部的两侧面和顶面的各表层上形成沟道。而且，流过顶面的载流子由于没有必要改变其行进方向而注入到浮置栅中，能够比现有技术降低写入电压。
而且，在读出中，在源-漏区之间供给读出用的电位差，同时，对控制栅施加读出电压，流过第1漏电流Id1。而且，通过使上述读出用的电位差反转，流过第2漏电流Id2。依靠与源-漏区和控制栅的对置电容，浮置栅的电位被吸引向这些构件的电位。因此，由于能够使上述漏电流Id1、Id2比希望值或大或小，能够使电流窗口像希望的那样扩展。
这样，能够实现比现有技术的写入电压低，而且电流窗口宽的多值晶体管，同时，通过在控制栅与源-漏区之间施加用于擦除浮置栅中的存储电荷的擦除电压，将从控制栅或者源-漏区抽出存储电荷，能够擦除存储在浮置栅上的电荷。
另外，根据本发明，通过过擦除，能够提供：既具有简单的结构，又能增大写入效率，提高写入速度的半导体器件。
另外，根据本发明，当擦除时，不需要确认进行写入的存储器和不进行写入的存储器，转换其擦除条件的确认步骤，能够缩短该步骤所需的时间。
进而，根据本发明，通过对存储在所有的存储器上的电荷进行过擦除，使其实质上成为零电平以下(相反电荷充电的状态)的状态，进而通过进行过擦除，直到其相反的电荷达到几乎饱和的电平，能够使擦除后的存储器成为稳定的电荷耗尽状态(电子耗尽状态、空穴存储状态)，能够实现稳定的写入、读出及擦除工作。
以上，详细地说明了本发明，本发明不限于上述实施例。本发明在不脱离其宗旨的范围内，能够适当地加以变形。例如，虽然在上述实施例中，作为一种导电类型使用了p型，作为相反的导电类型使用了n型，但是，也可以代之以用n型作为一种导电类型，用p型作为相反导电类型。
包括2001年11月22日、2002年6月11日及2002年11月6日分别申请的日本专利申请特愿2001-358308号，特愿2002-169749号及特愿2002-322905号的说明书、权利要求范围、附图及摘要的所有内容，其所有一切均包括在该说明书中，请予参照。
虽然参照特定的实施例说明了本发明，但本发明并不限定于这些实施例。必须认识到所谓的专业技术人员能够在不脱离本发明的范围及概念的范围内，变更或者修正这些实施例。

Claims (21)

1.一种晶体管，其特征在于：
配备：
设置了具有相向的一对侧面的凸部的一种导电类型的半导体衬底；
在上述凸部的顶面上形成的第1绝缘膜；
在夹持上述凸部的上述半导体衬底的表面上形成的一对相反导电类型的源-漏区；
覆盖上述凸部的侧面和上述源-漏区的第2绝缘膜；
设置在上述凸部的各侧面上，通过上述第2绝缘膜与上述侧面和源-漏区相向的一对浮置栅；
在上述各浮置栅上形成的第3绝缘膜；以及
通过上述第3绝缘膜与上述各浮置栅相向、而且通过上述第1绝缘膜与上述凸部的顶面相向的控制栅，
形成上述第2及第3绝缘膜，使其静电电容比上述第1绝缘膜的大，
在上述控制栅与上述源-漏区之间，施加用于擦除上述浮置栅中的存储电荷的擦除电压，向着上述控制栅或者上述源-漏区流过擦除电流，以擦除上述存储电荷。
2.一种半导体存储器，
系将权利要求1所述的上述晶体管在列方向及行方向上排列多个而成。
3.如权利要求2所述的半导体存储器，其特征在于：
在上述列方向上邻接的单元晶体管的上述源-漏区是共同的，
在行方向上邻接的上述单元晶体管彼此之间共有上述控制栅，而且共有上述单元晶体管之间的上述源-漏区。
4.一种晶体管，其特征在于：
配备：
设置了具有相向的一对侧面的凸部的一种导电类型的半导体衬底；
在上述凸部的顶面上形成的第1绝缘膜；
在夹持上述凸部的半导体衬底的表面上形成的一对相反导电类型的源-漏区；
覆盖上述凸部的侧面和上述源-漏区的第2绝缘膜；
设置在上述凸部的各侧面上，通过上述第2绝缘膜与上述侧面和源-漏区相向的一对浮置栅；
在上述各浮置栅上形成的第3绝缘膜；以及
通过上述第3绝缘膜与上述各浮置栅相向，而且通过上述第1绝缘膜与上述凸部的顶面相向的控制栅，
通过与该凸部的顶面相向的控制栅，控制与该控制栅相向的沟道区的导通-关断状态，
在上述控制栅与上述源-漏区之间，施加用于过擦除上述浮置栅中的存储电荷的擦除电压，过擦除浮置栅中的存储电荷，使在该浮置栅中存储的电荷实质上成为0以下的状态。
5.如权利要求4所述的晶体管，其特征在于：
在过擦除后，进行向上述浮置栅的写入或者从该浮置栅的读出。
6.如权利要求4所述的晶体管，其特征在于：
通过将对上述控制栅施加擦除用电压的期间维持在规定的时间，进行过擦除。
7.如权利要求4所述的晶体管，其特征在于：
使用Fowler-Nordheim电流擦除在上述浮置栅上存储的电荷，过擦除在上述浮置栅上存储的电荷，直到该Fowler-Nordheim电流的值比规定值小为止。
8.如权利要求4所述的晶体管，其特征在于：
在成为擦除对象的上述浮置栅中，至少对没有进行数据写入的浮置栅进行注入电荷的电荷注入工作。
9.如权利要求4所述的晶体管，其特征在于：
在能够写入的写入电压值中，用位于最小的电压值附近的第2写入电压进行向上述浮置栅的数据写入。
10.一种半导体存储器，
系将权利要求4所述的上述晶体管在列方向及行方向上排列多个而成。
11.如权利要求10所述的半导体存储器，其特征在于：
在上述列方向上邻接的单元晶体管的上述源-漏区是共同的，
在行方向上邻接的上述单元晶体管彼此之间，共有上述控制栅，而且共有上述单元晶体管之间的上述源-漏区。
12.一种晶体管，包括在一种导电类型的半导体衬底的表层上形成的一对相反导电类型的源-漏区、浮置栅和控制栅，通过在该浮置栅上存储电荷，能够存储数据，该浮置栅被设置成仅仅与位于上述源-漏区之间的沟道区的一部分相向，其特征在于：
在上述控制栅和源-漏区之间，施加用于过擦除上述浮置栅中的存储电荷的擦除电压，上述浮置栅被过擦除，使在上述浮置栅中存储的电荷实质上成为0以下的状态。
13.如权利要求12所述的晶体管，其特征在于：
在过擦除后，进行向上述浮置栅的写入或者从该浮置栅的读出。
14.如权利要求12所述的晶体管，其特征在于：
通过将对上述控制栅施加擦除用电压的期间维持在规定的时间，进行过擦除。
15.如权利要求12所述的晶体管，其特征在于：
使用Fowler-Nordheim电流擦除在上述浮置栅上存储的电荷，过擦除在上述浮置栅上存储的电荷，直到该Fowler-Nordheim电流的值比规定值小为止。
16.如权利要求12所述的晶体管，其特征在于：
在成为擦除对象的上述浮置栅中，至少对没有进行数据写入的浮置栅进行注入电荷的电荷注入工作。
17.如权利要求12所述的晶体管，其特征在于：
在能够写入的写入电压值中，用位于最小的电压值附近的第2写入电压进行向上述浮置栅的数据写入。
18.一种半导体存储器，
系将权利要求12所述的上述晶体管在列方向及行方向上排列多个而成。
19.如权利要求18所述的半导体存储器，其特征在于：
在上述列方向上邻接的单元晶体管的上述源-漏区是共同的，
在行方向上邻接的上述单元晶体管彼此之间，共有上述控制栅，而且共有上述单元晶体管之间的上述源-漏区。
20.一种晶体管的驱动方法，该晶体管配备：
设置了具有相向的一对侧面的凸部的一种导电类型的半导体衬底；
在上述凸部的顶面上形成的第1绝缘膜；
在夹持上述凸部的上述半导体衬底的表面上形成的一对相反导电类型的源-漏区；
覆盖上述凸部的侧面和上述源-漏区的第2绝缘膜；
设置在上述凸部的各侧面上，通过上述第2绝缘膜与上述侧面和源-漏区相向的一对浮置栅；
在上述各浮置栅上形成的第3绝缘膜；以及
通过上述第3绝缘膜与上述各浮置栅相向，而且通过上述第1绝缘膜与上述凸部的顶面相向的控制栅，
形成上述第2及第3绝缘膜，使其静电电容比第1绝缘膜的大，该晶体管的驱动方法的特征在于：
包括在上述控制栅与上述源-漏区之间，施加用于擦除上述浮置栅中的存储电荷的擦除电压，向着上述控制栅或者上述源-漏区流过擦除电流，擦除上述存储电荷的擦除步骤。
21.一种晶体管的驱动方法，该晶体管配备：
设置了具有相向的一对侧面的凸部的一种导电类型的半导体衬底；
在上述凸部的顶面上形成的第1绝缘膜；
在夹持上述凸部的上述半导体衬底的表面上形成的一对相反导电类型的源-漏区；
覆盖上述凸部的侧面和上述源-漏区的第2绝缘膜；
设置在上述凸部的各侧面上，通过上述第2绝缘膜与上述侧面和源-漏区相向的一对浮置栅；
在上述各浮置栅上形成的第3绝缘膜；以及
通过上述第3绝缘膜与上述各浮置栅相向，而且通过上述第1绝缘膜与上述凸部的顶面相向的控制栅，该晶体管的驱动方法的特征在于：
包括：
通过与该凸部的顶面相向的控制栅，控制与该控制栅相向的沟道区的导通-关断状态的控制步骤；以及
在上述控制栅与上述源-漏区之间，施加用于过擦除上述浮置栅中的存储电荷的擦除电压，过擦除浮置栅中的存储电荷，使在该浮置栅中存储的电荷实质上成为0以下的状态的步骤。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543162A (zh) * 2004-11-29 2012-07-04 拉姆伯斯公司 微线程存储器
CN103094283A (zh) * 2011-10-27 2013-05-08 中芯国际集成电路制造(上海)有限公司 8-bit半导体存储单元、制作方法及其存储单元阵列

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004072060A (ja) 2001-11-22 2004-03-04 Innotech Corp トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法
JP4472934B2 (ja) * 2002-03-27 2010-06-02 イノテック株式会社 半導体装置および半導体メモリ
US6795348B2 (en) * 2002-05-29 2004-09-21 Micron Technology, Inc. Method and apparatus for erasing flash memory
TWI233691B (en) * 2004-05-12 2005-06-01 Powerchip Semiconductor Corp Nonvolatile memory, nonvolatile memory array and manufacturing method thereof
JP4683457B2 (ja) * 2004-07-09 2011-05-18 ルネサスエレクトロニクス株式会社 不揮発性メモリ、データプロセッサ及びｉｃカード用マイクロコンピュータ
JP4632713B2 (ja) * 2004-07-28 2011-02-16 イノテック株式会社 並列データ書き込み方法
JP4628757B2 (ja) * 2004-11-26 2011-02-09 イノテック株式会社 半導体記憶装置
KR100776901B1 (ko) 2005-04-11 2007-11-19 주식회사 하이닉스반도체 Ｎａｎｄ형 플래쉬 메모리 소자의 리커버리 방법
US8599614B2 (en) 2009-04-30 2013-12-03 Powerchip Corporation Programming method for NAND flash memory device to reduce electrons in channels

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02122674A (ja) * 1988-11-01 1990-05-10 Fujitsu Ltd 不揮発性半導体記憶装置
JPH03249811A (ja) * 1990-02-27 1991-11-07 Mitsubishi Electric Corp 受光増幅器
US5379255A (en) * 1992-12-14 1995-01-03 Texas Instruments Incorporated Three dimensional famos memory devices and methods of fabricating
US5973356A (en) * 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
JP3025485B2 (ja) * 1997-12-09 2000-03-27 松下電器産業株式会社 不揮発性半導体記憶装置およびその製造方法
US6051860A (en) * 1998-01-16 2000-04-18 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit
JP4367979B2 (ja) * 1998-01-27 2009-11-18 正気 小椋 不揮発性半導体記憶装置の製造方法
JP2000082752A (ja) 1998-09-07 2000-03-21 Matsushita Electronics Industry Corp 半導体記憶装置の書き込み及び消去方法
JP3973819B2 (ja) 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
US6534816B1 (en) * 1999-03-24 2003-03-18 John M. Caywood Method and apparatus for injecting charge onto the floating gate of a nonvolatile memory cell
JP2001057394A (ja) * 1999-06-09 2001-02-27 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその製造方法
JP4397491B2 (ja) 1999-11-30 2010-01-13 財団法人国際科学振興財団 １１１面方位を表面に有するシリコンを用いた半導体装置およびその形成方法
JP3283872B1 (ja) 2001-04-12 2002-05-20 イノテック株式会社 半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法
US6538925B2 (en) 2000-11-09 2003-03-25 Innotech Corporation Semiconductor memory device, method of manufacturing the same and method of driving the same
JP3249811B1 (ja) 2000-11-09 2002-01-21 イノテック株式会社 半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法
JP3249812B1 (ja) 2001-05-14 2002-01-21 イノテック株式会社 半導体記憶装置及びその製造方法
JP4191975B2 (ja) * 2001-11-01 2008-12-03 イノテック株式会社 トランジスタとそれを用いた半導体メモリ、およびトランジスタの製造方法
JP2004072060A (ja) 2001-11-22 2004-03-04 Innotech Corp トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法
JP2003224215A (ja) * 2001-11-22 2003-08-08 Innotech Corp トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法
US6861315B1 (en) * 2003-08-14 2005-03-01 Silicon Storage Technology, Inc. Method of manufacturing an array of bi-directional nonvolatile memory cells

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543162A (zh) * 2004-11-29 2012-07-04 拉姆伯斯公司 微线程存储器
CN102543162B (zh) * 2004-11-29 2015-08-19 拉姆伯斯公司 微线程存储器
CN103094283A (zh) * 2011-10-27 2013-05-08 中芯国际集成电路制造(上海)有限公司 8-bit半导体存储单元、制作方法及其存储单元阵列
CN103094283B (zh) * 2011-10-27 2015-11-25 中芯国际集成电路制造(上海)有限公司 8-bit半导体存储单元、制作方法及其存储单元阵列

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