JP2000082752A - 半導体記憶装置の書き込み及び消去方法 - Google Patents

Abstract

(57)【要約】 【課題】書き込みスピードの低下がなく、単一電源化動
作の可能で、さらに繰り返し書換えに伴う劣化の少ない
半導体記憶装置の書き込み及び消去方法を提供する。 【解決手段】 コントロールゲート電極７に正の電圧を
印加するとともに半導体基板１にそれより低い電圧を印
加して、ファウラー・ノールドハイムトンネリング現象
によりフローティングゲート電極５に電子を蓄積する一
方、コントロールゲート電極７に接地電圧もしくは、負
の電圧を印加するとともに半導体基板１に、コントロー
ルゲート電極７に印加する電圧より高い電圧を印加し
て、同様な現象によりフローティングゲート電極５中に
蓄積された電子を引き抜く。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電気的に書き込
みおよび消去可能なスプリットゲートを備えたフローテ
ィングゲート型の半導体記憶装置の書き込み及び消去方
法に関するものである。

【０００２】

【従来の技術】従来、電気的書き込み、消去が可能な半
導体記憶装置として、スタック構造を有するフローテイ
ングゲート型不揮発性メモリがよく知られている（例え
ば、特願昭６０−２０５５１０号）。このスタック構造
のフローティングゲート型不揮発性メモリは図７に示す
ように、半導体基板１上に形成されたソース領域２とド
レイン領域３にはさまれたチャネル領域上に１０ｎｍ程
度の薄いゲート絶縁膜４を備え、その上にフローティン
グゲート電極５が形成され、さらにフローティングゲー
ト電極５上に層間絶縁膜６を介してコントロールゲート
電極７が形成された構造をしている。

【０００３】このスタック構造のフローティングゲート
型不揮発性メモリの書き込み方法は、ドレイン領域３に
７〜１０Ｖ、コントロールゲート電極７に１０〜１３Ｖ
程度の高電圧を同時に印加して、ドレイン領域３近傍の
チャネル領域でホットエレクトロンを発生させ、このホ
ットエレクトロンをチャネル領域側からゲート絶縁膜４
を通過させフローティングゲート電極５に加速注入し、
フローティングゲート電極５に電子を蓄積させることに
より行なう。

【０００４】また、読みだし動作は、ソース領域２とド
レイン領域３との間に１．５Ｖ、コントロールゲート電
極７に５Ｖ程度の動作電圧を印加し、ソース領域２とド
レイン領域３との間に流れる電流のレベルを検出するこ
とにより行なう。一方、消去方法は、コントロールゲー
ト電極７に０Ｖ、ドレイン領域３に１０〜１５Ｖ程度の
高電圧を印加し、フローティングゲート電極５とドレイ
ン領域３とのオーバーラップ部の薄いゲート絶縁膜４を
介して、ファウラー・ノールドハイムトンネリング（Ｆ
ｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ）
現象により、フローティングゲート電極５に蓄積された
電子をドレイン領域３側に引き抜くことにより行なう。

【０００５】上述のごときスタック構造および、その消
去方法では、過消去現象（消去の際に、フローティング
ゲート電極から電子を引き抜き過ぎて、フローティング
ゲート電極下のチャネル領域がディプレッションモード
となってしまう）が起こり易く、読み出し時に非選択の
メモリセルに電流が流れていまい、誤読み出しが起こる
といった課題を有していた。

【０００６】そこで、近年、こうした問題を解決するた
めに、図８に示すような、スプリッ構造を有するフロー
ティングゲート型不揮発性メモリが考案されている。
（例えば、Ｇ．Ｓａｍａｃｈｉｓａ ｅｔ ａｌ．，Ｉ
ＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔ，ＳＣ−２２，Ｎｏ．５，ｐ．６７６，１９８７）こ
のスプリット構造のフローティングゲート型不揮発性メ
モリは図８に示すように、半導体基板１上に形成された
ソース領域２とドレイン領域３にはさまれたチャネル領
域の内、ドレイン領域３に接する第１のチャネル領域８
と、ソース領域２に接する第２のチャネル領域９を備
え、第１のチャネル領域８及びドレイン領域３上に１０
ｎｍ程度の薄い第１のゲート絶縁膜４を備え、第１のゲ
ート絶縁膜４上に、層間絶縁膜１０で電気的に絶縁され
たフローティングゲート電極５を備え、前記第２のチャ
ネル領域９上及びソース領域２上に３０ｎｍ程度の厚い
第２のゲート絶縁膜１１を備え、第２のゲート絶縁膜１
１上及びフローティングゲート電極５を絶縁した層間絶
縁膜１０上に同一の層からなるコントロールゲート電極
７を備えた構造となっている。

【０００７】この構造を用いると、消去時に、フローテ
ィングゲートがたとえ過消去状態になった場合でも、ス
プリットゲート電極下の第２のチャネル領域があるた
め、読み出し時の非選択のメモリセルに電流が流れず、
誤読み出しが起こらない。以上のごときスプリット構造
のフローティングゲート型不揮発性メモリの書き込み方
法も、上述のスタック構造と同じように、ドレイン領域
３に７〜１０Ｖ、コントロールゲート電極７に１０〜１
３Ｖ程度の高電圧を同時に印加して、ドレイン領域３近
傍の第１のチャネル領域８でホットエレクトロンを発生
させ、このホットエレクトロンを第１のチャネル領域側
から第１のゲート絶縁膜４を通過させフローティングゲ
ート電極５に加速注入し、フローティングゲート電極５
に電子を蓄積させることにより行なう。

【０００８】また、読みだし動作は、ソース領域２とド
レイン領域３との間に１．５Ｖ、コントロールゲート電
極７に５Ｖ程度の動作電圧を印加し、ソース領域２とド
レイン領域３との間に流れる電流のレベルを検出するこ
とにより行なう。一方、消去方法は、コントロールゲー
ト電極７に０Ｖ、ドレイン領域３に１０〜１５Ｖ程度の
高電圧を印加し、フローティングゲート電極５とドレイ
ン領域３とのオーバーラップ部の薄い第１のゲート絶縁
膜４を介して、ファウラー・ノールドハイムトンネリン
グ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉ
ｎｇ）現象により、フローティングゲート電極に蓄積さ
れた電子をドレイン領域３側に引き抜くことにより行な
う。

【０００９】

【発明が解決しようとする課題】しかしながら、図８の
ごとき従来のスプリット構造のフローティングゲート型
不揮発性メモリの書き込み及び消去方法においては、消
去の際にフローティングゲート電極−ドレイン領域間に
トンネリング電流を流すため、ドレイン領域３に１０〜
１５Ｖ以上の高電圧を印加する必要があり、そのために
ドレイン領域の拡散耐圧を高く確保する必要がある。し
かしながら、ドレイン領域３の耐圧を高く設定すると、
書き込み時のホットエレクトロンの発生確率が少なくな
り、書き込み速度が非常に遅くなってしまうといった問
題を有していた。

【００１０】また、書き込み方法として、コントロール
ゲート電極７に１０〜１３Ｖ、ドレイン領域３に７〜１
０Ｖ程度の高電圧を同時に印加して、ドレイン領域３近
傍の第１のチャネル領域８でホットエレクトロンを発生
させ、このホットエレクトロンを第１のチャネル領域側
からフローテングゲート電極５に注入させる方法を用い
るが、この方法だと、チャネル領域で発生したホットエ
レクトロンのフローティングゲート電極５への注入効率
は非常に低く、そのほとんどはドレイン側に流れてしま
い、書き込み時に大量の電流を消費する。従って、この
従来の書き込み方式では、チップ内部の昇圧回路で高電
圧を発生させる単一電源化（昇圧回路は電流容量があま
りとれない）動作が困難であるといった問題点を有して
いた。

【００１１】加えてさらに、従来のスプリット構造のフ
ローティングゲート型不揮発性メモリの書き込み、消去
方法では、書き込み時と消去時とで第１のゲート絶縁膜
を電子が通過する場所が異なるため、トラッピングが起
こりや易く、繰り返し書き込み、消去に伴う劣化が起こ
り易いといった問題を有していた。この発明は、上記の
従来の課題を解決するもので、スプリット構造のフロー
ティングゲート型不揮発性メモリの書き込み及び消去方
法において、書き込みスピードの低下がなく、単一電源
化動作の可能で、さらに繰り返し書換えに伴う劣化の少
ない半導体記憶装置の書き込み及び消去方法を提供する
ことを目的とする。

【００１２】

【課題を解決するための手段】請求項１記載の半導体記
憶装置の書き込み及び消去方法は、一導電型の半導体基
板と、この半導体基板上の表面領域に互いに離れて設け
られた前記半導体基板と反対導電型の第１の拡散層およ
び第２の拡散層と、前記第１の拡散層および前記第２の
拡散層間に作られて前記第２の拡散層に接する第１のチ
ャネル領域と、前記第１の拡散層および前記第２の拡散
層間に作られて前記第１の拡散層に接する第２のチャネ
ル領域と、前記第１のチャネル領域および前記第２の拡
散層上に形成された第１のゲート絶縁膜と、この第１の
ゲート絶縁膜の上に形成されたフローティングゲート電
極と、前記第２のチャネル領域上および前記第１の拡散
層上に形成されて前記第１のゲート絶縁膜より厚い膜厚
に設定された第２のゲート絶縁膜と、前記第２のゲート
絶縁膜上および前記フローティングゲート電極を絶縁し
た層間絶縁膜上に形成されたコントロールゲート電極と
を備えた半導体記憶装置の書き込み及び消去方法であっ
て、前記コントロールゲート電極に正の電圧を印加する
とともに前記半導体基板に前記コントロールゲート電極
に印加する電圧より低い電圧を印加して、前記第１チャ
ネル領域上の前記ゲート絶縁膜中にファウラー・ノール
ドハイムトンネリング現象により電子を通過させ、前記
フローティングゲート電極に電子を蓄積する一方、前記
コントロールゲート電極に接地電圧もしくは、負の電圧
を印加するとともに前記半導体基板に、前記コントロー
ルゲート電極に印加する電圧より高い電圧を印加して、
前記第１チャネル領域上の前記ゲート絶縁膜中にファウ
ラー・ノールドハイムトンネリング現象により電子を通
過させ、前記フローティングゲート電極中に蓄積された
電子を引き抜くことを特徴とするものである。

【００１３】請求項１記載の半導体記憶装置の書き込み
及び消去方法によれば、書き込み、消去共にファウラー
・ノールドハイムトンネリング現象を利用するため、１
バイト当りの書き込み、消去に必要な電流は通常数μＡ
以下であり、１バイト当り数十ｍＡオーダー必要な従来
の方法に比べ１／１００００以下と非常に小さくでき、
チップ内部で発生させる昇圧回路の設計が非常に容易と
なり、スプリット構造のフローティングゲート型の不揮
発性メモリの単一電源動作化が可能となる。

【００１４】また、スプリット構造での書き込み、消去
であるため、フローティングゲート電極から電子を放出
した場合、フローティングゲート部でのしきい値電圧が
ディプレションモードになったとしても、スプリットゲ
ート部のしきい値電圧で制御されるため、メモリ全体の
しきい値電圧の分布が非常に狭くでき、３Ｖ以下の低電
圧読み出しが可能となる。従って、この低電圧読み出し
の特徴と、上述の低書き込み、消去電流を組み合わせる
と、例として５Ｖ以下、たとえば３Ｖ、１．５Ｖ等の超
低電圧による単一電源動作が可能となる。

【００１５】さらに、書き込み時にホットエレクトロン
方式を用いないため、書き込み時に必要な電流が非常に
少なく、同時に書き込むビット数を増加させることが可
能となり、従来の通常１バイトを同時に書き込みむホッ
トエレクトロン方式に比べ、１００から１０００倍の容
量のビットを同時に書き込めるため、書き込み速度を速
くできる利点がある。

【００１６】加えてさらに、消去方法では、書き込み時
と消去時に第１のゲート絶縁膜を電子が通過する際、電
子の通過場所は同じで、通過方向が書き込みと消去で逆
方向となるため、書き込みと消去を交互に行なう繰り返
し書換えに伴うトラッピングが少なくなり、繰り返し書
き込み、消去に伴う劣化が起こりにくい。請求項２記載
の半導体記憶装置の書き込み及び消去方法は、一導電型
の半導体基板と、この半導体基板内に形成されて前記半
導体基板と反対導電型のウエル領域と、このウエル領域
の表面領域に互いに離れて設けられた前記ウエル領域と
反対導電型の第１の拡散層および第２の拡散層と、前記
第１の拡散層および第２の拡散層間に作られて前記第２
の拡散層に接する第１のチャネル領域と、前記第１の拡
散層および前記第２の拡散層間に作られて前記第１の拡
散層に接する第２のチャネル領域と、前記第１のチャネ
ル領域および前記第２の拡散層上に形成された第１のゲ
ート絶縁膜と、この第１のゲート絶縁膜の上に形成され
たフローティングゲート電極と、前記第２のチャネル領
域上および前記第１の拡散層上に形成されて前記第１の
ゲート絶縁膜より厚い膜厚に設定された第２のゲート絶
縁膜と、前記第２のゲート絶縁膜上および前記フローテ
ィングゲート電極を絶縁した層間絶縁膜上に形成された
コントロールゲート電極とを備えた半導体記憶装置の書
き込み及び消去方法であって、前記コントロールゲート
電極に正の電圧を印加するとともに前記ウエル領域に前
記コントロールゲート電極に印加する電圧より低い電圧
を印加して、前記第１チャネル領域上のゲート絶縁膜中
にファウラー・ノールドハイムトンネリング現象により
電子を通過させ、前記フローティングゲート電極に電子
を蓄積する一方、前記コントロールゲート電極に接地電
圧もしくは、負の電圧を印加するとともに前記ウエル領
域に、前記コントロールゲート電極に印加する電圧より
高い電圧を印加して、前記第１チャネル領域上のゲート
絶縁膜中にファウラー・ノールドハイムトンネリング現
象により電子を通過させ、前記フローティングゲート電
極中に蓄積された電子を引き抜くことを特徴とするもの
である。

【００１７】請求項２記載の半導体記憶装置の書き込み
及び消去方法によれば、請求項１と同様な効果のほか、
メモリアレイを構成した場合に、メモリごとの選択的な
書き込みおよび消去が可能になる。

【００１８】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら説明する。 （実施の形態１）この発明の第１の実施の形態を図１か
ら図３により説明する。図１に、Ｎチャネルタイプのス
プリットゲート構造のフローティングゲート型不揮発性
メモリセルの断面図を示す。図１において、１はＰ型の
シリコンよりなる半導体基板、２はＮ型拡散層からなる
ソース領域、３はＮ型拡散層からなるドレイン領域、４
はトンネリング媒体となりうる５〜１５ｎｍ程度の薄い
酸化シリコン膜（本実施の形態では９ｎｍを用いた）よ
りなる第１のゲート絶縁膜（トンネリング絶縁膜）、５
はポリシリコン膜よりなるフローティングゲート電極、
７はポリシリコン膜よりなるコントロールゲート電極、
１０はフローティングゲート電極５とコントロール電極
７を絶縁する酸化シリコン膜よりなる層間絶縁膜、１１
は３０ｎｍ程度の厚い酸化シリコン膜（トンネリング媒
体とならない酸化シリコン膜）よりなるスプリットゲー
ト下の第２のゲート絶縁膜である。

【００１９】次に、図１に示すごときスプリットゲート
構造のフローティングゲート型不揮発性メモリの書き込
み、消去方法を図１（ａ）、（ｂ）を用いて説明する。
まず、図１（ａ）示すように、フローティングゲート電
極５に電子を蓄積する場合（この場合を本実施の形態で
は書き込み状態と定義するが、回路構成によっては消去
状態と定義して使用することもできる）には、半導体基
板１に０Ｖを印加し、薄い酸化シリコン膜４を電子がト
ンネリングできる程度の正の電圧（本実施の形態では＋
１４Ｖ）をコントロールゲート電極７に印加する。この
時、ドレイン領域は０Ｖ、ソース領域はフローティング
状態とする。このような状態を１ｍｓ程度保持すること
により、薄いゲート絶縁膜４中をファウラー・ノールド
ハイムトンネリング現象により電子１２が通過し、フロ
ーティングゲート電極５に蓄積され、書き込みが終了す
る。この時の書き込み電流は、μＡオーダーであり、非
常に小さい。

【００２０】次に、図１（ｂ）に示すように、フローテ
ィングゲート電極５から電子を引き抜く場合（この場合
を本実施の形態では消去状態と定義するが、回路構成に
よっては書き込み状態と定義して使用することもでき
る）には、コントロールゲート電極７に負の電圧（本実
施の形態では−１４Ｖ）を印加するとともに半導体基板
１に０Ｖを印加する。この時、ドレイン領域３、ソース
領域２共にフローティング状態とする。このような状態
を１ｍｓ程度保持することにより、薄いゲート絶縁膜４
中をファウラー・ノールドハイムトンネリング現象によ
り電子１３が通過し、フローティングゲート電極５中に
蓄積された電子が引き抜かれ、消去が終了する。この時
の消去電流は、μＡオーダーであり、非常に小さい。

【００２１】読み出し動作は、従来の方法と同じであ
り、ソース領域２とドレイン領域３との間に１．５Ｖ、
コントロールゲート電極７に５Ｖ程度の電圧を印加し、
ソース領域２とドレイン領域３との間に流れる電流のレ
ベルを検出することにより行なう。つぎに、上述したご
とき第１の実施の形態の書き込み、消去方法を用いた場
合の、メモリアレイ構成と、選択的書き込み、消去動作
の第１の実施の形態を図２、図３を用いて説明する。図
２は選択的書き込み動作を示す図であり、図３は選択的
消去動作を示す図である。

【００２２】まず、図２において、まず半導体基板、ビ
ット線Ｂ１およびビット線Ｂ２を０Ｖに保っておき、ワ
ード線Ｗ１に１４Ｖ、ワード線Ｗ２に０Ｖを印加し、さ
らにソース線Ｓ１、ソース線Ｓ２はフローティング状態
に保つ。この時、メモリトランジスタＭ１およびＭ２
は、フローティングゲート電極に半導体基板から電子が
トンネリング注入されて、書き込み状態となる。一方、
メモリトランジスタＭ３，Ｍ４はトンネル酸化膜にトン
ネル電流が流れる程の電界が印加されないため、書き込
みは起こらない。但し、この実施の形態ではメモリトラ
ンジスタＭ１とＭ２は同時に書き込まれてしまい、メモ
リトランジスタＭ１のみの選択書き込みはできない。

【００２３】つぎに、図３において、まず半導体基板を
０Ｖに保っておき、ワード線Ｗ１に−１４Ｖ、ワード線
Ｗ２に０Ｖを印加し、さらにビット線Ｂ１、Ｂ２、およ
びソース線Ｓ１、Ｓ２をフローティング状態に保つ。こ
の時、メモリトランジスタＭ１、Ｍ２は、フローティン
グゲート電極からドレイン領域に電子がトンネリング放
出されて、消去状態となる。一方、メモリトランジスタ
Ｍ３，Ｍ４はトンネル酸化膜にトンネル電流が流れる程
の電界が印加されないため、消去は起こらない。但し、
この実施の形態ではメモリトランジスタＭ１とＭ２は同
時に消去されてしまい、メモリトランジスタＭ１のみの
選択消去はできない。

【００２４】（実施の形態２）この発明の第２の実施の
形態について、図４から図６により説明する。図４はＰ
ウエル内に形成されたＮチャネルタイプのスプリットゲ
ート構造のフローティングゲート型不揮発性メモリセル
の断面図である。図４において、１４はＮ型のシリコン
よりなる半導体基板、１５は半導体基板１４内のＰ型ウ
エル領域、２はＮ型拡散層からなるソース領域、３はＮ
型拡散層からなるドレイン領域、４はトンネリング媒体
となりうる５〜１５ｎｍ程度薄い酸化シリコン膜（本実
施の形態では９ｎｍを用いた）よりなる第１のゲート絶
縁膜、５はポリシリコン膜よりなるフローティングゲー
ト電極、７はポリシリコン膜よりなるコントロールゲー
ト電極、１０はフローティングゲート電極５とコントロ
ール電極７を絶縁する酸化シリコン膜よりなる層間絶縁
膜、１１は３０ｎｍ程度の厚い酸化シリコン膜（トンネ
リング媒体とならない酸化シリコン膜）よりなるスプリ
ットゲート下の第２のゲート絶縁膜である。

【００２５】次に、図４に示すごときウエル領域１５内
に形成されたスプリットゲート構造のフローティングゲ
ート型不揮発性メモリの書き込み、消去方法を図４
（ａ）、（ｂ）を用いて説明する。まず、図４（ａ）に
示すように、書き込みの場合には、Ｐ型ウエル領域１５
に−７Ｖを印加し、薄い酸化シリコン膜４を電子がトン
ネリングできる程度の正の電圧（本実施の形態では＋７
Ｖ）をコントロールゲート電極７に印加する。この時、
ドレイン領域３は−７Ｖ、ソース領域２はフローティン
グ状態とする。このような状態を１ｍｓ程度保持するこ
とにより、薄いゲート絶縁膜４中をファウラー・ノール
ドハイムトンネリング現象により電子１２が通過し、フ
ローティングゲート電極５に蓄積され、書き込みが終了
する。この時の書き込み電流は、μＡオーダーであり、
非常に小さい。

【００２６】次に、図４（ｂ）に示すように、消去の場
合には、コントロールゲート電極７に負の電圧（本実施
の形態では−１４Ｖ）を印加するとともにウエル領域１
５に０Ｖを印加する。この時、ドレイン領域３、ソース
領域２共フローティング状態とする。このような状態を
１ｍｓ程度保持することにより、薄いゲート絶縁膜４中
をファウラー・ノールドハイムトンネリング現象により
電子１３が通過し、フローティングゲート電極５中に蓄
積された電子を引き抜かれ、消去が終了する。この時の
消去電流は、μＡオーダーであり、非常に小さい。

【００２７】読み出し動作は、従来の方法と同じであ
り、ソース領域２とドレイン領域３との間に１．５Ｖ、
コントロールゲート電極７に５Ｖ程度の電圧を印加し、
ソース領域２とドレイン領域３との間に流れる電流のレ
ベルを検出することにより行なう。つぎに、上述した第
２の実施の形態のごとき書き込み、消去方法を用いた場
合の、メモリアレイ構成と、選択的書き込み、消去動作
の実施例を図５、図６を用いて説明する。図５は選択的
書き込み動作を示す図であり、図６は選択的消去動作を
示す図である。

【００２８】まず、図５において、まずウエルＰ１に−
７Ｖ，ウエルＰ２に０Ｖ、ビット線Ｂ１に−７Ｖ、ビッ
ト線Ｂ２に０Ｖに印加しておき、ワード線Ｗ１に７Ｖ、
ワード線Ｗ２に０Ｖを印加し、さらにソース線Ｓ１、Ｓ
２はフローティング状態に保つ。この時、メモリトラン
ジスタＭ１は、フローティングゲート電極５にウエル領
域１５から電子１２がトンネリング注入されて、書き込
み状態となる。一方、メモリトランジスタＭ２、Ｍ３，
Ｍ４はトンネル酸化膜（第１のゲート絶縁膜４）にトン
ネル電流が流れる程の電界が印加されないため、書き込
みは起こらない。

【００２９】つぎに、図６において、まずウエルＰ１に
０Ｖ、ウエルＰ２に−１４Ｖを印加し、ワード線Ｗ１に
−１４Ｖ、ワード線Ｗ２に−７Ｖを印加し、さらにビッ
ト線Ｂ１、Ｂ２、およびソース線Ｓ１、Ｓ２をフローテ
ィング状態に保つ。この時、メモリトランジスタＭ１
は、フローティングゲート電極５からウエル領域１５側
に電子１３がトンネリング放出されて、消去状態とな
る。一方、メモリトランジスタＭ２、Ｍ３，Ｍ４はトン
ネル酸化膜（第１のゲート絶縁膜４）にトンネル電流が
流れる程の電界が印加されないため、消去は起こらな
い。

【００３０】また、この実施の形態では、トンネリング
絶縁膜として、薄い酸化シリコン膜でのトンネリング現
象を用いて説明したが、トンネリング媒体となりうる絶
縁膜であればどんな膜でも良い。

【００３１】

【発明の効果】請求項１記載の半導体記憶装置の書き込
み及び消去方法によれば、書き込み、消去ともにファウ
ラー・ノールドハイムトンネリング現象を利用するた
め、書き込み、消去に必要な電流はμＡオーダーであ
り、従来の方法に比べ１／１００００以下と非常に小さ
くでき、チップ内部で発生させる昇圧回路の設計が非常
に容易となり、メモリの単一電源動作化が可能となる。
また、スプリット構造での書き込み、消去であるため、
消去側のしきい値電圧が、スプリットゲート部のしきい
値電圧で制御され、消去側のしきい値電圧の分布が非常
に狭くでき、３Ｖ以下の低電圧読み出しが可能となる。
従って、この低電圧読み出しの特徴と、上述の低書き込
み、消去電流を組み合わせると、例として５Ｖ以下たと
えば３Ｖ、１．５Ｖ等の超低電圧による単一電源動作が
可能となる。これは、フローティングゲート型半導体記
憶装置の低消費電力化を実現すると同時に、マイコン、
ロジックの同一チップへの搭載等の高機能化も容易とな
る。

【００３２】さらに、書き込み時にホットエレクトロン
方式を用いないため、書き込み時に必要な電流が非常に
少なく、同時に書き込むビット数を増加させることが可
能となり、従来のホットエレクトロン方式（通常１バイ
トを同時に書き込み）に比べ、１００から１０００倍の
容量のビットを同時に書き込めるため、書き込み速度の
高速化が容易となる。

【００３３】加えてさらに、書き込み時と消去時にトン
ネリング絶縁膜を電子が通過する際、電子の通過場所は
同じで、通過方向が書き込みと消去で逆方向となるた
め、繰り返し書換えに伴うトラッピングが少なく、繰り
返し書き込み、消去に伴う劣化が起こりにくくなる。以
上のように、超低電圧による単一電源動作化、書き込み
スピードの高速化、さらに繰り返し書き換えに伴う劣化
を少なくすることが可能となり、スプリットゲートを備
えたフローティングゲ−ト型の半導体記憶装置の高性能
化、高信頼性化に大きく寄与するものである。

【００３４】請求項２記載の半導体記憶装置の書き込み
及び消去方法によれば、請求項１と同様な効果のほか、
メモリアレイを構成した場合に、メモリごとの選択的な
書き込みおよび消去が可能になる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態の書き込み、消去
を説明するためのメモリセルの断面図である。

【図２】この発明の第１の実施の形態における選択書き
込みを説明するためのメモリアレイの構成図である。

【図３】この発明の第１の実施の形態における選択消去
を説明するためのメモリアレイの構成図である。

【図４】この発明の第２の実施の形態の書き込み、消去
を説明するためのメモリセルの断面図である。

【図５】この発明の第２の実施の形態における選択書き
込みを説明するためのメモリアレイの構成図である。

【図６】この発明の第２の実施の形態における選択消去
を説明するためのメモリアレイの構成図である。

【図７】従来のスタック構造のフローティングゲート型
メモリセルの書き込み、消去を説明するための断面図で
ある。

【図８】従来のスプリット構造のフローティングゲート
型メモリセルの書き込み、消去を説明するための断面図
である。

【符号の説明】

１ 半導体基板 ２ ソース領域（第１の拡散層） ３ ドレイン領域（第２の拡散層） ４ 第１のゲート絶縁膜（トンネリング絶縁膜） ５ フローティングゲート電極 ６ 層間絶縁膜 ７ コントロールゲート電極 ８ 第１のチャネル領域 ９ 第２のチャネル領域 １０ 層間絶縁膜 １１ 第２のゲート絶縁膜 １２ 電子 １３ 電子 １４ 半導体基板 １５ ウエル領域

フロントページの続き Ｆターム(参考） 5F001 AA21 AA25 AA62 AB03 AC02 AD12 AD41 AE02 AE06 AE08 AE30 AF07 5F083 EP24 EP26 EP27 ER03 ER09 ER14 ER19 ER21 ER27 ER30 GA01 GA05 GA21 HA05 JA02 JA32

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板と、この半導体基
   板上の表面領域に互いに離れて設けられた前記半導体基
   板と反対導電型の第１の拡散層および第２の拡散層と、
   前記第１の拡散層および前記第２の拡散層間に作られて
   前記第２の拡散層に接する第１のチャネル領域と、前記
   第１の拡散層および前記第２の拡散層間に作られて前記
   第１の拡散層に接する第２のチャネル領域と、前記第１
   のチャネル領域および前記第２の拡散層上に形成された
   第１のゲート絶縁膜と、この第１のゲート絶縁膜の上に
   形成されたフローティングゲート電極と、前記第２のチ
   ャネル領域上および前記第１の拡散層上に形成されて前
   記第１のゲート絶縁膜より厚い膜厚に設定された第２の
   ゲート絶縁膜と、前記第２のゲート絶縁膜上および前記
   フローティングゲート電極を絶縁した層間絶縁膜上に形
   成されたコントロールゲート電極とを備えた半導体記憶
   装置の書き込み及び消去方法であって、 前記コントロールゲート電極に正の電圧を印加するとと
   もに前記半導体基板に前記コントロールゲート電極に印
   加する電圧より低い電圧を印加して、前記第１チャネル
   領域上の前記ゲート絶縁膜中にファウラー・ノールドハ
   イムトンネリング現象により電子を通過させ、前記フロ
   ーティングゲート電極に電子を蓄積する一方、前記コン
   トロールゲート電極に接地電圧もしくは、負の電圧を印
   加するとともに前記半導体基板に、前記コントロールゲ
   ート電極に印加する電圧より高い電圧を印加して、前記
   第１チャネル領域上の前記ゲート絶縁膜中にファウラー
   ・ノールドハイムトンネリング現象により電子を通過さ
   せ、前記フローティングゲート電極中に蓄積された電子
   を引き抜くことを特徴とする半導体記憶装置の書き込み
   及び消去方法。
2. 【請求項２】 一導電型の半導体基板と、この半導体基
   板内に形成されて前記半導体基板と反対導電型のウエル
   領域と、このウエル領域の表面領域に互いに離れて設け
   られた前記ウエル領域と反対導電型の第１の拡散層およ
   び第２の拡散層と、前記第１の拡散層および第２の拡散
   層間に作られて前記第２の拡散層に接する第１のチャネ
   ル領域と、前記第１の拡散層および前記第２の拡散層間
   に作られて前記第１の拡散層に接する第２のチャネル領
   域と、前記第１のチャネル領域および前記第２の拡散層
   上に形成された第１のゲート絶縁膜と、この第１のゲー
   ト絶縁膜の上に形成されたフローティングゲート電極
   と、前記第２のチャネル領域上および前記第１の拡散層
   上に形成されて前記第１のゲート絶縁膜より厚い膜厚に
   設定された第２のゲート絶縁膜と、前記第２のゲート絶
   縁膜上および前記フローティングゲート電極を絶縁した
   層間絶縁膜上に形成されたコントロールゲート電極とを
   備えた半導体記憶装置の書き込み及び消去方法であっ
   て、 前記コントロールゲート電極に正の電圧を印加するとと
   もに前記ウエル領域に前記コントロールゲート電極に印
   加する電圧より低い電圧を印加して、前記第１チャネル
   領域上のゲート絶縁膜中にファウラー・ノールドハイム
   トンネリング現象により電子を通過させ、前記フローテ
   ィングゲート電極に電子を蓄積する一方、前記コントロ
   ールゲート電極に接地電圧もしくは、負の電圧を印加す
   るとともに前記ウエル領域に、前記コントロールゲート
   電極に印加する電圧より高い電圧を印加して、前記第１
   チャネル領域上のゲート絶縁膜中にファウラー・ノール
   ドハイムトンネリング現象により電子を通過させ、前記
   フローティングゲート電極中に蓄積された電子を引き抜
   くことを特徴とする半導体記憶装置の書き込み及び消去
   方法。