JPH1065029A - 不揮発性メモリセルの電気的消去方法 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発生メモリセルの漏れ電流やトンネル絶
縁層内のトラップホールを減少させられて耐久性を高め
られる消去方法を提供する。 【解決手段】 チャネル領域を間において形成されたソ
ース及びドレイン領域４，６と、チャネル領域上にトン
ネル絶縁層を介し形成されたフローティングゲート層８
と、フローティングゲート層上のコントロールゲート層
１０と、をもつ不揮発生メモリセルの消去方法におい
て、コントロールゲート層１０にネガティブ電圧−Ｖｐ
ｐを印加すると共に、ソース領域６及びチャネル領域と
なる半導体基板２にポジティブ電圧Ｖｃｃを印加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発生メモリに
関し、特に、バンドツウバンド(band-to-band)の漏れ電
流を防止可能なフラッシュメモリなどＥＥＰＲＯＭのメ
モリセルについてのデータ消去に関する。

【０００２】

【従来の技術】電気的にプログラム可能なＥＰＲＯＭの
メモリセルには、コントロールゲート下にフローティン
グゲートを備えたＭＯＳ形素子が使用される。即ち、半
導体基板に形成のドレイン及びソース領域に挟まれたチ
ャネル領域上に、例えば二酸化ケイ素のような絶縁層に
より他の部分から完全に絶縁させてフローティングゲー
ト層を有している。そのフローティングゲート層へのデ
ータプログラムは、ドレイン及びソース領域間に１０Ｖ
〜２０Ｖ或いはそれ以上の電圧を印加すると共にコント
ロールゲートに適切な電圧を印加することで遂行され
る。このような電圧印加により、チャネル領域の電子が
加速してインパクトイオン化(impact ionization) 現象
による電子ホールペアを発生させる。このように電子が
十分なエネルギーを獲得すれば、チャネル領域上のゲー
ト絶縁層の電位障壁を克服してフローティングゲート層
へ入る。そして、注入電子によりメモリセルのしきい値
電圧が増加し、当該メモリセルは、消去状態から他の論
理状態へ変わり“１”又は“０”が記憶される。

【０００３】ＥＰＲＯＭでは、紫外線をフローティング
ゲートにあてることでその内部電子を励起させ、該励起
電子がゲート絶縁層を通じて基板へ移動することにより
消去することが可能である。また、ＥＰＲＯＭの進化型
であるＥＥＰＲＯＭであれば電気的にも消去可能で、そ
のために、プログラム及び消去制御のための制御回路
と、プログラム及び消去のために例えば５Ｖの単一電源
から高電圧を発生する昇圧回路を備えている。現在で
は、プログラム及び消去が簡単に行えることから、ＩＣ
カードなど多様な分野でＥＥＰＯＲＭが幅広く利用され
ている。

【０００４】図１に、上記のようなフローティングゲー
ト形ＭＯＳ素子の不揮発性メモリセルについて示してい
る。ドーピングによるＮ＋不純物領域のソース領域６及
びドレイン領域４がチャネル領域を間においてＰ形半導
体基板２に形成されている。そのチャネル領域上には、
酸化膜からなる約１００Å厚のトンネル絶縁層を介して
フローティングゲート８が形成される。更にこのフロー
ティングゲート８の上に、約２５０Å厚でＯ−Ｎ−Ｏ形
の層間絶縁膜が形成され、この上にコントロールゲート
１０が位置することになる。即ち、図示のセルトランジ
スタの構造はスタック(stack) 形態である。

【０００５】図１には消去時の電圧状態も一緒に示して
あり、この例では、１２Ｖの高電圧Ｖｐｐをソース領域
６に印加し、コントロールゲート１０及び基板２は接地
電圧とすると共にドレイン領域４をフローティングさせ
ることにより遂行される。この消去方法は、基板に２０
Ｖの消去電圧を適用するバルク消去に比べれば、消去電
圧Ｖｐｐのレベルは抑制されている。しかし、基板２と
ソース領域６との間の１２Ｖの電位差から漏れ電流が発
生する。また、薄いトンネル絶縁層を通じたコントロー
ルゲート１０とソース領域６との間の１２Ｖの電位差に
より、フローティングゲート８とソース領域６とのオー
バーラップ部位が深く空乏化する。従って、このソース
領域６のオーバーラップ部位内で加速された後に電荷が
発生し、この電荷は薄いトンネル絶縁層へ入り、該トン
ネル絶縁層の電位障壁、電子トンネリングのためのバン
ドべンディング(band-bending)を発生する電位障壁を低
下させる。このような作用により、高い電位差の存在か
らバンドツウバンド漏れ電流といわれる別の漏れ電流を
発生させることになる。この漏れ電流は、セルの正常な
消去を妨害する要因となり得る。

【０００６】例えば、単一電源供給で動作するＥＥＰＲ
ＯＭのチップは消去及びプログラムのために高電圧を発
生する昇圧回路を備えているが、もし、ブロック内の多
数のセルを同時に消去するブロック消去を行うときに漏
れ電流があったとすると、電流容量一定とされた昇圧回
路ではブロック内セルの全消去に十分な電流量を得るこ
とができず、消去異常が発生することになる。

【０００７】図２には、消去方法の他の例を示してあ
る。この例では、Ｎ＋ソース領域６に電源電圧Ｖｃｃを
印加すると共にコントロールゲート１０に−１０Ｖ程度
のネガティブ電圧を印加し、そして、Ｎ＋ドレイン領域
４はフローティング、基板２は接地としている。このよ
うな消去方法によれば、ソース領域６の電圧を低減させ
てソース−基板の漏れ電流を減少させることが可能であ
る。しかし、ソース領域６とコントロールゲート１０と
の間の電位差によるバンドツウバンド漏れ電流は、トン
ネル絶縁層にかかる電界が図１の場合より若干大きくな
るためにむしろ図１の場合よりも多めになる傾向があ
る。従って、この消去方法によっては、漏れ電流の全量
を図１の消去方法に比べて効果的に低減させることがで
きない。

【０００８】不揮発性メモリセルの消去における電子ト
ンネリング(Fowler-Nordheim Tunneling) は、フローテ
ィングゲート８とソース領域６がオーバーラップした小
さなトンネリング部分の薄いトンネル絶縁層を通じて発
生する。セルにプログラム（書込）を行えばその回数と
同数の消去が必要なので、各セルは、消去−プログラム
サイクルの耐用回数を越えて一定のしきい値電圧を維持
するだけの性能が要求される。特に、ブロック消去を行
う場合には、ブロック内のセル（ビット）のしきい値電
圧が消去−プログラムサイクル数に関係することなく所
定の電圧に正確に分布していなければならない。しか
し、小さいトンネリング部分のトンネル絶縁層は消去反
復によりストレスを受け、トンネル絶縁層内のトラップ
ホールが増加してしきい値電圧の変化を発生させる。こ
うなると、ブロック消去におけるセルのしきい値電圧分
布の正確性を保持することができなくなってくる。即
ち、消去によるトンネル絶縁層内のトラップホールを減
少させることが要求される。

【０００９】

【発明が解決しようとする課題】以上の従来技術に着目
して本発明の目的は、不揮発生メモリセルのバンドツウ
バンドの漏れ電流を減少させられる消去方法を提供する
ことにある。また、本発明の他の目的は、不揮発生メモ
リセルのトンネル絶縁層内のトラップホールを減少させ
られる消去方法を提供することにある。

【００１０】

【課題が解決するための手段】この目的のために本発明
では、チャネル領域を間において形成されたソース及び
ドレイン領域と、チャネル領域上にトンネル絶縁層を介
し形成されたフローティングゲート層と、フローティン
グゲート層上のコントロールゲート層と、をもつ不揮発
生メモリセルの消去方法において、コントロールゲート
層にネガティブ電圧を印加すると共に、ソース領域及び
チャネル領域となる半導体基板にポジティブ電圧を印加
することを特徴とする。

【００１１】この場合、ソース領域及び半導体基板のポ
ジティブ電圧は等しい電圧とすることができる。また、
ソース領域に不純物を高濃度ドープしておくとよい。

【００１２】

【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。

【００１３】図３に、本例の不揮発生メモリセルについ
て、図１相当の断面図で消去電圧の状態と一緒に示す。
即ち、このメモリセルの構造は、図１や図２同様の積層
ゲート構造である。

【００１４】消去電圧は、ネガティブ（−）高電圧とし
て例えば−１０Ｖの−Ｖｐｐをコントロールゲート１０
に印加し、そして、第１ポジティブ（＋）電圧として例
えば５Ｖの電源電圧Ｖｃｃをソース領域６に、またこの
例では第１ポジティブ電圧と同じく５Ｖの電源電圧Ｖｃ
ｃを第２ポジティブ電圧として基板２＝チャネル領域
（バルク）に印加する状態としている。ドレイン領域４
は消去の間、フローティングさせるようにしてある。な
お、基板２には、半導体基板内に形成されたＰ形ウエル
も含まれる。

【００１５】この消去方法によれば、基板２つまりチャ
ネル領域とソース領域６とにポジティブ電圧（本例では
等しい）を印加してあるので、ソース−基板ジャンクシ
ョンを通じて流れる漏れ電流は抑止される。また、トン
ネル絶縁層を通じた電子トンネリングは、チャネル領域
とソース領域６とにポジティブ電圧を印加してあること
から、フローティングゲート８とオーバーラップするソ
ース領域６の一部及びチャネル領域を通じて発生し、フ
ローティングゲート８からソース領域６へ電子が放出さ
れる。従って、電子トンネリングに関与するトンネリン
グ部分が大幅に広くなるので、消去反復により加わる電
気的ストレスが従来に比べて格段に少なくてすむ。これ
により、セルのストレス劣化に関係するトンネル絶縁層
内のトラップホールを減少させることができる。トラッ
プホールを減少させれば、消去が多数回繰り返されても
セルのしきい値電圧を維持可能である。つまり、電気的
ストレスによるトンネル絶縁層内の欠陥発生が抑制され
るため、セルの電荷保有特性が大幅に向上する。その結
果、ブロック消去における多数のセルのしきい値電圧分
布を非常に小さい範囲の均一分布に保つことができる。

【００１６】なお、図示の例に限らずとも多様な方式を
実施可能である。例えば、ソース領域６の不純物濃度
は、トンネル絶縁層下部のオーバーラップするソース領
域部分の消去における深い空乏化を抑えるために、不純
物の固体溶解度以上に増加させることができる。

【００１７】セルのプログラムには、従来同様、ドレイ
ン領域４に近接したチャネル領域からフローティングゲ
ート８へのホットエレクトロン注入、及び／又は、フロ
ーティングゲート８とオーバーラップするドレイン領域
４の一部からフローティングゲート８への電子トンネリ
ング注入を利用できる。この場合のドレイン領域４は、
前記ソース領域８の濃度と同じ濃度にドープ可能であ
る。ホットエレクトン注入を利用した場合、インパクト
イオン化により発生したホット電子がドレインジャンク
ション部分のチャネル領域内で最大になり、これに従い
プログラム速度が向上することになる。

【００１８】また、ソース・ドレイン領域４，６間のパ
ンチスルー(punch-through) を防止し、プログラム特性
を最良化するために、基板２と同じ導電形にチャネル領
域をドープしておくこもできる。

【００１９】図４〜図６に本例のメモリセルについての
特性データを示す。

【００２０】図４は、従来と対比した耐久特性を示して
いる。図中、横軸が消去回数で、縦軸がしきい値電圧で
ある。上側にある折れ線１２，１４がプログラムセルの
しきい値電圧変化を示しており、下側にある折れ線１
２，１４が消去セルのしきい値電圧変化を示している。
折れ線１２が従来、折れ線１４が本例のグラフである。
従来技術の消去セルのしきい値電圧変化は1,000 回程度
から顕著になってきているのに対し、本例の消去セル
は、10,000回までしきい値電圧に変動が見られないこと
が分かる。

【００２１】図５は、ブロック消去におけるしきい値電
圧の分布特性を従来と対比して示している。図中、横軸
がしきい値電圧、縦軸がビット数（セル数）であり、折
れ線１２が従来、折れ線１４が本例を示す。従来技術に
比べ本例の方が、ブロック消去による多数のセルのしき
い値電圧分布が小さい範囲にまとまっていることが分か
る。

【００２２】図６は、従来技術と対比した消去速度であ
る。図中、横軸が時間、縦軸がしきい値電圧で、折れ線
１２が従来、折れ線１４が本例である。本例のセルであ
れば、例えば２．５Ｖのしきい値電圧への到達に２．４
ｍｓですむのに対し、従来のセルでは到達できていない
ことが分かる。即ち、本例の消去速度は従来に比べ速く
なっている。

【００２３】以上、本例の消去方法は、フラッシュＥＥ
ＰＲＯＭその他の不揮発生メモリ装置に有用である。

【００２４】

【発明の効果】本発明によれば、基板とソース領域との
間の漏れ電流を抑止することができるうえ、電子トンネ
リング領域が従来技術に比べて増えるので消去反復によ
る電気的ストレスを低減させられ、トンネル絶縁層内の
トラップホールを減少させることができる。従って、セ
ルのしきい値電圧を、より長く所定の値に保持すること
ができ、不揮発性メモリセルの耐久性が向上するという
長所がある。

【図面の簡単な説明】

【図１】従来における消去方法の一例を説明する不揮発
性メモリセルの断面図。

【図２】従来における消去方法の他の例を説明する不揮
発性メモリセルの断面図。

【図３】本発明による消去方法を説明する不揮発性メモ
リセルの断面図。

【図４】消去回数に対するしきい値電圧の変化を従来技
術と比較して示したグラフ。

【図５】ブロック消去におけるセルのしきい値電圧分布
を従来技術と比較して示したグラフ。

【図６】セルの消去速度を従来技術と比較して示したグ
ラフ。

【符号の説明】

２ 半導体基板（ウエル） ４ ドレイン領域 ６ ソース領域 ８ フローティングゲート １０ コントロールゲート

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板にチャネル領域を間において
   形成されたソース及びドレイン領域と、チャネル領域上
   にトンネル絶縁層を介して形成されたフローティングゲ
   ート層と、フローティングゲート層上のコントロールゲ
   ート層と、をもつ不揮発生メモリセルの消去方法におい
   て、 コントロールゲート層にネガティブ電圧を印加すると共
   に、ソース領域及び半導体基板にポジティブ電圧を印加
   することを特徴とする消去方法。
2. 【請求項２】 ソース領域と半導体基板のポジティブ電
   圧が等しい請求項１記載の消去方法。
3. 【請求項３】 ポジティブ電圧が５Ｖの電源電圧であ
   り、ネガティブ電圧が−１０Ｖ程度の高電圧である請求
   項２記載の消去方法。
4. 【請求項４】ソース領域に不純物を高濃度ドープしてあ
   る請求項１〜３のいずれか１項に記載の消去方法。
5. 【請求項５】 ポジティブ電圧を、ソース及びドレイン
   領域が形成されている半導体基板内のウエルに印加する
   請求項１〜４のいずれか１項に記載の消去方法。