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CN106797213B - 逻辑电路、处理单元、电子构件以及电子设备 - Google Patents

逻辑电路、处理单元、电子构件以及电子设备 Download PDF

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CN106797213B CN201580054805.7A CN201580054805A CN106797213B CN 106797213 B CN106797213 B CN 106797213B CN 201580054805 A CN201580054805 A CN 201580054805A CN 106797213 B CN106797213 B CN 106797213B
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Abstract

在逻辑电路中设置的保持电路能够进行电源门控。保持电路包括第一端子、节点、电容器以及第一晶体管至第三晶体管。第一晶体管控制第一端子与逻辑电路的输入端子之间的电连接。第二晶体管控制逻辑电路的输出端子与节点之间的电连接。第三晶体管控制节点与逻辑电路的输入端子之间的电连接。第一晶体管的栅极与第二晶体管的栅极电连接。在数据保持期间中，节点处于电浮动状态。节点的电压被电容器保持。

Description

逻辑电路、处理单元、电子构件以及电子设备
技术领域
在本说明书、附图以及权利要求书(以下，称为本说明书等)中公开的本发明的一个方式涉及一种半导体装置(例如，顺序电路、保持电路、存储电路、逻辑电路等)、其驱动方法以及其制造方法等。本发明的一个方式不局限于所例示的技术领域。例如，本发明的一个方式涉及一种存储装置、处理单元、成像装置、显示装置、发光装置、蓄电装置、它们的驱动方法或制造方法。
背景技术
为了减少半导体装置的功耗，通过利用电源门控(power gating)或时钟门控(clock gating)来停止不需要工作的电路。触发器(FF)是在很多情况下包括在半导体装置中的顺序电路(保持状态的存储电路)。因此，通过减少FF的功耗，可以减少组装有FF的半导体装置的功耗。在一般的FF中，若关断电源则所保持的状态(数据)会被丢失。
提出了一种保持电路，其中通过利用由氧化物半导体形成半导体区域的晶体管(以下，有时称为OS晶体管)的关态电流极小的特性，在停止电源时也能够保持数据。例如，专利文献1至3公开有通过将应用OS晶体管的保持电路组装在FF中，能够进行电源门控。例如，非专利文献1公开有通过设置包括用于FF及SRAM的OS晶体管的保持电路，进行处理器的电源门控。
[专利文献1]日本专利申请公开第2012-257192号公报
[专利文献2]日本专利申请公开第2013-009297号公报
[专利文献3]日本专利申请公开第2013-175708号公报
[非专利文献1]H.Tamura et al.,“Embedded SRAM and Cortex-M0Core withBackup Circuits Using a 60-nm Crystalline Oxide Semiconductor for PowerGating,”IEEE COOL Chips XVII,Apr.2014.
发明内容
本发明的一个方式的目的之一是提供一种新颖的半导体装置或者新颖的半导体装置的驱动方法。另外，作为本发明的一个方式的目的之一，可以举出：进行电源门控；没有供应电源地保持数据；减少功耗；小型化；容易进行设计；等。
多个目的的记载不妨碍彼此的目的的存在。本发明的一个方式并不需要实现所有上述目的。上述列举的目的以外的目的是从本说明书等的记载自然得知的，而有可能成为本发明的一个方式的目的。
本发明的一个方式是一种逻辑电路，包括：第一电路；以及第二电路，其中，第一电路包括第一输入端子至第n输入端子及第一输出端子(n为2以上的整数)，第二电路包括第(n+1)输入端子、第一节点、第一电容器及第一晶体管至第三晶体管，第一电路具有选择第一输入端子至第n输入端子中的任一个并从第一输出端子输出与被选择的输入端子的逻辑相同的逻辑的数据的功能，电容器与第一节点电连接，第一晶体管具有控制第(n+1)输入端子与第一输入端子之间的电连接的功能，第二晶体管具有控制第一输出端子与第一节点之间的电连接的功能，第三晶体管具有控制第一节点与第一输入端子之间的电连接的功能，第一晶体管的栅极与第二晶体管的栅极电连接，并且，第二晶体管及第三晶体管均包括使用氧化物半导体层形成的半导体区域。
在上述方式中，第一电容器及第一晶体管至第三晶体管也可以层叠在形成有第一电路的区域上。在上述方式中，第一晶体管也可以包括使用氧化物半导体层形成的半导体区域，在此情况下第一晶体管至第三晶体管的氧化物半导体层优选包含c轴取向的结晶。
此外，也可以在根据上述方式的逻辑电路中，第一电路包括选择电路及第一逻辑电路，第一逻辑电路包括第(n+2)输入端子及第一输出端子，第一逻辑电路具有从第一输出端子输出与第(n+2)输入端子相同的逻辑的数据的功能，选择电路包括第二输出端子，选择电路具有使第一输入端子至第n输入端子中的任一个与第二输出端子电连接的功能。第二输出端子与第(n+2)输入端子电连接。
根据本发明的一个方式，可以提供一种新颖的半导体装置或者新颖的半导体装置的工作方法。另外，根据本发明的一个方式，可以实现：进行电源门控；没有供应电源地保持数据；减少功耗；小型化；容易进行设计。
多个效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。在本发明的一个方式中，上述之外的目的、效果及新颖的特征可从本说明书中的描述及附图自然得知。
附图说明
在附图中：
图1A是示出逻辑电路的结构实例的方框图，图1B是示出图1A的电路10的结构实例的方框图；
图2A和图2B是示出逻辑电路的结构实例的方框图；
图3是示出逻辑电路的结构实例的方框图；
图4是示出扫描FF(SFF)的结构实例的电路图；
图5是示出SFF的结构实例的电路图；
图6是示出SFF的工作实例的时序图；
图7是示出SFF的工作实例的时序图；
图8是示出SFF的结构实例的电路图；
图9是示出SFF的结构实例的电路图；
图10是示出SFF的结构实例的电路图；
图11是示出SFF的结构实例的电路图；
图12是示出SFF的结构实例的电路图；
图13是示出处理单元的结构实例的方框图；
图14是示出处理器核心的结构实例的方框图；
图15是示出SFF的装置结构的图；
图16A是示出电子构件的制造方法实例的流程图，图16B是示出电子构件的结构实例的透视示意图；
图17A至图17F是示出电子设备的例子的图；
图18A是示出晶体管的结构实例的俯视图，图18B至图18D是图18A的晶体管的截面图；
图19A是图18B的晶体管的部分放大图，图19B是晶体管的能带图；
图20A至图20C是示出晶体管的结构实例的截面图；
图21A和图21B是示出晶体管的结构实例的截面图；
图22是示出芯片的结构实例的截面图；
图23是示出芯片的结构实例的截面图。
具体实施方式
在本说明书等中，半导体装置是指利用半导体特性的装置以及包括半导体元件(晶体管、二极管等)的电路及包括该电路的装置等。另外，半导体装置是指能够利用半导体特性而发挥作用的所有装置。例如，集成电路、具备集成电路的芯片是半导体装置的一个例子。另外，存储装置、显示装置、发光装置、照明装置以及电子设备等本身是半导体装置，或者有时包括半导体装置。
例如，在本说明书等中，当明确地记载为“X与Y连接”时，在本说明书等中公开了如下情况：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，不局限于附图或文中所示的连接关系等规定的连接关系，附图或文中所示的连接关系以外的连接关系也包括于附图或文中。X和Y都是对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
晶体管包括栅极、源极以及漏极这三种端子。栅极是用作控制晶体管的导通状态的控制节点的节点。在用作源极或漏极的两个输入输出节点中，根据晶体管的类型或者供应到各端子的电位电平将一个端子用作源极而将另一个端子用作漏极。因此，在本说明书等中，“源极”和“漏极”可以互相调换。另外，在本说明书等中，有时将栅极以外的两个端子称为第一端子及第二端子。
节点可以根据电路结构或装置结构等换称为端子、布线、电极、导电层、导电体或杂质区域等。另外，端子、布线等也可以换称为节点。
电压大多指某个电位与标准电位(例如，接地电位(GND)或源电位)之间的电位差。由此，可以将电压改称为电位。电位是相对性的。因此，即使记载为“接地电位”，也并不一定是指0V的。
在本说明书等中，“膜”和“层”可以根据情形或状况相互调换。例如，有时可以将“导电层”调换为“导电膜”。还有时可以将“绝缘膜”调换为“绝缘层”。
在本说明书等中，有时为了避免构成要素的混淆而附有“第一”、“第二”、“第三”等序数词，此时，该序数词不是为了在数目方面或者顺序方面上进行限定而附加的。
在本说明书等中，例如，有时将时钟信号CLK省略而记载为“信号CLK”、“CLK”等。其他构成要素(例如，信号、电压、电位、电路、元件、电极或布线等)也是同样的。
在附图中，为便于理解，有时夸大表示大小、层的厚度或区域。因此，本发明并不一定限定于该尺度。此外，在附图中，示意性地示出理想的例子，而不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时差异等所引起的信号、电压或电流的偏差等。
在本说明书中，为了方便起见，有时使用“上”“下”等表示配置的词句以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书中所说明的词句，根据情况可以适当地换词句。
附图中记载的方框图的各电路方框的位置关系是为了便于说明而指定的，即便方框图示出不同的电路方框具有不同的功能，有时在实际的电路方框中也设置为在一个电路方框中实现不同的功能。此外，各电路方框的功能是为了便于说明而指定的，即便示出的是一个电路方框进行处理的情况，有时在实际的电路方框中也由多个电路方框进行该处理。
以下示出本发明的实施方式。注意，可以适当地组合本说明书所记载的任何实施方式。另外，当在一个实施方式中示出多个结构实例(包括工作实例、制造方法实例)时，可以适当地组合任何结构实例。另外，本发明可以通过多个不同方式而实施，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式和详细内容在不脱离宗旨及其范围下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定于下面的实施方式所记载的内容中。
实施方式1
《逻辑电路的结构实例》
图1A示出逻辑电路的结构实例。图1A所示的逻辑电路100是能够保持数据(状态)的半导体装置。根据电路结构等也可以称为顺序电路。逻辑电路100是能够进行时钟门控及电源门控的半导体装置。逻辑电路100包括电路10及电路RC1。电路RC1是具有能够保持数据的功能的保持电路。电路RC1具有读取电路10的状态(数据)并将其保持的功能。另外，电路RC1具有将保持的数据读出到电路10的功能。
<电路10>
电路10包括端子D1至Dn(n为2以上的整数)、端子Q、端子QB及端子EN。端子D1至Dn是数据输入端子。端子Q、端子QB是数据输出端子。端子EN是被输入控制信号E0的端子。电路10是逻辑电路。电路10具有如下功能，即根据端子EN的逻辑选择端子D1至Dn中的任一个并将与输入到选择的端子的数据相同的逻辑的数据从端子Q输出的运算功能。端子QB是输出反转端子Q的逻辑的数据的端子。在图1A的例子中，电路10也可以不包括端子QB。
图1B示出电路10的结构实例。图1B所示的电路10包括选择电路20及电路30。选择电路20的端子T1与电路30的端子T2电连接。端子T1是选择电路20的输出端子，端子T2是电路30的输入端子。
信号E0是选择电路20的控制信号。选择电路20具有响应信号E0而选择端子D1至Dn中的任一个并将其与端子T1电连接的功能。
电路30是逻辑电路。电路30具有将与输入到端子T2的数据相同的逻辑的数据从端子Q输出的运算功能。例如，电路30可以是根据时钟信号CLK等的控制信号而更新内部状态的顺序电路。例如，电路30可以是锁存器、触发器、移位寄存器、计数电路、分频电路等。
<电路RC1>
电路RC1包括节点FN、端子D0、端子T0、开关SW1、开关SW2、开关SW3及电容器C1。端子D0、端子T0是输入端子。
节点FN是可以处于电浮动状态的节点，被用作电路RC1的数据(状态)保持部。电容器C1的一个端子与节点FN电连接，另一个端子与端子T0电连接。电容器C1可以被用作保持节点FN的电压的存储电容器。可以向端子T0输入信号或固定电压。例如，可以向端子T0输入电路10的低电源电压。
开关SW1控制端子D0与端子D1之间的电连接，开关SW2控制端子Q与节点FN之间的电连接。根据信号E2控制开关SW1、SW2的开启/关闭。开关SW3控制节点FN与端子D1之间的电连接。根据信号E3控制开关SW3的开启/关闭。
(常规工作)
在对电路10被输入的数据进行处理的情况下，使开关SW3关闭。根据需要使开关SW1开启。在电路10进行处理的数据不包括端子D1的数据的情况下，可以使开关SW1关闭。在电路10进行处理的数据包括端子D1的数据的情况下，可以使开关SW1开启。开关SW2的状态可以处于开启或关闭，在图1A的例子中，根据信号E2而开关SW2也与开关SW1联动地开启。也可以使开关SW1与开关SW2的控制信号不同，而使开关SW2关闭。当开关SW1与开关SW2使用公共控制信号时，可以减少布线数及元件数，由此可以减少功耗。
(备份工作)
为了对电路10的状态进行备份，根据需要停止向电路10输入CLK等信号以不使端子Q的逻辑(状态)改变。接着，使开关SW2开启且使开关SW3关闭。由于节点FN与端子Q电连接，所以节点FN的逻辑与端子Q相同。如果端子Q的逻辑为“1”，则节点FN也为“1”，如果端子Q的逻辑为“0”，则节点FN也为“0”。通过使开关SW2、SW3关闭并使节点FN处于电浮动状态，完成备份，电路RC1处于数据保持状态。
通过完成备份，可以停止向电路10供应电源。也就是说，通过设置电路RC1，能够进行电路10的时钟门控及电源门控。
(恢复工作)
为了恢复电路10的状态，向电路10供应电源，并且根据信号E0而使电路10处于能够从端子Q输出端子D1的数据的状态。因为端子D1与节点FN电连接，所以端子D1的逻辑电平与节点FN相同。因此，电路10可以从端子Q输出与保持在节点FN中的数据相同的逻辑的数据。也就是说，恢复了逻辑电路100的状态。
使开关SW3关闭。通过根据需要再次开始信号CLK的供应，逻辑电路100处于能够进行常规工作的状态。在再次开始信号CLK的供应之前需要使端子Q的逻辑与数据保持期间的节点FN的逻辑相同的情况下，在使开关SW3关闭之前，可以供应信号CLK等控制信号，使电路10进行常规工作，并且可以将端子D1的数据写入到端子Q。
电路RC1可以具备在对电路10进行电源门控时能够保持数据的保持特性。为了在电路RC1中长时间保持数据，优选尽可能抑制电浮动状态下的节点FN的电位的变动(尤其是，电位降)。作为解决方法之一，可以举出使用截止状态下的漏电流(关态电流)非常小的晶体管构成开关SW2、SW3的方法。
为了减少晶体管的关态电流，例如使用能隙大的半导体形成半导体区域。半导体的能隙优选为2.5eV以上、2.7eV以上或3eV以上。作为上述半导体可以举出氧化物半导体。例如，开关SW2、SW3可以均为包括使用氧化物半导体形成的半导体区域的晶体管(OS晶体管)。在源极-漏极间电压为10V，室温(25℃左右)的状态下，被以沟道宽度归一化的OS晶体管的泄漏电流可以为10×10-21A/μm(10zA/μm)以下。应用于每个开关SW2、SW3的OS晶体管的泄漏电流在室温(25℃左右)下优选为1×10-18A以下、1×10-21A以下或1×10-24A以下。或者，泄漏电流在85℃下优选为1×10-15A以下、1×10-18A以下或1×10-21A以下。
氧化物半导体是能隙大，电子不容易被激发，空穴的有效质量大的半导体。因此，OS晶体管与使用硅等的一般的晶体管相比有时不容易发生雪崩击穿(avalanchebreakdown)等。通过抑制起因于雪崩击穿的热载流子劣化等，OS晶体管具有高漏极耐压，由此能够以高漏极电压驱动。因此，通过将OS晶体管应用于电路RC1，可以提高信号的电位电平及输入时序等驱动条件的工作裕度(margin)。例如，也可以进行在数据保持状态下节点FN的电压变高的驱动。
OS晶体管的氧化物半导体优选为至少含有选自In、Ga、Sn及Zn中的一种以上的元素的氧化物。作为该氧化物，有In-Sn-Ga-Zn氧化物、In-Ga-Zn氧化物、In-Sn-Zn氧化物、In-Al-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In氧化物、Sn氧化物、Zn氧化物等。另外，也可以使用使上述氧化物含有氧化物的构成元素以外的元素或化合物如含有SiO2而得到的氧化物半导体。
在OS晶体管中，即使使栅极绝缘层增厚，即其等效氧化物厚度为11nm左右，并使沟道长度减短，即为50nm左右，也可以具有非常良好的关态电流特性及亚阈值特性。由此，因为OS晶体管可以使用比用于逻辑电路中的一般的Si晶体管厚的栅极绝缘层，所以经过栅极绝缘层的泄漏电流可以得到降低，并且也可以抑制起因于栅极绝缘层的厚度的不均匀而发生的电特性的不均匀。关于OS晶体管的详细内容，在实施方式4中进行说明。
对构成开关SW1及电路10的晶体管没有特别的限制，可以采用适用于标准单元的一般的晶体管，例如可以采用其半导体区域含有第14族元素(Si、Ge、或C)的晶体管。电路10的晶体管的典型例子是其半导体区域含有硅的晶体管(Si晶体管)。另外，为了提高Si晶体管的迁移率等，也可以使用对包含Si的半导体区域添加有Ge的失真晶体管(distortiontransistor)。
开关SW1既可以与开关SW2及开关SW3同样使用OS晶体管构成，又可以使用如模拟开关等的CMOS电路构成。通过作为开关SW1采用OS晶体管，如下所述，可以使追加电路RC1时的逻辑电路100的面积开销成为0。另外，通过在开关SW1为模拟开关(n沟道型晶体管与p沟道型晶体管并联连接的开关)的情况下将n沟道型OS晶体管层叠在p沟道型Si晶体管上，可以与只使用Si晶体管构成模拟开关的情况相比抑制逻辑电路100的面积增加。此外，也可以将模拟开关称为转移栅(transfer gate)。
在逻辑电路100中，不需要因设置电路RC1而发生的电路10的电路结构的改变，例如，在图1B所示的结构实例的情况下，作为选择电路20可以应用称为选择器或多路复用器的一般的电路。作为电路30可以应用如锁存电路或触发器电路等一般的顺序电路。由于在电路10上可以层叠电路RC1，所以可以设置电路RC1而不改变电路10的设计及布局。
如上所述，通过采用本实施方式的保持电路，可以不改变逻辑电路的电路结构及布局地使逻辑电路具有备份功能。此外，通过采用保持电路，可以实质上不使常规工作时的性能下降地使逻辑电路具有备份功能。另外，由于可以在形成有逻辑电路的区域上层叠保持电路，所以可以使追加保持电路时的面积开销成为0。
<保持电路的变型例子>
图2A所示的逻辑电路101包括电路RC2代替电路RC1。电路RC2是对电路RC1追加反相器42的电路。反相器42的输入端子与端子QB电连接，该输出端子与开关SW2电连接。电路RC2保持反转端子QB的逻辑的数据。因此，电路RC2可以保持与端子Q相同的逻辑的数据并将保持的数据写入到端子D1。优选在只有进行备份工作时向反相器42供应电源。
图2B所示的逻辑电路102包括电路RC3代替电路RC1。电路RC3是对电路RC1追加反相器43、44的电路。反相器43的输入端子与开关SW1、SW3电连接，该输出端子与端子D1电连接。反相器44的输入端子与端子D0电连接，该输出端子与开关SW1电连接。开关SW2控制端子QB与节点FN之间的电连接。通过备份工作，电路RC3保持与端子QB相同的逻辑的数据。通过恢复工作写入到端子D1的数据是通过反相器43反转节点FN的逻辑的数据。也就是说，可以将与端子Q相同的逻辑的数据写入到端子D1。
图2A和图2B所示的电路10也可以不包括端子Q。
<逻辑电路的变型例子>
图3所示的逻辑电路103是逻辑电路101的变型例子。图3中的电路10改变为一个输入的电路15。电路15是逻辑电路。电路15具有能够输出与端子D1相同的逻辑的数据的运算功能。也可以根据需要向电路15输入CLK等控制信号。另外，电路15也可以包括端子QB。电路15例如为缓冲器电路。
电路RC4是电路RC1的变型例子。开关SW1至SW3被不同的信号E1至E3控制。由此，可以在逻辑电路103的常规工作时只使开关SW1开启，并可以在备份工作时使SW1关闭。
实施方式2
《扫描触发器的结构实例》
说明逻辑电路100的更具体的电路结构实例及驱动方法实例。在此示出逻辑电路100是扫描触发器的例子。图4所示的扫描触发器(SFF)110包括扫描触发器(SFF)11及电路RC11。SFF11包括选择电路(SEL)21及触发器(FF)31。电路RC11是具有保持数据的功能的电路。SFF110可以被称为具有备份功能的扫描FF。SFF110可以设置在进行电源门控的电源域(power domain)。
<SFF11的结构实例>
图5示出SFF11的电路结构实例。图5所示的SFF11包括SEL21、FF31及端子VH、VL、D、Q、QB、SD、SE、CK、RT。
端子VH是高电源电压VDD用电源端子，端子VL是低电源电压VSS用电源端子。VDD、VSS被供应到SEL21的反相器、FF31的反相器及NAND电路(以下称为“NAND”)。通过电源开关向端子VH输入VDD。
端子D、SD是数据的输入端子。端子D与逻辑电路(例如，组合电路)的输出端子电连接，数据DIN被输入到端子D。向端子SD通过电路RC11输入恢复用数据或扫描测试数据SCNIN(参照图4)。端子Q是数据输出端子。端子Q与另一SFF110的端子SD_IN及逻辑电路的数据输入端子电连接。端子QB输出反转端子Q的逻辑的数据。端子QB与另一逻辑电路的数据输入端子电连接。根据需要设置端子QB。
端子SE、CK、RT是控制信号用输入端子。向端子SE输入扫描使能信号SEsig。SE与SEL21电连接。向端子CK输入时钟信号CLK。端子CK与电路31a电连接。向端子RT输入复位信号RSTsig。端子RT与FF31的NAND电连接。
(SEL21)
SEL21根据端子SE的电压(逻辑)选择端子D和端子SD中的一个并将其与FF31的输入端子电连接。当进行扫描测试时，将信号SE设定为高电平电压(“H”)，将端子SD与FF31的输入端子电连接。在使SFF11用作触发器而进行常规工作的情况下，将端子SE设定为低电平电压(“L”)，将端子D与FF31的输入端子电连接。
(FF31)
FF31包括两个锁存器32M、33S及电路31a。锁存器32M是主锁存器，锁存器32S是从锁存器，锁存器32M与锁存器32S串联电连接。电路31a是时钟信号输入用电路，包括端子CK1、CKB1。端子CK1是输出信号CLK的非反转时钟信号的端子。端子CKB1是输出信号CLK的反转时钟信号的端子。端子CK1和CKB1都与FF31的模拟开关电连接。
<保持电路的结构实例1>
图4所示的电路RC11包括端子SD_IN、RE、BK、PL、节点FN11、晶体管M1至M3以及电容器C11。电路RC11是电路RC1的开关SW1至SW3分别替换为晶体管M1至M3构成的电路。注意，在以下说明中，有时将端子VH称为VH。其他端子也是同样的。此外，有时将节点FN11称为FN11。
SD_IN是扫描测试数据SCNIN的输入端子。BK、RE是控制信号用输入端子。向BK输入控制备份工作的信号(备份信号BKsig)。BK与晶体管M1、M2的栅极电连接。向RE输入控制恢复工作的信号(恢复信号REsig)。RE与晶体管M3的栅极电连接。
电容器C11的两个端子中的一个与FN11电连接，另一个与PL电连接。向PL输入VSS。晶体管M1至M3为n沟道型，在此为OS晶体管。晶体管M1是用来使SD_IN与SD之间电连接的传输晶体管。晶体管M2是用来使Q与FN11之间电连接的传输晶体管。晶体管M3是用来使FN11与SD之间电连接的传输晶体管。
通过作为晶体管M2、M3使用OS晶体管，即使在FN11保持“1”的数据的状态下也可以抑制FN11的电压的下降。因此，可以将电路RC11用作用来备份SFF11的非易失性存储电路。此外，能够对包含有SFF110的半导体装置进行电源门控，由此可以减少半导体装置的功耗。
注意，有时在电路RC11的数据保持期间一直向栅极施加使晶体管M2、M3处于完全的关闭状态的电压。或者，在晶体管M2、M3中设置有背栅极的情况下，有时向背栅极一直供应使晶体管M2、M3处于常截止状态的电压。在此情况下，虽然在保持期间向电路RC11供应电压，但是电流几乎不流过，因此电路RC11几乎不消耗电力。因为即使在保持期间固定电压被供应到电路RC11，电路RC11也几乎不消耗电力，所以可以说电路RC11是非易失性电路。
《扫描触发器的工作实例》
图6和图7是示出SFF110的工作实例的时序图。图6示出组装有SFF110的半导体装置从活动模式转移到休眠模式时的SFF110的工作实例，图7示出从休眠模式转移到活动模式时的SFF110的工作实例。图6和图7示出端子VH、CK、Q、SE、SD、BK、RE以及节点FN11的电压(逻辑)的变化。在图6和图7中，电压的最大值为VDD，最小值为VSS。t1至t10表示时刻。
<活动模式(常规工作模式)>
在活动模式中，SFF110进行常规工作。SFF110被用作暂时保持来自逻辑电路的输出数据的触发器。在此，逻辑电路的输出数据被输入到端子D。在常规工作时，由于RE和BK处于“L”，所以晶体管M1至M3截止。SE处于“L”，端子D通过SEL21与FF31的输入端子连接。RT为“H”。向CK输入信号CLK。在CK变为“H”时，Q的电压(逻辑)与此联动地变化。
<扫描模式>
在扫描模式中，多个SFF110串联电连接而构成扫描链。在电路RC11中，晶体管M1、M2导通，晶体管M3截止。因为SE处于“H”，SD通过SEL21与FF31的输入端子电连接。也就是说，在扫描模式中，SFF11的Q的输出数据被输入到下一级的SFF11的SD。
(扫描测试)
为了进行扫描测试，将模式设为扫描模式，向扫描链的第一级的SFF110的SD_IN输入扫描测试数据SCNIN。通过输入CLK进行扫描链的漂移工作，向扫描链的SFF110写入扫描测试数据SCNIN。接着，使SFF110进行常规工作，将逻辑电路输出的数据保持在SFF110中。将模式再次设定为扫描模式来进行扫描链的漂移工作。根据从最终级的SFF110的Q输出的数据，可以判定逻辑电路及SFF110有没有故障。
(备份序列)
通过从活动模式转移到休眠模式，进行备份序列。在备份序列中，进行时钟门控(时钟停止)，数据的备份以及电源门控(电源关闭)。通过停止时钟的供应来将模式设定为休眠模式。
在图6的例子中，在t1开始SFF11的时钟门控，并且开始电路RC11中的备份工作。具体而言，在t1，将CK设定为“L”，将BK设定为“H”。在BK处于“H”的期间为备份工作期间。通过将BK设定为“H”，FN11通过晶体管M2与Q电连接。因此，如果Q为“0”，则FN11保持“L”，Q为“1”，则FN11的电压上升到“H”。也就是说，在BK处于“H”的期间可以使FN11的逻辑与Q相同。可以决定BK为“H”的期间以便使FN11的电压上升到“1”的逻辑电平。通过在t2将BK设定为“L”并使晶体管M1、M2截止，FN11处于电浮动状态，电路RC11处于数据保持状态。
在t3，使电源关闭，将RT设定为“L”。VH的电压从VDD逐渐地下降到VSS。也可以在t2停止电源。此外，根据需要关断电源。根据组装有SFF110的半导体装置的电源域或处于休眠模式的时间等，有时在从休眠模式恢复到活动模式时需要的功率大于因电源的关断而能够减少的功率。在此情况下，因为不能得到电源门控的效果，所以优选在休眠模式中不关断电源而只停止时钟的供应。
(恢复序列)
在从休眠模式转移到活动模式的恢复序列中，进行电源的开启、数据的恢复及时钟的供应。通过开始时钟的供应来将模式转移为活动模式。
在t4，使电源开启。VH的电压从VSS逐渐地上升到VDD。在VH设为VDD之后开始恢复工作。在t5，将SE、RE设定为“H”。另外，将RT设定为“H”。在RE处于“H”的状态下进行恢复工作。晶体管M3导通，FN11与SD连接。如果FN11处于“L”，则SD保持“L”。如果FN11处于“H”，则SD的电压上升到“H”。在t6，将SE设定为“H”。SD通过SE及SEL21与FF31的输入端子电连接。也就是说，通过将RE设定为“H”，保持在FN11中的数据被写入到SD。
此外，在t5，也可以将RE与SE一起设定为“H”。如图7所示，在FN11处于“H”的情况下，优选在SD的电压上升到“1”的逻辑电平之后将SE设定为“H”。通过采用上述驱动方法，可以防止在SFF11中流过贯通电流。
由于通过电容分配而将FN11的数据写入到SD，所以当在FN11处于“H”的状态下将FN11与SD连接时，因SD的寄生电容而FN11的电压下降。由此，有时使C11的电容需要充分大于SD的寄生电容。考虑到SD的数据被输入的逻辑电路的特性等而决定C11的电容。例如，在该逻辑电路的阈值电压为VDD/2的情况下，C11的电容需要为SD的寄生电容以上。
在使SD的逻辑与FN11相同之后，在某一期间(t7至t8)将CK设定为“H”。在图7的例子中，向CK输入一个时钟的CLK。通过在t7将CK设定为“H”，锁存器32M的数据被写入到锁存器32S中。在t7，如果SD为“0”，则Q为“0”，如果SD为“1”，则Q为“1”。也就是说，FN11的数据被写入到Q中，SFF110回复到刚好停止CLK的供应(成为休眠模式)之前的状态。在t9，将SE、RE设定为“L”，终止恢复工作。D通过SEL21与FF31的输入端子电连接。在电路RC11中，晶体管M3截止，节点FN11成为浮动状态。
在将SE、RE设定为“L”之后，在经过某一期间(例如，一个时钟期间)的t10，再次开始CLK的输入，设置SFF110处于活动模式。SFF110进行常规工作。
如上所述，SFF110能够高速地进行数据的备份及恢复，例如在几时钟(2至5时钟)以内能够完成备份工作及恢复工作。由于电路RC11的写入工作是通过晶体管M1至M3的开关工作进行FN11的充电或放电的工作，读出工作是通过晶体管M1至M3的开关工作进行SD的充电或放电的工作，所以这些工作所需的能量与DRAM单元同样小。由于不需要为了保持数据而向电路RC1供应电源，所以可以减少SFF110的待机功率。与此同样，由于在常规工作时不需要向电路RC11供应电源，所以实质上在设置电路RC11时不增加SFF110的动态功率。虽然在设置电路RC11时对端子Q附加晶体管M1的寄生电容，但是因为晶体管M1的寄生电容小于连接于端子Q的逻辑电路的寄生电容，所以对SFF110的常规工作没有影响，实质上电路RC11的设置不使活动模式的SFF110的性能下降。
下面，以扫描FF为例，说明保持电路的其他电路结构实例。
<保持电路的结构实例2>
图8所示的SFF112包括电路RC12及SFF11。电路RC12是电路RC11(图4)的变型例子，包括用来进行节点FN11与端子RE之间的电容耦合的电容器C12。在上述电路结构中，通过将恢复工作时的RE的电压设定为VDD(“H”)，可以使节点FN11的电压上升。因此，电路RC12可以保持“H”的电压的期间比电路RC11长。但是，此时，即使在节点FN11保持“L”的电压的情况下，节点FN11的电压也上升。因此，此时，以在节点FN11的“L”的电压写入到SD时SD的电压处于“0”的逻辑电平的方式设定电容器C12的电容。由此，电容器C12的电容小于C11。
<保持电路的结构实例3、4>
图9所示的SFF113包括电路RC13及SFF11。图10所示的SFF114包括电路RC14及SFF11。
在图8所示的电路RC12中，根据电容器C12与C11的电容比，在向SD写入节点FN11的“H”的电压时，SD的电压可能超过“1”的逻辑电平。在此情况下，可以将电路RC13或电路RC14用作保持电路。电路RC13是对电路RC12追加缓冲器45(以下称为BUF45)的电路。BUF45的输入端子与晶体管M3的漏极(或源极)电连接，BUF45的输出端子与SD电连接。BUF45中的晶体管优选为能够承受超过VDD的栅极电压的晶体管。
图10所示的电路RC14是电路RC13的变型例子。如图10所示，电容器C12的连接不同。电容器C12的一个端子与晶体管M3的漏极(或源极)电连接，另一个端子与BUF45的输入端子电连接。根据需要将BUF45设置在电路RC14中。
<保持电路的结构实例5、6>
图11所示的SFF115包括电路RC15及SFF11。图12所示的SFF116包括电路RC16及SFF11。电路RC15及电路RC16是电路RC11的变型例子，包括设置有背栅极的晶体管M1至M3。
在电路RC15中，晶体管M1至M3的背栅极与端子OBG电连接。可以向OBG输入信号或固定电位。或者，也可以将电容器连接于OBG。也可以通过对该电容器进行充电而保持晶体管M1至M3的背栅极的电压。根据晶体管M1至M3的背栅极的电压，例如可以调节晶体管M1至M3的阈值电压。
在电路RC16中，背栅极电连接于晶体管M1至M3的栅极。通过采用上述装置结构，可以提高晶体管M1至M3的通态电流特性。
虽然在电路RC15中将背栅极设置在晶体管M1至M3中，但是有的晶体管也可以不包括背栅极。此外，在晶体管M1中设置背栅极的情况下，既可以将背栅极与端子OBG连接，又可以将背栅极与晶体管M1的栅极电连接。晶体管M2、M3也是同样的。电路RC16也是同样的。
《处理单元的结构实例》
说明包括扫描FF的半导体装置的例子。图13所示的半导体装置包括处理单元(PU)200及电源电路210。PU200为具有执行指令的功能的电路。PU200包括集成在一个芯片上的多个功能电路。PU200包括处理器核心201、电源管理单元(PMU)202、电源开关(PSW)203以及时钟控制电路204。图13示出电源电路210与PU200设置在不同芯片上的例子。端子220是电源用端子，电源电压VDD从电源电路210被输入到端子220。端子221、222是信号的输入端子。端子221被输入主时钟信号MCLK。向端子222输入信号INT。信号INT为请求中断处理的中断信号。信号INT被输入到处理器核心201及PMU202。
<处理器核心>
处理器核心201为具有执行指令的功能的电路，也可以被称为运算处理电路或处理器(处理单元)。处理器核心201包括逻辑电路240及SFF(扫描FF)250等，它们构成各种功能电路。例如，逻辑电路240可以为组合电路。例如，SFF250包括在寄存器中。SFF250包括SFF50及电路RC50。SFF50具有扫描FF的功能，可以由在标准电路库中准备的扫描FF构成。电路RC50是SFF50的备份保持电路，可以适用电路RC11至RC14中的任何电路。SFF250的端子Q与逻辑电路240的输入端子电连接，并且为了构成扫描链而SFF250的端子Q与其他SFF250的端子SD_IN电连接。通过设置SFF250，能够进行处理器核心201的时钟门控及电源门控，从而可以减少PU200的功耗。
图14是处理器核心201的结构实例。图14所示的处理器核心201包括控制单元231、程序计数器232、流水线寄存器233、流水线寄存器234、寄存器堆235、ALU(算术逻辑单元)236及数据总线237。处理器核心201与PMU202或高速缓冲存储器等外围电路之间的数据传输经由数据总线237进行。
控制单元231通过控制程序计数器232、流水线寄存器233、流水线寄存器234、寄存器堆235、ALU236、数据总线237的总体工作，对包含在被输入的应用软件等程序中的指令进行译码及执行。ALU236具有进行四则运算和逻辑运算等各种运算处理的功能。程序计数器232具有储存接下来要执行的指令的地址的功能的寄存器。
流水线寄存器233是具有暂时储存指令数据的功能的寄存器。寄存器堆235具有包括通用寄存器的多个寄存器，可以储存从主存储器读出的数据或者由ALU236的运算处理结果得出的数据等。流水线寄存器234是具有暂时储存用于ALU236执行的运算处理的数据或者由ALU236的运算处理结果得出的数据等的功能的寄存器。
<电源管理>
PMU202具有控制电源门控、时钟门控等的功能。具体而言，PMU202具有能够控制处理器核心201、PSW203、时钟控制电路204的功能。PMU202具有将BKsig、REsig、SEsig等控制信号输出到处理器核心201的功能。
PMU202包括电路205。电路205具有测定时间的功能。PMU202具有根据由电路205得到的关于时间的数据进行电源管理的功能。例如，通过作为电路205使用定时器电路，PMU202可以生成定时器中断请求信号。根据需要可以设置电路205。
PSW203具有能够响应PMU202的控制信号控制向PU200的VDD的供应的功能。在图13的例子中，处理器核心201也可以具有多个电源域。此时，可以由PSW203独立地控制向多个电源域供电。处理器核心201还可以具有不进行电源门控的电源域。此时，也可以向该电源域不经由PSW203供应VDD。
时钟控制电路204具有从信号MCLK生成门控时钟信号并将其输出的功能。时钟控制电路204具有能够响应PMU202的控制信号停止向处理器核心201供应时钟信号的功能。电源电路210也具有能够响应PMU202的控制信号改变VDD的幅度的功能。
信号SLP从处理器核心201输出到PMU202。信号SLP为用来将处理器核心201转移到休眠模式的触发信号。响应于信号SLP，在处理器核心201中执行SFF250的备份序列。SFF250的备份序列可以与图6所示的SFF110的备份序列类似地执行。PMU202在接收信号SLP时将用来从活动模式转移到休眠模式的控制信号输出到要被控制的功能电路。PMU202控制时钟控制电路204并停止向处理器核心201供应时钟信号。此外，PMU202控制PSW203并停止向处理器核心201供应电源。
通过输入信号INT执行用来将处理器核心201从休眠模式恢复到活动模式的处理。响应于信号INT，在处理器核心201中执行SFF250的恢复序列。SFF250的恢复序列可以与图7所示的SFF110的恢复序列类似地执行。PMU202在接收信号INT时将用来从休眠模式转移到活动模式的控制信号输出到要被控制的功能电路。PMU202控制PSW203并再次开始向处理器核心201供应电源。此外，PMU202控制时钟控制电路204并再次开始向处理器核心201供应时钟信号。
备份序列也可以以信号INT或PMU202的中断请求信号为触发信号而被执行。另外，恢复序列也可以以PMU202的中断请求信号为触发信号而被执行。
《SFF250的装置结构》
图15示出SFF250的装置结构。在图15中，电路RC50具有与电路RC11(图4)相同的电路结构。晶体管M1至M3是OS晶体管。SFF250可以具有在SFF50上层叠电路RC50的三维装置结构。W1、Wk、Wk+1、Wh分别是第一布线层、第k布线层、第(k+1)布线层、第h布线层。K为1以上的整数，h为(k+2)以上的整数。SFF50的端子D、SD、Q、SE、CK设置于布线层Wk中，电路RC50的端子SD_IN设置在布线层Wh中。
在FET层260中设置有SFF50的晶体管。FET层260的晶体管通过标准CMOS工序制造。通过布线层W1至Wk的导电体与FET层260的晶体管相互电连接。通过布线层Wk+1至Wh的导电体电连接SFF50与电路RC50。
因为电路RC50的元件数比SFF50少很多，所以为了层叠电路RC50不需要改变SFF50的电路结构及布局。也就是说，电路RC50是通用性非常高的备份电路。此外，由于在形成有SFF50的区域内可以设置电路RC50，所以即使包含电路RC50，SFF250的面积开销也为0。
《包含电路RC50的集成电路》
因此，在图13所示的处理器核心201中，电路RC50没有影响到SFF50的配置，由此可以以高效地进行扫描测试的方式配置SFF50。也就是说，通过将电路RC50用于备份电路，可以容易设计具有备份功能的集成电路，并可以确保易测试性。
在处理器核心201中，与SFF50同样，NAND电路等其他标准单元设置在FET层260及布线层W1至Wk中。由于在布线层W1至Wk中形成有用来连接电路RC50与端子SD、Q的导电体，所以其他标准单元的布线需要迂回这些导电体地布局，因此有时处理器核心201的面积增加。SFF250是在很多情况下包含在处理器核心201中的一种标准单元，电路RC50的安装导致的SFF250的面积开销为0。因此，处理器核心201的面积增加都起因于其他标准单元之间的布线的布局的改变，从而可以将处理器核心201的面积开销抑制为小于几％。通过设计包含有电路RC50的处理器核心确认到这个事实。另外，模拟指出包含有电路RC50的处理器核心的低功耗化。
<处理器核心的面积和功率>
设计包含有包括电路RC50的扫描FF的处理器核心。将该处理器核心称为“OS-FF安装处理器”，将包括电路RC50的扫描FF称为OS-FF。为了进行比较，设计包含有没有包含电路RC50的扫描FF的CPU核心。将该处理器核心称为“Si-FF安装处理器”。
设计的处理器核心是RISC处理器核心。OS-FF安装处理器的电路结构与Si-FF安装处理器的电路结构除了电路RC50的有无之外相同。电路RC50之外的电路由Si晶体管形成。以Si晶体管的沟道长度为60nm且OS晶体管的沟道长度为60nm的设计规则设计处理器核心。Si-FF安装处理器的面积为275μm×272μm，OS-FF安装处理器的面积为275μm×272μm。扫描FF所占的面积为处理器核心的逻辑电路的大致一半。即使在OS-FF安装处理器的各扫描FF中设置有电路RC50，面积开销也抑制为3％。
模拟指出，电源电压为1.2V时的Si-FF安装处理器的动态功率为19μA/MHz，OS-FF安装处理器的动态功率也为19μA/MHz，电路RC50的安装不使动态功率增加。另外，进行电源门控时的OS-FF安装处理器的待机功率估计为0.03μA。
通过模拟确认到设计的OS-FF的性能。在OS晶体管的沟道长度为65nm且阈值电压为1.6V的情况下，室温环境下的OS-FF的保持时间超过30天。也就是说，确认到在OS-FF安装处理器的休眠期间中，OS-FF作为非易失性存储电路具有充分的保持性能。
在模拟中，工作频率为50MHz时的OS-FF的备份时间及恢复时间都是2时钟。OS-FF安装处理器的归因于电源门控工作的开销时间充分短，由此可以确认到OS-FF不使处理器的性能下降。
通过模拟，确认到电源门控所带来的OS-FF安装处理器的低功耗化效果。在活动期间为1msec且休眠期间为1msec、1sec、或100sec的工作条件下，分别估计功耗。电源电压为1.2V。工作条件1(活动期间为1msec，休眠期间为1msec)下的功耗为570μW。工作条件2(活动期间为1msec，休眠期间为1sec)下的功耗为1.2μW。工作条件3(活动期间为1msec，休眠期间为100sec)时的功耗为0.05μW。确认到通过在休眠期间进行电源门控而能够高效地减少OS-FF安装处理器的功耗。
通过本实施方式的扫描FF具有保持电路，例如发挥如下有益效果。在本扫描FF中，设置保持电路时的面积开销可以为0。当设置保持电路时，几乎没有常规工作时的功耗，并且可以几乎不使常规工作性能下降。能够进行低功耗且高速的备份、恢复。能够不供应电源地保持数据。由于直接利用电路库的扫描FF而设计本扫描FF，所以本扫描FF的易设计性高。因此，即使包含有本扫描FF的集成电路由本扫描FF构成扫描链，也不被伤害其易测试性。
如此，本扫描FF非常适合于常关闭状态的计算操作(normally-off computing)。即使包含有本扫描FF，也可以几乎不发生集成电路的动态功率的增加及性能的下降。由此，包含有本扫描FF的集成电路通过在保持性能的状态下进行电源门控可以有效地减少功耗。
虽然在此说明顺序电路是扫描FF的方式，但是其他顺序电路也可以得到上述效果。
实施方式3
在本实施方式中，作为半导体装置的一个例子，对电子构件及具备该电子构件的电子设备等进行说明。
<电子构件的制造方法实例>
图16A是示出电子构件的制造方法实例的流程图。电子构件也被称为半导体封装或IC封装。该电子构件根据端子取出方向或端子的形状具有多个不同标准和名称。在本实施方式中，说明其例子。
通过组装工序(后工序)，并且通过在印刷电路板上集成多个能够装卸的构件，完成包含晶体管的半导体装置。后工序可以通过进行图16A所示的各步骤完成。具体而言，在由晶片处理得到的元件衬底完成(步骤S1)之后，研磨衬底的背面(步骤S2)。通过在此阶段使衬底薄化，可以减少在晶片处理中产生的衬底的翘曲等，而实现电子构件的小型化。
进行研磨衬底的背面并将衬底分成多个芯片的切割(dicing)工序。并且，进行如下管芯接合(die bonding)工序(步骤S3)：分别拾取被切割的各芯片，并将其安装且接合于引线框架上。作为管芯接合工序中的芯片与引线框架的接合方法，可以根据产品选择合适的方法。例如，可以使用树脂或胶带进行接合。管芯接合工序中的芯片可以在插入物(interposer)上安装芯片来接合。在引线键合(wire bonding)工序中，将引线框架的引线与芯片上的电极通过金属细线(丝，wire)电连接(步骤S4)。作为金属细线可以使用银线或金线。此外，引线键合可以使用球键合(ball bonding)或楔键合(wedge bonding)。
实施由环氧树脂等密封进行了引线键合的芯片的模塑(molding)工序(步骤S5)。通过进行模塑工序，使电子构件被树脂填充，可以保护安装于电子构件内部的电路部及金属细线免受机械外力的影响，还可以降低因水分或灰尘而导致的特性劣化。接着，对引线框架的引线进行电镀处理。并且对引线进行切断及加工(步骤S6)。通过该电镀处理可以防止引线生锈，而在之后将引线安装于印刷电路板时，可以有助于进行焊接。接着，对封装表面实施印字处理(标记，marking)(步骤S7)。并且通过检验工序(步骤S8)完成电子构件(步骤S9)。通过包含上述实施方式的半导体装置，可以提供功耗低且小型的电子构件。
图16B示出完成的电子构件的透视示意图。在图16B中，作为电子构件的一个例子，示出QFP(Quad Flat Package：四侧引脚扁平封装)的透视示意图。如图16B所示，电子构件7000包括引线7001及电路部7003。在电路部7003中，例如制造有实施方式2的扫描FF(SFF)或其他逻辑电路。电子构件7000例如安装于印刷电路板7002上。通过组合多个这样的电子构件7000并使其在印刷电路板7002上彼此电连接，可以将电子构件7000安装于电子设备上。完成的电路板7004设置于电子设备等的内部。例如，电子构件7000能够被用作储存数据的随机存取存储器或进行各种处理的处理单元如CPU、MCU(微控制单元)、FPGA或无线IC等。通过包含电子构件7000，可以减少电子设备的功耗。或者，容易使电子设备小型化。
因此，电子构件7000能够用于如下各种领域的电子设备的电子构件(IC芯片)：例如数字信号处理、软件无线电系统(software-defined radio systems)、航空电子(如通信设备、导航系统、自动驾驶系统(autopilot systems)、飞行管理系统等与航空有关的电子设备)、ASIC原型(ASIC prototyping)、医学图像处理、语音识别、加密、生物信息学(bioinformatics)、机械装置的模拟器及射电天文学中的射电望远镜等。作为这种电子设备，可以举出显示设备、个人计算机(PC)或具备记录媒体的图像再现装置(再现记录媒体如数字通用磁盘(DVD)、蓝光光盘(Blu-ray Disc)、快闪存储器、HDD等的装置以及用来显示图像的显示部)中。另外，作为可以使用本发明的一个方式的电子构件的电子设备，可以举出移动电话、包括便携式的游戏机、便携式信息终端、电子书阅读器终端、拍摄装置(视频摄像机、数码相机等)、可穿戴显示装置(头戴式、护目镜型、眼镜型、袖章型、手镯型、项链型等)、导航系统、音频再现装置(汽车音响系统、数字音频播放器等)、复印机、传真机、打印机、多功能打印机、自动柜员机(ATM)以及自动售货机等。图17A至图17F示出这些电子设备的具体例子。
图17A所示的便携式游戏机900包括外壳(housing)901、外壳902、显示部903、显示部904、麦克风905、扬声器906、操作键907以及触屏笔908等。
图17B所示的便携式信息终端910包括外壳911、外壳912、显示部913、显示部914、连接部(joint)915及操作键916等。显示部913设置在外壳911中，显示部914设置在外壳912中。并且，外壳911与外壳912通过连接部915连接，外壳911与外壳912所形成的角度可以通过连接部915改变。由此，也可以根据连接部915所形成的外壳911和外壳912之间的角度切换显示在显示部913上的图像。另外，也可以作为显示部913及/或显示部914使用设置有触摸面板的显示装置。
图17C所示的笔记本型个人计算机(laptop)920包括外壳921、显示部922、键盘923及指向装置924等。
图17D所示的电冷藏冷冻箱930包括外壳931、冷藏室门932及冷冻室门933等。
图17E所示的视频摄像机940包括外壳941、外壳942、显示部943、操作键944、透镜945以及连接部946等。操作键944及透镜945设置在外壳941中，显示部943设置在外壳942中。而且，外壳941和外壳942由连接部946彼此连接，并且由连接部946可以改变外壳941和外壳942之间的角度。也可以例如根据外壳941与外壳942所形成的角度而改变显示在显示部943中的图像的方向并切换图像的显示/非显示等。
图17F所示的汽车950包括车体951、车轮952、仪表盘953及灯954等。
实施方式4
在本实施方式中，对氧化物半导体及OS晶体管等进行说明。
《OS晶体管的结构实例1》
图18A至图18D示出OS晶体管的结构的一个例子。图18A是示出OS晶体管的结构的一个例子的俯视图。图18B为y1-y2之间的截面图，图18C为x1-x2之间的截面图，图18D为x3-x4之间的截面图。在此，有时将y1-y2线的方向称为沟道长度方向，将x1-x2线的方向称为沟道宽度方向。也就是说，图18B是示出OS晶体管的沟道长度方向上的截面结构的图，图18C及图18D是示出OS晶体管的沟道宽度方向上的截面结构的图。注意，为了明确地示出装置结构，在图18A中省略部分构成要素。
OS晶体管501形成在绝缘表面上。在此，OS晶体管501形成在绝缘层511上。绝缘层511形成在衬底510表面上。OS晶体管501被绝缘层514及绝缘层515覆盖。注意，也可以将绝缘层514及515视为OS晶体管501的构成要素。OS晶体管501包括绝缘层512、绝缘层513、氧化物半导体(OS)层521至523、导电层530、导电层541及导电层542。绝缘层513包括用作栅极绝缘层的区域。导电层530被用作栅电极。导电层531被用作背栅极。在此，将OS层521、OS层522及OS层523总称为OS层520。
如图18B和图18C所示，OS层520包括依次层叠OS层521、OS层522和OS层523的区域。绝缘层513覆盖该叠层区域。导电层531隔着绝缘层513与该叠层区域重叠。导电层541及导电层542设置在由OS层521及OS层523构成的叠层上，并与叠层的顶面及沟道长度方向上的侧面接触。在图18A至图18D的例子中，导电层541及542还与绝缘层512接触。OS层523以覆盖OS层521、522及导电层541、542的方式形成。OS层523的底面与OS层522的顶面接触。
导电层530被形成为在沟道宽度方向上围绕于OS层520中OS层521至523叠层(其中隔着绝缘层513)的区域(参照图18C)。因此，垂直方向上的栅极电场及横向方向上的栅极电场施加到该叠层区域。在OS晶体管501中，栅极电场是指由施加到导电层530(栅电极层)的电压所形成的电场。通过利用栅极电场，可以电围绕OS层521至523的整个叠层区域，因此有时沟道形成在OS层522的整个部分(块内)。因此，OS晶体管501能够具有高的通态电流(on-state current)。
在本说明书中，将这种能够由栅极电场电围绕半导体的晶体管结构称为“围绕沟道：surrounded channel(s-channel)”结构。OS晶体管501具有s-channel结构。在s-channel结构中，能够使大电流流过晶体管的源极与漏极之间，因此可以增加导通状态下的漏极电流(通态电流)。
通过使OS晶体管501具有s-channel结构，也可以对OS层522的侧面施加栅极电场，由此容易控制沟道形成区。在导电层530延伸到OS层522的下方而面对OS层521的侧面的结构中，控制性进一步得到提高，所以是优选的。其结果是，可以减少OS晶体管501的亚阈值摆幅值(S值)，由此可以抑制短沟道效应。因此，该s-channel结构适用于微型化。
如OS晶体管501那样，通过作为OS晶体管采用三维结构的装置结构，可以使沟道长度低于100nm。通过进行OS晶体管的微型化，可以减少电路面积。OS晶体管的沟道长度优选低于65nm，更优选为30nm以下或者20nm以下。沟道长度为至少10nm。
将被用作晶体管的栅极的导电体称为栅电极，将被用作晶体管的源极的导电体称为源电极，将被用作晶体管的漏极的导电体称为漏电极，将被用作晶体管的源极的区域称为源区，将被用作晶体管的漏极的区域称为漏区。在本说明书中，有时将栅电极称为栅极，将漏电极或者漏区称为漏极，将源电极或者源区称为源极。
例如，沟道长度是指在晶体管的俯视图中，半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极相互重叠的区域或者形成沟道的区域中的源极和漏极之间的距离。另外，在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不限于一个值。因此，在本说明书中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
例如，沟道宽度是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极相互重叠的区域、或者形成沟道的区域中的源极和漏极相互面对的部分的长度。另外，在一个晶体管中，沟道宽度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道宽度有时不限于一个值。因此，在本说明书中，沟道宽度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
另外，根据晶体管的结构，有时实际上形成沟道的区域中的沟道宽度(下面称为实效的沟道宽度)和晶体管的俯视图所示的沟道宽度(下面称为外观上的沟道宽度)不同。例如，在具有三维结构的晶体管中，有时实效的沟道宽度大于晶体管的俯视图所示的外观上的沟道宽度，而不能忽略其影响。例如，在具有微型且三维结构的晶体管中，有时形成在半导体的侧面上的沟道区域的比例大。在此情况下，实际形成沟道时获得的实效的沟道宽度大于俯视图所示的外观上的沟道宽度。
在具有三维结构的晶体管中，有时难以通过实测来估计实效沟道宽度。例如，为了根据设计值估计实效沟道宽度，需要预先知道半导体的形状作为假定。因此，当半导体的形状不清楚时，难以准确地测量实效沟道宽度。
因此，在本说明书中，有时将在晶体管的俯视图中半导体与栅电极相互重叠的区域中的源极与漏极相互面对的部分的长度，即外观上的沟道宽度称为“围绕沟道宽度(SCW：Surrounded Channel Width)”。另外，在本说明书中，在简单地表示“沟道宽度”时，有时是指围绕沟道宽度或外观上的沟道宽度。或者，在本说明书中，在简单地表示“沟道宽度”时，有时表示实效的沟道宽度。注意，通过获得并对截面TEM图像等进行分析等，可以决定沟道长度、沟道宽度、实效的沟道宽度、外观上的沟道宽度、围绕沟道宽度等的值。
另外，在通过计算求得晶体管的场效应迁移率或每沟道宽度的电流值等时，有时使用围绕沟道宽度进行计算。在此情况下，该值有时不同于使用实效沟道宽度进行模拟时的值。
<衬底>
衬底510不局限于简单的支撑材料，也可以是形成有晶体管等其他装置的衬底。此时，OS晶体管501的导电层530、导电层541和导电层542中的任一个也可以与上述其它装置电连接。
<基底绝缘层>
绝缘层511具有防止杂质从衬底510扩散的功能。绝缘层512优选具有对OS层520供应氧的功能。因此，绝缘层512优选为包含氧，更优选包含比化学计量比多的氧的绝缘膜。例如，绝缘层512为在利用热脱附谱分析法(TDS：Thermal Desorption Spectroscopy)时膜的表面温度为100℃以上且700℃以下或100℃以上且500℃以下的范围中的氧分子的释放量为1.0×1018[分子/cm3]以上的膜。当衬底510是形成有如上所述其他装置的衬底时，优选利用CMP(Chemical Mechanical Polishing：化学机械抛光)法等对绝缘层511进行平坦化处理，以使其表面平坦。
绝缘层511、512可以使用氧化铝、氧氮化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽、氮化硅、氮氧化铝等绝缘材料或者它们的混合材料形成。
<栅电极>
导电层530优选使用铜(Cu)、钨(W)、钼(Mo)、金(Au)、铝(Al)、锰(Mn)、钛(Ti)、钽(Ta)、镍(Ni)、铬(Cr)、鉛(Pb)、锡(Sn)、铁(Fe)、钴(Co)、钌(Ru)、铱(Ir)、锶(Sr)、或铂(Pt)等金属、包含上述金属的合金或者以它们为主要成分的化合物形成。
导电层530可以具有单层结构或者两层以上的叠层结构。例如，可以使用如下中的任何结构：包含硅的铝膜的单层结构、在铝膜上层叠钛膜的两层结构、在氮化钛膜上层叠钛膜的两层结构、在氮化钛膜上层叠钨膜的两层结构、在氮化钽膜或氮化钨膜上层叠钨膜的两层结构、依次层叠钛膜、铝膜和钛膜的三层结构、Cu-Mn合金膜的单层结构、在Cu-Mn合金膜上层叠Cu膜的两层结构、以及依次层叠Cu-Mn合金膜、Cu膜和Cu-Mn合金膜的三层结构等。尤其是Cu-Mn合金膜具有较低的电阻，且在与包含氧的绝缘膜的界面形成氧化锰以防止Cu的扩散，所以是优选的。
导电层530也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等透光导电材料。也可以采用上述透光导电材料与上述金属元素的叠层结构。
<栅极绝缘层>
绝缘层513使用具有单层结构或者叠层结构的绝缘膜形成。绝缘层513可以使用包含氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽中的一种以上的绝缘膜。绝缘层513也可以是任何上述材料的叠层。另外，绝缘层513也可以包含镧(La)、氮、或锆(Zr)等作为杂质。绝缘层511也可以与绝缘层513类似地形成。绝缘层511例如包含氧、氮、硅、或铪等。具体而言，优选包含氧化铪及氧化硅或者氧化铪及氧氮化硅。
氧化铪的相对介电常数比氧化硅或氧氮化硅高。因此，与使用氧化硅的情况相比，可以使绝缘层513的厚度大，因此可以减少隧道电流引起的泄漏电流。也就是说，可以实现关态电流小的晶体管。再者，具有晶体结构的氧化铪的相对介电常数比具有非晶结构的氧化铪高。因此，为了形成关态电流小的晶体管，优选使用具有晶体结构的氧化铪。作为晶体结构的例子，可以举出单斜晶结构或立方体晶结构等。注意，本发明的一个方式不局限于此。
<源电极、漏电极、背栅电极>
导电层541及导电层542也可以与导电层530类似地形成。Cu-Mn合金膜具有较低的电阻，通过以与氧化物半导体膜接触的方式设置Cu-Mn合金膜，可以在与氧化物半导体膜的界面形成氧化锰以防止Cu的扩散。因此，优选将Cu-Mn合金层用于导电层541及导电层542。后述导电层531(图20A)也可以与导电层530类似地形成。
<保护绝缘膜>
绝缘层514优选具有能够阻挡氧、氢、水、碱金属、碱土金属等的功能。通过设置绝缘层514，能够防止氧从OS层520扩散到外部并能够抑制氢、水等从外部侵入OS层520中。作为绝缘层514，例如可以使用氮化物绝缘膜。作为该氮化物绝缘膜，使用氮化硅、氮氧化硅、氮化铝、或氮氧化铝等形成。另外，也可以设置对氧、氢、水等具有阻挡效果的氧化物绝缘膜代替对氧、氢、水、碱金属、碱土金属等具有阻挡效果的氮化物绝缘膜。作为对氧、氢、水等具有阻挡效果的氧化物绝缘膜，有氧化铝膜、氧氮化铝膜、氧化镓膜、氧氮化镓膜、氧化钇膜、氧氮化钇膜、氧化铪膜、氧氮化铪膜等可以使用。
氧化铝膜的不使氢、水分等杂质以及氧透过的阻挡效果高，因此氧化铝膜优选地适用于绝缘层514。因此，在晶体管的制造工序中及制造晶体管之后，将氧化铝膜适合用作具有如下效果的保护膜：防止导致晶体管的电特性变动的氢、水分等杂质向OS层520混入；防止OS层520的主要成分的氧从氧化物半导体释放出；防止氧的从绝缘层512的不必要的释放。另外，也可以将包含于氧化铝膜中的氧扩散到氧化物半导体中。
<层间绝缘膜>
在绝缘层514上优选形成有绝缘层515。绝缘层515可以使用单层结构或者叠层结构的绝缘膜形成。作为该绝缘膜可以使用包含氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪及氧化钽中的一种以上的绝缘膜。
<氧化物半导体层>
OS层521至523的半导体材料典型地为In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物(M为Ga、Y、Sn、Zr、La、Ce或Nd等)。元素M例如是与氧的键能高的元素，元素M例如是与氧的键能高于铟的元素，或者元素M例如是具有增大氧化物半导体的能隙的功能的元素。OS层521至523不局限于包含铟的氧化物层。OS层521至523例如也可以使用Zn-Sn氧化物、Ga-Sn氧化物、或Zn-Mg氧化物等形成。OS层522优选使用In-M-Zn氧化物形成。OS层521、OS层523都可以使用Ga氧化物形成。
OS层522不局限于包含铟的氧化物半导体。OS层522例如也可以是不包含铟但包含锌、镓和锡中的至少一个的氧化物半导体(例如，锌锡氧化物或镓锡氧化物)等。
OS层522例如可以使用能隙大的氧化物形成。OS层522的能隙例如是2.5eV以上且4.2eV以下，优选为2.8eV以上且3.8eV以下，更优选为3eV以上且3.5eV以下。
OS层522例如优选为后述的CAAC-OS膜。氧化物半导体在包含Zn时有时容易晶化，因此OS层522优选包含Zn。
当在OS层522与OS层521的界面形成界面能级时，在界面附近的区域中也形成沟道区域，因此OS晶体管501的阈值电压发生变动。因此，OS层521优选包含构成OS层522的金属元素中的至少一个作为构成要素。由此，在OS层522与OS层523的界面不容易形成界面态，可以降低OS晶体管501的阈值电压等电特性的变动。
OS层523优选包含构成OS层522的金属元素中的至少一个作为构成要素。由此，在OS层522与OS层523的界面不容易发生界面散射，不容易阻碍载流子的迁移，因此可以提高OS晶体管501的场效应迁移率。
OS层521、OS层522及OS层523优选至少包含铟。另外，在OS层521是In-M-Zn氧化物的情况下，在In和M的总和为100atomic％时，优选的是：In低于50atomic％，M高于50atomic％，更优选的是：In低于25atomic％，M高于75atomic％。此外，在OS层522是In-M-Zn氧化物的情况下，在In和M的总和为100atomic％时，优选的是：In高于25atomic％，M低于75atomic％，更优选的是：In高于34atomic％，M低于66atomic％。此外，在OS层523是In-M-Zn氧化物的情况下，在In和M的总和为100atomic％时，优选的是：In低于50atomic％，M高于50atomic％，更优选的是：In低于25atomic％，M高于75atomic％。另外，OS层523也可以使用与OS层521相同种类的氧化物。或者，OS层521和/或OS层523有时也可以不包含铟。例如，OS层521和/或OS层523也可以使用氧化镓膜形成。
优选的是，在OS层521至523中，OS层522具有最高的载流子迁移率。由此，可以在远离绝缘层511的OS层522中形成沟道。
例如，In-M-Zn氧化物等包含In的氧化物可以通过提高In的含量来提高载流子迁移率。在In-M-Zn氧化物中，主要是重金属的s轨道有助于载流子传导，通过增加铟含量来增加s轨道的重叠，由此铟含量多的氧化物的迁移率比铟含量少的氧化物高。因此，通过将铟含量高的氧化物用于氧化物半导体膜，可以提高载流子迁移率。
当利用溅射法形成氧化物半导体膜时，由于受到作为沉积氧化物半导体膜的面的衬底表面的加热或空间加热等的影响，因此有时用作源的靶材等的组成与膜的组成不同。例如，当使用In-Ga-Zn氧化物靶材时，由于氧化锌与氧化铟或氧化镓等相比容易升华，所以容易产生源与In-Ga-Zn氧化物的组成的差异。具体而言，In-Ga-Zn氧化物中的Zn含量小于源。因此，优选预先对组成的变化加以考虑而选择源。此外，源与膜的组成的差异除了温度以外也受压力或用于沉积的气体等的影响。
当OS层522为利用溅射法形成的In-M-Zn氧化物时，用来形成In-M-Zn氧化物的靶材的金属元素的原子个数比优选为In：M：Zn＝1：1：1、3：1：2或者4：2：4.1。例如，使用In：M：Zn＝4：2：4.1的靶材沉积的半导体膜所包含的金属元素的原子个数比大致为In：M：Zn＝4：2：3。
当OS层521及OS层523为利用溅射法形成的In-M-Zn氧化物时，用来形成In-M-Zn氧化物的靶材的金属元素的原子个数比优选为In：M：Zn＝1：3：2或者1：3：4。
在通过溅射法形成氧化物半导体膜的情况下，作为用来产生等离子体的电源装置，可以适当地使用RF电源装置、AC电源装置、DC电源装置等。作为溅射气体，适当地使用稀有气体(典型的是氩)、氧气体、稀有气体和氧气体的混合气体。此外，当采用稀有气体和氧气体的混合气体时，优选增高相对于稀有气体的氧气体比例。另外，靶材根据要形成的氧化物半导体的组成适当地选择。
为了得到高纯度本征或实质上高纯度本征的氧化物半导体，不仅需要对处理室内进行高真空抽气，而且还需要使溅射气体被高纯度化。作为用于溅射气体的氧气体或氩气体，纯化为露点为-40℃以下，优选为-80℃以下，更优选为-100℃以下，由此能够尽可能地防止水分等混入氧化物半导体。
<能带结构>
接着，参照图19B所示的能带图对由OS层521、OS层522及OS层523的叠层构成的OS层520的功能及效果进行说明。图19A为OS晶体管502的沟道区域的放大图，为图18B的部分放大图。图19B示出图19A中的虚线z1-z2之间的部分(OS晶体管502的沟道形成区)的能带结构。以下，以OS晶体管501为例进行说明，但是同样适用于OS晶体管502至506。
在图19B中，Ec512、Ec521、Ec522、Ec523、Ec513分别示出绝缘层512、OS层521、OS层522、OS层523、绝缘层513的导带底处的能量。
这里，真空能级与导带底之间的能量差(也称为电子亲和势)是真空能级与价带顶之间的能量差(也称为电离电位)减去能隙而得到的值。另外，可以利用光谱椭偏仪(HORIBAJOBIN YVON公司制造的UT-300)测量能隙。此外，真空能级与价带顶之间的能量差可以利用紫外线光电子能谱(UPS：Ultraviolet Photoelectron Spectroscopy)装置(ULVAC-PHI公司制造的VersaProbe)来测量。
因为绝缘层512和绝缘层513是绝缘体，所以Ec512及Ec513比Ec521、Ec522及Ec523更接近于真空能级(即绝缘层512和绝缘层513比OS层521、OS层522和OS层523的电子亲和势小)。
OS层522是其电子亲和势比OS层521及OS层523大的氧化物层。例如，作为OS层522使用电子亲和势比OS层521及OS层523大0.07eV以上且1.3eV以下，优选大0.1eV以上且0.7eV以下，更优选大0.15eV以上且0.4eV以下的氧化物。注意，电子亲和势是真空能级和导带底之间的能量差。
当对OS晶体管501的栅极(导电层530)施加电压时，沟道形成在OS层521、OS层522和OS层523中的电子亲和势最大的OS层522中。
铟镓氧化物具有较小的电子亲和势及较高的氧阻挡性。因此，OS层523优选包含铟镓氧化物。镓原子的比率[Ga/(In+Ga)]例如为70％以上，优选为80％以上，更优选为90％以上。
另外，Ec521比Ec522更接近于真空能级。具体而言，Ec521优选比Ec522更接近于真空能级0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。
此外，Ec523比Ec522更接近于真空能级。具体而言，Ec523优选比Ec522更接近于真空能级0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。
有时在OS层521与OS层522之间会存在OS层521与OS层522的混合区域。另外，有时在OS层523与OS层522之间会存在OS层523与OS层522的混合区域。混合区域的界面态密度较低，因此在OS层521至523的叠层体(OS层520)的能带结构中，在各界面处以及各界面附近的能量连续地变化(也称为连续接合)。
在具有上述能带结构的OS层520中，电子主要在OS层522中迁移。因此，即使在OS层521与绝缘层512的界面或者OS层523与绝缘层513的界面存在界面态，这些界面态也不容易阻碍OS层520中的电子迁移，因此可以增加OS晶体管501的通态电流。
此外，如图19B所示，虽然在OS层521与绝缘层512的界面附近以及OS层523与绝缘层513的界面附近有可能形成起因于杂质或缺陷的陷阱态Et502，但是由于OS层521及OS层523的存在，可以使OS层522远离陷阱态Et502。在OS晶体管501中，在沟道宽度方向上OS层522的顶面及侧面接触于OS层523，OS层522的底面接触于OS层521(参照图18C)。如此，通过采用这种由OS层521和OS层523包围OS层522的结构，可以进一步减少陷阱态Et502的影响。
注意，当Ec521或Ec523与Ec522的能量差小时，有时OS层522的电子越过该能量差达到陷阱态。在电子被陷阱态俘获时，在绝缘膜的界面产生固定负电荷，导致晶体管的阈值电压漂移到正方向。因此，通过将Ec521与Ec522的能量差以及Ec523与Ec522的能量差都设定为0.1eV以上，优选为0.15eV以上，OS晶体管501的阈值电压的变化得到减小，从而可以使OS晶体管501的电特性良好，所以是优选的。
越减少妨碍电子迁移的因素，越能够增加晶体管的通态电流。例如，在没有妨碍电子迁移的因素的情况下，推测电子高效率地迁移。例如，在沟道区域中的物理性凹凸较大的情况下也会发生电子迁移的妨碍。或者，例如，在沟道区域中的缺陷态密度高的情况下也会发生电子迁移的妨碍。
为了增加OS晶体管501的通态电流，例如，OS层522的顶面或底面(形成面，在此为OS层521)的1μm×1μm的测量面积内的均方根(RMS：Root-Mean-Square)粗糙度低于1nm，优选低于0.6nm，更优选低于0.5nm，进一步优选低于0.4nm。另外，1μm×1μm的测量面积内的平均表面粗糙度(也称为Ra)低于1nm，优选低于0.6nm，更优选低于0.5nm，进一步优选低于0.4nm。1μm×1μm的测量面积内的最大高低差(也称为P-V)低于10nm，优选低于9nm，更优选低于8nm，进一步优选低于7nm。
例如，在OS层522具有氧空位(oxygen vacancies)(也记为“VO”)的情况下，有时因为氢进入该氧空位位点而形成施主能级。下面，有时将氢进入该氧空位位点的状态记为“VOH”。由于VOH使电子散射，所以会成为减少晶体管的通态电流的原因。另外，氧空位位点会在氧进入的情况比氢进入的情况下更加稳定。因此，通过降低OS层522中的氧空位，有时能够增加晶体管的通态电流。例如，在OS层522的某个深度或者OS层522的某个区域中，利用二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测定的氢浓度为2×1020atoms/cm3以下，优选为5×1019atoms/cm3以下，更优选为1×1019atoms/cm3以下，进一步优选为5×1018atoms/cm3以下。
为了减少OS层522的氧空位，例如采用将包含于绝缘层512中的过剩氧经过OS层521移动到OS层522的方法等。此时，OS层521优选为具有氧透过性的层(使氧透过的层)。
当OS晶体管501具有s-channel结构时，在整个OS层522中可以形成沟道。OS层522的厚度为10nm以上且100nm以下或者10nm以上且30nm以下。
此外，为了增加晶体管的通态电流，使OS层523的厚度变薄。例如，OS层523具有厚度低于10nm，优选为3nm以下的区域。另一方面，OS层523具有阻挡构成相邻的绝缘体的氧之外的元素(例如氢、硅等)侵入OS层522中的功能。因此，OS层523优选具有一定的厚度。例如，OS层523具有厚度为0.3nm以上，优选为1nm以上，更优选为2nm以上的区域。另外，为了抑制从绝缘层512等释放的氧向外扩散，OS层523优选具有阻挡氧的性质。
此外，为了提高可靠性，优选使OS层521厚度大并使OS层523厚度小。例如，OS层521具有厚度例如为10nm以上，优选为20nm以上，更优选为40nm以上，进一步优选为60nm以上的区域。通过将OS层521形成为厚，可以拉大从相邻的绝缘体和OS层521的界面到形成有沟道的OS层522的距离。注意，因为半导体装置的生产率可能会下降，所以OS层521具有厚度例如为200nm以下，优选为120nm以下，更优选为80nm以下的区域。
为了对其沟道形成在氧化物半导体中的OS晶体管赋予稳定的电特性，通过降低氧化物半导体中的杂质浓度，来使氧化物半导体成为本征或实质上本征是有效的。在此，“实质上本征”是指氧化物半导体的载流子密度低于1×1017/cm3，优选低于1×1015/cm3，更优选低于1×1013/cm3。
此外，对氧化物半导体来说，氢、氮、碳、硅以及主要成分以外的金属元素是杂质。例如，氢和氮引起施主能级的形成，而增高载流子密度。此外，硅引起氧化物半导体中的杂质能级的形成。该杂质能级成为陷阱，有可能使晶体管的电特性劣化。因此，优选降低OS层521、OS层522及OS层523中或各OS层之间界面的杂质浓度。
为了使氧化物半导体成为本征或实质上本征，例如使氧化物半导体的某个深度或氧化物半导体的某个区域中的通过SIMS分析测定出的硅浓度低于1×1019atoms/cm3，优选低于5×1018atoms/cm3，更优选低于1×1018atoms/cm3。此外，例如使氧化物半导体的某个深度或氧化物半导体的某个区域中的氢浓度为2×1020atoms/cm3以下，优选为5×1019atoms/cm3以下，更优选为1×1019atoms/cm3以下，进一步优选为5×1018atoms/cm3以下。此外，例如使氧化物半导体的某个深度或氧化物半导体的某个区域中的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
此外，当氧化物半导体包含结晶时，如果以高浓度包含硅或碳，氧化物半导体的结晶性则有可能降低。为了防止氧化物半导体的结晶性的降低，例如在氧化物半导体的某个深度或氧化物半导体的某个区域中包含硅浓度低于1×1019atoms/cm3，优选低于5×1018atoms/cm3，更优选低于1×1018atoms/cm3。此外，例如在氧化物半导体的某个深度或氧化物半导体的某个区域中包含碳浓度低于1×1019atoms/cm3，优选低于5×1018atoms/cm3，更优选低于1×1018atoms/cm3。
此外，将如上述那样的被高纯度化了的氧化物半导体用于沟道形成区的晶体管的关态电流极小。例如，可以使源极与漏极之间的电压为0.1V、5V或10V左右时的以晶体管的沟道宽度标准化的关态电流降低到几yA/μm至几zA/μm。
图18A至图18D示出OS层520为三层结构的例子，但是不局限于此。例如，OS层520也可以为没有OS层521或者OS层523的两层结构。或者，OS层520也可以采用在OS层521之上或之下或者在OS层523之上或之下设置作为OS层521、OS层522及OS层523而示出的氧化物半导体层中的任一个的四层结构。或者，在OS层520的给定的层之间、OS层520之上和OS层520之下中的任两个以上的位置设置一个或多个作为OS层521至523而示出的氧化物半导体层的n层结构(n为5以上的整数)。
《OS晶体管的结构实例2》
图20A所示的OS晶体管502为OS晶体管501的变型例子。OS晶体管502也与OS晶体管501同样地具有s-channel结构。OS晶体管502与OS晶体管501不同之处是导电层541及导电层542的形状以及在OS晶体管502的绝缘层511上设置有导电层531。
导电层531被用作背栅电极。也可以对导电层531供应恒定电位、与导电层530相同的电位或信号、或者与导电层530不同的电位或信号。导电层541及导电层542分别被用作源电极或漏电极。
OS晶体管502的导电层541及导电层542由用来形成OS层521及OS层522的叠层的硬掩模形成。因此，导电层541及导电层542不具有与OS层521及OS层522的侧面接触的区域。例如，通过如下工序可以形成OS层521、522、导电层541、542。形成构成OS层521、522的两层氧化物半导体膜。在氧化物半导体膜上形成单层或者叠层的导电膜。通过对该导电膜进行蚀刻来形成硬掩模。通过使用该硬掩模对两层的氧化物半导体膜进行蚀刻，来形成OS层521和OS层522。接着，通过对硬掩模进行蚀刻，来形成导电层541及导电层542。
导电层531可以被用作OS晶体管502的背栅电极。也可以在图20A至图20C所示的OS晶体管501或后述的OS晶体管503至506(图18A至图21B)中设置导电层531。
《OS晶体管的结构实例3、4》
图20B所示的OS晶体管503为OS晶体管501的变型例子，图20C所示的OS晶体管504为OS晶体管502的变型例子。在OS晶体管503及OS晶体管504中，以导电层530为掩模对OS层523及绝缘层513进行蚀刻。因此，OS层523及绝缘层513的边缘与导电层530的边缘大致对齐。
《OS晶体管的结构实例5、6》
图21A所示的OS晶体管505为OS晶体管501的变型例子，图21B所示的OS晶体管506为OS晶体管502的变型例子。OS晶体管505及OS晶体管506都在OS层523与导电层541之间包括层551，在OS层523与导电层542之间包括层552。
层551、552例如可以使用透明导电体、氧化物半导体、氮化物半导体或氧氮化物半导体形成。层551、552可以使用n型氧化物半导体层形成，或者，可以使用其电阻比导电层541、542高的导电体层形成。例如，作为层551、552，可以使用包含铟、锡及氧的层、包含铟及锌的层、包含铟、钨及锌的层、包含锡及锌的层、包含锌及镓的层、包含锌及铝的层、包含锌及氟的层、包含锌及硼的层、包含锡及锑的层、包含锡及氟的层或包含钛及铌的层等。或者，在上面列举的这些层也可以包含氢、碳、氮、硅、锗和氩中的一个或多个。
层551、552也可以具有使可见光线透过的性质。或者，层551、552也可以具有通过反射或吸收可见光线、紫外线、红外线或X射线而不使它们透过的性质。当具有这种性质时，有时可以抑制杂散光导致的晶体管的电特性变动。
作为层551、552，优选使用不在与OS层522之间形成肖特基势垒的层。由此，可以提高OS晶体管505、506的导通态特性。
层551、552的电阻优选比导电层541及导电层542高。此外，层551、552的电阻优选比OS晶体管505、506的沟道电阻低。例如，层551、552的电阻率优选为0.1Ωcm以上且100Ωcm以下、0.5Ωcm以上且50Ωcm以下或1Ωcm以上且10Ωcm以下。通过将层551、552的电阻率设定在上述范围内，可以缓和沟道与漏极之间的边界部的电场集中。因此，可以降低晶体管的电特性变动。此外，也可以降低起因于从漏极产生的电场的穿通电流。因此，也可以在沟道长度短的晶体管中实现良好的饱和特性。注意，在OS晶体管505、506的源极和漏极在工作时不调换的电路结构中，有时根据环境优选只设置层551和层552中的一个(例如，位于漏极一侧的层)。
《芯片的装置结构实例1》
图22示出使用OS晶体管和Si晶体管构成的芯片的装置结构的一个例子。图22是用来说明PU200(图13)的叠层结构的图，且是更具体地记载图14的叠层结构的图。注意，图22不是沿着特定的切断线切断PU200的芯片的图。
芯片使用单晶硅晶片270形成。FET层260包括有构成电路RC50之外的电路中的Si晶体管、电容器等半导体元件。图22典型地示出p沟道型Si晶体管271、n沟道型Si晶体管272。FET层260上层叠有布线层W1至W4。布线层W4上层叠有FET层261。
FET层261是形成有OS晶体管的层，且形成有晶体管M1至M3。在此，典型地示出晶体管M3。晶体管M1、M2具有与晶体管M3类似的装置结构。在此，晶体管M1至M3的结构与OS晶体管504(图20C)类似。为了在晶体管M3中设置背栅极，布线层W4形成有导电层280。
FET层261上层叠有布线层W5、W6，布线层W6上层叠有电容器C11，电容器C11上层叠有布线层W7、W8。电容器C11包括导电层281、282、绝缘层284。在此，将形成有导电层281的层用作布线层。通过在FET层261上层叠电容器C11，可以容易增大电容器C11的电容。另外，虽然根据电容器C11的电容的大小而不同，但是也可以将电容器C11设置于FET层261。在此情况下，通过使用与晶体管M3的源电极和漏电极相同的层中的导电层以及与晶体管M3的栅电极相同的层中的导电层，形成两个电极。通过将电容器C11设置于FET层261，可以减少工序数，从而可以减少制造成本。
《芯片的装置结构实例2》
在FET层261上可以层叠形成有OS晶体管的其他FET层。图23示出如此的具有三维装置结构的芯片的例子。
在图23的芯片中，电容器C11形成在FET层261中。在FET层261上层叠有布线层W6、W7。在布线层W7上层叠有FET层262。FET层262是形成有OS晶体管的层。在此示出晶体管M80。为了在晶体管M80中设置背栅极，在布线层W7中形成有导电层283。
在FET层262上层叠有布线层W8、W9。在布线层W9上层叠有电容器层263。在电容器层263上层叠有布线层W10、W11。电容器层263形成有多个电容器C80。例如，可以使用晶体管M80和电容器C11构成一晶体管一电容器(1T1C)型存储单元。由此，在FET层261上可以层叠存储单元阵列。
此外，可以使FET层261的OS晶体管的电特性与FET层262的OS晶体管不同。例如，可以使OS晶体管的第二氧化物半导体层相互不同。在第二氧化物半导体层为通过溅射法沉积的In-Ga-Zn氧化物的情况下，使用In：Ga：Zn的原子个数比不同的靶材。例如，作为晶体管M3使用In：Ga：Zn＝1：1：1的靶材，作为晶体管M80使用In：Ga：Zn＝4：2：4.1的靶材。因为晶体管M80的氧化物半导体层的In含量增加，所以可以提高晶体管M80的迁移率。另一方面，因为晶体管M3的氧化物半导体层的In含量减少，所以晶体管M3的迁移率比晶体管M80低，但是晶体管M3的关态电流比晶体管M80低。
作为用于图22、图23的芯片使用的绝缘体，可以使用包含选自氧化铝、氮氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽等中的一种以上的材料的绝缘体。或者作为绝缘体，也可以使用聚酰亚胺树脂、聚酰胺树脂、丙烯酸树脂、硅氧烷树脂、环氧树脂或酚醛树脂等树脂。注意，在本说明书中，氧氮化物是指氧含量大于氮含量的物质，氮氧化物是指氮含量大于氧含量的物质。
绝缘层291至295优选包括由对氢、水等具有阻挡效果的绝缘物形成的至少一个层。因为水、氢等是在氧化物半导体中生成载流子的原因之一，所以通过设置对氢、水等的阻挡层，可以提高晶体管M3的可靠性。作为对氢、水等具有阻挡效果的绝缘物，例如可以举出氧化铝、氧氮化铝、氧化镓、氧氮化镓、氧化钇、氧氮化钇、氧化铪、氧氮化铪、氧化钇稳定化氧化锆(YSZ)等。
《氧化物半导体的结构》
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)、多晶氧化物半导体、微晶氧化物半导体以及非晶氧化物半导体。从其他观点看来，氧化物半导体被分为非晶氧化物半导体和结晶氧化物半导体。作为结晶氧化物半导体例如有单晶氧化物半导体、CAAC-OS、多晶氧化物半导体以及微晶氧化物半导体。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。另外，“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。此外，“垂直”是指两条直线的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。另外，“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。此外，在本说明书中，六方晶系包括三方晶系和菱方晶系。
<CAAC-OS>
也可以将CAAC-OS称为具有CANC(C-Axis Aligned nanocrystals：c轴取向纳米晶)的氧化物半导体。CAAC-OS是包含多个c轴取向的结晶部(也称为丸粒(pellet))的氧化物半导体之一。
在利用透射电子显微镜(TEM：Transmission Electron Microscope)观察所得到的CAAC-OS的明视场图像与衍射图案的复合分析图像(也称为高分辨率TEM图像)中，观察到多个丸粒。然而，在高分辨率TEM图像中，观察不到丸粒与丸粒之间的明确的边界，即晶界(grain boundary)。因此，可以说在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。
注意，当利用out-of-plane法对CAAC-OS进行结构分析时，除了在2θ为31°附近的峰值之外，有时还在2θ为36°附近观察到峰值。2θ为36°附近的峰值意味着CAAC-OS的一部分中含有不具有c轴取向性的结晶。更优选的是，当利用out-of-plane法进行结构分析时，在CAAC-OS中在2θ为31°附近时出现峰值而在2θ为36°附近时不出现峰值。
另一方面，当利用从大致垂直于c轴的方向使X射线入射到样品的in-plane法分析CAAC-OS的结构时，在2θ为56°附近时出现峰值。该峰值来源于InGaZnO4结晶的(110)面。在CAAC-OS中，即使将2θ固定为56°附近并在以样品面的法线向量为轴(φ轴)旋转样品的条件下进行分析(φ扫描)，也观察不到明确的峰值。相比之下，在InGaZnO4的单晶氧化物半导体中，在将2θ固定为56°附近来进行φ扫描时，观察到来源于相等于(110)面的结晶面的六个峰值。因此，由使用XRD的结构分析可以确认到CAAC-OS中的a轴和b轴方向的取向不规则性。
此外，CAAC-OS是缺陷态密度低的氧化物半导体。氧化物半导体的缺陷例如有起因于杂质的缺陷、氧空位等。因此，可以将CAAC-OS称为杂质浓度低的氧化物半导体或者氧空位少的氧化物半导体。包含于氧化物半导体的杂质有时会成为载流子陷阱或载流子发生源。另外，氧化物半导体中的氧空位有时会成为载流子陷阱或因俘获氢而成为载流子发生源。
此外，杂质是指氧化物半导体的主要成分以外的元素，诸如氢、碳、硅和过渡金属元素等。例如，与氧的键合力比构成氧化物半导体的金属元素强的元素(如硅等)会夺取氧化物半导体中的氧，由此打乱氧化物半导体的原子排列，导致结晶性下降。另外，由于铁或镍等的重金属、氩、二氧化碳等的原子半径(或分子半径)大，所以会打乱氧化物半导体的原子排列，导致结晶性下降。
缺陷态密度低(氧空位少)的氧化物半导体可以具有低载流子密度。将这样的氧化物半导体称为高纯度本征或实质上高纯度本征的氧化物半导体。CAAC-OS的杂质浓度和缺陷态密度低。也就是说，CAAC-OS容易成为高纯度本征或实质上高纯度本征的氧化物半导体。因此，使用CAAC-OS的晶体管很少具有负阈值电压的电特性(很少成为常导通)。高纯度本征或实质上高纯度本征的氧化物半导体的载流子陷阱少。因此，使用CAAC-OS的晶体管电特性变动小且可靠性高。由于CAAC-OS的缺陷态密度低，所以很少因光照射等生成的载流子被缺陷态俘获。因此，在使用CAAC-OS的晶体管中，起因于可见光或紫外光的照射的电特性变动小。
被氧化物半导体的载流子陷阱俘获的电荷需要很长时间才能被释放，并且有时像固定电荷那样动作。因此，使用杂质浓度高且缺陷态密度高的氧化物半导体的晶体管有时电特性不稳定。
<微晶氧化物半导体>
在微晶氧化物半导体的高分辨率TEM图像中有能够观察到结晶部的区域和观察不到明确的结晶部的区域。微晶氧化物半导体所包含的结晶部的尺寸大多为1nm以上且100nm以下或1nm以上且10nm以下。尤其是，将包含尺寸为1nm以上且10nm以下或1nm以上且3nm以下的微晶称为纳米晶，将包含纳米晶的氧化物半导体称为nc-OS(nanocrystalline OxideSemiconductor：纳米晶氧化物半导体)。例如，在nc-OS的高分辨率TEM图像中，有时无法明确地观察到晶界。注意，纳米晶的来源有可能与CAAC-OS中的丸粒相同。因此，下面有时将nc-OS的结晶部称为丸粒。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的丸粒之间观察不到结晶取向的规律性。因此，在整个膜中观察不到取向性。所以，有时nc-OS在某些分析方法中与非晶氧化物半导体没有差别。例如，当利用使用其束径比丸粒尺寸大的X射线的XRD装置通过out-of-plane法对nc-OS进行结构分析时，检测不到表示结晶面的峰值。在使用其探头直径比丸粒尺寸大(例如，50nm以上)的电子射线对nc-OS进行电子衍射(选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，在使用其探头直径近于丸粒或者比丸粒尺寸小的电子射线对nc-OS进行纳米束电子衍射时，观察到斑点。另外，在nc-OS的纳米束电子衍射图案中，有时观察到圆圈(环状)图案的亮度高的区域。而且，在nc-OS的纳米束电子衍射图案中，有时还观察到环状的区域内的多个斑点。
如此，由于在丸粒(纳米晶)之间结晶取向都没有规律性，所以也可以将nc-OS称为包含RANC(Random Aligned nanocrystals：随机取向纳米晶)的氧化物半导体或包含NANC(Non-Aligned nanocrystals：无取向纳米晶)的氧化物半导体。
nc-OS是规律性比非晶氧化物半导体高的氧化物半导体。因此，nc-OS的缺陷态密度比非晶氧化物半导体低。但是，在nc-OS中的不同的丸粒之间观察不到晶体取向的规律性。所以，nc-OS的缺陷态密度比CAAC-OS高。
<非晶氧化物半导体>
非晶氧化物半导体是膜中的原子排列没有规律且不具有结晶部的氧化物半导体。其一个例子为在石英中不具有特定状态的非晶氧化物半导体。在非晶氧化物半导体的高分辨率TEM图像中观察不到结晶部。在使用XRD装置通过out-of-plane法对非晶氧化物半导体进行结构分析时，检测不到表示结晶面的峰值。在对非晶氧化物半导体进行电子衍射时，观察到光晕图案。在对非晶氧化物半导体进行纳米束电子衍射时，观察不到斑点而只观察到光晕图案。
关于非晶结构有各种见解。例如，有时将原子排列完全没有规律性的结构称为完全的非晶结构(completely amorphous structure)。也有时将如下结构称为非晶结构：虽不是长程有序，但可以在从某个原子到与其最接近的原子或第二接近的原子的范围内具有规律性的结构。因此，根据最严格的定义，即使是略微具有原子排列的规律性的氧化物半导体也不能被称为非晶氧化物半导体。至少不能将长程有序的氧化物半导体称为非晶氧化物半导体。因此，由于具有结晶部，例如不能将CAAC-OS和nc-OS称为非晶氧化物半导体或完全的非晶氧化物半导体。
<amorphous-like氧化物半导体>
注意，氧化物半导体有时具有介于nc-OS与非晶氧化物半导体之间的结构。将具有这样的结构的氧化物半导体特别称为amorphous-like(类非晶)氧化物半导体(a-like OS：amorphous-like Oxide Semiconductor)。
在a-like OS的高分辨率TEM图像中有时观察到空洞(void)。另外，在高分辨率TEM图像中，包括能够明确地观察到结晶部的区域和不能观察到结晶部的区域。由于a-like OS包含空洞，所以其结构不稳定。此外，由于a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具体而言，a-like OS的密度为具有相同组成的单晶氧化物半导体的78.6％以上且小于92.3％。nc-OS的密度及CAAC-OS的密度均为具有相同组成的单晶氧化物半导体的92.3％以上且小于100％。注意，难以沉积其密度小于单晶氧化物半导体的密度的78％的氧化物半导体。
例如，在原子数比满足In:Ga:Zn＝1:1:1的氧化物半导体的情况下，具有菱方晶系结构的单晶InGaZnO4的密度为6.357g/cm3。因此，例如，在原子数比满足In:Ga:Zn＝1:1:1的氧化物半导体的情况下，a-like OS的密度为5.0g/cm3以上且小于5.9g/cm3。另外，例如，在原子数比满足In:Ga:Zn＝1:1:1的氧化物半导体的情况下，nc-OS的密度和CAAC-OS的密度均为5.9g/cm3以上且小于6.3g/cm3。
有时不存在相同组成的单晶氧化物半导体。此时，通过以给定比例组合组成不同的单晶氧化物半导体，可以估计出相当于所希望的组成的单晶氧化物半导体的密度。可以根据组成不同的单晶氧化物半导体的组合比例使用加权平均计算出具有所希望的组成的单晶氧化物半导体的密度。优选尽可能减少所组合的单晶氧化物半导体的种类来计算密度。
氧化物半导体具有各种结构及各种特性。例如，OS晶体管的半导体区域可以是包括非晶氧化物半导体、a-like OS、微晶氧化物半导体和CAAC-OS中的两种以上的叠层膜。
附图标记说明
10：电路；11：扫描触发器(SFF)；15：电路；20：选择电路；21：选择电路(SEL)；30：电路；31：触发器(FF)；31a：电路；32M：锁存器；32S：锁存器；42：反相器；43：反相器；44：反相器；45：缓冲器(BUF)；50：SFF；100：逻辑电路；101：逻辑电路；102：逻辑电路；103：逻辑电路；110：SFF；112：SFF；113：SFF；114：SFF；115：SFF；116：SFF；200：PU；201：处理器核心；202：电源管理单元(PMU)；203：电源开关(PSW)；204：时钟控制电路；205：电路；210：电源电路；220：端子；221：端子；222：端子；231：控制单元；232：程序计数器；233：流水线寄存器；234：流水线寄存器；235：寄存器堆；236：算术逻辑单元(ALU)；237：数据总线；240：逻辑电路；250：SFF；260：FET层；261：FET层；262：FET层；263：电容器层；270：单晶硅晶片；271：p沟道型Si晶体管；272：n沟道型Si晶体管；280：导电层；281：导电层；282：导电层；283：导电层；284：绝缘层；291：绝缘层；292：绝缘层；293：绝缘层；294：绝缘层；295：绝缘层；501：OS晶体管；502：OS晶体管；503：OS晶体管；504：OS晶体管；505：OS晶体管；506：OS晶体管；510：衬底；511：绝缘层；512：绝缘层；513：绝缘层；514：绝缘层；515：绝缘层；520：OS层；521：OS层；522：OS层；523：OS层；530：导电层；531：导电层；541：导电层；542：导电层；551：层；552：层；900：便携式游戏机；901：外壳；902：外壳；903：显示部；904：显示部；905：麦克风；906：扬声器；907：操作键；908：触屏笔；910：便携式信息终端；911：外壳；912：外壳；913：显示部；914：显示部；915：连接部；916：操作键；920：笔记本型个人计算机；921：外壳；922：显示部；923：键盘；924：指向装置；930：电冷藏冷冻箱；931：外壳；932：冷藏室门；933：冷冻室门；940：视频摄像机；941：外壳；942：外壳；943：显示部；944：操作键；945：透镜；946：连接部；950：汽车；951：车体；952：车轮；953：仪表盘；954：灯；7000：电子构件；7001：引线；7002：印刷电路板；7003：电路部；7004：电路板；BK：端子；C1：电容器；C11：电容器；C12：电容器；C80：电容器；CK：端子；CK1：端子；CKB1：端子；D：端子；D0：端子；D1：端子；D2：端子；D3：端子；Dn：端子；EN：端子；FN：节点；FN11：节点；M1：晶体管；M2：晶体管；M3：晶体管；M80：晶体管；OBG：端子；PL：端子；Q：端子；QB：端子；RC1：电路；RC2：电路；RC3：电路；RC4：电路；RC11：电路；RC12：电路；RC13：电路；RC14：电路；RC15：电路；RC16：电路；RC50：电路；RE：端子；RT：端子；SD：端子；SD_IN：端子；SE：端子；SW1：开关；SW2：开关；SW3：开关；T0：端子；T1：端子；T2：端子；VH：端子；VL：端子；W1：布线层；W2：布线层；W3：布线层；W4：布线层；W5：布线层；W6：布线层；W7：布线层；W8：布线层；W9：布线层；W10：布线层；W11：布线层
本申请基于2014年10月10日提交到日本专利局的日本专利申请No.2014-209506，通过引用将其完整内容并入在此。

Claims (11)

1.一种逻辑电路，包括第一电路和第二电路，
其中，所述第一电路包括第一输入端子至第n输入端子及第一输出端子，其中n为2以上的整数，
所述第二电路包括第(n+1)输入端子、第一节点、第一电容器、第一晶体管、第二晶体管和第三晶体管，
所述第一电路被配置为选择所述第一输入端子至所述第n输入端子中的一个并从所述第一输出端子输出其逻辑电平与所选择的输入端子的逻辑电平相同的数据，
所述第一电容器与所述第一节点电连接，
所述第一晶体管被配置为控制所述第(n+1)输入端子与所述第一输入端子之间的电连接，
所述第二晶体管被配置为控制所述第一输出端子与所述第一节点之间的电连接，
所述第三晶体管被配置为控制所述第一节点与所述第一输入端子之间的电连接，
所述第一晶体管的栅极与所述第二晶体管的栅极电连接，
并且，所述第二晶体管及所述第三晶体管都包括包含氧化物半导体层的半导体区域。
2.根据权利要求1所述的逻辑电路，其中所述第一晶体管包括包含氧化物半导体层的半导体区域。
3.根据权利要求2所述的逻辑电路，其中所述第一晶体管至所述第三晶体管的所述氧化物半导体层都包含c轴取向的结晶。
4.根据权利要求1所述的逻辑电路，其中所述第一电容器及所述第一晶体管至所述第三晶体管层叠在形成有所述第一电路的区域上。
5.根据权利要求1所述的逻辑电路，
其中所述第一电路包括选择电路及第一逻辑电路，
所述第一逻辑电路包括第(n+2)输入端子及所述第一输出端子，
所述第一逻辑电路被配置为从所述第一输出端子输出其逻辑电平与所述第(n+2)输入端子的逻辑电平相同的数据，
所述选择电路包括第二输出端子，
所述选择电路被配置为将所述第一输入端子至所述第n输入端子中的一个与所述第二输出端子电连接，
并且所述第二输出端子与所述第(n+2)输入端子电连接。
6.根据权利要求1所述的逻辑电路，
其中所述第二电路还包括缓冲器，
并且所述缓冲器与所述第一晶体管和所述第三晶体管电连接。
7.根据权利要求1所述的逻辑电路，
其中所述第二电路还包括第二电容器，
并且所述第二电容器与所述第三晶体管的栅极电连接。
8.一种处理单元，包括：
第一扫描触发器至第m扫描触发器，其中m为2以上的整数；以及
多个组合电路，
其中，所述第一扫描触发器至所述第m扫描触发器中的每一个是权利要求5所述的逻辑电路，其中n为2，
第(k-1)扫描触发器的所述第一输出端子与第k扫描触发器的所述第(n+1)输入端子电连接，其中k为2以上且m以下的整数，
所述多个组合电路的输出端子中的一个与所述第一扫描触发器至所述第m扫描触发器的所述第一输入端子至所述第n输入端子中的一个电连接，
并且，所述第一扫描触发器至所述第m扫描触发器的所述第一输出端子均与所述多个组合电路的输入端子中的一个电连接。
9.根据权利要求8所述的处理单元，其中通过开关控制向所述处理单元供应电源电压。
10.一种电子构件，包括芯片和引线，
其中，所述芯片包括权利要求1所述的逻辑电路，
并且，所述引线与所述芯片电连接。
11.一种电子设备，包括：
权利要求1所述的逻辑电路；以及
显示装置、触摸面板、麦克风、扬声器、操作键和外壳中的至少一个。
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