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CN103650476B - 对具有最小纵向互连的混合图像传感器使用堆叠方案的像素阵列区域最优化 - Google Patents

对具有最小纵向互连的混合图像传感器使用堆叠方案的像素阵列区域最优化 Download PDF

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CN103650476B
CN103650476B CN201280034172.XA CN201280034172A CN103650476B CN 103650476 B CN103650476 B CN 103650476B CN 201280034172 A CN201280034172 A CN 201280034172A CN 103650476 B CN103650476 B CN 103650476B
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Abstract

公开了一种混合成像传感器的实施例，其中，该混合成像传感器在堆叠的基板之间使用相关电路与最小化的纵向互连的放置的堆叠方案和其他特征来优化基板上的像素阵列区域。公开了最大化的像素阵列尺寸/裸片尺寸（区域最优化）实施例，并且还公开了最优化的成像传感器，该成像传感器为共用于数字成像行业的具体应用提供改进的图像质量、改进的功能和改进的形状因素。

Description

对具有最小纵向互连的混合图像传感器使用堆叠方案的像素 阵列区域最优化
技术领域
本公开总体涉及电磁感测和传感器，并且还涉及低能量电磁输入条件以及低能量电磁吞吐量条件。具体而言，本公开涉及（但不必纯粹涉及）最优化像素阵列区域，并对在基板之间具有最小纵向互联的混合图像传感器使用堆叠方案以及还包括最大化像素尺寸/裸片尺寸（区域最大化）的关联的系统、方法和特征。
背景技术
大体上，利用和包括成像/摄像技术的使用的电子装置的数量已经普及。例如，智能电话、平板电脑、或其他手持计算装置都包括和利用成像/摄像技术。成像/摄像技术的使用不限于消费者电子产业。各种其他使用领域也利用成像/摄像技术，包括各种工业应用、医学医用、家庭和商业安全/监督应用以及更多。事实上，成像/摄像技术在邻近的所有工业中均被利用。
由于成像传感器非常普及，市场中对于越来越小的高清晰度的成像传感器的需求显著地增加。高分辨率和高清晰度意味着必须在相对较小的空间内移动更多的数据。本公开的装置、系统和方法可以用于考虑尺寸和形状因素的任何成像应用中。公开可以利用多种不同类型的成像传感器，例如，电荷耦合装置（CCD）或者互补金属氧化物半导体（CMOS）、或者目前已知的或可以在将来变得已知的任何其他图像传感器。
CMOS图像传感器典型地将整个像素阵列和有关的电路（例如，模数转换器和/或放大器）安装在单个芯片上。CMOS图像传感器的尺寸限制通常要求在越来越小的范围内移动越来越多的数据。由于在CMOS图像传感器的设计和制造中需要解决多个考虑，所以可以在传感器和其他重要功能（例如，信号处理）之间将电路之间的接触垫片制造得越来越小。因此，例如，由于有关电路可能占据的区域被减少，所以增加像素阵列区域可能伴随其他区域中的折中（例如，A/D转换或其他信号处理功能）。
本公开通过使在第一基板上的像素阵列以及后续基板上的堆叠的相关电路最优化及最大化，来在没有牺牲数据处理质量的情况下，使像素阵列最优化及最大化。本公开利用背面照明和其他领域中的进步来使基板上的像素阵列的区域最优化。堆叠方案和结构允许更高功能的、大型电路能够被利用而同时保持小的芯片尺寸。
本公开的特征和优势将在如下的描述中陈述，并且部分地从描述中变得显而易见，或者可在无需过度的试验的情况下通过本公开的实践了解到。可以通过在所附权利要求中具体地指出的仪器和组合来实现并且获得本公开的特征和优势。
附图说明
通过考虑结合附图给出的后续详细描述，本公开的特征和优点将变得显而易见，其中：
图1a是构建在单个基板上的成像传感器的实施例的示意图；
图1b是根据本公开的教导和原理用于示出处理电路相对于像素阵列的远程设置的成像传感器的实施例的示意图；
图2示出根据本公开的教导和原理的在多个基板上建立的成像传感器的实施例的示意图；
图3a示出在单片上制造的成像传感器的实施例的透视图，并且示出包括像素和支持电路的多个列，其中，支持电路的宽度为一个像素；
图3b示出在单片上制造的成像传感器的实施例的俯视图，并且示出包括像素和支持电路的多个列，其中，支持电路的宽度为一个像素；
图3c示出从图3a中取出的包括像素和支持电路的单个列的透视图；
图3d示出从图3b中取出的包括像素和支持电路的单个列的俯视图；
图3e示出在单片上制造的成像传感器的实施例的透视图，并且示出包括像素和支持电路的多个列，其中，支持电路的宽度为两个像素；
图3f示出在单片上制造的成像传感器的实施例的俯视图，并且示出包括像素和支持电路的多个列，其中，支持电路的宽度为两个像素；
图3g示出根据本公开的教导和原理的在多个基板上建立的成像传感器的实施例的透视图，像素阵列在第一基板上并且支持电路位于第二基板或后续基板上，其中该基板具有示出连接多个基板的互连和过孔；
图3h示出在图3g的多个基板上建立的成像传感器的实施例的正视图；
图3i示出在多个基板上建立的成像传感器的实施例的透视图，其中，形成像素阵列的多个像素列位于第一基板上并且多个电路列位于第二基板上，并且示出一个像素列和与该像素列关联的或对应的电路列之间的电连接和通信；
图3j示出从图3i中取出的单个像素列和单个电路列的透视图，以示出单个像素列和单个电路列之间的电连接；
图3k示出从图3i和图3j中取出的单个像素列和单个电路列的正视图，以示出单个像素列和单个电路列之间的电连接；
图3l示出从图3i和图3j中取出的单个像素列和单个电路列的侧视图，以示出单个像素列和单个电路列之间的电连接；
图3m示出在多个基板上建立的成像传感器的实施例的透视图，其中，形成像素阵列的多个像素列位于第一基板上并且多个电路列位于第二基板上，并且示出多个像素列和与该多个像素列关联的或对应的多个电路列之间的多个电连接和通信；
图3n示出在多个基板上建立的成像传感器的实施例的透视图，其中，形成像素阵列的多个像素列位于第一基板上并且多个电路列位于第二基板上，其中，电路列的宽度为两个像素并且电路列的长度为像素列的长度的一半，并且示出多个像素列和与该多个像素列关联的或对应的电路列之间的多个电连接和通信；
图3o示出从图3n的最右边列中取出的单个像素列和单个电路列的透视图，以示出单个像素列和单个电路列之间的电连接；
图3p示出从图3n和图3o中取出的单个像素列和单个电路列的正视图，以示出单个像素列和单个电路列之间的电连接；
图3q示出从图3n和图3o中取出的单个像素列和单个电路列的侧视图，以示出单个像素列和单个电路列之间的电连接；
图3r示出从图3n的最左边列中取出的单个像素列和单个电路列的透视图，以示出单个像素列和单个电路列之间的电连接；
图3s示出从图3n和图3r中取出的单个像素列和单个电路列的正视图，以示出单个像素列和单个电路列之间的电连接；
图3t示出从图3n和图3r中取出的单个像素列和单个电路列的侧视图，以示出单个像素列和单个电路列之间的电连接；
图3u示出在多个基板上建立的成像传感器的实施例的透视图，其中，形成像素阵列的多个像素列位于第一基板上并且多个电路列位于第二基板上，其中，电路列的宽度为四个像素，并且示出多个像素列和与该多个像素列关联的或对应的电路列之间的多个电连接和通信；
图3v示出从图3u的最右边列中取出的单个像素列和单个电路列的透视图，以示出单个像素列和单个电路列之间的电连接；
图3w示出从图3u和图3v中取出的单个像素列和单个电路列的正视图，以示出单个像素列和单个电路列之间的电连接；
图3x示出从图3u和图3v中取出的单个像素列和单个电路列的侧视图，以示出单个像素列和单个电路列之间的电连接；
图3y示出从与图3u的最右边列相邻的左边列中取出的单个像素列和单个电路列的透视图，以示出单个像素列和单个电路列之间的电连接；
图3z示出从图3u和图3y中取出的单个像素列和单个电路列的正视图，以示出单个像素列和单个电路列之间的电连接；
图3aa示出从图3u和图3y中取出的单个像素列和单个电路列的侧视图，以示出单个像素列和单个电路列之间的电连接；
图4示出根据本公开的教导和原理的在多个基板上建立的成像传感器的实施例，并且还示出支持电路的具体设置的实施例；
图5示出根据本公开的教导和原理的在多个基板上建立的成像传感器的实施例，并且还示出支持电路的具体设置的实施例，其中，这些电路中的一些电路相对远距离地设置；
图6示出根据本公开的教导和原理的通过不同像素阵列而具有不同覆盖百分比的第一基板的实施例；
图7示出根据本公开的教导和原理的具有多个像素阵列的实施例；
图8示出根据本公开的教导和原理的具有最优化的像素阵列和有关的或堆叠的支持电路的图像传感器的实施例，并且示出光源；
图9示出根据本公开的教导和原理的具有最优化的像素阵列和有关的或堆叠的支持电路的图像传感器的背面照明的实施例；
图10示出根据本公开的教导和原理的图像传感器的实施例，其中，像素阵列离所有所述支持电路更远距离地定位；
图11示出根据本公开的教导和原理的具有不同尺寸的堆叠的基板的图像传感器的实施例；
图12示出像素架构的实施例，其中，每个像素列不与另一个像素列共享读取总线；
图13示出像素架构的实施例，其中，存在关于读取总线的像素列的水平双向共享，从而每两个像素列具有一个读取总线。
具体实施方式
出于促进理解根据本公开的原理的目的，现在参考附图中所示出的实施例，并且使用特定语言来描述所述实施例。然而，应当理解的是，这并不用于由此限制本公开的范围。对如本文中所描述的发明特征的任何变换和进一步修改，以及对本文所示出的本公开的原理的任何额外应用（通常被相关领域的并且拥有本公开的技术人员想到）都将被认为是在所要求的本公开的范围之内。
在公开并且描述通过对在基板之间具有最小纵向互连的混合图像传感器使用堆叠方案来最优化像素阵列区域的装置、系统、方法和过程之前，应当理解的是，本公开不限于本文所公开的特定结构、构造、处理步骤和材料，因为这些结构、构造、处理步骤和材料可以稍有变化。还应当理解的是，本文中采用的术语仅被用来描述特定的实施例而不旨在限制，这是因为本公开的范围将仅由所附权利要求及其等同体来限制。
必须注意的是，如在该说明书和所附权利要求中所使用的那样，除非上下文中清楚地做出相反指示之外，单数形式的“一”、“一个”、和“该”也包括复数所指对象。
当描述和要求本公开的主题时，将根据下面所述的限定使用以下术语。
如本文中所使用的那样，术语“包括”、“包含”、“含有”、“特征在于”以及其语法等同体是不排除额外的、未叙述的元件或方法步骤的包含型的或开放型的术语。
如本文中所使用的那样，短语“由……组成”以及其语法等同体排除在权利要求书中没有指定的任何元件或步骤。
如本文中所使用的那样，短语“本质由……组成”以及其语法等同体将权利要求书的范围限制为指定的物质或步骤以及那些不会本质上影响所要求的公开的基础和新颖性特点或特征的物质或步骤。
如本文中所使用的那样，术语“近侧的”应当广泛地指代最接近原点的部分的概念。
如本文中所使用的那样，术语“远侧的”应当通常指代近侧的相反，并且因此取决于上下文而指代离原点更远的部分或者最远的部分的概念。
数字成像，无论其是静止的还是电影的，都具有许多对于用于记录图像数据的装置的强制的约束。如本文所讨论的，成像传感器可以包括设置在至少一个基板上的像素阵列和支持电路。装置通常取决于应用而具有在成像传感器的形状因素上的实用的和最佳的约束。在大多数应用中，尤其针对商业使用，尺寸通常是一个约束。甚至在尺寸貌似为最小约束的外太空应用中，尺寸仍然是一个问题，这是因为成像装置需要被轨道发射并且克服重力。此外，尤其在消费性电子产品中，由成像装置/相机增加的任何体积减损了可能的其他功能性硬件或电池容量/寿命。因此，尺寸几乎总是在使用成像传感器的任何应用中必须解决的约束。
在许多情况中，成像装置的形状因素是受到约束的。可以存在相对于像素阵列的横向地或水平地无限制的区域或基板面（real estate），或者可以存在纵向地直接在像素阵列之后的充足空间。通常，对于设备来说，像素阵列不是唯一的考虑因素，而是也需要容纳支持电路。支持电路可以是（但不必限于）模数转换器、电源电路、电力采集器（powerharvester）、放大器电路、专用信号处理器和滤波器、用于数据传输的串行器等。除了这些电路之外，还可以需要物理特性元件，例如滤光器和镜头。当决定并且设计成像装置的形状因素时必须考虑上述全部，并且当设计今天的图像传感器时传统上工业已经选择支持电路的横向设置或水平设置。但是，存在许多受益于纵向形状因素而不是横向或水平形状因素的应用。
将从（相对于像素阵列的而言）具有相对纵向的形状因素的成像装置中获益的应用的示例是需要使用观察仪器的使用领域。例如，工业观察仪器和医学内窥镜将从可以被容纳于装置的管腔室内的图像传感器中获益。在这种观察仪器应用中，可能设置在该观察仪器的管腔室内的图像传感器可以是有利的。管腔室的内径（如果是圆的）随后将限定图像传感器（圆）的最大直径。针对普遍的管腔室尺寸为3mm到15mm的范围，应当明白的是，由于内径的约束，在横向中因形状因素考虑而极大地限制了图像传感器。因此，更多的纵向配置可能是有利的。
如上所述，虽然尺寸是一个问题，但是，在整个行业中不管对于什么具体应用，像素计数数量都持续上升，且通常遮蔽了用于在已经记录图像之后实际观看图像的媒体（例如计算机显示器或电视机）。然而，应当理解的是，所有的像素被创建得不等同。在上述的示例中，观察仪器配置可以用于有限的光应用中。像这样，在低光情况下运行良好的基于观察仪器的图像传感器可以是有利的。仅仅由于大像素和小像素不同的尺寸，大像素就具有比小像素收集更多光的能力。然而，市场中的趋势增加在给定的形状因素下的像素的数量。逻辑上，在给定区域中的更多像素通常意味着更小的像素尺寸。更小的像素存在以下不足：在较低光中工作很差并且由于电子拥挤而造成了噪声。此外，相对于光聚集空间来说，更多的像素相当于更多的边界空间。因为较大的像素只是具有较大的光感测部分对边缘部分之比，所以较大的像素趋向于产生更好图像和更高图像质量。这两个问题导致了今天小的图像传感器的较差图像质量。
随着在给定的空间中像素计数持续上升，像素间距下降，由此对于互连电接触需要更大精度。因此，因为针对增加的像素间距对数据处理要求更大精度的需要，所以图像传感器生产的成本可能增加。现有技术可以用于实现具有增加的能力的图像传感器，但是由于在制造期间产量下降而增加成本。
针对像素间距与凸块间距之比，本文公开的技术和结构将允许：
·由于对所提供的交替互连的增加的能力（即互连的冗余度）而导致提高制造可靠性；
·对每使用的应用或领域的成本以有效方式最大化凸块间距尺寸；
·由于使用较大像素间距的能力而允许更经济的CMOS工艺；
·允许更有效的凸块技术访问，即从多个总线或者直接地读出像素阵列的读取数据；
·允许CMOS工艺的冗余度以提高生产量；
·在预先确定的或限定的像素区域中使用本地化的ADC；并且
·允许利用多个像素阵列的几何尺寸、多个总线和列凸块配置。
上述确定的问题描述了关于行业内几个需求的现有技术。需要这样一种图像传感器，其中该图像传感器具有通过像素计数的足够分辨率、纵向架构和形状因素、以及尽可能大的像素尺寸，所有的这些同时约束在有限的空间中。本公开考虑并且将讨论这样一种实施例和设计方法，其中该实施例和设计方法通过最优化基板/芯片上的像素阵列的尺寸、并且以大体纵向配置方式将支持电路远距离地放置在一个或多个支持基板/芯片上，来解决这些问题以及潜在的其他问题。
使用片上模数转换器（ADC）、片上模数算法、片上复杂时序和片上复杂模拟功能的高性能图像传感器提供了高质量图像，是由于下面理由（下面的列表不是完整的列表，而是仅仅为了示例性目的给出）：
由于长的片外模拟数据线而没有拾音器噪音（如果没有片上ADC，则模拟信号需要能够被片外发送）；
因为在数据路径中早期实施数字转换而时间噪音较低（没有增加额外噪音的额外放大器、缓冲器）；
使用复杂的片上时序发生器的局部时序最优化。由于垫片计数限制，可以使用外部系统来仅执行简单的时序；
由IO生成的较低噪音。片上系统允许减少的垫片计数；并且
可以实现较快的操作（更多的串行片上操作，减少的寄生电容和电阻）。
然而，用于提供这种高质量图像的详细功能和处理占据了像素阵列周围的很大区域并且像素阵列尺寸与裸片尺寸之比明显较低。在使用片上处理和电路（包括ADC和上面提到的其他详细的功能）的成像系统中，像素阵列尺寸与裸片尺寸之比低于25%是很常见的。因此，存在像素阵列尺寸与裸片尺寸之比和片上功能之间的折中。
因此，需要使用最优化的像素阵列尺寸与裸片尺寸之比的大多数技术应用使用了定制的图像传感器，该图像传感器没有数字转换（模拟输出）或者具有减少的模拟/数字功能以及低级的模数转换。甚至在那样的情况中，大于50%的像素阵列尺寸与裸片尺寸之比是难以实现的。
本公开说明并且设想在不牺牲图像质量的情况下增加像素阵列尺寸与裸片尺寸之比的系统和方法。本公开设想在要求最大化的像素阵列尺寸的情况中使用给定的裸片尺寸来成像应用或者在要求更小的裸片尺寸的情况中使用给定的像素阵列尺寸来成像应用。
三维堆叠技术的关键问题之一是凸块间距。目前的技术实现大约50μm到100μm的凸块间距。在接下来的3年到10年中，预期不断发展的技术将允许凸块间距的尺寸减少到与像素间距的相同尺寸等于或接近的范围。
此外，堆叠的基板/芯片生产量直接取决于凸块间距。在堆叠的基板/芯片中的最常见的故障是两个互连或凸块之间的电短路。因为凸块间距减少了尺寸并且变得更小，所以晶片的平面化规格必须更紧密。为了缓冲晶片的平面化误差，互连或凸块变得或增长得较高。然而，在较高的互连/凸块中的多余金属倾向于在晶片的结合处理期间移动到侧面，这可能使相邻的或邻近的凸块短路。可以通过松懈互连或凸块间距来实现由于所松懈的晶片对齐过程而导致的较高生产量和较低的成本。
本公开提出一种放宽凸块间距同时在更紧密的像素间距上工作的装置、系统和方法。
本公开设想一种图像传感器，该图像传感器可以另外地与其像素阵列和支持电路一起被制造在单独的、单片基板/芯片上并且将像素阵列与所有的或大部分的支持电路分离。本公开可以使用至少两个基板/芯片，将使用三维堆叠技术来将该至少两个基板/芯片堆叠在一起。可以使用图像CMOS工艺来处理两个基板/芯片中的第一基板/芯片。第一基板/芯片唯一地包括像素阵列或者包括由限制电路包围的像素阵列。可以使用任何工艺进行处理第二或后续基板/芯片，并且不必是来自图像CMOS工艺。第二基板/芯片可以是但不限于高密度数字处理以在基板/芯片上的很有限的空间或区域中集成各种及许多功能，或者可以是但不限于混合模式或模拟处理以集成例如精确的模拟功能，或者可以是但不限于RF处理以实现无线能力，或者可以是但不限于MEMS（微型机电系统）以集成MEMS装置。图像CMOS基板/芯片可以使用任何三维技术来与第二或后续基板/芯片进行堆叠。第二基板/芯片可以支持大多数或大部分电路，否则该电路将另外地作为外围电路而已经被实现在第一图像CMOS芯片中（假设被实现在单片基板/芯片上）并且因此增加了整个系统区域，同时保持像素阵列尺寸恒定并尽可能最大限度地被优化。可以通过互连（该互连可以为焊线、μ凸块和/或TSV（硅通孔））来实行两个基板/芯片之间的电连接。
现在参照图1a和图1b，图1a是单片设计的成像传感器的示例，其中单个基板被用作芯片构建的基础。如图1a所示，基板102a可以包括像素阵列150a，其中，该像素阵列150a配置为接收电磁能，将该电磁能转化为数据，并且随后将该数据传递给支持电路110a、120a、130a以进行处理，该处理最终导致数字图像或视频。该支持电路可以包括信号处理电路，例如（就举几个例子），模数转换器110a、放大器电路130a、滤波器电路、电力供应和收集电路120a和串行处理器。支持电路中的一些电路比其他电路可以被放置得更靠近像素阵列，并且经由总线连接到像素阵列中的每个像素。例如，放大电路和数字转换电路可以优选放置得更靠近像素阵列，这是因为该架构可以增加数据流的清晰度并且向系统引入最小噪音。如图1a所示，图像传感器100a是关于图像传感器在市场中典型可用的那些的示意性说明。图1a示出支持电路相对于像素阵列150a的一般横向设置，其由于成本和制造限制而主导今天的市场。在与像素阵列150a相同的基板上的、并且相对于像素阵列150a的支持电路的横向设置简化了架构并且减少了生产成本。然而，单个基板的使用具有一些弊端和限制，例如形状因素问题，这是因为不是所有的应用都适用于如上论述那样的横向或水平的电路设置。如图1b所示，当将支持电路如，110a，120a，130a从第一基板160移除时，对于能够位于第一基板160上的更大像素阵列150a来说剩余相当大的空间，这意味着可以使用更多或更大的像素。允许使用成像传感器的电子装置中的相同物理限制，使用本文所公开的技术以及特征组合允许能够使用增加的像素分辨率或者增加的像素尺寸。在这种情况中，可以减少图像传感器基板的尺寸，并且图像传感器基板可以用在尺寸是主要关注并且还期望高质量图像的更多装置中。具体地，图1b示出相对于像素阵列远距离地放置支持电路110b、120b和130b的设计构思。
主要参照图2，将讨论用于承载支持电路的支持基板的使用。在示例性图像传感器200的实施例中，像素阵列205被定位在第一基板210的表面上，该像素阵列205可以包括被形成为多个像素列的多个像素。位于第一基板210上的该多个像素列中的每个像素列可以电连接到读取总线240。可以由位于第二基板220上的支持电路执行信号处理和图像增强。电路可以包括信号处理电路，例如模数转换器228、放大器电路226、滤波器电路224、电力供应和收集电路222，这些电路可以形成与第一基板210上的多个像素列对应的多个电路列。每个电路列可以包括多个支持电路，该多个支持电路与读取总线230进行电子通信，或者与每个电路列对应的多个读取总线进行电子通信。换言之，信号处理电路可以位于第二基板或支持基板220上。第二基板220上的多个电路列中的每个电路列随后可以通过可以位于沿着用于叠加或叠放读取总线230、240的物理路径的任何地方的互连如焊锡凸块、焊锡球、或过孔，来电连接到位于第一基板210上的对应像素列。在本公开的范围内还设想使用多个次级基板，其中，每个基板取决于图像传感器期望的功能而容纳按照任意次序的或者与支持电路结合的、用于图像传感器的任何需要的电路。
如图3a到图3f所示，图像传感器300a通常可以包括像素阵列350a和支持电路370a，支持电路370a可以包括模数转换器317a，放大器315a和滤波器314a和时钟316a，所有的这些电路可以都设置在单片基板310a上。在图3a和图3b中，在透视图和俯视图中分别示出单片图像传感器。像素阵列350a可以包括多个像素列，其中，多个像素列352a中的每个像素列包括多个单独的像素。支持电路370a可以包括多个电路列356a，其中，每个电路列356a包括用于支持对应的像素列352a的电路。如附图所示，单片电路列356a的宽度为一个像素并且相对于与该单片电路列对应的像素列局部地放置。附图示出非共享像素的像素阵列，其中，每像素列一条读取总线仅电连接到在图像传感器的一侧上对应的列电路。应当明白的是，在一个实施例中，对应的电路为一个像素宽，然而，下面所讨论的支持电路的其他配置也被设想在本公开的范围内并且可以用于增加图像传感器设计选项。
现在参照图3c和图3d，分别在透视图和俯视图中示出单个电路列356a和包括多个像素的单个像素列352a。应当明白的是，附图中示出的单个像素列352a和对应的电路列356a从图3a和图3b中示出的图像传感器300a中取出的，并且仅仅表示电连接到单个电路列356a的单个像素列352a。
图3e和图3f示出了在单片基板上制造的成像传感器300a的实施例的透视图和俯视图，并且示出了包括像素和支持电路的多个列。与图3a和图3b形成对比，图3e和图3f示出了宽度为两个像素的支持电路。在附图中可以看出，交替的像素列352a读出给位于像素列352a的相对端的对应电路。这种配置提供对应的电路列356a区域的长宽比的各种变型。因为总线330a读出给像素阵列350a的交替端，所以电路列356a可以为两个像素的宽度。对比图3b和图3f中示出的传感器，图3b中示出的像素列352a具有6个像素（单元）长乘1个像素（单元）宽的长宽比（6/1），并且电路列356a具有类似的长宽比。相反地，图3f中所示出的图像传感器具有长宽比为6个像素（单元）长乘1个像素（单元）宽的长宽比（6/1）的像素列352a和宽长比为2个像素宽乘3个像素长的宽长比（2/3）的电路列356a。
与此相反，可以在（至少在横向中）尺寸比单片基板或芯片更小得多（并且具有更小的区域和形状因素）的成像传感器300中设置并且提供与建立在单片基板上的成像传感器300a（图3a-图3f中示出）相同的功能。现在参照图3g到图3aa，讨论可以包括像素阵列350a（该像素阵列350a可以设置在第一基板310上）的成像传感器300，同时所有的支持电路370可以（关于像素阵列350和第一基板310）远距离地放置于一个或多个支持基板（例如第二基板311和第三基板312）。
应当注意的是，图像传感器可以被建立并且制造在多个基板上。多个基板中的每个基板可以以堆叠的配置和形式关于彼此放置，其中在包括像素阵列350的第一基板310之后并且相对于待成像的物体来堆叠或者对齐所有的基板。堆叠中的每个基板可以通过互连321（例如，焊锡凸块或焊锡球、过孔或者其他形式的电通信）进行电连接。应当明白的是，在不脱离本公开的范围的情况下，互连321可以包括用于将电信号传导到相同或不同基板上的各种电路的任何已知的装置或方法。
在图3g、图3i、图3m、图3n和图3u中，包括图像传感器300的像素阵列350和各种支持电路370的多个基板中的每个基板可以在堆叠中为相似的尺寸，从而多个基板在堆叠中基本对齐。在一个实施例中，可以基本对齐地堆叠第一基板310和多个后续支持基板311，从而在基本上相同长度和宽度的多层堆叠中形成多个通信列。
应当注意的是，在将被形状因素允许的其他实施例中，在堆叠中可以使用并且优选具有不同长度和宽度的不同尺寸的基板。当设计堆叠配置时，可以解决多个顾虑如散热、噪音以及许多顾虑。例如，在一个实施例中，高热电路如放大电路可以位于堆叠内的支持基板中的一个支持基板的凸出部分上（在图11中最好地示出）。
应当注意的是，将像素阵列350形成为多行像素和多列像素。每个像素列352可以以线性形状因素包括多个像素，每个像素列为一个像素宽和“N”个像素长。还应当注意的是，每个像素列352将具有这样一个区域值，该区域值大体上与像素间距一样宽并且与由传感器设计预先确定的长度一样长。
相反地，本文所称的电路列356是在这样的基板上所分配的空间，其中，该基板与包括像素阵列350的第一基板310不同并且包括专用于并且电连接到对应的像素列352或者与该对应的像素列352进行电通信的至少一个支持电路370。应当理解的是，由像素列352占据的空间可以与由对应于像素列352的电路列356所占据的空间相同或者基本上相同。因此，第二基板或支持基板311可以包括多个电路列356，其中每个电路列356在第二基板311上包括与对应的像素列352所具有的在第一基板310上的区域基本上相同或类似的基板面区域。
此外，每个像素列352与或者可以与在第一基板310上的读取总线330进行电通信，同时电路列356与或者可以与在第二基板311上的读取总线340进行电通信。如图3g到图3aa中所示出的，两个前述总线330、340可以由至少一个互连321进行电连接，该互连321位于沿着由两个总线330、340的或之间的叠加所创建或之内创建的路径的任何地方。在一个实施例中，多个互连321可以用于将单个像素列352连接到单个对应的电路列356。在这样的实施例中，所使用的互连321的数量的冗余度可以提供增加的产品产量或增加的功能。
如本文中谈论的那样，长宽比将用作指代基板上的区域的一般形状。例如，限定为宽4个像素单元和长为5个像素单元的区域将具有4/5或5/4的长宽比。术语长宽比可以通常用于表示：区域的形状被认为是重要的的情况。例如，长宽比的概念可以用于表示位于不同的基板上的两个对应区域的长宽比的差。应当注意的是，图3g-图3aa中示出的像素列352和电路列356的长宽比可以是相同的或者可以是不同的，像素列352的覆盖区的区域和该像素列对应的电路列356的覆盖区的区域可以为基本上相同的或相等的。图3g到图3aa示出不同长宽比的多个实例，但是应当注意的是，本公开的原理可以应用于任何数量的长宽比配置。然而，如图中所示的那样，电路列356的覆盖区或基板面的区域基本上与像素列352的覆盖区或基板面的区域相同或者相等。随着制造技术提高或者设计参数改变，对于电路列356的支持电路370可能需要更多或更少的区域。
具体地参照图3g和图3h，包括放大器、滤波器、时钟或者支持图像传感器所需要的其他电路的该支持电路370都可以设置在一个或多个支持基板（例如，第二基板311）上。然而，应当明白的是，该电路可以分散在一个或多个基板（例如，第二基板311、或者第三基板）上。此外，模数转换器可以远距离地位于支持基板中的一个支持基板上。应当明白的是，可以改变支持基板370的顺序和位置，并且支持基板370可以位于所期望的任何支持基板上。
如图所示，每个像素列352可以关联到并且电连接到第一基板310上的一个读取总线330，同时每个电路列356可以通过一个或多个互连321关联到并且电连接到支持基板311上的一个读取总线340，该互连321可以包括凸块321a和过孔321b（在图3h中最佳示出）。至少一个互连321可以用于将第一基板310上的像素列总线330连接到支持基板311上的电路列总线340，如所示的那样。图3i、图3j、图3l、图3o、图3q、图3r、图3t、图3v、图3x、图3y和图3aa中的虚线箭头示出互连321可以位于沿着每个对应的像素列352和电路列356的两个读取总线330和340的叠加路径的任何地方。
现在参照图3i到图3m，示出了在多个基板上建立的成像传感器300的实施例的各种视图。图3i和图3m示出在第一基板310上形成像素阵列350的多个像素列352和在第二基板311上（用于表示支持电路370的）的多个电路列356。如所示出的，电路列356可以为一个像素宽和“N”个像素长，以直接对应于与电路列356关联的像素列352。附图示出每个像素列352与它在电路列356中的关联电路370之间的连接的实例。附图还示出每个像素列352有一个读取总线330和每个电路列356有一个读取总线340。其中，电路列356中的关联电路370为一个像素列宽。
如本文上述所示的，每个像素列352可以电气地关联或者连接到一个像素列总线330，并且每个电路列356可以电气地关联或者连接到一个电路列总线340。图3j到图3l分别示出与图3i中所示出的多个像素列352和多个电路列356分离的单个像素列352和单个电路列356的透视图、正视图和侧视图。图3j到图3l还示出像素列352的总线330和电路列356的总线340之间使用一个或多个互连321的电连接。虽然可以使用一个或多个互连321电连接总线330和总线340，但是附图示出互连321可以在不脱离本公开的精神或者范围的情况下位于沿着总线330和总线340的叠加路径的任何地方。
现在参照图3n到图3t，这些图示出了在多个基板上建立的成像传感器300的实施例的各种视图，其中用于形成像素阵列350的多个像素列352位于第一基板310上，并且多个电路列356位于第二基板311上。在该实施例中，电路列356的宽可以为两个像素或两个像素列。在该实施例中，每个像素列352与它在对应的电路列356中的关联电路370之间的连接可以是每个像素列352的一个读取总线330和每个电路列356的一个读取总线340。如图所示，由在第一基板310上的像素列352消耗的区域对应于由对应的电路列356消耗的区域。该对应允许基板（例如310和311）的直接覆盖，从而将堆叠电路列356中的支持电路370与支持电路370所支持的像素列352直接堆叠。
还应当注意的是，在该配置中，像素列的长宽比352将基本上等于电路列356的长宽比，然而，如下面进一步讨论的，该长宽比相等不是需要的。如图3m所示，像素列是一个像素列宽与六个像素长，所以长宽比为1/6。电路列也具有相同的长宽比1/6。与此对比，图3n示出了这样一种设计，其中，在该设计中电路列长宽比为像素列长宽比两倍并且电路列的长度为像素列长度的一半，由此提供用于放置支持电路的可能的更多可用的覆盖区。在图3m和图3n中，尽管长宽比不同，但是像素列352和电路列356两者的覆盖区的区域基本上彼此相等。
图3n还示出基板之间不同的长宽比可以如何允许总线接触点中的灵活性。在一个实施例中，列电路总线340已经被设计成通用“u”形状，以更均匀地占据电路列356的区域，由此提供用于连接互连321遍及整个电路列356的选项。注意像素列总线330通常不是U形的，但是电路列总线340通常可以为U形的，从而可以将相同的列电路356用于图3o和图3r的两种不同的像素列配置。U形的电路列总线340的第一分叉可以被叠加到第一像素列352的读取总线330（如图3o所示），并且U形的电路列总线340的第二分叉可以被叠加到下一个、邻近的像素列352的读取总线330（如图3r所示）。图3o和图3r示出从图3n的像素阵列中350取出的像素列352。图3o和图3r示出定位在电路列356的覆盖区之内的互连321的三个选项。应当注意的是，如图3q所示，因为电路列356的长宽比被示出为对应的像素列352的两倍宽、一半长，所以互连321位置选项仅为可用于像素列352长度的部分。图3p示出，对于复杂的总线形状，沿着电路列356中的总线340可以存在两条互连位置路径选项，其中，电路列356的宽度为电路列356所支持的像素列352的宽度的两倍。图3p示出u形的电路列总线340的第一分叉到第一像素列352的读取总线330的叠加的正视图，并且与如图3r和图3s所示的总线340的最内层部分相反，使用总线340的最外层部分来放置互连321，以便将互连321放置到下一个相邻像素列352。图3r示出位于图3n和图3o中示出的第一像素列（最右边的像素列）的左边并且相关的下一个像素列352。如图所示，图3r中示出的第二像素列352的总线330可以电连接到总线340的第二分叉。应当注意的是，因为电路列356的覆盖区具有长宽比2/3，所以像素列总线330到电路列总线340的叠加要求电路列总线340的第二分叉大体上是U形的，以由此允许总线330和340与关于图3r和图3s中所示出的下一个像素列352的自然匹配或者叠加。
图3u示出在多个基板上建立的成像传感器300的实施例的透视图，其中，用于形成像素阵列350的多个像素列352位于第一基板310上，并且多个电路列356位于第二基板311上，其中，电路列356的宽度为四个像素，但是也为长度的四分之一。附图还示出多个像素列352和关联的或对应的电路列356之间的多个电连接和通信路径。
图3v示出从图3u的最右边列中取出的单个像素列352和单个电路列356的透视图，以示出单个像素列和单个电路列之间的电连接和容纳该架构的说明性总线配置。如图所示，实施例可以包括与对应的电路列356（和关联的总线340）具有最小部分重叠的像素列352（和关联的总线330）。换言之，在基板之间要求很小的总线叠加。然而，如图3u所示，在基板水平面上可以存在叠加。
图3w示出从图3v中取出的单个像素列352和单个电路列356的正视图，以示出单个像素列352和单个电路列356之间的电连接。如图所示，将像素列352连接到电路列356仅需要很小横向部分的总线叠加。
图3x示出从图3v中取出的单个像素列352和单个电路列356的侧视图，以示出单个像素列352和单个电路列356之间的电连接。如图所示，一个或多个互连321可以用于一些实施例中，并且附图还示出互连321的放置可以为沿着总线330和340的叠加的任何地方。
图3y示出从与图3u的最右边列356的左边相邻的列中取出的单个像素列352和单个电路列356的透视图，以示出单个像素列352和单个电路列356之间的电连接。图3z示出从图3y中取出的单个像素列352和单个电路列356的正视图，以示出单个像素列352和单个电路列356之间的电连接。图3v和图3y示出从图3u的像素阵列350中取出的像素列352。图3v和图3y示出位于电路列356覆盖区之内的互连321的两个选项。应当注意的是，如图3aa所示，因为电路列的长宽比比对应的像素列352的长宽比更宽但是更短，所以互连位置选项仅可用于像素列352长度的一部分。图3z示出，对于复杂的总线形状，沿着在电路列356中的总线340可以存在四个互连位置路径选项，其中，电路列356为电路列356所支持的像素列352的四倍宽和四分之一长。因此，可以看出虽然电路列356的长宽比不同于像素列352的长宽比，但是对应的覆盖区的区域基本上相同或者相等。随着制造技术提高或者设计参数改变，电路列356的支持电路可能需要更多或更少的区域。
图3v和图3w示出第一像素列读取总线330与电路列读取总线340的第一分叉的叠加。图3y示出相对于图3v中示出的像素列的下一个、邻近的像素列。应当注意的是，因为电路列356的覆盖区具有长宽比4/2，但是将像素列总线330到电路列总线340的叠加要求相应形状的电路列总线340的第二分叉，以由此允许总线330和340与关于图3y和图3z中所示出的下一个像素列352的自然匹配或者叠加。图3aa示出从图3y中取出的单个像素列和单个电路列的侧视图，以示出单个像素列和单个电路列之间的电连接。
应当明白的是，可以取决于可能影响像素设计和架构的现有的条件来与读取总线共享或者不共享每个像素列。图12和图13示出像素架构的两个实例。图12示出每个像素列不与另一个像素列共享读取总线的像素架构。当每个像素列仅具有一个读取总线时，该实例示出了不共享像素架构。相反地，图13示出水平双向像素共享。在图13中，每两个像素列仅具有一个读取总线。注意的是，在像素阵列350在第一基板上被优化并且与位于如本文所讨论的三维堆叠实施例中的第二基板或支持基板上的大部分支持电路分离的实施例中，每个像素列的读取总线的数量可能是重要的考虑。
应当注意的是，在本公开的范围之内允许多个像素列对应于电路列中的支持电路集合。例如，因为某些支持电路的处理功率可以大于由像素列所生成的数据所需要的功率，所以多个像素列可以对应于一个电路列。反过来也在本文的考虑中，在某些实施例中，多个电路列可以对应于像素阵列中的单个像素列。
在上述具体过程和实现的实施例中，可以通过位于两个基板/芯片之间的互连（例如，凸块）来完成连接。两个基板/芯片的金属层可以面向彼此，因此，可以在包括像素阵列的CMOS图像传感器芯片上需要背面照明（第一芯片的前侧可以被绑定到第二芯片的前侧）。在一个实施例中，第一基板/芯片和第二基板/芯片之间的每个列352、356可以仅使用一个互连。在一个实施例中，每个列352、356可以使用两个或更多个互连，并且两个或更多个互连可以用于冗余度的目的（工艺生产量）。与传统技术（如图3a到图3f中所示出的单片CMOS图像传感器）相比，读取总线可以在像素阵列的边缘处被中断并且可以在第二基板/芯片中被折叠。凸块可以随后在列之内的任何地方连接两个总线。应当明白的是，两个或更多个基板/芯片之间的功率分布或者其他信号（例如，垂直译码器）可能需要更多的互连例如凸块。
现在参照图4，示出使用背面照明在多个基板上建立的具有图像传感器像素阵列和支持电路的图像传感器实施例。如图所示，像素阵列450可以设置在第一基板452上。该第一基板452可以由硅树脂或者另一种材料制成以控制光传输特性。焊锡球、凸块或过孔421可以用于将一个基板电连接到另一个基板。堆叠的图像传感器的实施例可以包括第一基板452上的像素阵列450。像素阵列450可以覆盖第一基板452的第一表面451的至少40%。在背面照明的配置中，像素阵列950可以被设置在如图9中最佳示出的所述第一基板952的背面上。此外，在背面照明结构中，基板452可以是薄的以用于控制光传输通过该基板。在利用背面照明的实施例中，第一基板可以主要由硅材料制成，或者第一基板可以主要由“高阻抗”半导体材料（例如，碲化镉）制成，或者第一基板可以主要由III-V半导体材料（例如，砷化镓）制成。
在一个实施例中，像素阵列450可以覆盖第一基板452的第一表面451的大部分。在该实施例中，像素阵列450可以处于或者位于所述第一表面451的任何部分上。第一表面451上的剩余空间可以用于如果需要的次级电路的放置。可能出现次级电路的大小可能被设置为使得像素阵列的中心放置不可行的情况。
现在参照图5，将讨论这样一种实施例，其中，在该实施例中支持电路和组件中的至少一些远离其他支持电路和组件放置以为了预先确定的目的进行工作。对于一些应用来说，某些次级处理器可能期望更加远离像素阵列放置。例如，在医疗观察仪器（例如内窥镜）中，可能在像素阵列周围不存在足够的空间以包含所有所需要的支持电路。在该情况中，包含像素阵列的基板510可以远离图像传感器500之内的其他支持基板放置。
在一个实施例中，包含像素阵列的基板510可以与远离包含像素阵列的基板放置的支持基板520相邻或靠近。支持基板520可以包括在该支持基板520上的放大器电路，同时其他支持电路可以位于比远离像素阵列基板510放置的支持基板520更加远离像素阵列基板510放置的另一个基板530上。在一个实施例中，更加远距离地放置的基板530可以由有线过孔522连接到图像传感器500中的其他基板或者可以与其他基板和电路无线地进行通信。邻近的基板可以通过凸块或焊锡球521彼此连接。由于像素阵列和其他电路随着时间变得更有效率，提供使包含像素阵列的基板更加远离所有其他支持电路的图像传感器是在本公开的范围内的。图10描写了该电路，其中，包含像素阵列的基板1010通过过孔1022离支持基板1020、1030、1040更远距离地被放置，其中每个支持基板包括支持电路，例如信号处理电路和电源电路。
在一个实施例中，图像传感器的像素阵列可以占据第一基板570的可用表面区域的大的百分比。如图6所示，各种尺寸的像素阵列572、574、576（以虚线示出）被本公开考虑并且落入所公开的设计的范围之内。像素阵列576示意性地给出这样一种配置，其中，在该配置中像素阵列576覆盖第一基板570的大百分比，但是不覆盖基板570的大部分。像素阵列576虽然不是覆盖大部分的区域，但是可以覆盖该大百分比的可用区域，从而支持电路的至少一些可以不位于第一基板570上。
像素阵列574示意性地示出与像素阵列576和572分离的配置，其中像素阵列574大约覆盖第一基板570的一半。像素阵列572示意性地示出与像素阵列576和574分离的配置，其中该像素阵列572覆盖第一基板570的绝大部分。应当从上述讨论明白的是，优化过程可以允许找到提供最佳可能的图像和图像质量的像素阵列大小，同时在由应用、功能或目的所规定的约束之内进行工作。因此，甚至在成像传感器具有固定第一基板尺寸的应用中，由位于第一基板上的像素阵列占据的表面区域的百分比可以不同于并且覆盖第一基板上可用的总表面区域的许多不同百分比。
因此，应当明白的是，像素阵列可以占据的表面区域可以落入第一基板的一个表面的总表面区域的大约25%到大约99%的范围之内，或者可以落入第一基板的一个表面的总表面区域的大约40%到大约99%的范围之内，或者可以落入第一基板的一个表面的总表面区域的大约50%到大约99%的范围之内，或者可以落入第一基板的一个表面的总表面区域的大约60%到大约99%的范围之内，或者可以落入第一基板的一个表面的总表面区域的大约70%到大约99%的范围之内，或者可以落入第一基板的一个表面的总表面区域的大约80%到大约99%的范围之内，或者可以落入第一基板的一个表面的总表面区域的大约90%到大约99%的范围之内。应当明白的是，落入所声明范围之内的所有百分比旨在落入到本公开的范围之内。还将明白的是，落入到第一基板的一个表面的总表面区域的大约25%到大约99%的范围之内所有子范围旨在落入本公开的范围之内。
由于背面照明的像素阵列的性质，上文所讨论的基板表面可以与包括背面照明的像素阵列的图像传感器无关。因此，在背面照明的应用中，基板表面可以被去除或者与像素阵列整体集成。
像素阵列覆盖或表面区域可以落入像素阵列所处的基板的总表面区域的大于40%到大约70%的范围之内，并且在该情况中，可以在不减小图像传感器的设计的情况下将某些支持电路放置在基板上。在一个实施例中，光发射电路可以占据第一基板上的一些空间以在使用期间提供光亮。对于尺寸是极其紧密的并且被最紧密地约束的许多应用，最优化的成像传感器可以覆盖第一基板的表面区域的90%或者更多直到基本上所有区域。应当注意的是，在本公开的范围之内设想具有集成的基板而不是被添加到基板的像素阵列。
图7示出具有多个像素阵列的成像传感器的实施例。如图所示，图像传感器700可以包括第一图像传感器710和第二图像传感器711，其中，第一图像传感器710和第二图像传感器711与基板715或与可以被纵向地堆叠或者否则被关于待成像的物体堆叠的多个基板电通信。在一个实施例中，支持电路可以远距离地位于上文所讨论的后续基板或支持基板上。对于可能在使用期间偏置两个像素阵列的三维图像获取而言，可能需要该配置。在另一个实施例中，第一像素阵列和第二像素阵列可以专用于接收电磁辐射的预先确定的波长范围，其中第一像素阵列与第二像素阵列相比专用于电磁辐射的不同波长范围。
应当明白的是，本文所公开的结构和设备仅仅是用于优化成像传感器的实例，并且应当明白的是，用于执行与本文所公开的那些相同或等同的功能的、使用三维堆叠技术以及错开堆叠中的基板之间的互连来优化图像传感器上的像素阵列的结构、设备或系统，包括现在是已知的或者可以在将来变得可用的用于成像的那些结构、设备或者系统，旨在落入本公开的范围之内。与用于使用三维堆叠技术以及错开堆叠中的基板之间的互连来优化图像传感器上的像素阵列的装置功能相同或等同的任何事物落入本公开的范围之内。
相关领域中的那些普通技术人员将理解由本公开的特征提供的优点。例如，本公开的潜在特征在于提供成像传感器上的最优化像素阵列，这在设计和制造中是简单的。本公开的另一个潜在特征在于提供相对于全部尺寸来说具有较大像素的该成像传感器。另一个潜在特征在于使用三维堆叠技术以及错开堆叠中的基板之间的互连来提供图像传感器上的最优化像素阵列。
在前述详细说明中，为了简化公开，公开的多种特征被集合在单个实施例中。该公开的方法不被解释为反映意图使所要求的公开需要比每个权利要求中所目前地记载的特征更多的特征。相反，如所附权利要求所反映的，创造性的方案包括比单个前文所公开的实施方式的全部特征更少的特征，并且可以组合独立的实施方式中公开的各种创造性的特征以形成如所附权利要求中更完整地要求的它自己的实施方式。因此，通过参考的方式将所附权利要求并入说明书中，其中，每个权利要求自己代表本文的公开的独立的实施方式。
应当理解的是，以上描述的设置仅仅是对本文的公开原理的示例性应用。在不脱离本公开的精神和范围的情况下，本领域的那些技术人员可以设计多种改进和可替换的设置，并且本文的公开意欲覆盖这些改进和设置。因此，尽管已经在附图中示出了并且在上文利用特性和细节描述了对本文的公开，但是对于本领域普通技术人员来说，在不脱离本文中阐述的原理和概念的情况下，显然可以进行多种改进（包括但不限于尺寸、材料、形状、形式、功能和延伸方式、组装和使用上的变化）。

Claims (59)

1.一种成像传感器，包括：
多个基板；
像素阵列；以及
多个支持电路；
其中，所述多个基板的第一基板包括所述像素阵列；
其中，所述多个支持电路设置在相对于所述第一基板远距离设置的第二后续支持基板上；
其中，所述多个支持电路与所述像素阵列电连接并且电通信；
其中，所述第二后续支持基板被设置为相对于待成像物体而在所述像素阵列后面；
其中，所述像素阵列包括多个像素列，每个像素列包括多个检测元件，其中，每像素列一条像素列总线；
其中，所述第二后续支持基板包括多个电路列，其中，每电路列一条电路列总线；
其中，每条像素列总线和每条电路列总线重叠，使得每条像素列总线和每条对应的电路列总线大致对齐；并且
其中，至少一个互连提供每条像素列总线和每条对应的电路列总线之间的电连接，并且其中，所述互连位于沿重叠的像素列总线和电路列总线的路径的任何地方。
2.根据权利要求1所述的成像传感器，其中，在一条像素列总线和一条电路列总线之间的所述电连接由单个互连实现。
3.根据权利要求1所述的成像传感器，其中，在一条像素列总线和一条电路列总线之间的所述电连接由两个互连实现。
4.根据权利要求1所述的成像传感器，其中，所述成像传感器是背面照明的。
5.根据权利要求1所述的成像传感器，其中，所述多个基板还包括多个后续支持基板。
6.根据权利要求1所述的成像传感器，其中，所述像素阵列覆盖所述第一基板的表面的相当大部分。
7.根据权利要求1所述的成像传感器，其中，所述像素阵列覆盖超过所述第一基板的表面的百分之二十五。
8.根据权利要求1所述的成像传感器，其中，所述支持电路中的一个支持电路是模数转换器。
9.根据权利要求1所述的成像传感器，其中，所述支持电路中的一个支持电路是放大器电路。
10.根据权利要求1所述的成像传感器，其中，所述支持基板与所述第一基板以堆叠构造对齐。
11.根据权利要求1所述的成像传感器，其中，所述第二后续支持基板设置在所述第一基板后面并且从所述第一基板横向地移位。
12.根据权利要求4所述的成像传感器，其中，所述第一基板主要由硅材料制成。
13.根据权利要求4所述的成像传感器，其中，所述第一基板主要由“高阻抗”半导体材料例如碲化镉制成。
14.根据权利要求4所述的成像传感器，其中，所述第一基板由III-V半导体材料制成。
15.根据权利要求5所述的成像传感器，其中，所述第一基板和所述多个后续支持基板对齐堆叠，以使得在多层堆叠中形成多个通信列。
16.一种成像传感器，包括：
多个基板；
像素阵列；以及
多个支持电路；
其中，所述多个基板的第一基板包括所述像素阵列；
其中，所述多个支持电路设置在相对于所述第一基板远距离设置的第二后续支持基板上；
其中，所述多个支持电路与所述像素阵列电连接并且电通信；
其中，所述第二后续支持基板被设置为相对于待成像物体而在所述像素阵列后面；
其中，所述像素阵列覆盖所述第一基板的第一表面的大部分；
其中，所述像素阵列包括多个像素列，每个像素列包括多个检测元件，其中，每像素列一条像素列总线；
其中，所述第二后续支持基板包括多个电路列，其中，每电路列一条电路列总线；
其中，每条像素列总线和每条电路列总线重叠，使得每条像素列总线和每条对应的电路列总线大致对齐；并且
其中，至少一个互连提供每条像素列总线和每条对应的电路列总线之间的电连接，并且所述互连位于沿重叠的像素列总线和电路列总线的路径的任何地方。
17.根据权利要求16所述的成像传感器，其中，在一条像素列总线和一条电路列总线之间的所述电连接由单个互连实现。
18.根据权利要求16所述的成像传感器，其中，在一条像素列总线和一条电路列总线之间的所述电连接由两个互连实现。
19.根据权利要求16所述的成像传感器，其中，所述成像传感器是背面照明的。
20.根据权利要求16所述的成像传感器，其中，所述多个基板还包括多个后续支持基板。
21.根据权利要求16所述的成像传感器，其中，所述像素阵列覆盖超过所述第一基板的表面的百分之五十五。
22.根据权利要求16所述的成像传感器，其中，所述支持电路中的一个支持电路是模数转换器。
23.根据权利要求16所述的成像传感器，其中，所述支持电路中的一个支持电路是放大器电路。
24.根据权利要求16所述的成像传感器，其中，所述支持基板与所述第一基板对齐。
25.根据权利要求16所述的成像传感器，其中，所述支持基板设置在所述第一基板后面并且从所述第一基板横向地移位。
26.根据权利要求19所述的成像传感器，其中，所述第一基板主要由硅材料制成。
27.根据权利要求19所述的成像传感器，其中，所述第一基板主要由“高阻抗”半导体材料例如碲化镉制成。
28.根据权利要求19所述的成像传感器，其中，所述第一基板由III-V半导体材料制成。
29.根据权利要求20所述的成像传感器，其中，所述第一基板和所述多个第二后续支持基板对齐堆叠，以使得在多层堆叠中形成多个通信列。
30.一种成像传感器，包括：
多个基板；
像素阵列；以及
多个支持电路；
其中，所述多个基板的第一基板包括所述像素阵列；
其中，所述多个支持电路设置在相对于所述第一基板远距离设置的至少一个后续支持基板上；
其中，所述多个支持电路与所述像素阵列电连接并且电通信；
其中，所述至少一个后续支持基板相对于待成像物体而被设置在所述像素阵列后面，并且
其中，所述像素阵列覆盖所述第一基板的第一表面的至少百分之四十；
其中，所述第一基板的像素阵列通过设置在所述多个基板中的每个基板上的多个相应的读取总线与设置在所述至少一个后续支持基板上的所述多个支持电路电通信，并且通过互连被电连接；
其中，所述像素阵列包括多个像素列，每个像素列包括多个检测元件，其中每像素列一条像素列总线；
其中，所述至少一个后续支持基板包括多个电路列，其中每电路列一条电路列总线；
其中，每条像素列总线和每条电路列总线重叠，使得每条像素列总线和每条对应的电路列总线大致对齐；并且
其中，互连提供了每条像素列总线和每条对应的电路列总线之间的电连接，并且其中，所述互连位于沿重叠的像素列总线和电路列总线的路径的任何地方。
31.根据权利要求30所述的成像传感器，其中，在一条像素列总线和一条电路列总线之间的所述电连接由单个互连实现。
32.根据权利要求30所述的成像传感器，其中，在一条像素列总线和一条电路列总线之间的所述电连接由两个互连实现。
33.根据权利要求30所述的成像传感器，其中，所述成像传感器是背面照明的。
34.根据权利要求30所述的成像传感器，其中，所述至少一个后续支持基板包括多个后续支持基板。
35.根据权利要求30所述的成像传感器，其中，所述像素阵列覆盖所述第一基板的表面的相当大部分。
36.根据权利要求30所述的成像传感器，其中，所述像素阵列覆盖超过所述第一基板的表面的百分之五十。
37.根据权利要求30所述的成像传感器，其中，所述多个支持电路中的一个支持电路是模数转换器。
38.根据权利要求30所述的成像传感器，其中，所述支持电路中的一个支持电路是放大器电路。
39.根据权利要求30所述的成像传感器，其中，所述至少一个后续支持基板与所述第一基板对齐。
40.根据权利要求30所述的成像传感器，其中，所述至少一个后续支持基板设置在所述第一基板后面并且从所述第一基板横向地移位。
41.根据权利要求33所述的成像传感器，其中，所述第一基板主要由硅材料制成。
42.根据权利要求33所述的成像传感器，其中，所述第一基板主要由“高阻抗”半导体材料例如碲化镉制成。
43.根据权利要求33所述的成像传感器，其中，所述第一基板由III-V半导体材料制成。
44.根据权利要求34所述的成像传感器，其中，所述第一基板和所述多个后续支持基板对齐堆叠，以使得在多层堆叠中形成多个通信列。
45.一种成像传感器，包括：
多个基板，所述多个基板包括至少第一基板和第二基板；
像素列，所述像素列位于第一基板上并且包括多个像素列，其中，所述多个像素列中的每个像素列被限定为一个像素宽和多个像素长；
多个支持电路，所述多个支持电路位于第二基板上并且包括多个电路列，其中，一个电路列对应一个像素列，其中，所述多个电路列中的每个电路列被限定为有与对应像素列的面积对应的面积；
多个总线，其中，位于所述第一基板上的每像素列具有一个像素列总线并且位于所述第二基板上的每个电路列具有一个电路列总线；
其中，每条像素列总线的至少一部分与每条对应的电路列总线的至少一部分重叠；
至少一个互连，用于提供一条像素列总线和一条对应的电路列总线之间的电通信；并且
其中，所述至少一个互连位于彼此重叠的一条像素列总线和一条对应的电路列总线之间的任何地方。
46.根据权利要求45所述的成像传感器，其中，所述第一基板和所述第二基板对齐。
47.根据权利要求45所述的成像传感器，其中，所述第一基板上的一个所述像素列的面积大致等于所述第二基板上的一个所述对应的电路列的面积。
48.根据权利要求45所述的成像传感器，其中，所述第二基板的尺寸与所述第一基板的尺寸大致相同。
49.根据权利要求45所述的成像传感器，其中，所述第一基板上的一个所述像素列的面积大于所述第二基板上的一个所述对应的电路列的面积。
50.根据权利要求45所述的成像传感器，其中，所述第一基板上的一个所述像素列的面积小于所述第二基板上的一个所述对应的电路列的面积。
51.根据权利要求45所述的成像传感器，其中，所述像素列中的一个像素列的长宽比大致上类似于所述电路列中的一个电路列的长宽比。
52.根据权利要求45所述的成像传感器，其中，多个互连将像素列总线连接到对应的电路列总线。
53.根据权利要求45所述的成像传感器，其中，所述像素列中的一个像素列的长宽比不同于所述电路列中的一个电路列的长宽比。
54.根据权利要求53所述的成像传感器，其中，一个所述电路列的长宽比与一个所述像素列的长宽比相比，宽度为四倍并且长度为四分之一。
55.根据权利要求53所述的成像传感器，其中，一个所述电路列的长宽比与一个所述像素列的长宽比相比，宽度为二倍并且长度为二分之一。
56.根据权利要求46所述的成像传感器，其中，所述第一基板主要由硅材料制成。
57.根据权利要求46所述的成像传感器，其中，所述第一基板主要由“高阻抗”半导体材料例如碲化镉制成。
58.根据权利要求46所述的成像传感器，其中，所述第一基板由III-V半导体材料制成。
59.根据权利要求46所述的成像传感器，其中，存在双向共享像素架构，其中，对于每两个相邻像素列，存在一条像素列总线。
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