[go: up one dir, main page]

CN103650141B - 超结半导体装置 - Google Patents

超结半导体装置 Download PDF

Info

Publication number
CN103650141B
CN103650141B CN201280034308.7A CN201280034308A CN103650141B CN 103650141 B CN103650141 B CN 103650141B CN 201280034308 A CN201280034308 A CN 201280034308A CN 103650141 B CN103650141 B CN 103650141B
Authority
CN
China
Prior art keywords
layer
region
temperature detection
conductivity type
parallel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201280034308.7A
Other languages
English (en)
Other versions
CN103650141A (zh
Inventor
曹大为
大西泰彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN103650141A publication Critical patent/CN103650141A/zh
Application granted granted Critical
Publication of CN103650141B publication Critical patent/CN103650141B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/143—VDMOS having built-in components the built-in components being PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/016—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)

Abstract

SJ-MOSFET（200）具备：成为主电流路径的元件活性部（1）；具有温度检测二极管（3）的温度检测区域（4）。在元件活性部（1）内的漂移层（12），设置有n漂移区域（13b）和p分割区域（13a）交替地重复而接合的主SJ单元（13）。温度检测区域（4）设置于元件活性部（1）内。在温度检测区域（4）内的漂移层（12）设置有微细SJ单元（131），该微细SJ单元（131）交替地重复而接合有排列节距相比主SJ单元（13）的n漂移区域（13b）和p分割区域（13a）的排列节距还窄的n漂移区域（131b）和p分割区域（131a）。温度检测二极管（3）隔着绝缘膜（5）而形成于微细SJ单元（131）的表面。温度检测二极管（3）由相接而构成pn结的p+阳极区域和n+阴极区域构成。

Description

超结半导体装置
技术领域
本发明涉及具有超结结构的超结半导体装置，尤其涉及具备温度检测用元件的超结半导体装置。
背景技术
在通常的纵型MOSFET(绝缘栅极型电场效应晶体管)中，由于重复进行接通断开动作而发生开关损耗和稳态损耗，且使元件的温度上升。当元件温度超过容许温度时，可能导致热破坏。因此，期望具备这样一种功能：即，迅速检测元件温度而将其反映到接通电流中，以避免元件受到如前所述的热破坏。
这种半导体装置的温度检测方法已知有将二极管用作温度检测用元件的方法。该温度检测方法是这样一种方法：即，当在用作温度检测用元件的二极管中流通来自恒定电流源的正向电流时，检测二极管两端产生的电位差，即正向电压降值(以下，简单地称为正向电压(VF))。众所周知，通常二极管的正向电压的温度特性有正向电压相对于元件的温度(接合温度)变化而线性变化的关系。因此，只要检测出二极管的正向电压，即可从检测出的正向电压(VF)求出元件的接合温度。当检测出的接合温度超出容许温度时，通过降低元件的栅极电压而限制工作电流，据此避免元件受到热破坏。
关于现有的具备温度检测用元件的MOS(由金属-氧化膜-半导体构成的绝缘栅极)型半导体装置的构成，以IGBT(绝缘栅双极型晶体管)为例进行说明。图2为示出现有的具备温度检测用元件的MOS型半导体装置的构成的主要部分剖面图。在图2中示出MOS型半导体装置100的端部剖面图。如图2所示，已被公知的是具有在元件活性部1的局部的n-漂移层12的表面上隔着绝缘膜5而搭载了由二极管(图2中记载为温度检测二极管)3构成的温度检测用元件的温度检测结构的MOS型半导体装置100(例如，参照下述专利文献1)。
另一方面，已知有具有超级结(SuperJunction)(以下有时缩写为SJ或超结)结构的超结半导体装置。该SJ结构具有在n-漂移层中将p型区域和n型区域沿平行于基板主表面的方向交替地重复排列的并列结构(以下，称为并列pn层)，其中p型区域和n型区域沿垂直于基板主表面的方向延伸且在平行于基板主表面的方向上具有较窄的宽度。构成并列pn层的p型区域及n型区域被设定为较窄的宽度，以使即便在将各自的区域作为由高杂质浓度构成的低阻抗区域的情况下，也能在断开时处于低耐压，从而使从并列pn层内的所有的p型区域和n型区域的pn结扩散的耗尽层能够迅速地使整个并列pn层耗尽。因此，SJ结构作为能够同时获得低导通阻抗和高耐压特性这两个特性的结构而被广为人知(例如，参照下述专利文献2)。
现有技术文献
专利文献
专利文献1：日本特开平6-117942号公报
专利文献2：日本特开2006-324432号公报
发明内容
技术问题
然而，将前述的专利文献1中所记载的IGBT(绝缘栅双极型晶体管)的温度检测结构应用到专利文献2中所记载的SJ-MOSFET时，有可能导致温度检测结构的正下方的并列pn层的部分的耐压下降。具体来讲，与通常的MOSFET那样不具有并列pn层的漂移层相比，SJ-MOSFET的漂移层的杂质浓度高，因此在温度检测结构的正下方的并列pn层的p型区域部分，尤其在与并列pn层表面的绝缘膜相接的正下方的p型区域部分上难以实现耗尽。由于这个原因，容易导致耐压下降，而这一问题通过发明人的专心研究而被发现。
本发明是为了解决上述的现有技术的问题而提出的，其目的在于提供能够防止热破坏的同时防止耐压下降的超结半导体装置。
技术方案
为了解决上述问题并实现本发明的目的，本发明所提供的超结半导体装置具备并列pn层作为漂移层，该并列pn层由取向于第一导电型的高杂质浓度的半导体基板的一个主表面的垂直方向的第一导电型半导体区域和第二导电型半导体区域，在平行于所述半导体基板的主表面的方向上以预定的节距重复交替地相邻而构成，且该超结半导体装置具有在接通状态下使电流流向所述第一导电型半导体区域，而在断开状态下使所述并列pn层耗尽而阻止电压的构成，该超结半导体装置具有如下特征。具备成为主电流路径的元件活性部。所述元件活性部内设置有温度检测区域，该温度检测区域的所述并列pn层的所述第一导电型半导体区域和所述第二导电型半导体区域的节距相比所述预定的节距更窄。在所述温度检测区域的所述并列pn层的表面上隔着绝缘膜而设置有第一导电型半导体层。并且，设置有第二导电型半导体层，该第二导电型半导体层隔着绝缘膜而设置在所述温度检测区域的所述并列pn层的表面，且与所述第一导电型半导体层相接而构成pn结。具备温度检测用元件，该温度检测用元件将所述第一导电型半导体层和所述第二导电型半导体层作为主要的半导体层。
而且，本发明所提供的超结半导体装置，在上述的发明中，优选为所述元件活性部具有绝缘栅极结构，所述温度检测区域内的所述并列pn层的表面的所述绝缘膜比构成所述绝缘栅极结构的栅极绝缘膜厚。
而且，本发明所提供的超结半导体装置，在上述的发明中，更优选为进一步具备耐压结构部，该耐压结构部包围所述元件活性部而设置于所述元件活性部的外周，以保持耐压，所述温度检测区域内的所述并列pn层的表面的所述绝缘膜具有与保护所述耐压结构部的表面的场绝缘膜相同程度的厚度。
而且，本发明所提供的超结半导体装置，在上述的发明中，所述温度检测区域内的所述并列pn层的平面图案可以是沿着与所述第一导电型半导体区域和所述第二导电型半导体区域并排布置的方向垂直的方向延伸的条纹状。
而且，本发明所提供的超结半导体装置，在上述的发明中，所述元件活性部内的所述并列pn层的平面图案为沿着与所述第一导电型半导体区域和所述第二导电型半导体区域并排布置的方向垂直的方向延伸的条纹状，且所述温度检测区域内的所述并列pn层的条纹状的平面图案可相对于所述元件活性部内的所述并列pn层的条纹状态的平面图案平行或垂直。
而且，本发明所提供的超结半导体装置，在上述的发明中，所述温度检测区域内的所述并列pn层也适用于具有将所述第二导电型半导体区域以矩阵状设置在所述第一导电型半导体区域内而成的平面图案的情形。
而且，本发明所提供的超结半导体装置，在上述的发明中，所述温度检测用元件可以是多晶硅。
根据上述的发明，在温度检测区域内的温度检测用元件的下层，隔着绝缘膜设置重复节距相比主SJ单元的重复节距更窄的微细SJ单元，并将其作为漂移层，据此能够得到无耐压下降的具备温度检测用元件的超结半导体装置，因而能够迅速地检测出元件温度而将其反映到接通电流中，从而避免元件受到热破坏。
有益效果
根据本发明所提供的超结半导体装置可获得如下效果：即，可提供能够防止热破坏的同时防止耐压下降的超结半导体装置。
附图说明
图1为示出本发明的实施方式一所提供的超结半导体装置的构成的剖面图。
图2为示出现有的具备温度检测用元件的MOS型半导体装置的构成的主要部分剖面图。
图3为示出本发明的实施方式一所提供的超结半导体装置的构成的平面图。
图4为示出本发明的实施方式二所提供的超结半导体装置的构成的平面图。
图5为示出本发明的实施方式三所提供的超结半导体装置的构成的平面图。
符号说明
1：元件活性部
2：耐压结构部
3：温度检测二极管
4：温度检测区域
5：绝缘膜
6：n+半导体基板
7：漏极电极
8：层间绝缘膜
10：MOS栅极结构
12：漂移层
13：主SJ单元
13a：p分割区域
13b：n漂移区域
14：p基极区域
15：n+源极区域
16：栅极电极
17：源极电极
131、141、151：微细SJ单元
131a、141a、151a：p分割区域
131b、141b、151b：n漂移区域
200、300、400：SJ-MOSFET
具体实施方式
以下，参照附图详细说明本发明的具有超结(SJ)结构的纵型超结半导体装置的优选实施方式。在本说明书及附图中，在记载为n或p的层或区域中，各电子或空穴意指多数载流子。而且，附加于n、p的+及-分别意指相比没有附加此的层、区域为高杂质浓度及低杂质浓度。而且，在以下的实施方式的说明和各附图中，对于相同的部分赋予了相同的符号，并省略重复说明。在以下说明中，将第一导电型作为n型，将第二导电型作为p型而进行说明。本发明并不局限于以下说明的实施方式，只要不超过其主旨即可。
(实施方式一)
以下，对于本发明的实施方式一所提供的超结半导体装置，以SJ-MOSFET为例进行详细说明。图1为示出本发明的实施方式一所提供的超结半导体装置的构成的剖面图。图3为示出本发明的实施方式一所提供的超结半导体装置的构成的平面图。图1为图3的A-A′线的剖面图。在图1、3中，对于与图2相同的部分赋予相同的符号。图1、3所示的本发明的实施方式一所提供的超结半导体装置为具有温度检测用元件的SJ-MOSFET200。该SJ-MOSFET200在同一个n+半导体基板6上具有：设置有MOS栅极结构10的元件活性部1；设置有由二极管3构成的温度检测用元件(以下，称为温度检测二极管3)的温度检测区域4。
而且，在SJ-MOSFET200中，由并列pn层(SJ单元)构成漂移层12，所述并列pn层(SJ单元)通过交替布置提高了杂质浓度的n型区域(以下，称为n漂移区域)和p型区域(以下，称为p分割区域)而构成。元件活性部1内的MOS栅极结构10的下层的漂移层12具有主SJ单元13。温度检测区域4设置于元件活性部1内。在温度检测区域4内的温度检测二极管3的下层隔着绝缘膜5在漂移层12中具有其重复节距(Pitch)比主SJ单元13还窄的微细SJ单元131。图3示出本发明的实施方式一所提供的具有温度检测二极管3的SJ-MOSFET200的整体平面图。在图3的平面图中，为了明确地示出SJ-MOSFET200的并列pn层(主SJ单元13及微细SJ单元131)的平面图案，省略示出MOS栅极结构10和并列pn层表面的金属膜(除栅极电极垫)及绝缘膜。
如图1所示，该SJ-MOSFET200具有低阻抗(高杂质浓度)的n+半导体基板6和形成于该表面上的并列pn层(主SJ单元13及微细SJ单元131)。主SJ单元13形成于元件活性部1，微细SJ单元131形成于温度检测区域4。低阻抗的n+半导体基板6起到n+漏极区域的作用，形成于该n+漏极区域的背面的金属电极起到漏极电极7的作用。对于漏极电极7而言，与以往相同地，例如，由钛(Ti)-镍(Ni)-金(Au)等的可焊锡接合的层积金属膜通过溅镀法或蒸镀法等加以形成。在SJ结构的情形下，可通过将n漂移区域和p分割区域这两区域的该区域并排布置的方向的宽度(以下，简单地称为宽度)设定为，在断开时，耗尽层从高杂质浓度的n漂移区域13b、131b及p分割区域13a、131a之间的pn结朝该pn结的两侧的各区域迅速扩散，使pn结的两侧的各区域在低电压下完全被耗尽，从而实现低导通电压和高耐压化。
主SJ单元13和微细SJ单元131的重复节距不相同，这是本发明的特征之一。即，构成各单元的p分割区域和n漂移区域的排列节距在主SJ单元13和微细SJ单元131中有所差异。具体来讲，微细SJ单元131内的p分割区域131a及n漂移区域131b的宽度相比主SJ单元13的p分割区域13a及n漂移区域13b的宽度还要窄。将微细SJ单元131内的各区域的排列节距设为相比主SJ单元13的各区域的排列节距还要窄的原因在于为了防止耐压下降。即，例如，假设温度检测区域4内的并列pn层的n漂移区域131b及p分割区域131a具有与元件活性部1的并列pn层的n漂移区域13b及p分割区域13a相同的宽度或者相同的排列节距。而且，如果隔着绝缘膜而具有温度检测二极管3的结构，则会发生并列pn层的接触绝缘膜5的部分(最上部)没有被充分地耗尽的问题，其中，绝缘膜延伸至并列pn层的相对于n+半导体基板6侧的相反侧的表面且相接于并列pn层的表面。其结果，在没有被耗尽的部分，容易产生电场集中，耐压下降，因此在上述构成中设置微细SJ单元131。
如图1所示，主SJ单元13由沿平行于n+半导体基板6的主表面的方向相互重复地邻接而设置的n漂移区域13b及p分割区域13a构成。如图1所示，微细SJ单元131由沿平行于n+半导体基板6的主表面的方向相互重复地邻接而设置的n漂移区域131b及p分割区域131a构成。n漂移区域13b、131b以及p分割区域13a、131a，其宽度窄，且形成为沿垂直于n+半导体基板6的主表面的方向延伸的层状或柱状。如图3所示，元件活性部1内的n漂移区域13b及p分割区域13a的平面图案例如为沿着与n漂移区域13b和p分割区域13a并排布置的方向垂直的方向延伸的条纹状。另一方面，温度检测区域4内的n漂移区域131b及p分割区域131a也如图3所示，例如为沿着与n漂移区域131b和p分割区域131a并排布置的方向垂直的方向延伸的条纹状的平面图案。
温度检测区域4内的n漂移区域131b及p分割区域131a与元件活性部1内的n漂移区域13b及p分割区域13a相互平行。n漂移区域131b及p分割区域131a的条纹状的平面图案的排列节距优选为元件活性部1内的n漂移区域13b及p分割区域13a的条纹状的平面图案的排列节距的二分之一左右。其原因在于，温度检测区域4内的n漂移区域131b及p分割区域131a之间的相互扩散增大，通过补偿杂质浓度而可以降低两区域的杂质浓度，从而耗尽层变得容易扩散。而且，该元件活性部1和温度检测区域4的各并列pn层的条纹状平面图案的延伸方向相互平行。在图3中，元件活性部1内的图示于温度检测区域4的上方的空白的矩形区域为栅极电极垫。而且，在图3中，包围元件活性部1的外周而设有用于缓和元件活性部1端部的电场以及保持耐压的耐压结构部2。关于该耐压结构部2，与以往的MOSFET的耐压结构部相同，因此不进行详细说明。
在元件活性部1中，在各p分割区域13a的相对于n+半导体基板6侧相反侧的表面层，与通常的MOSFET同样地设有p基极区域14。在p基极区域14的内部，以暴露于并列pn层的相对于n+半导体基板6侧的相反侧的表面的状态设有n+源极区域15和高浓度的p+接触区域14a。在p基极区域14的被夹于n+源极区域15与n漂移区域13b的部分的表面上，隔着栅极绝缘膜5a而设有由多晶硅膜构成的栅极电极16。在n+源极区域15与p+接触区域14a的表面上，借助主要成分为铝(Al)的金属膜而设置共同接触的源极电极17。栅极电极16被层间绝缘膜8覆盖，从而进一步确保与覆盖层间绝缘膜8的上方的源极电极17之间的电气绝缘。
另一方面，在温度检测区域4中，在微细SJ单元131的相对于n+半导体基板6侧的相反侧的表面隔着厚的绝缘膜5而形成有温度检测二极管3。温度检测二极管3由相接于绝缘膜5的表面而堆积的p+阳极区域和n+阴极区域构成，两区域之间具有pn结。而且，p+阳极区域的表面设有阳极电极，n+阴极区域的表面设有阴极电极。绝缘膜5优选为尽可能地厚，以抑制温度检测二极管3与微细SJ单元131之间的相互干涉。例如，通过将与作为保护膜而形成于图1中未图示的耐压结构部2的漂移层表面的场氧化膜同时形成的氧化膜作为绝缘膜5，从而绝缘膜5变成与较厚的场氧化膜相同的厚度，所以较佳。
如此，温度检测二极管3借助绝缘膜5而以与微细SJ单元131电气绝缘的状态形成。然而，即便如此地与微细SJ单元131电气绝缘，诸如耐压结构部2中的场板(fieldplate)效果的影响也会波及到绝缘膜5的正下方的并列pn层(微细SJ单元131)，因此有可能使耗尽不够充分。如前所述，通过将温度检测区域4内的温度检测二极管3的下层的微细SJ单元131的重复节距设为相比元件活性部1内的主SJ单元13的重复节距还要窄，据此产生防止耐压下降的效果。其结果，在温度检测区域4的微细SJ单元131中，因断开电压产生的耗尽层，相比元件活性部1内的主SJ单元13容易扩散，因而在实施方式一所提供的SJ-MOSFET200中，可防止以往的SJ-MOSFET所产生的耐压下降，从而谋求高耐压化。而且，在温度检测区域4的下层的微细SJ单元131中，没有如主SJ单元13那样在上部形成p基极区域14。据此，在微细SJ单元131中，垂直于n+半导体基板6的主表面的方向的微细SJ单元的长度相比主SJ单元13长，且长的程度与没有形成p基极区域14的部分相当，因而从这一点也可期待相比元件活性部1谋求高耐压化的效果。而且，无需进行在温度检测区域4形成p基极区域14的工序，因此可抑制制造成本。需要说明的是，温度检测区域4可以不设置在如图3所示的元件活性部1的中央。即，温度检测区域4可以设置在元件活性部1中的任意位置。
(实施方式二)
图4为示出本发明的实施方式二所提供的超结半导体装置的构成的平面图。实施方式二所提供的SJ-MOSFET300与实施方式一所提供的SJ-MOSFET200不同之处在于，温度检测区域4的条纹状的平面图案与元件活性部1的条纹状的平面图案垂直相交。如图4所示，温度检测区域4内的微细SJ单元141为沿着与n漂移区域141b及p分割区域141a并排布置的方向垂直的方向延伸的条纹状的平面图案，这一点与图3所示的微细SJ单元相同。微细SJ单元141的平面图案的条纹的延伸方向与元件活性部1的主SJ单元13的平面图案的条纹的延伸方向垂直相交，这一点与图3所示的微细SJ单元不同。在设计为图4所示的微细SJ单元的构成的情形下，也能够获得与实施方式一相同的效果。通过使微细SJ单元141和主SJ单元13的条纹状的平面图案相互垂直相交，使SJ单元的重复节距的设计自由度得到提高，且微细化变得容易，同时使高耐压化更为容易。
(实施方式三)
图5为示出本发明的实施方式三所提供的超结半导体装置的构成的平面图。实施方式三所提供的SJ-MOSFET400与实施方式一、二所提供的SJ-MOSFET200、300不同之处在于，温度检测区域4内的微细SJ单元151为格子状的平面图案。所谓格子状的平面图案为，例如将具有矩形的平面形状的p分割区域151a以矩阵状设置在n漂移区域151b内而成的平面图案。在实施方式三中，也使微细SJ单元151的格子状的平面图案的排列节距相比主SJ单元13的条纹状的平面图案的排列节距更窄，据此也能够获得与实施方式一相同的效果。
如以上说明，根据各实施方式，在温度检测区域内的温度检测二极管的下层，隔着绝缘膜将具有相比主SJ单元的重复节距更窄的重复节距的微细SJ单元设为漂移层，据此能够得到无耐压下降的具备温度检测用元件的超结半导体装置。而且，由于超结半导体装置能够具备温度检测用元件，因此能够迅速地检测出元件温度而将其反映到接通电流中，从而避免元件受到热破坏。据此，可以提供能够防止热破坏的同时防止耐压下降的超结半导体装置。
以上，对于本发明，以SJ-MOSFET为例进行了说明，但并不局限于上述的实施方式，在具备温度检测二极管的各种超结半导体装置均可适用。而且，在各个实施方式中，将第一导电型设定为n型，将第二导电型设定为p型，然而本发明在将第一导电型设定为p型且将第二导电型设定为n型的情况下也同样适用。
产业上的可利用性
综上所述，本发明所提供的超结半导体装置应用于在重复接通断开动作的开关元件等中使用的功率半导体装置而言有使用价值。

Claims (8)

1.一种超结半导体装置，该超结半导体装置具备并列pn层作为漂移层，该并列pn层由取向于第一导电型的高杂质浓度的半导体基板的一个主表面的垂直方向的第一导电型半导体区域和第二导电型半导体区域，在平行于所述半导体基板的主表面的方向上以预定的节距重复交替地相邻而构成，该超结半导体装置具有在接通状态下使电流流向所述第一导电型半导体区域，而在断开状态下使所述并列pn层耗尽而阻止电压的构成，所述超结半导体装置的特征在于，具备：
成为主电流路径的元件活性部；
温度检测区域，设置于所述元件活性部内，所述并列pn层的所述第一导电型半导体区域和所述第二导电型半导体区域的节距相比所述预定的节距更窄；
第一导电型半导体层，该第一导电型半导体层隔着绝缘膜设置在所述温度检测区域的所述并列pn层的表面；
第二导电型半导体层，该第二导电型半导体层隔着绝缘膜设置在所述温度检测区域的所述并列pn层的表面，且与所述第一导电型半导体层相接而构成pn结；
温度检测用元件，该温度检测用元件将所述第一导电型半导体层和所述第二导电型半导体层作为主要的半导体层。
2.如权利要求1所述的超结半导体装置，其特征在于，所述元件活性部具有绝缘栅极结构，
所述温度检测区域内的所述并列pn层的表面的所述绝缘膜比构成所述绝缘栅极结构的栅极绝缘膜厚。
3.如权利要求2所述的超结半导体装置，其特征在于，进一步具备耐压结构部，该耐压结构部包围所述元件活性部而设置于所述元件活性部的外周，以保持耐压，
所述温度检测区域内的所述并列pn层的表面的所述绝缘膜具有与保护所述耐压结构部的表面的场绝缘膜相同程度的厚度。
4.如权利要求1所述的超结半导体装置，其特征在于，所述温度检测区域内的所述并列pn层的平面图案为沿着与所述第一导电型半导体区域和所述第二导电型半导体区域并排布置的方向垂直的方向延伸的条纹状。
5.如权利要求4所述的超结半导体装置，其特征在于，所述元件活性部内的所述并列pn层的平面图案为沿着与所述第一导电型半导体区域和所述第二导电型半导体区域并排布置的方向垂直的方向延伸的条纹状，
所述温度检测区域内的所述并列pn层的条纹状的平面图案相对于所述元件活性部内的所述并列pn层的条纹状的平面图案平行。
6.如权利要求4所述的超结半导体装置，其特征在于，所述元件活性部内的所述并列pn层的平面图案为沿着与所述第一导电型半导体区域和所述第二导电型半导体区域并排布置的方向垂直的方向延伸的条纹状，
所述温度检测区域内的所述并列pn层的条纹状的平面图案相对于所述元件活性部内的所述并列pn层的条纹状的平面图案垂直相交。
7.如权利要求1所述的超结半导体装置，其特征在于，所述温度检测区域内的所述并列pn层具有将所述第二导电型半导体区域以矩阵状设置在所述第一导电型半导体区域内而成的平面图案。
8.如权利要求1至7中任意一项所述的超结半导体装置，其特征在于，所述温度检测用元件为多晶硅。
CN201280034308.7A 2011-07-22 2012-05-30 超结半导体装置 Expired - Fee Related CN103650141B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011160756 2011-07-22
JP2011-160756 2011-07-22
PCT/JP2012/064007 WO2013015014A1 (ja) 2011-07-22 2012-05-30 超接合半導体装置

Publications (2)

Publication Number Publication Date
CN103650141A CN103650141A (zh) 2014-03-19
CN103650141B true CN103650141B (zh) 2016-06-29

Family

ID=47600874

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280034308.7A Expired - Fee Related CN103650141B (zh) 2011-07-22 2012-05-30 超结半导体装置

Country Status (6)

Country Link
US (1) US20140061644A1 (zh)
EP (1) EP2736072B1 (zh)
JP (1) JP5720788B2 (zh)
CN (1) CN103650141B (zh)
TW (1) TWI567975B (zh)
WO (1) WO2013015014A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
JP6197294B2 (ja) * 2013-01-16 2017-09-20 富士電機株式会社 半導体素子
US9891640B2 (en) 2013-06-14 2018-02-13 Infineon Technologies Ag Sensing element for semiconductor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
JP6323556B2 (ja) 2014-07-04 2018-05-16 富士電機株式会社 半導体装置
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
JP6503202B2 (ja) * 2015-03-12 2019-04-17 エイブリック株式会社 半導体装置
US9881997B2 (en) * 2015-04-02 2018-01-30 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
JP6512025B2 (ja) * 2015-08-11 2019-05-15 富士電機株式会社 半導体素子及び半導体素子の製造方法
CN106560909B (zh) * 2015-09-30 2019-05-28 中芯国际集成电路制造(上海)有限公司 测试结构及其形成方法、测试方法
JP6805620B2 (ja) * 2016-08-10 2020-12-23 富士電機株式会社 半導体装置
JP6747195B2 (ja) * 2016-09-08 2020-08-26 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6963453B2 (ja) * 2017-10-02 2021-11-10 京セラ株式会社 チップ型圧電デバイス及びその製造方法
EP3783661A4 (en) * 2018-04-19 2021-04-14 Nissan Motor Co., Ltd. SEMICONDUCTOR DEVICE AND ITS MANUFACTURING PROCESS
CN108878305B (zh) * 2018-06-29 2020-09-25 上海华虹宏力半导体制造有限公司 超结器件的终端结构的耐压验证方法
JP7055087B2 (ja) * 2018-11-07 2022-04-15 三菱電機株式会社 半導体装置およびその製造方法
JP7080166B2 (ja) * 2018-12-21 2022-06-03 三菱電機株式会社 半導体装置、および、半導体装置の製造方法
CN113035949A (zh) * 2019-12-25 2021-06-25 株洲中车时代半导体有限公司 Igbt芯片
DE112020007344T5 (de) * 2020-06-24 2023-04-06 Mitsubishi Electric Corporation Halbleitereinheit und verfahren zur herstellung einer halbleitereinheit
CN112349715B (zh) * 2020-11-05 2024-03-26 宁波宝芯源功率半导体有限公司 具有温度及电压检测功能的功率半导体器件及制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574393A (zh) * 2003-05-30 2005-02-02 株式会社电装 半导体器件的制造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0334360A (ja) * 1989-06-29 1991-02-14 Nec Corp 半導体装置
JPH06117942A (ja) 1992-10-06 1994-04-28 Fuji Electric Co Ltd 半導体装置
JP3982842B2 (ja) * 1993-08-18 2007-09-26 株式会社ルネサステクノロジ 半導体装置
JP2701824B2 (ja) * 1996-02-09 1998-01-21 株式会社デンソー 半導体装置
JP3911566B2 (ja) * 1998-01-27 2007-05-09 富士電機デバイステクノロジー株式会社 Ｍｏｓ型半導体装置
JP4774580B2 (ja) * 1999-08-23 2011-09-14 富士電機株式会社 超接合半導体素子
JP4765012B2 (ja) * 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
JP3899231B2 (ja) * 2000-12-18 2007-03-28 株式会社豊田中央研究所 半導体装置
JP2002190575A (ja) * 2000-12-21 2002-07-05 Toyota Industries Corp 半導体装置およびその製造方法
JP2002208702A (ja) * 2001-01-10 2002-07-26 Mitsubishi Electric Corp パワー半導体装置
JP4140232B2 (ja) * 2001-12-07 2008-08-27 株式会社デンソー 半導体装置
EP1469523B1 (en) * 2003-04-18 2008-12-24 STMicroelectronics S.r.l. A junction electronic component and an integrated power device incorporating said component
JP2006313892A (ja) * 2005-04-07 2006-11-16 Toshiba Corp 半導体素子
US7541643B2 (en) * 2005-04-07 2009-06-02 Kabushiki Kaisha Toshiba Semiconductor device
JP4997715B2 (ja) 2005-05-18 2012-08-08 富士電機株式会社 半導体装置およびその製造方法
JP4921730B2 (ja) * 2005-06-20 2012-04-25 株式会社東芝 半導体装置
US8084815B2 (en) * 2005-06-29 2011-12-27 Fairchild Korea Semiconductor Ltd. Superjunction semiconductor device
DE102007063721B4 (de) * 2006-03-22 2014-05-08 Denso Corporation Schaltkreis mit einem Transistor und einer Ansteuerschaltung zur Ansteuerung des Transistors
JP2008177328A (ja) * 2007-01-18 2008-07-31 Denso Corp 半導体装置およびその製造方法
JP5309497B2 (ja) * 2007-08-09 2013-10-09 富士電機株式会社 半導体装置
JP5298488B2 (ja) * 2007-09-28 2013-09-25 富士電機株式会社 半導体装置
JP4737255B2 (ja) * 2007-11-20 2011-07-27 株式会社デンソー Ｓｏｉ基板を用いた半導体装置
US8278731B2 (en) * 2007-11-20 2012-10-02 Denso Corporation Semiconductor device having SOI substrate and method for manufacturing the same
US8089134B2 (en) * 2008-02-06 2012-01-03 Fuji Electric Sytems Co., Ltd. Semiconductor device
JP5560538B2 (ja) * 2008-05-22 2014-07-30 富士電機株式会社 半導体装置の製造方法
US20120273916A1 (en) * 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
JP2011066184A (ja) * 2009-09-17 2011-03-31 Renesas Electronics Corp 半導体装置、及びその製造方法
CN102214689B (zh) * 2010-04-06 2012-11-07 上海华虹Nec电子有限公司 超级结器件的终端保护结构及其制造方法
JP5757101B2 (ja) * 2011-02-17 2015-07-29 富士電機株式会社 超接合半導体素子

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574393A (zh) * 2003-05-30 2005-02-02 株式会社电装 半导体器件的制造方法

Also Published As

Publication number Publication date
TWI567975B (zh) 2017-01-21
EP2736072B1 (en) 2017-01-11
EP2736072A4 (en) 2015-02-25
JP5720788B2 (ja) 2015-05-20
TW201316506A (zh) 2013-04-16
US20140061644A1 (en) 2014-03-06
JPWO2013015014A1 (ja) 2015-02-23
CN103650141A (zh) 2014-03-19
WO2013015014A1 (ja) 2013-01-31
EP2736072A1 (en) 2014-05-28

Similar Documents

Publication Publication Date Title
CN103650141B (zh) 超结半导体装置
CN103022115B (zh) 半导体装置
JP3751463B2 (ja) 高耐圧半導体素子
TWI570929B (zh) 半導體元件
CN103219339B (zh) 半导体器件
US8541834B2 (en) Semiconductor device and method for manufacturing same
JP4289123B2 (ja) 半導体装置
TWI621268B (zh) 半導體元件
CN110383489B (zh) 碳化硅半导体装置及碳化硅半导体装置的制造方法
JP2002280555A (ja) 半導体装置
CN113169229B (zh) 碳化硅半导体装置及其制造方法
JP6717432B2 (ja) 半導体装置
CN111697076A (zh) 半导体装置
JP5957171B2 (ja) 半導体装置及びその製造方法
JP6278549B2 (ja) 半導体装置
US20150221641A1 (en) Semiconductor device
JP2017054928A (ja) 半導体装置
CN116799048A (zh) 半导体装置
US11581307B2 (en) Semiconductor device
JP7257912B2 (ja) 半導体装置
US11374091B2 (en) Semiconductor device
CN114823884A (zh) 半导体装置
CN103872116A (zh) 功率半导体设备
JP7156495B2 (ja) 半導体装置
JP2024081939A (ja) スイッチング素子

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160629

CF01 Termination of patent right due to non-payment of annual fee