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CN110383489B - 碳化硅半导体装置及碳化硅半导体装置的制造方法 - Google Patents

碳化硅半导体装置及碳化硅半导体装置的制造方法 Download PDF

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CN110383489B
CN110383489B CN201880014453.6A CN201880014453A CN110383489B CN 110383489 B CN110383489 B CN 110383489B CN 201880014453 A CN201880014453 A CN 201880014453A CN 110383489 B CN110383489 B CN 110383489B
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semiconductor
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semiconductor layer
electrode
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熊田恵志郎
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星保幸
铃木启久
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Fuji Electric Co Ltd
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Fuji Electric Co Ltd
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Abstract

碳化硅半导体装置具备：设置于第1导电型的半导体基板(1)的正面的第1导电型的第1半导体层(2)、第2导电型的第2半导体层(3)、第1导电型的第1半导体区(7)、隔着栅极绝缘膜(9)设置的条纹形状的栅极(10)。另外，还具备设置于第2半导体层(3)和第1半导体区(7)的表面的第1电极(13)、选择性地设置于第1电极(13)上的镀膜(16)和将提取外部信号的针状电极(19)粘着于镀膜(16)上的焊料(17)。栅极(10)在与设置有焊料(17)和镀膜(16)的第1电极(13)对置的区域中具有沿着与条纹形状相交的方向延伸的凸部分，栅极(10)彼此连接。

Description

碳化硅半导体装置及碳化硅半导体装置的制造方法
技术领域
本发明涉及碳化硅半导体装置及碳化硅半导体装置的制造方法。
背景技术
以往，作为控制高电压和/或大电流的功率半导体装置的构成材料，可以使用硅(Si)。功率半导体装置有双极晶体管、IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor：绝缘栅型场效应晶体管)等多种，这些可以根据用途区分使用。
例如，双极晶体管、IGBT与MOSFET相比电流密度高且能够大电流化，但是无法高速开关。具体而言，双极晶体管在几kHz程度的开关频率下使用是极限，IGBT在几十kHz程度的开关频率下使用是极限。另一方面，功率MOSFET与双极晶体管和IGBT相比电流密度低且难以大电流化，但是能够进行几MHz程度的高速开关动作。
然而，市场上对于兼具大电流和高速性的功率半导体装置的要求强烈，对IGBT、功率MOSFET的改良倾注全力，目前开发进行到几乎接近材料极限。从功率半导体装置的观点考虑，研究了代替硅的半导体材料，作为能够制作(制造)低导通电压、高速特性、高温特性优异的下一代功率半导体装置的半导体材料，碳化硅(SiC)备受关注。
碳化硅是化学上非常稳定的半导体材料，其带隙宽至3eV，即使在高温下也能够作为半导体极其稳定地使用。另外，由于碳化硅的最大电场强度比硅大1个数量级以上，所以作为能够充分减小通态电阻的半导体材料受到期待。这样的碳化硅的特长对于其他带隙比硅宽的宽带隙半导体、例如氮化镓(GaN)也适用。因此，通过使用宽带隙半导体，能够实现半导体装置的高耐压化。
在使用这样的碳化硅的高耐压半导体装置中，产生的损耗少的部分在使用逆变器时，以载流子频率比使用现有的硅的半导体装置高1个数量级的频率被应用。如果在高频率下应用半导体装置，则芯片的发热温度升高，对于半导体装置的可靠性造成影响。特别是，在基板正面侧的正面电极接合有键合线作为向外部提取正面电极的电位的布线材料，如果在例如200℃以上的高温下使用半导体装置，则正面电极与键合线的密合程度降低而对可靠性造成影响。
碳化硅半导体装置有时在230℃以上的高温下使用，因此有时代替键合线而利用焊料将针电极接合于正面电极。由此，能够防止正面电极与针电极的密合性降低。图22是表示现有的碳化硅半导体装置的结构的截面图。如图22所示，在由碳化硅构成的半导体基体(以下记为碳化硅基体)的正面(p型碳化硅外延层3侧的面)侧具备通常的沟槽栅极结构的MOS栅极。碳化硅基体(半导体芯片)是通过在由碳化硅构成的n+型支撑基板(以下记为n+型碳化硅基板)1上依次使n型碳化硅外延层2、作为电流扩散区的n型高浓度区6和p型碳化硅外延层3的各碳化硅层外延生长而成的。
在n型高浓度区6，在相邻的沟槽18间(台面部)选择性地设置有第一p+型基区4。另外，在n型高浓度区6选择性地设置有部分覆盖沟槽18的底面的第二p+型基区5。第二p+型基区5以不到达n型碳化硅外延层2的深度设置。第二p+型基区5和第一p+型基区4可以同时形成。第一p+型基区4以与p型碳化硅外延层3接触的方式设置。
符号7～11、13、15分别是n+型源区、p++型接触区、栅极绝缘膜、栅极、层间绝缘膜、源极和源极焊盘。在源极焊盘15的上部设置有镀膜16。在镀膜16部分设置有介由焊料17连接的针状电极19。在n+型碳化硅基板1的背面侧设置有背面电极14。
另外，作为在伴随着加热或冷却的条件下实现高耐量的技术，已知具备表面电极和部分形成在表面电极上的接合层，且接合层的端部位于表面电极上的区域的半导体装置(例如参照专利文献1)。另外，作为抑制因热应力而导致电极部破坏的技术，已知由Al电极和Ni镀层构成电极部，将从层间绝缘膜的最上部到存在于Al电极的表面的凹部的底面的长度设为1.8μm以上的半导体装置(例如参照专利文献2)。另外，已知为了抑制接触电阻变大并且减小形成接触插塞时所需的薄膜的膜厚，层间绝缘膜具备覆盖各沟槽栅极的多个第1部分和在相邻的第1部分之间沿着与第1部分交叉的方向形成的第2部分的半导体装置(例如参照专利文献3)。
现有技术文献
专利文献
专利文献1：国际公开第2015/040712号
专利文献2：日本特开2005-347300号公报
专利文献3：日本特开2015-146399号公报
发明内容
技术问题
在此，为了提高耐热性，在源极焊盘15上设置镀膜16、焊料17，在用焊料17安装针状电极的情况下，如果进行连续试验等，则焊料17因针状电极的应力而被挤出。另一方面，在现有的碳化硅半导体装置中，由于有层间绝缘层11产生的阶梯差，所以在设置于层间绝缘层11的表面的源极焊盘15的表面产生槽B。
图23是表示现有的碳化硅半导体装置的局部结构的俯视图。如图23所示，碳化硅半导体装置具备栅极焊盘区100、源极焊盘区110和镀覆区120。在图23中，右图放大左图的点线的部分。在现有的碳化硅半导体装置中，在焊料17因针状电极的应力而被挤出的情况下，由于在源极焊盘15的表面存在槽B，所以焊料17沿着槽B进入，焊料17被压入到槽B的端部T。
在碳化硅半导体装置中，在源极13上设置有聚酰亚胺作为保护膜20，但是因为压入的焊料17的应力而引起焊料17进入到聚酰亚胺与源极13的间隙。在此，源极13由铝(Al)形成，但是由于Al无法成为焊料17的屏障，所以焊料17到达碳化硅基体的表面，碳化硅半导体装置的特性劣化。此外，有时焊料17进入层间绝缘膜11而引起源极13和栅极10短路，导致碳化硅半导体装置破损。
本发明为了消除上述现有技术的问题点，目的在于提供防止焊料到达碳化硅基体的表面，特性不劣化，可靠性不降低的碳化硅半导体装置及碳化硅半导体装置的制造方法。
技术方案
为了解决上述课题，实现本发明的目的，本发明的碳化硅半导体装置具有如下特征。在第1导电型的半导体基板的正面设置有杂质浓度比上述半导体基板的杂质浓度低的第1导电型的第1半导体层。在上述第1半导体层的与上述半导体基板侧为相反侧的表面选择性地设置有第2导电型的第2半导体层。在上述第2半导体层的与上述半导体基板侧为相反侧的表面层选择性地设置有第1导电型的第1半导体区。隔着栅极绝缘膜在上述第2半导体层的与上述半导体基板侧相反一侧设置有栅极。在上述栅极上设置有层间绝缘膜。以使上述第2半导体层和上述第1半导体区露出的方式在上述层间绝缘膜设置有条纹形状的接触孔。在上述第2半导体层和上述第1半导体区的表面设置有第1电极。在上述第1电极上选择性地设置有镀膜。在上述镀膜上设置有焊料。在上述半导体基板的背面设置有第2电极。在设置有上述镀膜的区域中，上述接触孔分别至少各具有1个沿着与上述条纹形状相交的方向延伸的凸部分。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述凸部分由上述栅极和上述层间绝缘膜构成。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述凸部分由上述层间绝缘膜构成。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，在上述层间绝缘膜与上述第1电极之间还设置有势垒金属，上述凸部分由势垒金属构成。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，在设置有上述镀膜的区域中，在上述层间绝缘膜未设置上述接触孔。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述凸部分被配置为在俯视时呈六边形的形状。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述栅极在未设置上述镀膜的区域中呈条纹形状，在设置有上述镀膜的区域中呈方向与上述条纹形状的方向不同的条纹形状或者呈多边形的形状。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述碳化硅半导体装置还具备贯穿上述第2半导体层而到达上述第1半导体层的沟槽，上述栅极隔着上述栅极绝缘膜设置于上述沟槽的内部。
为了解决上述课题，实现本发明的目的，本发明的碳化硅半导体装置的制造方法具有如下特征。首先，进行在第1导电型的半导体基板的正面形成杂质浓度比上述半导体基板的杂质浓度低的第1导电型的第1半导体层的第1工序。接下来，进行在上述第1半导体层的与上述半导体基板侧为相反侧的表面选择性地形成第2导电型的第2半导体层的第2工序。接下来，进行在上述第2半导体层的与上述半导体基板侧为相反侧的表面层选择性地形成第1导电型的第1半导体区的第3工序。接下来，进行隔着栅极绝缘膜在上述第2半导体层的与上述半导体基板侧相反一侧形成栅极的第4工序。接下来，进行在上述栅极上形成层间绝缘膜的第5工序。接下来，进行以使上述第2半导体层和上述第1半导体区露出的方式在上述层间绝缘膜形成条纹形状的接触孔的第6工序。接下来，进行在上述第2半导体层和上述第1半导体区的表面形成第1电极的第7工序。接下来，进行在上述第1电极上选择性地形成镀膜的第8工序。接下来，进行在上述镀膜上形成焊料的第9工序。接下来，进行在上述半导体基板的背面形成第2电极的第10工序。在设置有上述镀膜的区域中，上述接触孔分别以至少各具有1个沿着与上述条纹形状相交的方向延伸的凸部分的方式形成。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，上述凸部分由上述栅极和上述层间绝缘膜形成。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，上述凸部分由上述层间绝缘膜形成。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在上述层间绝缘膜与上述第1电极之间还设置有势垒金属，上述凸部分由势垒金属形成。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在设置有上述镀膜的区域中，在上述层间绝缘膜不形成上述接触孔。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在上述第4工序中，在未设置上述镀膜的区域中，使上述栅极形成为条纹形状，在设置有上述镀膜的区域中，使上述栅极形成为方向与上述条纹形状的方向不同的条纹形状或者形成为多边形的形状。
根据上述的发明，栅极具有沿着与条纹形状相交的方向延伸的部分。通过该部分填埋源极焊盘的上部的槽，防止焊料沿着源极焊盘的上部的槽流动。由此，到达槽的端部的焊料变少，压入焊料的应力变小，因此能够防止焊料进入碳化硅半导体装置的内部。因此，碳化硅半导体装置的特性不劣化，可靠性不降低。
发明效果
根据本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法，起到防止焊料到达碳化硅基体的表面，特性不劣化，可靠性不降低的效果。
附图说明
图1是表示实施方式1的碳化硅半导体装置的图3、图4的C-C’部分的结构的截面图。
图2是表示实施方式1的碳化硅半导体装置的图3、图4的D-D’部分的结构的截面图。
图3是表示实施方式1的碳化硅半导体装置的结构的一部分的立体图。
图4是表示实施方式1的碳化硅半导体装置的结构的俯视图。
图5是表示实施方式1的碳化硅半导体装置的其他结构的俯视图。
图6是表示实施方式1的碳化硅半导体装置的图3、图4的D-D’部分的结构的其他截面图。
图7是表示实施方式1的碳化硅半导体装置的图1的A-A’部分的表面图。
图8是示意地表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之一)。
图9是示意地表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之二)。
图10是示意地表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之三)。
图11是示意地表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之四)。
图12是示意地表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之五)。
图13是示意地表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之六)。
图14是示意地表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之七)。
图15是表示实施方式2的碳化硅半导体装置的图16的D-D’部分的结构的截面图。
图16是表示实施方式2的碳化硅半导体装置的结构的一部分的立体图。
图17是表示实施方式3的碳化硅半导体装置的图19的C-C’部分的结构的截面图。
图18是表示实施方式3的碳化硅半导体装置的图19的D-D’部分的结构的截面图。
图19是表示实施方式3的碳化硅半导体装置的结构的一部分的立体图。
图20是表示实施方式4的碳化硅半导体装置的结构的俯视图。
图21是表示实施方式4的碳化硅半导体装置的另一结构的俯视图。
图22是表示现有的碳化硅半导体装置的结构的截面图。
图23是表示现有的碳化硅半导体装置的局部结构的俯视图。
符号说明
1：n+型碳化硅基板
2：n型碳化硅外延层
2a：第一n型碳化硅外延层
2b：第二n型碳化硅外延层
3：p型碳化硅外延层
4：第一p+型基区
4a：下部第一p+型基区
4b：上部第一p+型基区
5：第二p+型基区
6：n型高浓度区
6a：下部n型高浓度区
6b：上部n型高浓度区
7：n+型源区
8：p++型接触区
9：栅极绝缘膜
10：栅极
11：层间绝缘膜
13：源极
14：背面电极
15：源极焊盘
16：镀膜
17：焊料
18：沟槽
19：针状电极
20：保护膜
22：Ti膜
23：TiN膜
100：栅极焊盘区
110：源极焊盘区
120：镀覆区
130：在源极焊盘区中未设置镀覆区的区域
140：在源极焊盘区中设置有镀覆区的区域
具体实施方式
以下，参照附图详细说明本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法的优选的实施方式。在本说明书和附图中，前缀有n或p的层、区域分别表示电子或空穴为多数载流子。另外，n、p上标注的+和-分别表示比未标注的层、区域的杂质浓度高和低。含有+和-的n、p的标记在相同的情况下表示相近的浓度，不限于浓度相同。应予说明，在以下的实施方式的说明和附图中，对相同的构成标注相同的符号，省略重复的说明。另外，在本说明书中，在米勒指数的表示中，“-”是标注在其之后的指数上的符号，通过在指数前标注“-”来表示负的指数。
(实施方式1)
本发明的半导体装置使用宽带隙半导体而构成。在实施方式1中，以MOSFET为例对使用例如碳化硅(SiC)作为宽带隙半导体制作而成的碳化硅半导体装置进行说明。图1是表示实施方式1的碳化硅半导体装置的图3、图4的C-C’部分的结构的截面图。图2是表示实施方式1的碳化硅半导体装置的图3、图4的D-D’部分的结构的截面图。
如图1、图2所示，实施方式1的碳化硅半导体装置在n+型碳化硅基板(第1导电型的半导体基板)1的第1主面(正面)，例如(0001)面(Si面)堆积有n型碳化硅外延层(第1导电型的第1半导体层)2。
n+型碳化硅基板1是例如掺杂了氮(N)的碳化硅单晶基板。n型碳化硅外延层2是以比n+型碳化硅基板1低的杂质浓度掺杂了例如氮的低浓度n型漂移层。n型碳化硅外延层2的与n+型碳化硅基板1侧为相反侧的表面形成有n型高浓度区6。n型高浓度区6是以比n+型碳化硅基板1低且比n型碳化硅外延层2高的杂质浓度掺杂了例如氮的高浓度n型漂移层。以下，将n+型碳化硅基板1、n型碳化硅外延层2和后述的p型碳化硅外延层(第2导电型的第2半导体层)3合并作为碳化硅半导体基体。
如图1、图2所示，在n+型碳化硅基板1的第2主面(背面，即碳化硅半导体基体的背面)设置有背面电极14。背面电极14构成漏极。在背面电极14的表面设置有漏极焊盘(未图示)。
在碳化硅半导体基体的第1主面侧(p型碳化硅外延层3侧)形成有条纹状的沟槽结构。具体而言，沟槽18从与p型碳化硅外延层3的与n+型碳化硅基板1侧相反一侧(碳化硅半导体基体的第1主面侧)的表面贯穿p型碳化硅外延层3而到达n型碳化硅外延层2。沿着沟槽18的内壁在沟槽18的底部和侧壁形成有栅极绝缘膜9，在沟槽18内的栅极绝缘膜9的内侧形成有条纹状的栅极10。利用栅极绝缘膜9将栅极10与n型碳化硅外延层2和p型碳化硅外延层3绝缘。栅极10的一部分从沟槽18的上方(源极焊盘15侧)向源极焊盘15侧突出。
在n型碳化硅外延层2的与n+型碳化硅基板1侧相反一侧(碳化硅半导体基体的第1主面侧)的表面层选择性地设置有第一p+型基区4和第二p+型基区5。第二p+型基区5形成在沟槽18下，第二p+型基区5的宽度比沟槽18的宽度宽。第一p+型基区4和第二p+型基区5例如掺杂有铝。
通过使第一p+型基区4的一部分沿着沟槽18侧延伸，可以成为与第二p+型基区5连接的结构。此时，第一p+型基区4的一部分可以具有在与第一p+型基区4与第二p+型基区5并列的方向(以下记为第1方向)x正交的方向(以下记为第2方向)y上与n型高浓度区6交替反复配置的平面布局。将第一p+型基区4、第二p+型基区5的平面布局的一个例子示于图7。图7是实施方式1的碳化硅半导体装置的图1的A-A’部分的表面图。
在图7中示出利用第一p+型基区4的一部分24连接第一p+型基区4、第二p+型基区5的状态(阴影的部分)。例如，如图7所示，可以使第一p+型基区4的一部分24沿着第1方向x的两侧的沟槽18侧延伸，在第2方向y上周期性地配置与第二p+型基区5的一部分连接的结构。其理由是因为通过使在第二p+型基区5和n型碳化硅外延层2的接合部分发生雪崩击穿时产生的空穴有效地退避到源极13，从而减少对于栅极绝缘膜9的负担而提高可靠性。
在n型碳化硅外延层2的基体第1主面侧设置有p型碳化硅外延层3。在p型碳化硅外延层3的内部，在基体第1主面侧选择性地设置有n+型源区(第1导电型的第1半导体区)7和p++型接触区8。n+型源区7与沟槽18接触。另外，n+型源区7和p++型接触区8彼此接触。另外，在n型碳化硅外延层1的基体第1主面侧的表面层的被第一p+型基区4与第二p+型基区5夹着的区域和被p型碳化硅外延层3与第二p+型基区5夹着的区域设置有n型高浓度区6。
在图1、图2中，仅示出2个沟槽MOS结构，但是可以并列地配置更多的沟槽结构的MOS栅极(由金属-氧化膜-半导体构成的绝缘栅)结构。
层间绝缘膜11以覆盖埋入到沟槽18的栅极10的方式设置在碳化硅半导体基体的整个第1主面侧。源极13介由在层间绝缘膜11开口的接触孔与n+型源区7和p++型接触区8接触。在层间绝缘膜开口的接触孔与栅极10的形状对应地呈条纹状。源极13通过层间绝缘膜11与栅极10电绝缘。在源极13上设置有源极焊盘15。在源极13与层间绝缘膜11之间可以设置有例如防止金属原子从源极13向栅极10侧扩散的势垒金属(未图示)。
在源极焊盘15的上部选择性地设置有镀膜16，在镀膜16的表面侧选择性地设置有焊料17。在焊料17设置有将源极13的电位提取到外部的作为布线材的针状电极19。针状电极具有针状的形状，以直立于源极焊盘15的状态接合。另外，源极焊盘15的未设置镀膜16的上部设置有保护膜20。
在实施方式1的碳化硅半导体装置中，如图2所示，栅极10具有沿着与条纹形状相交的方向(沟槽18的宽度方向)延伸的部分E，利用该部分E与其他沟槽18的栅极10连接。由于栅极10和接触孔的条纹形状几乎平行，所以该部分E相当于沿着与接触孔的条纹形状相交的方向延伸的凸部分。另外，部分E设置在与设置有焊料17和镀膜16的源极13对置的区域。
图1是栅极10不具有沿着与条纹形状相交的方向延伸的部分E的部分的截面图，图2是栅极10具有沿着与条纹形状相交的方向延伸的部分E的部分的截面图。另外，图3是表示实施方式1的碳化硅半导体装置的结构的一部分的立体图。图3表示形成层间绝缘膜11前的碳化硅半导体装置的结构的一部分。如图3所示，在设置有栅极10的部分E的区域中未设置源极13。因此，无需为了将源极13与源极焊盘15电连接而去除层间绝缘膜11。
因此，如图2所示，在设置有栅极10的部分E的区域中，设置在栅极10上的层间绝缘膜11的高度相同。由此，在设置有栅极10的部分E的区域中，成为源极焊盘15的上部的槽B被填充的结构。
图4是表示实施方式1的碳化硅半导体装置的结构的俯视图。如图4所示，栅极10的延伸的部分E在槽B上至少设置为1个，优选设置为多个。由于设置有部分E的位置埋有槽B，所以焊料17沿着源极焊盘15的上部的槽B流动受到阻碍。例如，如图4的箭头S所示，沿着槽B流动的焊料17因为在设置有部分E的位置相撞而改变方向，其流动被分散。以往，焊料17在槽B中流动，但是如图4所示，焊料17不仅在槽B中流动，也在源极焊盘15的上部的凸的部分A流动，焊料17的流动被分散。由于流动被分散，所以到达槽B的端部T的焊料17的量变少，由于压入焊料17的应力变小，所以能够防止焊料17进入碳化硅半导体装置的内部。
在此，部分E配置为多个，配置位置只要是使焊料17的流动分散，则可以是规则的，也可以是不规则的。例如，可以将部分E配置成梯状、十字状、方形等。然而，为了有效分散焊料17的流动，优选使焊料17呈放射状流动。因此，部分E优选配置为俯视时呈六边形的形状。图5是表示实施方式1的碳化硅半导体装置的另一结构的俯视图。图5是表示将部分E配置成六边形的形状的一个例子。另外，可以在六边形的中心F的位置配置部分E。另外，可以将部分E作为设置有镀膜16的区域的整个接触孔。换言之，在设置有镀膜16的区域中，是在层间绝缘膜11未设置接触孔的构成(参照图6)。由于栅极10呈条纹状，所以源极焊盘15介由形成在未设置镀膜16的区域的接触孔而与n+型源区7和p++型接触区8电连接。
(实施方式1的碳化硅半导体装置的制造方法)
接下来，对实施方式1的碳化硅半导体装置的制造方法进行说明。图8～图14是示意地表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
首先，准备由n型的碳化硅形成的n+型碳化硅基板1。然后，在该n+型碳化硅基板1的第1主面上掺杂例如氮原子的n型的杂质，同时使由碳化硅形成的第一n型碳化硅外延层2a外延生长到例如30μm左右的厚度。该第一n型碳化硅外延层2a为n型碳化硅外延层1。将至此为止的状态示于图8。
接下来，通过光刻法技术，例如由氧化膜在第一n型碳化硅外延层2a的表面上形成具有预定的开口部的离子注入用掩模。然后，向氧化膜的开口部注入铝等p型的杂质，形成深度0.5μm左右的下部第一p+型基区4a。可以与下部第一p+型基区4a同时地形成沟槽18的底部的第二p+型基区5。以相邻的下部第一p+型基区4a与第二p+型基区5的距离为1.5μm左右的方式形成。将下部第一p+型基区4a和第二p+型基区5的杂质浓度设定为例如5×1018/cm3左右。将至此为止的状态示于图9。
接下来，除去离子注入用掩模的一部分，向开口部以离子方式注入氮等n型杂质，在第一n型碳化硅外延层2a的表面区域的一部分设置例如深度0.5μm左右的下部n型高浓度区6a。将下部n型高浓度区6a的杂质浓度设定为例如1×1017/cm3左右。
接下来，在第一n型碳化硅外延层2a的表面上，以0.5μm左右的厚度形成掺杂了氮等n型杂质的第二n型碳化硅外延层2b。将第二n型碳化硅外延层2b的杂质浓度设定为3×1015/cm3左右。之后，将第一n型碳化硅外延层2a和第二n型碳化硅外延层2b组合为n型碳化硅外延层2。
接下来，通过光刻法，在第二n型碳化硅外延层2b的表面上例如由氧化膜形成具有预定的开口部的离子注入用掩模。然后，向氧化膜的开口部注入铝等p型的杂质，以与下部第一p+型基区4a重叠的方式形成深度0.5μm左右的上部第一p+型基区4b。下部第一p+型基区4a和上部第一p+型基区4b形成连续的区域，成为第一p+型基区4。将上部第一p+型基区4b的杂质浓度设定为例如5×1018/cm3左右。
接下来，除去离子注入用掩模的一部分，向开口部以离子方式注入氮等n型杂质，在第2碳化硅外延层2b的表面区域的一部分设置例如深度0.5μm左右的上部n型高浓度区6b。将上部n型高浓度区6b的杂质浓度设定为例如1×1017/cm3左右。该上部n型高浓度区6b与下部n型高浓度区6a以至少一部分接触的方式形成，形成n型高浓度区6。然而，存在该n型高浓度区6形成在整个基板的情况和未形成在整个基板的情况。将至此为止的状态示于图10。
接下来，以1.3μm左右的厚度在n型碳化硅外延层2的表面上形成掺杂了铝等p型杂质的p型碳化硅外延层3。p型碳化硅外延层3的杂质浓度设定为4×1017/cm3左右。将至此为止的状态示于图11。
接下来，通过光刻法，在p型碳化硅外延层3的表面上例如由氧化膜形成具有预定的开口部的离子注入用掩模。向该开口部以离子方式注入磷(P)等n型杂质，在p型碳化硅外延层3的表面的一部分形成n+型源区7。n+型源区7的杂质浓度设定为比p型碳化硅外延层3的杂质浓度高。接下来，除去n+型源区7的形成中使用的离子注入用掩模，利用相同的方法，形成具有预定的开口部的离子注入用掩模，对p型碳化硅外延层3的表面的一部分以离子方式注入铝等p型杂质，设置p++型接触区8。将p++型接触区8的杂质浓度设定得比p型碳化硅外延层3的杂质浓度高。将至此为止的状态示于图12。
接下来，在1700℃左右的非活性气体气氛下进行热处理(退火)，实施第一p+型基区4、第二p+型基区5、n+型源区7、p++型接触区8的活化处理。应予说明，可以如上所述通过1次的热处理使各离子注入区域集中活化，也可以在每次进行离子注入时进行热处理而活化。
接下来，通过光刻法，在p型碳化硅外延层3的表面上例如由氧化膜形成具有预定的开口部的沟槽形成用掩模。接下来，通过干式蚀刻形成贯穿p型碳化硅外延层3且到达n型碳化硅外延层2的沟槽18。沟槽18的底部可以到达形成于n型碳化硅外延层2的第一p+型基区5。接下来，除去沟槽形成用掩模。将至此为止的状态示于图13。
接下来，沿着n+型源区7和p++型接触区8的表面以及沟槽18的底部和侧壁形成栅极绝缘膜9。该栅极绝缘膜9可以通过在氧气氛中进行1000℃左右的温度的热处理而进行的热氧化来形成。另外，该栅极绝缘膜9可以通过高温氧化(High Temperature Oxide：HTO)等那样的化学反应进行堆积的方法形成。
接下来，在栅极绝缘膜9上设置例如掺杂了磷原子的多晶硅层。该多晶硅层可以形成为埋到沟槽18内。通过光刻法使该多晶硅层图案化，通过使其残留在沟槽18内部而形成栅极10。在该图案化时，在与设置有焊料17和镀膜16的源极焊盘15对置的区域以使栅极10沿着与条纹形状相交的方向延伸，栅极10彼此连接的方式形成。
接下来，以覆盖栅极绝缘膜9和栅极10的方式例如以1μm左右的厚度将磷玻璃成膜，形成层间绝缘膜11。接下来，可以以覆盖层间绝缘膜11的方式形成由钛(Ti)或氮化钛(TiN)构成的势垒金属(未图示)。通过光刻法使层间绝缘膜11和栅极绝缘膜9图案化，形成使n+型源区7和p++型接触区8露出的接触孔。其后，进行热处理(回流)而使层间绝缘膜11平坦化。将至此为止的状态示于图14。应予说明，在图14中示出图3的C-C’部分的结构的状态。
接下来，在接触孔内和层间绝缘膜11上设置作为源极13的镍(Ni)等导电性的膜。通过光刻法使该导电性的膜图案化，使源极13仅残留在接触孔内。
接下来，在n+型碳化硅半导体基板1的第2主面上设置镍等背面电极14。然后，在1000℃左右的非活性气体气氛下进行热处理，形成与n+型源区7、p++型接触区8和n+型碳化硅半导体基板1欧姆接合的源极13和背面电极14。
接下来，通过溅射法在n+碳化硅半导体基板1的第1主面上堆积5μm左右的厚度的铝膜，通过光刻法，以覆盖源极13和层间绝缘膜11的方式除去铝，形成源极焊盘15。
接下来，通过在背面电极14的表面依次层叠例如钛(Ti)、镍和金(Au)来形成漏极焊盘(未图示)。接下来，在用保护膜20覆盖源极焊盘15的上部的未形成镀膜16的区域之后，在源极焊盘15的上部形成镀膜16。然后，介由焊料17在镀膜16形成针状电极19。如上所述，完成图1、图2所示的碳化硅半导体装置。
如上所说明，根据实施方式1的碳化硅半导体装置，栅极具有沿着与接触孔的条纹形状相交的方向延伸的凸部分。利用该部分埋到源极焊盘的上部的槽，防止焊料沿着源极焊盘的上部的槽流动。由此，到达槽的端部的焊料变少，压入焊料的应力变小，因此能够防止焊料进入到碳化硅半导体装置的内部。因此，碳化硅半导体装置的特性不会劣化，可靠性不会降低。
(实施方式2)
图15是表示实施方式2的碳化硅半导体装置的图16的D-D’部分的结构的截面图。另外，图16是表示实施方式2的碳化硅半导体装置的结构的一部分的立体图。图16的C-C’部分的结构与实施方式1的图1相同，因此省略。
实施方式2的碳化硅半导体装置与实施方式1的碳化硅半导体装置的不同之处在于，不是栅极10而是层间绝缘膜11具有沿着与接触孔的条纹形状相交的方向延伸的部分G。该部分G相当于沿着与接触孔的条纹形状相交的方向延伸的凸部分。另外，通过该部分G，层间绝缘膜11与覆盖其他沟槽18的栅极10的层间绝缘膜11连接。另外，部分G设置在与设置有焊料17和镀膜16的源极13对置的区域。图16是层间绝缘膜11具有沿着与接触孔的条纹形状相交的方向延伸的部分G的部分的立体图。
在此，图16示出形成源极焊盘15之前的碳化硅半导体装置的结构的一部分。如图16所示，在层间绝缘膜11的设置有部分G的区域中未设置源极13。因此，无需为了将源极13与源极焊盘15电连接而去除层间绝缘膜11。
因此，如图15所示，在层间绝缘膜11的设置有部分G的区域中，在设置于栅极10上的层间绝缘膜11的源极焊盘15侧的面没有凹凸。由此，在层间绝缘膜11的设置有部分G的区域中，成为源极焊盘15的上部的槽B被填埋的结构。
这样，在层间绝缘膜11的设置有部分G的区域中，由于源极焊盘15的上部的槽B被填埋，所以与实施方式1同样地，焊料17沿着源极焊盘15的上部的槽B流动受到阻碍。因此，能够与实施方式1同样地防止焊料17进入碳化硅半导体装置的内部。
在此，部分G配置为多个，配置位置只要是分散焊料17的流动即可，可以是规则的，也可以是不规则的。例如，可以将部分G配置成梯状、十字状、方形等。然而，为了有效分散焊料17的流动，优选使焊料17呈放射状流通。因此，优选部分G配置为在俯视时呈六边形的形状。另外，可以与实施方式1同样地，在使部分G配置成六边形的形状的情况下，在六边形的中心的位置配置部分G。
(实施方式2的碳化硅半导体装置的制造方法)
接下来，对实施方式2的碳化硅半导体装置的制造方法进行说明。首先，与实施方式1同样地，依次进行从形成n型碳化硅外延层2的工序到形成沟槽18的工序。
接下来，沿着n+型源区7和p++型接触区8的表面以及沟槽18的底部和侧壁形成栅极绝缘膜9。该栅极绝缘膜9可以通过在氧气氛中进行1000℃左右的温度的热处理来进行热氧化而形成。另外，该栅极绝缘膜9也可以通过高温氧化(High Temperature Oxide：HTO)等那样的化学反应进行堆积的方法来形成。
接下来，在栅极绝缘膜9上设置例如掺杂了磷原子的多晶硅层。该多晶硅层可以以埋入沟槽18内的方式形成。通过利用光刻法使该多晶硅层图案化并残留在沟槽18内部来设置栅极10。栅极10的一部分可以向沟槽18外部突出。
接下来，以覆盖栅极绝缘膜9和栅极10的方式，以1μm左右的厚度将例如磷玻璃成膜，设置层间绝缘膜11。接下来，可以以覆盖层间绝缘膜11的方式形成由钛(Ti)或氮化钛(TiN)构成的势垒金属(未图示)。利用光刻法使层间绝缘膜11和栅极绝缘膜9图案化，形成使n+型源区7和p++型接触区8露出的接触孔。在该图案化时，在与设置有焊料17和镀膜16的源极焊盘15对置的区域中，以使层间绝缘膜11沿着与条纹形状相交的方向延伸，层间绝缘膜11彼此连接的方式形成。然后，进行热处理(回流)而使层间绝缘膜11平坦化。
然后，与实施方式1同样地进行从使源极13仅残留在接触孔内的工序到介由焊料17在镀膜16形成针状电极19的工序。如上所述，完成图15所示的碳化硅半导体装置。
如上所说明，根据实施方式2的碳化硅半导体装置，层间绝缘膜具有沿着与接触孔的条纹形状相交的方向延伸的凸部分。因为该部分，实施方式2具有与实施方式1相同的效果。
(实施方式3)
图17是表示实施方式3的碳化硅半导体装置的图19的C-C’部分的结构的截面图。图18是表示实施方式3的碳化硅半导体装置的图19的D-D’部分的结构的截面图。另外，图19是表示实施方式3的碳化硅半导体装置的结构的一部分的立体图。
实施方式3的碳化硅半导体装置与实施方式1的碳化硅半导体装置的不同之处在于，设置有以覆盖层间绝缘膜11的方式依次层叠有Ti膜22和TiN膜23的势垒金属，TiN膜23具有沿着与接触孔的条纹形状相交的方向延伸的部分H。该部分H相当于沿着与接触孔的条纹形状相交的方向延伸的凸部分。另外，利用该部分H，TiN膜23与覆盖其他沟槽18的层间绝缘膜11的TiN膜23连接。另外，部分H设置在与设置有焊料17和镀膜16的源极13对置的区域。
图17是TiN膜23不具有沿着与接触孔的条纹形状相交的方向延伸的部分H的部分的截面图，图18是TiN膜23具有沿着与接触孔的条纹形状相交的方向延伸的部分H的部分的截面图。
图19表示形成源极焊盘15之前的碳化硅半导体装置的结构的一部分。如图19所示，在TiN膜23的设置有部分H的区域中，源极13上覆盖有TiN膜23。由此，如图18所示，在TiN膜23的设置有部分H的区域中，成为源极焊盘15的上部的槽B被填埋的结构。
这样，在TiN膜23的设置有部分H的区域中，由于源极焊盘15的上部的槽B被填埋，因此与实施方式1同样地，焊料17沿着源极焊盘15的上部的槽B流动受到阻碍。因此，能够与实施方式1同样地防止焊料17进入碳化硅半导体装置的内部。
在此，部分H配置为多个，配置位置只要是分散焊料17的流动即可，可以是规则的，也可以是不规则的。例如，可以将部分H配置成梯状、十字状、方形等。然而，为了有效分散焊料17的流动，优选使焊料17呈放射状流动。因此，部分H优选配置为在俯视时呈六边形的形状。另外，可以与实施方式1同样地，在将部分H配置成六边形的形状的情况下，在六边形的中心的位置配置部分H。
(实施方式3的碳化硅半导体装置的制造方法)
接下来，对实施方式3的碳化硅半导体装置的制造方法进行说明。首先，与实施方式1同样地依次进行从形成n型碳化硅外延层2的工序到形成栅极绝缘膜9的工序。
接下来，在栅极绝缘膜9上设置例如掺杂了磷原子的多晶硅层。该多晶硅层可以以埋入沟槽18内的方式形成。通过利用光刻法使该多晶硅层图案化并残留在沟槽18内部来设置栅极10。栅极10的一部分可以向沟槽18外部突出。
接下来，以覆盖栅极绝缘膜9和栅极10的方式例如以1μm左右的厚度将磷玻璃成膜，设置层间绝缘膜11。接下来，以覆盖层间绝缘膜11的方式依次将Ti膜22、TiN膜23成膜而形成势垒金属。通过光刻法使层间绝缘膜11、栅极绝缘膜9、势垒金属图案化，形成使n+型源区7和p++型接触区8露出的接触孔。在该图案化时，在与设置有焊料17和镀膜16的源极焊盘15对置的区域中，以使TiN膜23沿着与条纹形状相交的方向延伸，TiN膜23彼此连接的方式形成。然后，进行热处理(回流)而使层间绝缘膜11平坦化。
然后，与实施方式1同样地进行从使源极13仅残留在接触孔内的工序到介由焊料17在镀膜16形成针状电极19的工序。如上所述，完成图17、图18所示的碳化硅半导体装置。
如上所说明，根据实施方式3的碳化硅半导体装置，TiN膜具有沿着与接触孔的条纹形状相交的方向延伸的凸部分。因为该部分，实施方式3具有与实施方式1相同的效果。
(实施方式4)
图20是表示实施方式4的碳化硅半导体装置的结构的俯视图。另外，图21是表示实施方式4的碳化硅半导体装置的另一结构的俯视图。在图20、图21中，右图放大了左图的点线的部分。表示实施方式4的碳化硅半导体装置的结构的截面图与现有的碳化硅半导体装置(参照图22)相同，因此省略。
实施方式4的碳化硅半导体装置与现有的碳化硅半导体装置的不同之处在于，在源极焊盘区110中未设置镀覆区120的区域130和在源极焊盘区110中设置有镀覆区120的区域140中，栅极10的结构不同。
例如，如图20所示，在区域130中，栅极10为条纹形状，但是在区域140中，栅极10的结构为多边形(在图20中为六边形)的形状。另外，如图21所示，区域130中的栅极10的条纹形状与区域140中的栅极10的条纹形状的长度方向不同。
在实施方式4中，由于区域130中的栅极10的结构与区域140中的栅极10的结构不同，所以栅极10之间的源极焊盘15的上部的槽B的结构也不同。因此，沿着源极焊盘15的上部的槽B流动的焊料17到达槽B的端部T的情况变少。例如，在为图20的多边形的形状的情况下，焊料17的流动被分散，在图21的长度方向不同的情况下，焊料17朝向与向着端部T的方向不同的方向流动，到达端部T的焊料17变少。因此，由于压入焊料17的应力变小，所以能够防止焊料17进入碳化硅半导体装置的内部。
(实施方式4的碳化硅半导体装置的制造方法)
接下来，对实施方式4的碳化硅半导体装置的制造方法进行说明。首先，与实施方式1同样地依次进行从形成n型碳化硅外延层2的工序到实施第一p+型基区4、第二p+型基区5、n+型源区7、p++型接触区8的活化处理的工序。
接下来，通过光刻法，在p型碳化硅外延层3的表面上例如由氧化膜形成具有预定的开口部的沟槽形成用掩模。该沟槽形成用掩模以使源极焊盘区中未设置镀覆区的区域130中的沟槽的结构与源极焊盘区中设置有镀覆区的区域140中的沟槽的结构不同的方式形成。接下来，通过干式蚀刻形成贯穿p型碳化硅外延层3且到达n型碳化硅外延层2的沟槽18。沟槽18的底部可以到达形成于n型碳化硅外延层2的第一p+型基区4。接下来，除去沟槽形成用掩模。
接下来，沿着n+型源区7和p++型接触区8的表面以及沟槽18的底部和侧壁形成栅极绝缘膜9。该栅极绝缘膜9可以通过在氧气氛中进行1000℃左右的温度的热处理来进行热氧化而形成。另外，该栅极绝缘膜9可以通过高温氧化(High Temperature Oxide：HTO)等那样的化学反应进行堆积的方法形成。
接下来，在栅极绝缘膜9上设置例如掺杂了磷原子的多晶硅层。该多晶硅层可以以埋入沟槽18内的方式形成。通过利用光刻法使该多晶硅层图案化且残留在沟槽18内部来设置栅极10。栅极10的一部分可以向沟槽18外部突出。由于区域130中的沟槽的结构与区域140中的沟槽的结构不同，所以以区域130中的栅极10的结构与区域140中的栅极10的结构不同的方式形成。
然后，与实施方式1同样地进行从形成层间绝缘膜11的工序到介由焊料17在镀膜16形成针状电极19的工序。如上所述，完成图20、图21所示的碳化硅半导体装置。
如上所说明，根据实施方式4的碳化硅半导体装置，在源极焊盘区中未设置镀覆区的区域与源极焊盘区中设置有镀覆区的区域中，栅极的结构不同。由此，栅极之间的源极焊盘的上部的槽的结构也不同，沿着源极焊盘的上部的槽流动的焊料到达槽的端部的情况变少。因此，压入焊料的应力变小，所以能够防止焊料进入碳化硅半导体装置的内部。
以上，在本发明中，以将由碳化硅形成的碳化硅基板的主面设为(0001)面、在该(0001)面上构成MOS的情况为例进行了说明，但不限于此，可以对宽带隙半导体、基板主面的面方位等进行各种改变。
另外，在本发明的实施方式中，以沟槽型MOSFET为例进行了说明，但不限于此，可以应用于具有条纹形状的栅极的平面型MOSFET、IGBT等MOS型半导体装置等各种结构的半导体装置。另外，在上述的各实施方式中，以使用碳化硅作为宽带隙半导体的情况为例进行了说明，但是使用氮化镓(GaN)等碳化硅以外的宽带隙半导体的情况下也可得到相同的效果。另外，在各实施方式中，将第1导电型作为n型，将第2导电型作为p型，但是本发明将第1导电型作为p型，将第2导电型作为n型也同样成立。
产业上的可利用性
如上，本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法对于电力转换装置、各种产业用机械等的电源装置等中使用的高耐压半导体装置有用。

Claims (10)

1.一种碳化硅半导体装置，其特征在于，具备：
第1导电型的半导体基板；
第1导电型的第1半导体层，其设置于所述半导体基板的正面，且杂质浓度比所述半导体基板的杂质浓度低；
第2导电型的第2半导体层，其选择性地设置于所述第1半导体层的与所述半导体基板侧为相反侧的表面；
第1导电型的第1半导体区，其选择性地设置于所述第2半导体层的与所述半导体基板侧为相反侧的表面层；
栅极，其隔着栅极绝缘膜设置于所述第2半导体层的与所述半导体基板侧相反的一侧；
层间绝缘膜，其设置于所述栅极上；
条纹形状的接触孔，其以将所述第2半导体层和所述第1半导体区露出的方式设置于所述层间绝缘膜；
第1电极，其设置于在所述接触孔内露出的所述第2半导体层和所述第1半导体区的表面以及所述层间绝缘膜的表面；
镀膜，其选择性地设置于所述第1电极上；
所述镀膜上的焊料；以及
第2电极，其设置于所述半导体基板的背面，
在所述镀膜的下部，在所述接触孔分别至少设置有1个沿着与所述条纹形状的长度方向相交的方向延伸的凸部分，
在所述层间绝缘膜与所述第一电极之间还设置有势垒金属，所述凸部分由所述势垒金属构成。
2.一种碳化硅半导体装置，其特征在于，具备：
第1导电型的半导体基板；
第1导电型的第1半导体层，其设置于所述半导体基板的正面，且杂质浓度比所述半导体基板的杂质浓度低；
第2导电型的第2半导体层，其选择性地设置于所述第1半导体层的与所述半导体基板侧为相反侧的表面；
第1导电型的第1半导体区，其选择性地设置于所述第2半导体层的与所述半导体基板侧为相反侧的表面层；
栅极，其隔着栅极绝缘膜设置于所述第2半导体层的与所述半导体基板侧相反的一侧；
层间绝缘膜，其设置于所述栅极上；
条纹形状的接触孔，其以将所述第2半导体层和所述第1半导体区露出的方式设置于所述层间绝缘膜；
第1电极，其设置于在所述接触孔内露出的所述第2半导体层和所述第1半导体区的表面以及所述层间绝缘膜的表面；
镀膜，其选择性地设置于所述第1电极上；
所述镀膜上的焊料；以及
第2电极，其设置于所述半导体基板的背面，
在所述镀膜的下部，在所述层间绝缘膜未设置所述接触孔。
3.一种碳化硅半导体装置，其特征在于，具备：
第1导电型的半导体基板；
第1导电型的第1半导体层，其设置于所述半导体基板的正面，且杂质浓度比所述半导体基板的杂质浓度低；
第2导电型的第2半导体层，其选择性地设置于所述第1半导体层的与所述半导体基板侧为相反侧的表面；
第1导电型的第1半导体区，其选择性地设置于所述第2半导体层的与所述半导体基板侧为相反侧的表面层；
栅极，其隔着栅极绝缘膜设置于所述第2半导体层的与所述半导体基板侧相反的一侧；
层间绝缘膜，其设置于所述栅极上；
条纹形状的接触孔，其以将所述第2半导体层和所述第1半导体区露出的方式设置于所述层间绝缘膜；
第1电极，其设置于在所述接触孔内露出的所述第2半导体层和所述第1半导体区的表面以及所述层间绝缘膜的表面；
镀膜，其选择性地设置于所述第1电极上；
所述镀膜上的焊料；以及
第2电极，其设置于所述半导体基板的背面，
所述栅极在没有所述镀膜的区域中呈条纹形状，在所述镀膜的下部呈方向与所述条纹形状的方向不同的条纹形状。
4.根据权利要求1所述的碳化硅半导体装置，其特征在于，多个所述凸部分被配置为在俯视时呈六边形的形状。
5.根据权利要求1～4中任一项所述的碳化硅半导体装置，其特征在于，所述碳化硅半导体装置还具备贯穿所述第2半导体层而到达所述第1半导体层的沟槽，
所述栅极隔着所述栅极绝缘膜设置于所述沟槽的内部。
6.一种碳化硅半导体装置的制造方法，其特征在于，包括：
第1工序，在第1导电型的半导体基板的正面形成杂质浓度比所述半导体基板的杂质浓度低的第1导电型的第1半导体层；
第2工序，在所述第1半导体层的与所述半导体基板侧为相反侧的表面选择性地形成第2导电型的第2半导体层；
第3工序，在所述第2半导体层的与所述半导体基板侧为相反侧的表面层选择性地形成第1导电型的第1半导体区；
第4工序，隔着栅极绝缘膜在所述第2半导体层的与所述半导体基板侧相反的一侧形成栅极；
第5工序，在所述栅极上形成层间绝缘膜；
第6工序，以使所述第2半导体层和所述第1半导体区露出的方式在所述层间绝缘膜形成条纹形状的接触孔；
第7工序，在所述接触孔内露出的所述第2半导体层和所述第1半导体区的表面以及所述层间绝缘膜的表面形成第1电极；
第8工序，在所述第1电极上选择性地形成镀膜；
第9工序，在所述镀膜上形成焊料；以及
第10工序，在所述半导体基板的背面形成第2电极，
在所述镀膜的下部，在所述接触孔形成为分别至少设置有1个沿着与所述条纹形状的长度方向相交的方向延伸的凸部分，
在所述层间绝缘膜与所述第一电极之间还设置有势垒金属，所述凸部分通过所述势垒金属而形成。
7.一种碳化硅半导体装置的制造方法，其特征在于，包括：
第1工序，在第1导电型的半导体基板的正面形成杂质浓度比所述半导体基板的杂质浓度低的第1导电型的第1半导体层；
第2工序，在所述第1半导体层的与所述半导体基板侧为相反侧的表面选择性地形成第2导电型的第2半导体层；
第3工序，在所述第2半导体层的与所述半导体基板侧为相反侧的表面层选择性地形成第1导电型的第1半导体区；
第4工序，隔着栅极绝缘膜在所述第2半导体层的与所述半导体基板侧相反的一侧形成栅极；
第5工序，在所述栅极上形成层间绝缘膜；
第6工序，以使所述第2半导体层和所述第1半导体区露出的方式在所述层间绝缘膜形成条纹形状的接触孔；
第7工序，在所述接触孔内露出的所述第2半导体层和所述第1半导体区的表面以及所述层间绝缘膜的表面形成第1电极；
第8工序，在所述第1电极上选择性地形成镀膜；
第9工序，在所述镀膜上形成焊料；以及
第10工序，在所述半导体基板的背面形成第2电极，
在所述镀膜的下部，在所述层间绝缘膜未形成所述接触孔。
8.一种碳化硅半导体装置的制造方法，其特征在于，包括：
第1工序，在第1导电型的半导体基板的正面形成杂质浓度比所述半导体基板的杂质浓度低的第1导电型的第1半导体层；
第2工序，在所述第1半导体层的与所述半导体基板侧为相反侧的表面选择性地形成第2导电型的第2半导体层；
第3工序，在所述第2半导体层的与所述半导体基板侧为相反侧的表面层选择性地形成第1导电型的第1半导体区；
第4工序，隔着栅极绝缘膜在所述第2半导体层的与所述半导体基板侧相反的一侧形成栅极；
第5工序，在所述栅极上形成层间绝缘膜；
第6工序，以使所述第2半导体层和所述第1半导体区露出的方式在所述层间绝缘膜形成条纹形状的接触孔；
第7工序，在所述接触孔内露出的所述第2半导体层和所述第1半导体区的表面以及所述层间绝缘膜的表面形成第1电极；
第8工序，在所述第1电极上选择性地形成镀膜；
第9工序，在所述镀膜上形成焊料；以及
第10工序，在所述半导体基板的背面形成第2电极，
在所述第4工序中，在没有所述镀膜的区域中将所述栅极形成为条纹形状，在所述镀膜的下部将所述栅极形成为方向与所述条纹形状的方向不同的条纹形状。
9.根据权利要求6所述的碳化硅半导体装置的制造方法，其特征在于，多个所述凸部分形成为被配置为在俯视时呈六边形的形状。
10.根据权利要求6～8中任一项所述的碳化硅半导体装置的制造方法，其特征在于，还包括形成贯穿所述第2半导体层而到达所述第1半导体层的沟槽的工序，
在所述第4工序中，使所述栅极隔着所述栅极绝缘膜形成于所述沟槽的内部。
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