CN103125014A - 具有栅极堆叠的半导体器件 - Google Patents
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Abstract
本发明涉及一种包括栅极堆叠结构(1)的半导体器件，栅极堆叠结构(1)包括：至少衬底(10)，包括基本上由n型载流子掺杂的半导体；包括硅的至少钝化层(12)，形成于衬底(10)上，以及至少绝缘体层(13)，形成于钝化层(12)上，其中栅极堆叠结构(1)还包括：在衬底(10)与钝化层(12)之间提供的至少层间掺杂剂，层间掺杂剂包括被选择用于在半导体器件在使用时有助于控制适用于栅极堆叠结构(1)的阈值电压的n型掺杂剂(11)。
Description
技术领域
本发明涉及一种包括栅极堆叠结构的半导体器件及其制作方法。本发明也延及在半导体器件使用栅极堆叠结构。
背景技术
在半导体器件技术中，金属氧化物半导体场效应晶体管(MOSFET)对于例如在数字电路中的使用而言有吸引力。这是因为可以在导通(“接通”)状态和非导通(“断开”)状态之间以可靠和可控方式切换MOSFET并且也由于在百万规模上可集成于单个芯片上。
为了克服硅(Si)对互补金属氧化物半导体(CMOS)技术的继续按比例缩减和性能的限制，已经考察备选器件结构和/或材料。出于这一目的并且如例如Shang等人在IBM Journal of Research andDevelopment，page 50，2006中报导的那样，锗(Ge)已经证明是有吸引力的候选。Ge由于它与Si比较的更高电荷载流子迁移率而提供每芯片的相对增加的按比例缩减和集成范围。另一因素是对于制作基于Ge的MOSFET而言，使用如与基于Si的MOSFET相比的更低处理温度，例如如与用于基于Si的MOSFET的近似900-1000℃比较在基于Ge的MOSFET的情况下近似400-500℃，该特征使这样的器件对于在高级半导体器件中的集成而言有吸引力。
与使用Ge作为MOSFET中的沟道关联的缺点是在Ge上的氧化锗(GeO2)与在Si上的二氧化硅(SiO2)相比更不稳定。这给在沉积栅极绝缘体之前在这样的器件中的Ge的表面钝化从而可以形成界面陷阱密度减少的界面并且可以保留Ge的电荷载流子迁移率带来挑战。已经提出通过在Ge上沉积栅极绝缘体之前在近似400-500℃的减少的处理温度用Si界面层钝化Ge来克服这一缺点。对于栅极绝缘体，使用具有量值大于7的相对于真空的介电常数(k)的材料，下文将这样的材料称为“高k”材料并且该材料的例子是氧化铪(HfO2)。部分地氧化Si界面层以在沉积高k材料的、近似150℃的处理温度产生上SiO2层。以这一方式，制成栅极结构Ge/Si/SiO2/HfO2。如Mitard等人在Technical Digest IEDM，page 873，San Francisco，2008中报导的那样，例如并入这样的栅极结构的、基于Ge的p沟道MOSFET已经表现与其中不存在这样的结构的、先前提出的基于Ge的p沟道器件相比而言的改进的器件特性，诸如例如更低等效氧化物厚度(EOT)。
现在参考Mitard等人，Proceedings of ESSDERC 2009，page411；Athens，2009，Pourtois等人，Applied Physics Letters，volume 91，023506，2007以及Taoka等人，Applied Physics Letters，volume 92，113511，2008，其中报导与上文描述的并入钝化Si界面层的、基于Ge的p沟道MOSFET关联的问题是出现阈值电压VTH和平带电压VFB的所不希望的移位，具体为增加朝着VTH正值的移位，这展示对Si界面层厚度的依赖性。因而针对这样的器件的考虑是在未向栅极施加电压(即在零电压偏置)时，未基本上断开沟道。这可能使这样的器件例如对于在应用中的使用和/或向其中可能希望在接通与断开状态之间的可控和可靠切换的高级器件中的并入而言无吸引力。针对这样的器件的又一考虑是尽管可以例如通过增加Si界面层的厚度来抵消观测到的VTH移位，但是这样的动作可能引起对应增加的EOT值，这从朝着减少场效应晶体管(FET)横向尺寸设定的当前趋势的观点来看是不希望的。
为了减少上文描述的VTH正移位，已经在网络链接http://imec.be提出在与先前提出的器件相比的更低沉积温度在Ge上沉积Si界面层，从而VTH对于不同Si单层厚度基本上恒定。然而，仍然不认为在这一情况下近似为-20mV的VTH值例如有益于p-MOSFET。
US7446380B2公开一种材料堆叠，该材料堆叠包括：基于铪的电介质；位于基于铪的电介质上方的导电盖层，包括Ce、Y、Sm、Er和Tb中的至少一种；以及包含Si的导体，直接位于导电盖层上。通过在导电盖层中的稀土金属与基于铪的电介质之间的电负性差异，公开的材料堆叠解决在例如用基于铪的电介质制作的、基于Si的n型MOSFET中并入材料堆叠时在这样的MOSFET中获得的非理想阈值电压的问题。由于在公开的材料堆叠中的基于铪的电介质上形成包含稀土的盖层，所以考虑可以是这可能引入结构和/或制作复杂性，因为必须评估稀土金属相对于在下面的基于铪的电介质和在上面的栅极材料而言的适当性——这样的问题当然也可能例如影响可以在高级半导体器件中集成和/或在有关应用中使用这样的结构的简单性。又一考虑可以是稀土金属的性能依赖于基于铪的电介质的化学性质。又一考虑可以是由于稀土金属扩散通过栅极堆叠，因此这可以引入进一步的处理问题。
发明内容
根据本发明的第一方面的一个实施例，提供一种包括栅极堆叠结构的半导体器件，栅极堆叠结构包括：至少衬底，包括基本上由n型载流子掺杂的半导体；包括硅的至少钝化层，形成于衬底上，以及至少绝缘体层，形成于钝化层上，其中栅极堆叠结构还包括：在衬底与钝化层之间提供的至少层间掺杂剂，层间掺杂剂包括被选择用于在半导体器件在使用时有助于控制可施加于栅极堆叠结构的阈值电压的n型掺杂剂。在本发明的一个实施例中，在本发明的一个实施例的层配置中在衬底与钝化层之间提供层间掺杂剂。层间掺杂剂包括n型掺杂剂原子，这些n型掺杂剂原子电离以产生带正电的掺杂剂离子的固定片(fixed sheet)。响应于形成带正电的掺杂剂离子，与先前提出的器件和/或在缺乏本发明的一个实施例的层间掺杂剂相比，更负的阈值电压值可应用于本发明的一个实施例以便在衬底中产生导通沟道。因此，本发明的一个实施例解决在先前提出的器件(例如基于Ge的p沟道MOSFET)中观测到的所不希望的阈值电压正移位这样的问题。本发明的一个实施例适合于其中可能希望在接通与断开状态之间的可控和可靠切换的应用和/或高级器件。本发明的一个实施例与先前提出的器件相比的优点在于：不通过改变栅极金属以便操控金属功函数来实现阈值电压向所需值的移位，该动作将具有所不希望的后果，诸如例如增加处理步骤和对使用的栅极金属选择施加的约束的数目，因为可能需要评估栅极金属与栅极堆叠中的层材料的兼容性。本发明的一个实施例的又一优点在于不通过例如向绝缘体层添加具有固定电荷的氧化物层来有助于阈值电压的所需移位，该动作将限制这样的层的缩放。
优选地，基本上在与导电沟道相邻的区域中提供n型掺杂剂，该导电沟道在半导体器件使用时在衬底中形成。因此，可以基本上保留衬底中的载流子的迁移率，因为无需反掺杂传导沟道以便有助于控制阈值电压。后者将由于如下库伦分散而降低载流子迁移率，该库伦分散将由于电离的杂质而出现。
希望的是，选择n型掺杂剂的浓度以控制阈值电压的量值。在本发明的一个实施例中，阈值电压移位的量值依赖于每单位面积的n型掺杂剂原子数目。通过升高或者降低n掺杂剂浓度，可以控制阈值电压在所需程度上的移位。可以例如通过考虑制造商经常可以在不同性能版本中赋予相同技术来更好地理解这一特征的吸引力。在其中增加的操作速度可能至关重要的一个性能版本中，可以希望有实现更快接通和更高驱动电流的阈值电压值。另一方面，在支持减少的功率耗散的另一性能版本中，可以优选保证更低断开电流的阈值电压值。因此，第一个描述的性能版本的阈值电压值将低于后一个描述的版本。本发明的一个实施例赋予的优点在于可以经由n型掺杂剂浓度调节阈值电压值至适应用于每个版本的适当值，即可以通过选择对应n型掺杂剂浓度来定制如不同性能版本需要的、阈值电压向更正或者更负的移位程度。
优选地，n型掺杂剂被选择用于至少补偿在衬底与钝化层之间的界面存在的界面电荷。在本发明的一个实施例中，n型掺杂剂原子电离形成带正电的掺杂剂离子的基本上固定的片。正电荷的固定片可以基本上补偿可能在衬底与钝化层之间存在的界面电荷和/或缺陷。以这一方式，可以用本发明的一个实施例获得阈值电压朝着比在先前提出的器件中的情况更负的值的移位。
希望的是，n型掺杂剂被选择用于至少补偿在钝化层与绝缘体层之间的界面处的界面电荷。研究已经表明原子可以从衬底向在钝化层与绝缘体层之间的界面扩散，并且造成带负电的陷阱形成于该界面。已经在造成观测到阈值电压的上文描述的正移位时涉及这些带负电的陷阱。本发明的一个实施例提供的优点在于带正电的掺杂剂离子基本上补偿这些陷阱上的负电荷并且因此有助于阈值电压的负移位。
优选地，n型掺杂剂被选择用于至少补偿在钝化层、绝缘体层或者其组合中的电荷。本发明的一个实施例赋予基本上补偿钝化层中、绝缘体层中或者其组合中的电荷这样的优点，可能在引起阈值电压的正移位时涉及这些电荷。
希望的是，n型掺杂剂包括砷(As)、磷(P)、锑(Sb)和铋(Bi)之一。与在先前提出的器件中的情形相反，在本发明的一个实施例中通过带正电的掺杂剂离子的固定片补偿在不同层之间和/或不同层中的带负电的界面电荷和/或缺陷无需例如通过热处理来跨越栅极堆叠结构或者其具体层扩散n型掺杂剂。因此，除了能够有助于控制阈值电压之外，也由于在衬底和/或钝化层中具有减少的扩散系数值而选择n型掺杂剂材料，从而它在提供层间掺杂剂之后的后续步骤中的可能高温处理期间保持于衬底-钝化层界面。在本发明的一个实施例中，n型掺杂剂被选择用于包括来自周期表的V族的以下元素之一：As、P、Sb和Bi。这些材料具有在Ge中的以下扩散率(D)特性：D(As)＞D(Sb)＞＞D(P)。关于将As用于n型掺杂剂，它赋予的具体优点在于：由于开发用于它在源极和漏极电极中注入的技术，所以用于如在本发明的一个实施例中完成的那样引入它作为沟道区域的表面掺杂剂的步骤不会不适当地引起制作复杂。
优选地，半导体器件包括场效应晶体管。在本发明的一个实施例中，通过在栅极堆叠中并入包括n型掺杂剂的层间掺杂剂而不是例如增加钝化层中的硅单层数目来实现阈值电压的所需移位。因此，与先前提出的器件相比，可以在本发明的一个实施例中进一步减少栅极堆叠中的层(具体为钝化层)的厚度。这一特征支持半导体业中的朝着减少半导体器件(具体为FET)的横向尺寸设定的主要趋势，因为与先前提出的器件相比可以用本发明的一个实施例可获得减少的物理堆叠厚度和更低EOT。本发明的一个实施例具体可适用于MOSFET，例如p沟道MOSFET。
希望的是，绝缘体层包括具有量值大于7的有效介电常数的电介质材料。对于电介质材料而言，可以例如由于在宽温度范围内热稳定而选择高k材料。优选地，基于铪的电介质(诸如氧化铪)用于绝缘体层中的高k材料。然而，本发明的一个实施例不限于使用基于铪的电介质，并且取而代之，可以在绝缘体层中使用具有量值大于7的有效介电常数的任何其它电介质材料。在本发明的一个实施例中，绝缘体层还可以包括在钝化层与高k材料之间设置的SiO2层。可以由于用于在钝化层上沉积高k材料的处理条件而形成它。本发明的一个实施例也涵盖其中绝缘体层未进一步包括这样的氧化物层的情形。
优选地，衬底包括锗(Ge)、绝缘体上锗(GOI)、绝缘体上硅锗(SiGe-OI)或者其任何组合。赋予的又一优点在于：由于带正电的掺杂剂离子在本发明的一个实施例中基本上补偿在层之间的不同界面处的界面电荷和/或缺陷，所以较在先前提出的器件中的场景而言提高衬底中的载流子迁移率的保留范围。另外，本发明的一个实施例由于在半导体业中、具体在高性能应用中广泛使用选择的衬底材料而有多用途。
也提供一些对应方法方面，因此根据本发明的第二方面的一个实施例，提供一种用于制作半导体器件中的栅极堆叠结构的方法，该方法包括以下步骤：形成至少衬底，衬底包括基本上由n型载流子掺杂的半导体；在衬底上形成包括硅的至少钝化层；并且在钝化层上形成至少绝缘体层，该方法还包括以下步骤：在衬底与钝化层之间提供至少层间掺杂剂，层间掺杂剂包括被选择用于在半导体器件在使用中时有助于控制适用于栅极堆叠结构的阈值电压的n型掺杂剂。
根据本发明的第三方面的一个实施例，提供一种栅极堆叠结构在半导体器件中的用途，栅极堆叠结构包括：至少衬底，包括基本上由n型载流子掺杂的半导体；包括硅的至少钝化层，形成于衬底上，以及至少绝缘体层，形成于钝化层上，其中栅极堆叠结构还包括：在衬底与钝化层之间提供的至少层间掺杂剂，层间掺杂剂包括被选择用于在半导体器件在使用中时有助于控制适用于栅极堆叠结构的阈值电压的n型掺杂剂。
可以将本发明的一个方面的任何特征应用于本发明的另一方面，并且反之亦然。可以将本发明的一个方面的特征应用于本发明的另一方面。可以组合任何公开的实施例与示出和/或描述的其它实施例中的一个或者多个其它实施例。这对于实施例的一个或者多个特征也是可能的。
附图说明
现在将通过例子参照以下附图，其中：
图1示意地图示本发明的一个实施例；
图2示意地图示用于基于Ge的p沟道MOSFET的漏极电流比对栅极电压特征曲线，该基于Ge的p沟道MOSFET并入先前提出的栅极堆叠结构；
图3示意地图示用于根据本发明的一个实施例的基于Ge的p沟道MOSFET的漏极电流比对栅极电压特征曲线；并且
图4示意地图示本发明的方法方面的一个实施例。
具体实施方式
在说明书内，已经使用相同标号或者符号表示相同部分等。
现在参照图1，该图示意地图示根据本发明的一个实施例的栅极堆叠结构1。如从图1可见，它从下至上包括以下层配置：衬底10，包括基本上由n型载流子掺杂的半导体；钝化层12，包括在衬底上形成的硅；绝缘体层13，包括在钝化层12上面形成的高k材料，并且在衬底10与钝化层12之间提供包括n型掺杂剂11的层间掺杂剂。如图1中描绘的那样，对于n型掺杂剂，在本例中使用As。在本例中，衬底10包括例如由在le15与le18之间的n型载流子掺杂的Ge，并且对于绝缘体层13中的高k材料而言，使用HfO2。
现在参照图1描述本发明的一个实施例的原理。在室温时形成根据本发明的一个实施例的栅极堆叠结构1中的不同层。在这一温度时，As掺杂剂原子电离以形成带正电的掺杂剂离子的固定片。掺杂剂离子的正电荷基本上补偿与在栅极堆叠结构1的层之间的不同界面的界面电荷和/或缺陷关联的负电荷。例如，掺杂剂离子的正电荷补偿与例如Ge从衬底10到在钝化层12与绝缘体层13之间的界面的迁移所引起的带电缺陷有关的负电荷和在相同界面存在的偶极。已经在引起先前提出的器件中的阈值电压的正移位方面涉及与带电缺陷和/或偶极关联的负电荷，因此在本发明的一个实施例中从这一效果引起阈值电压的负移位这样的观点来看补偿它们是希望的。
本发明的一个实施例的补偿效果也延及分别或者组合地补偿在衬底10-钝化层12界面和/或在栅极堆叠结构1的不同层内的电荷/缺陷/偶极。本发明的一个实施例也可以解决使所不希望的阈值电压正偏移被观测到的其它现象，例如纠正金属功函数等。
例如，尽管有能力使阈值电压的所需移位为正或者负，但是本发明的一个实施例也有助于控制这一移位的量值，也就是控制它为正或者负的程度。这是因为阈值电压移位的量值依赖于每单位面积的n型掺杂剂原子11的数目。因此，通过升高或者降低n型掺杂剂原子的浓度，可以在本发明的一个实施例中控制阈值电压的移位至所需程度。
如更早讨论的那样，在本发明的一个实施例中通过带正电的掺杂剂离子的固定片补偿在不同层之间和/或中的带负电的界面电荷和/或缺陷未必需要n型掺杂剂11跨越栅极堆叠结构1或者其具体层的扩散。对于n型掺杂剂11而言，希望有如下材料，该材料有助于上文描述的补偿效果而又在衬底和/或钝化层中具有减少的扩散系数值。在本发明的一个实施例中满足这些标准并且被选择用于n型掺杂剂的材料包括来自周期表的V族的As、P、Sb和Bi。
虽然已经参照将Ge用于衬底10来描述栅极堆叠结构1，但是本发明的一个实施例当然未仅限于使用这样的材料。事实上，衬底10可以包括Ge、GOI、SiGe-OI或者其任何组合。另外，尽管已经参照将HfO2用于绝缘体层13中的电介质材料来描述栅极堆叠结构1，但是本发明的一个实施例不限于使用HfO2，并且可以使用任何其它基于铪的电介质。事实上，对于绝缘体层13中的电介质材料而言，可以使用具有量值大于7的有效介电常数的任何电介质材料。
为了在先前提出的栅极堆叠结构与本发明的一个实施例之间进行比较，现在参照图2和图3。图2图示用于基于Ge的p沟道MOSFET的漏极电流(Id)比对栅极电压(Vg)的特征曲线，该基于Ge的p沟道MOSFET并入先前提出的栅极堆叠结构。先前提出的栅极堆叠结构从下至上的层配置是：包括n掺杂Ge的衬底、包括Si的钝化层和包括HfO2的绝缘体层。图3图示用于基于Ge的p沟道MOSFET的Id比对Vg的特征曲线，该基于Ge的p沟道MOSFET并入根据本发明的一个实施例的栅极堆叠结构1，诸如图1中示出的并且前文描述的栅极堆叠结构，在该栅极堆叠结构中，在衬底10与钝化层12之间提供包括用于n型掺杂剂11的As的层间掺杂剂。为了测量阈值电压，用自对准栅极优先环形FET工艺制作相应器件，其中源极和漏极接触由镍(Ni)制成并且栅极接触由铂(Pt)制成。
如从图2和图3中的插图可见，针对20mV、40mV和60mV的漏极电压绘制用于两种情况的Id比对Vg特征曲线。图2中的绘图2a、绘图2b和绘图2c以及在图3中的绘图3a、绘图3b和绘图3c对应于这些相应漏极电压。为了将本发明的一个实施例的性能与用先前提出的器件获得的性能进行比较，从图2和图3中所示Id-Vg绘图提取阈值电压。可以从描绘如下结构的图3提取近似-2V的阈值电压，这些结果涉及与如从图2可见的用于先前提出的器件的近似2V的阈值比较的本发明的一个实施例。这些结果确认在这一情况下为As的n型掺杂剂11在本发明的一个实施例中通过补偿在栅极堆叠结果1中的不同层处和/不同层中的负电荷/缺陷/偶极来有助于阈值电压的负移位。
将图2和图3的结果(具体为漏极电流)进行比较，可以看出用本发明的一个实施例获得的漏极电流(图3)明显低于用先前提出的器件获得的漏极电流(图2)。从非优化的As浓度分散的增加库伦可以说明这一结果，即As过度掺杂已经可能在这一具体情况下出现。对于图3中所示数据而言，认为最可能已经过高估计阈值电压，这意味着它可以可能甚至比-2V更负。
现在参照图4，该图示意地图示根据本发明的一个实施例的方法。作为开始，提供包括基本上由n型载流子掺杂的半导体的衬底10。在本例中，衬底10包括n型掺杂Ge。在步骤S1中，完成对n型掺杂Ge衬底10的表面的原位清理。在步骤S2中，在n型参照Ge衬底10的清理表面上提供包括在本例中为As的n型掺杂剂11的层间掺杂剂。在步骤S2中，可以沉积近似上至一个单层的As原子，这由例如2秒的沉积时间实现。在步骤S3中，在通过提供n型掺杂剂11来改型的衬底10上面完成包括硅的钝化层12的形成。在本发明的一个实施例中，钝化层12可以例如具有近似1.5nm的厚度。在随后步骤S4中，完成沉积包括高k材料的绝缘体层13。高k材料的例子在本发明的一个实施例中是基于铪的电介质，诸如例如HfO2。在本发明的其中在绝缘体层13中使用HfO2的一个实施例中，HfO2层的厚度例如4nm。如更早讨论的那样并且虽然在图1中未描绘，但是绝缘体层13也可以包括在钝化层12与高k电介质材料之间设置的二氧化硅层。通过由于用于在步骤S4中沉积高k材料的处理条件而氧化钝化层12中的硅来形成绝缘体层13中的二氧化硅层。在真空环境(具体为超高真空(UHV)环境)中执行步骤S1至S4而未破坏这样的环境，从而可以减少和/或避免污染。可以用分子束外延(MBE)执行步骤S1至S4中的任何一个步骤，这赋予实现在减少的温度(诸如比如室温)可控地沉积少量材料的优点。
在根据本发明的一个实施例的方法中，在室温执行步骤S1至S4。在步骤S3中，在150℃沉积Si持续1分钟，并且在步骤S4中，在225℃沉积HfO2持续15分钟。在350℃执行用于源极和漏极激活退火的附加步骤持续5分钟。在这些处理温度，例如当As用于n型掺杂剂并且Ge用于衬底时，As原子基本上保持于Ge-Si界面。
根据本发明的一个实施例的方法不限于被执行一次、即在完成步骤S4之后，该过程可以循环回到该方法的开始并且可以迭代地执行步骤S1至S4。假如获得根据本发明的一个实施例的栅极结构1的层配置，那么可以并行或者未维持严格序列顺序来执行步骤S1至S4中的任何步骤。本领域技术人员已知的任何适当技术可以用于这些步骤中的任何步骤。另外，已经通过例子给出钝化层12的和绝缘层13中的HfO2层的厚度分别为1.5nm和4nm——它们当然可以具有不同值以例如适合于其中并入本发明的一个实施例的应用和/或器件。
上文完全通过例子描述本发明，并且可以在本发明的范围内进行细节修改。
可以独立或者在任何适当组合中提供在明书中并且在适当时在权利要求书和附图中公开的每个特征。
Claims (22)
1.一种包括栅极堆叠结构(1)的半导体器件，所述栅极堆叠结构(1)包括：
至少衬底(10)，所述衬底包括基本上由n型载流子掺杂的半导体；
包括硅的至少钝化层(12)，所述钝化层形成于所述衬底(10)上，以及
至少绝缘体层(13)，所述绝缘体层形成于所述钝化层(12)上，
其中所述栅极堆叠结构(1)还包括：
在所述衬底(10)与所述钝化层(12)之间提供的至少层间掺杂剂，所述层间掺杂剂包括n型掺杂剂(11)，所述n型掺杂剂(11)被选择为在所述半导体器件使用时有助于控制可施加于所述栅极堆叠结构(1)的阈值电压。
2.根据权利要求1所述的半导体器件，其中基本上在与传导沟道相邻的区域中提供所述n型掺杂剂(11)，所述传导沟道在所述半导体器件使用时在所述衬底(10)中形成。
3.根据权利要求1或者2所述的半导体器件，其中所述n型掺杂剂(11)的浓度被选择用于控制所述阈值电压的量值。
4.根据权利要求1、2或者3所述的半导体器件，其中所述n型掺杂剂(11)被选择用于至少补偿在所述衬底(10)与所述钝化层(12)之间的界面处存在的界面电荷。
5.根据任一前述权利要求所述的半导体器件，其中所述n型掺杂剂(11)被选择用于至少补偿在所述钝化层(12)与所述绝缘体层(13)之间的界面处的界面电荷。
6.根据任一前述权利要求所述的半导体器件，其中所述n型掺杂剂(11)被选择用于至少补偿在所述钝化层(12)、所述绝缘体层(13)或者其组合中的电荷。
7.根据任一前述权利要求所述的半导体器件，其中所述n型掺杂剂(11)包括砷(As)、磷(P)、锑(Sb)和铋(Bi)之一。
8.根据任一前述权利要求所述的半导体器件，其中所述半导体器件包括场效应晶体管。
9.根据任一前述权利要求所述的半导体器件，其中所述绝缘体层(13)包括具有量值大于7的有效介电常数的电介质材料。
10.根据任一前述权利要求所述的半导体器件，其中所述衬底(10)包括锗(Ge)、绝缘体上锗(GOI)、绝缘体上硅锗(SiGe-OI)或者其任何组合。
11.一种用于制作半导体器件中的栅极堆叠结构(1)的方法，包括以下步骤：
形成至少衬底(10)，所述衬底包括基本上由n型载流子掺杂的半导体(S1)；
在所述衬底(10)上形成包括硅的至少钝化层(12)(S3)；以及
在所述钝化层(12)上形成至少绝缘体层(13)(S4)，
所述方法还包括以下步骤：
在所述衬底(10)与所述钝化层(12)之间提供至少层间掺杂剂，所述层间掺杂剂包括被选择为在所述半导体器件使用时有助于控制可施加于所述栅极堆叠结构(1)的阈值电压的n型掺杂剂(11)(S2)。
12.根据权利要求11所述的方法，其中在所述提供所述层间掺杂剂的步骤(S2)中，基本上在与传导沟道相邻的区域中提供所述n型掺杂剂(11)，所述传导沟道在所述半导体器件使用时在所述衬底(10)中形成。
13.根据权利要求11或者12所述的方法，其中在所述提供所述层间掺杂剂的步骤(S2)中，所述n型掺杂剂(11)的浓度被选择用于控制所述阈值电压的量值。
14.根据权利要求11、12或者13所述的方法，其中在所述提供所述层间掺杂剂的步骤(S2)中，所述n型掺杂剂(11)被选择用于至少补偿在所述衬底(10)与所述钝化层(12)之间的界面处存在的界面电荷。
15.根据权利要求11至14中的任一权利要求所述的方法，其中在所述提供所述层间掺杂剂的步骤(S2)中，所述n型掺杂剂(11)被选择用于至少补偿在所述钝化层(12)与所述绝缘体层(13)之间的界面处的界面电荷。
16.根据权利要求11至15中的任一权利要求所述的方法，其中在所述提供所述层间掺杂剂的步骤(S2)中，所述n型掺杂剂(11)被选择用于至少补偿在所述钝化层(12)、所述绝缘体层(13)或者其组合中的电荷。
17.根据权利要求11至16中的任一权利要求所述的方法，其中在所述提供所述层间掺杂剂的步骤(S2)中，所述n型掺杂剂(11)被选择为包括砷(As)、磷(P)、锑(Sb)和铋(Bi)之一。
18.根据权利要求11至17中的任一权利要求所述的方法，其中在所述形成所述绝缘体层的步骤(S4)中，所述绝缘体层(13)被选择为包括具有量值大于7的有效介电常数的电介质材料。
19.根据权利要求11至18中的任一权利要求所述的方法，其中在所述提供所述衬底的步骤(S1)中，所述衬底(10)被选择为包括锗(Ge)、绝缘体上锗(GOI)、绝缘体上硅锗(SiGe-OI)或者其任何组合。
20.根据权利要求11至19中的任一权利要求所述的方法，其中在真空环境中执行所述步骤(S1，S2，S3，S4)。
21.根据权利要求11至20中的任一权利要求所述的方法，其中使用分子束外延来执行所述步骤(S1，S2，S3，S4)中的至少一个步骤。
22.一种栅极堆叠结构(1)在半导体器件中的用途，所述栅极堆叠结构(1)包括：
至少衬底(10)，所述衬底包括基本上由n型载流子掺杂的半导体；
包括硅的至少钝化层(12)，所述钝化层形成于所述衬底(10)上，以及
至少绝缘体层(13)，所述绝缘体层形成于所述钝化层(12)上，
其中所述栅极堆叠结构(1)还包括：
在所述衬底(10)与所述钝化层(12)之间提供的至少层间掺杂剂，所述层间掺杂剂包括被选择为在所述半导体器件使用时有助于控制可施加于所述栅极堆叠结构(1)的阈值电压的n型掺杂剂(11)。
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Citations (3)
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|---|---|---|---|---|
| CN1366711A (zh) * | 2000-02-17 | 2002-08-28 | 皇家菲利浦电子有限公司 | 具有硅－锗(Sii－x－Gex)门极MOS晶体管的集成CMOS电路的半导体装置及其生产方法 |
| EP1450395A2 (en) * | 2003-02-13 | 2004-08-25 | Texas Instruments Incorporated | High temperature interface layer growth for high-K gate dielectric |
| WO2009156954A1 (en) * | 2008-06-25 | 2009-12-30 | Nxp B.V. | Interfacial layer regrowth control in high-k gate structure for field effect transistor |
Family Cites Families (6)
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|---|---|---|---|---|
| JP2001144087A (ja) * | 1999-11-12 | 2001-05-25 | Natl Research Inst For Metals Ministry Of Education Culture Sports Science & Technology | ５族元素による酸化物／半導体界面の安定化方法と安定化半導体 |
| JP2004006959A (ja) * | 2001-04-12 | 2004-01-08 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP4767843B2 (ja) * | 2004-04-14 | 2011-09-07 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US20060086950A1 (en) * | 2004-10-13 | 2006-04-27 | Matty Caymax | Method for making a passivated semiconductor substrate |
| JP4992710B2 (ja) * | 2005-03-11 | 2012-08-08 | 富士通セミコンダクター株式会社 | Ｍｏｓトランジスタ及びその製造方法 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1366711A (zh) * | 2000-02-17 | 2002-08-28 | 皇家菲利浦电子有限公司 | 具有硅－锗(Sii－x－Gex)门极MOS晶体管的集成CMOS电路的半导体装置及其生产方法 |
| EP1450395A2 (en) * | 2003-02-13 | 2004-08-25 | Texas Instruments Incorporated | High temperature interface layer growth for high-K gate dielectric |
| WO2009156954A1 (en) * | 2008-06-25 | 2009-12-30 | Nxp B.V. | Interfacial layer regrowth control in high-k gate structure for field effect transistor |
Non-Patent Citations (1)
| Title |
|---|
| MITARD.J ET AL: "Impact of Epi-Si Growth Temperature on Ge-pFET Performance", 《SOLID STATED DEVICE RESEARCH CONFERENCE, 2009. ESSDERC "09. PROCEEDINGS OF THE EUROPEAN》, 18 September 2009 (2009-09-18), pages 411 - 414 * |
Also Published As
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