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KR101605338B1 - 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터 및 그 제조 방법 - Google Patents

토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터 및 그 제조 방법 Download PDF

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KR101605338B1
KR101605338B1 KR1020140133174A KR20140133174A KR101605338B1 KR 101605338 B1 KR101605338 B1 KR 101605338B1 KR 1020140133174 A KR1020140133174 A KR 1020140133174A KR 20140133174 A KR20140133174 A KR 20140133174A KR 101605338 B1 KR101605338 B1 KR 101605338B1
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KR
South Korea
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silicon substrate
topological
film
insulating film
metal stack
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Inventor
신창환
조재성
Original Assignee
서울시립대학교 산학협력단
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Publication date
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Abstract

본 발명은 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터에 관한 것으로, 실리콘 기판 위에 형성되고 소스 단자가 연결되는 제1 도핑 영역, 상기 실리콘 기판 위에 형성되고 드레인 단자가 연결되는 제2 도핑 영역, 상기 실리콘 기판 위에 형성되는 고유전율 금속 스택 및 일 측면이 상기 고유전율 금속 스택과 직렬로 연결되고 타 측면이 게이트 단자로 연결되는 토폴로지컬 절연체 막을 포함하며, 기존의 공정에 큰 변화를 주지 않고도 종래 이론적 한계로 알려진 60mV/dec를 훨씬 하회하는 10mV/dec의 문턱전압이하 슬로프를 가지는 CMOS 트랜지스터를 구현할 수 있어 제조비용을 증가시키지 않고 상온에서 열전자 방출 특성을 가지면서도 저전력 고성능인 트랜지스터를 제공할 수 있다.

Description

토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터 및 그 제조 방법{TRANSISTOR WITH NEGATIVE CAPACITOR USING TOPOLOGICAL INSULATOR PROCESS FOR THE PREFERATION OF THE SAME}
본 발명은 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터에 관한 것으로, 보다 상세하게는 게이트 스택에 토폴로지컬 절연체를 이용하여 구현한 네거티브 커패시터를 구비하여 문턱전압이하 슬로프를 향상시키는 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터에 관한 것이다.
1960년대에 MOSFET 트랜지스터가 개발된 후, 약 50년간 집적회로의 집적도는 지속적으로 증가하여 왔으며, 매 2년 마다 단위 칩 면적당 총 트랜지스터 수가 2배로 증가하는 추세로 집적회로의 집적도가 증가하였으며, 따라서 개별 트랜지스터의 크기가 지속적으로 감소하였고, 최근 소형화된 트랜지스터의 성능을 향상시키기 위한 반도체 기술들이 등장하였다. 이러한 반도체 기술에는 게이트 커패시턴스를 향상시키고 누설전류를 감소시키는 고유전율 금속 게이트(High-K Metal Gate, HKMG) 기술 및 문턱전압이하 슬로프(Subthreshold Slope, SS) 및 드레인 도입 배리어 저하(Drain Induced Barrier Lowering, DIBL) 특성을 향상시키는 FinFET 기술이 있으며, 이러한 반도체 기술에 힘입어 2011년에는 22nm CMOS 공정이 등장하였다.
그러나 트랜지스터 크기의 소형화에 비하여 구동 전압(VDD)의 저전압화는 그에 크게 미치지 못하고 있으며 이에 따라 CMOS 트랜지스터의 전력밀도는 지수적으로 증가하여 현재 원자로 전력밀도와 유사한 정도의 매우 높은 전력밀도를 보이고 있다. 전력밀도를 감소시키기 위해서는 구동 전압의 저전압화가 반드시 필요하나 실리콘 기반의 MOSFET은 열방출 기반의 물리적 동작 특성을 지니기 때문에 0.1 ~ 0.5V의 공급 전압을 실현하기 어렵다. 이를 위하여는 상온에서 문턱전압이하 슬로프의 물리적 한계로 알려져 있는 60mV/dec, 그 이하의 문턱전압이하 슬로프를 가지는 트랜지스터가 필요하며 이는 10nm 이하 공정의 CMOS 전자소자를 구현하기 위하여 필수적이다.
문턱전압이하 슬로프는 다음 수학식 1에 의하여 산출될 수 있다.
Figure 112014094507352-pat00001
Figure 112014094507352-pat00002
여기에서, Cs는 트랜지스터의 반도체 기판의 커패시턴스이고, Cins는 게이트 단자의 커패시턴스이며, 이는 항상 양의 값을 가진다. 상온에서 상기 수학식 1의
Figure 112014094507352-pat00003
부분의 값은 60mV/dec 이므로, 현재 상온에서 문턱전압이하 슬로프의 최소값은 60mV/dec로 알려져 있다.
이러한 문턱전압이하 슬로프의 한계를 극복하는 저전력 및 가파른 스위칭 특성을 가지는 트랜지스터를 구현하기 위한 방법으로 네거티브 커패시터(Nagative Capacitor)를 이용하는 트랜지스터가 제안되고 있다.
네거티브 커패시터란 음의 커패시턴스를 가지는 커패시터로서 양의 커패시터에 네거티브 커패시터를 직렬 연결함으로써 커패시턴스를 증가시킬 수 있는 커패시터를 말한다. 이러한 네거티브 커패시터를 구현하기 위한 방법으로 강유전체(Ferroelectric Insulator)를 이용하는 방법이 제안되고 있다. 도 1은 일반적인 유전체(Dielectric)를 사용한 커패시터와 강유전체 커패시터의 온도별 커패시터스의 에너지 지평(Landscape)를 나타낸 그래프이다.
도 1에 도시된 바와 같이 강유전체 물질은 물질 고유 특성에 의하여 음의 에너지를 가지는 구간이 존재하나 음의 에너지는 불안정한 상태로 존재하기 때문에 유전체 커패시터(산화실리콘(SiO2) 및 산화하프늄(HfO2))을 사용한 커패시터와 강유전체 커패시터를 직렬로 연결하여 음의 커패시턴스를 안정된 상태로 구현할 수 있다. 도 1에 도시된 점선 부분이 가파른 스위칭 영역을 나타내며, 총 커패시터의 에너지 곡선의 최소값이 가파른 스위칭 영역 내에 있는 경우 SS가 60mV/dec 미만이 될 수 있다. 특히 온도가 큐리 온도(Curie Temperature) 이상인 경우 강유전체 물질은 고유의 성질을 잃어 더 이상 음의 에너지를 가지지 않으며 이 경우 큐리 온도 이하에서 온도를 조절하면 도 1에 도시된 (b) 부분의 (2)에 해당하는 에너지 곡선을 얻을 수 있다. 이 경우 최소값이 두 위치에서 존재하는데 이는 히스테리시스(Hysteresis) 성분의 존재를 의미하며 이 경우 온도를 증가시켜 어닐링(Annealing)함으로써 도 1의 (c) 부분의 (2)에 해당하는 에너지 곡선을 얻을 수 있다. 즉, 적절한 온도로 강유전체 커패시터를 어닐링함으로써 네거티브 커패시터를 구현할 수 있다. 그러나 강유전체 커패시터를 사용하는 네거티브 커패시터를 이용할 경우 문턱전압이하 슬로프를 10mV/dec 이하까지 낮출 수 없다는 한계가 있으며 강유전체 커패시터로 네거티브 커패시터를 구현할 경우 음의 커패시턴스의 구현 여부가 어닐링하는 온도에 민감하다는 문제가 있다.
한국공개특허 제10-2012-0080858호(공개일: 2012.07.18., 발명의 명칭 : 네거티브 커패시턴스 회로를 포함하는 감지 증폭기와 이를 포함하는 장치들, 청구범위 제1항)가 있다.
본 발명은, 게이트 스택에 토폴로지컬 절연체를 이용하여 구현한 네거티브 커패시터를 구비하여 종래 이론적 한계로 알려진 60mV/dec 을 훨씬 하회하는 10mV/dec의 문턱전압이하 슬로프를 가지는 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터를 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터는 실리콘 기판 위에 형성되고 소스 단자가 연결되는 제1 도핑 영역, 상기 실리콘 기판 위에 형성되고 드레인 단자가 연결되는 제2 도핑 영역, 상기 실리콘 기판 위에 형성되는 고유전율 금속 스택 및 일 측면이 상기 고유전율 금속 스택과 직렬로 연결되고 타 측면이 게이트 단자로 연결되며 토폴로지컬 절연체 막을 포함한다.
바람직하게는, 상기 고유전율 금속 스택은 상기 실리콘 기판 위에 산화하프늄 막이 원자층 증착법에 의하여 적층되어 형성된다.
바람직하게는, 상기 네거티브 커패시터는 상기 산화하프늄 막 위에 원자층 증착법에 의하여 증착되어 형성된다.
바람직하게는, 상기 네거티브 커패시터는 질화티타늄 막, 상기 질화티타늄 막 위에 증착되는 상기 토폴로지컬 절연체 막 및 상기 토폴로지컬 절연체 막 위에 증착되는 금 전극을 포함한다.
바람직하게는, 상기 질화티타늄 막은 실리콘 기판 위에 80nm 두께로 DC 마그네트론 스퍼터링법으로 증착되어 형성되고, 상기 토폴로지컬 절연체 막은 셀렌화비스무트, 텔루르화비스무트 및 텔루르화안티몬 중 적어도 하나로 이루어지고 칼슘이 도핑되며, 상기 금 전극은 상기 토폴로지컬 절연체 막 위에 열증착법으로 증착된다.
본 발명의 일 실시예에 따른 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터의 제조 방법은 제1 실리콘 기판 위에 고유전율 금속 스택을 형성하는 단계, 상기 고유전율 금속 스택 및 제2 실리콘 기판 중 적어도 하나의 위에 질화티타늄 막을 형성하는 단계, 토폴로지컬 절연체 막을 상기 질화티타늄 막 위에 형성하는 단계 및 금 전극을 상기 토폴로지컬 절연체 막 위에 형성하는 단계를 포함한다.
본 발명에 따르면, 기존의 공정에 큰 변화를 주지 않고도 종래 이론적 한계로 알려진 60mV/dec를 훨씬 하회하는 10mV/dec의 문턱전압이하 슬로프를 가지는 CMOS 트랜지스터를 구현할 수 있어 제조비용을 증가시키지 않고 상온에서 열전자 방출 특성을 가지면서도 저전력 고성능인 트랜지스터를 제공할 수 있다.
도 1은 유전체를 사용한 커패시터와 강유전체 커패시터의 온도별 커패시터스의 에너지 지평을 나타낸 그래프이다.
도 2a는 페르미 에너지 준위에 따른 토폴로지컬 절연체의 양자적 커패시턴스를 나타낸 그래프이다.
도 2b는 텔루르화 비스무트에 칼슘을 도핑할 경우 페르미 준위의 변화를 나타낸 그래프이다.
도 3은 본 발명의 일 실시예에 따른 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터의 개략도이다.
도 4는 본 발명의 다른 실시예에 따른 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터의 개략도이다.
도 5는 본 발명의 일 실시예에 따른 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터의 제조 방법을 도시한 순서도이다.
이하에서는 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이러한 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
최근 대두되고 있는 토폴로지컬 절연체(Topological Insulator)는 물질 내부에서는 전기 절연체의 성질을 지니지만 표면에서는 전도체 상태를 지니는 물질로서, 전자가 그 표면에서만 움직일 수 있는 물질이다. 이러한 토폴로지컬 절연체는 양자적 커패시턴스를 가질 수 있어 어떤 조건 하에서 게이트 커패시턴스 전체를 증가시킬 수 있다. 도 2a는 페르미 에너지(Fermi Energy) 준위에 따른 토폴로지컬 절연체의 양자적 커패시턴스를 나타낸 그래프이다. 도 2a에 도시된 바와 같이 특정한 페르미 에너지 준위에서 토폴로지컬 절연체가 네거티브 커패시터로 동작할 수 있음을 알 수 있다. 도 2b는 텔루르화 비스무트(Bis2Te3)에 칼슘(Ca)을 도핑할 경우 페르미 준위의 변화를 나타낸 그래프이다. 도 2b에 도시된 바와 같이 토폴로지컬 절연체에 칼슘을 도핑함으로써 페르미 준위를 변화시킬 수 있음을 알 수 있다. 따라서 셀렌화비스무트(Bis2Se3), 텔루르화비스무트(Bis2Te3) 및 텔루르화안티몬(Sb2Te3) 등의 토폴로지컬 절연체에 특정한 도핑을 가함으로써 네거티브 커패시터를 구현할 수 있다.
이러한 토폴로지컬 절연체에 의한 네거티브 커패시터는 상술한 바와 같은 강유전체에 의한 네거티브 커패시터가 가지고 있는 히스테리시스를 포함하지 않으며 트랜지스터에 구현되었을 경우 강유전체에 의한 네거티브 커패시터보다 더 가파른 스위칭 성능을 얻을 수 있다.
도 3은 본 발명의 일 실시예에 따른 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터의 개략도이며, 도 4는 본 발명의 다른 실시예에 따른 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터의 개략도이다.
도 3 및 도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터는, 제1 도핑 영역(20), 제2 도핑 영역(30), 고유전율 금속 스택(High-K/Metal-Gate Stack)(40) 및 네거티브 커패시터(60)를 포함하여 이루어진다.
제1 도핑 영역(20)은 실리콘 기판(10) 위에 형성되고 소스 단자(S)가 연결되고, 제2 도핑 영역(30)은 실리콘 기판(10) 위에 형성되고 드레인 단자(D)가 연결된다. 즉, 제1 및 제2 도핑 영역은 기존의 CMOS 장치의 소스 및 드레인 역할을 한다. 이 때, 실리콘 기판(10)이 P형 반도체이고, 제1 및 제2 도핑 영역(20, 30)이 N형 반도체로 구성되는 경우 트랜지스터는 NMOS가 되고, 실리콘 기판(10)이 N형 반도체이거나 P형 반도체 위에 형성된 N형 반도체 우물이고, 제1 및 제2 도핑 영역(20, 30)이 P형 반도체로 구성되는 경우 트랜지스터는 PMOS가 될 수 있다.
고유전율 금속 스택(40)은 실리콘 기판 위에 형성되고, 그 일 측면이 네거티브 커패시터(60)와 직렬로 연결된다. 이 때, 고유전율 금속 스택(40)은 실리콘 기판 위에 질화티타늄(TiN) 등의 금속 막(42)이 원자층 증착법에 의하여 적층되어 형성될 수 있다. 또한 고유전율 금속 스택(40)은 실리콘 기판(10) 위에 산화하프늄(HfO2) 등의 유전체(Dielectric Insulator) 막(41)이 적층되고 그 위에 질화티타늄(TiN) 등의 금속 막(42)이 적층되어 형성될 수 있다. 이 때, 유전체 막 및 금속 막(41, 42)는 원자층 증착법에 의하여 적층될 수 있다. 즉, 고유전율 금속 스택(40)은 기존의 CMOS 장치의 게이트 스택의 역할을 할 수 있다.
네거티브 커패시터(60)는 도 3에 도시된 실시예와 같이 별도의 실리콘 기판(50) 위에 형성되어 고유전율 금속 스택(40)과 직렬로 연결될 수도 있고 도 4에 도시된 실시예와 같이 고유전율 금속 스택(40)위에 증착되어 형성될 수도 있다. 이 경우, 네거티브 커패시터(60)는 산화하프늄 막(41) 위에 원자층 증착법에 의하여 증착되어 형성될 수 있다.
이 때, 네거티브 커패시터(60)는 질화티타늄(TiN) 막(61), 질화티타늄 막(61) 위에 증착되는 토폴로지컬 절연체(Topological Insulator) 막(62) 및 토폴로지컬 절연체 막(62) 위에 증착되는 금 전극(63)을 포함할 수 있다. 즉, 네거티브 커패시터(60)는 상술한 바와 같이, 토폴로지컬 절연체로 형성될 수 있으며, 이 때 토폴로지컬 절연체 막(62)이 질화티타늄(TiN)과 같은 금속 층(61) 위에 형성될 수 있다.
질화티타늄 막(61)은 도 3의 실시예와 같이 실리콘 기판(50) 위에 80nm 두께로 DC 마그네트론 스퍼터링(Magnetron Sputtering)법으로 증착되어 형성될 수 있으며, 또는 도 4의 실시예와 같이 고유전율 금속 스택(40) 위에 증착되어 형성될 수도 있다.
토폴로지컬 절연체 막(62)은 셀렌화비스무트, 텔루르화비스무트 및 텔루르화안티몬 중 적어도 하나로 이루어질 수 있다. 금 전극(63)은 토폴로지컬 절연체 막(62) 위에 열증착법(Thermal Evaporation)으로 증착되어 약 100nm 두께의 금 전극이 약 0.2mm 직경의 원형 패턴으로 형성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터의 제조 방법을 도시한 순서도이다. 도 4을 참조하여 본 발명의 일 실시예에 따른 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터의 제조 방법을 설명한다.
먼저 제1 실리콘 기판(10) 위에 고유전율 금속 스택을 형성한다(S110).
고유전율 금속 스택(40)은 실리콘 기판 위에 형성되고, 그 일 측면이 네거티브 커패시터(60)와 직렬로 연결된다. 이 때, 고유전율 금속 스택(40)은 실리콘 기판 위에 질화티타늄(TiN) 등의 금속 막(42)이 원자층 증착법에 의하여 적층되어 형성될 수 있다. 또한 고유전율 금속 스택(40)은 실리콘 기판(10) 위에 산화하프늄(HfO2)등의 유전체 막(41)이 적층되고 그 위에 질화티타늄(TiN) 등의 금속 막(42)이 적층되어 형성될 수 있다. 이 때, 유전체 막 및 금속 막(41, 42)는 원자층 증착법에 의하여 적층될 수 있다. 즉, 고유전율 금속 스택(40)은 기존의 CMOS 장치의 게이트 스택의 역할을 할 수 있다.
이후, 고유전율 금속 스택(40) 및 제2 실리콘 기판(50) 중 적어도 하나의 위에 질화티타늄 막을 형성한다(S120).
질화티타늄 막(61)은 도 3의 실시예와 같이 실리콘 기판(50) 위에 80nm 두께로 DC 마그네트론 스퍼터링(Magnetron Sputtering)법으로 증착되어 형성될 수 있으며, 또는 도 4의 실시예와 같이 고유전율 금속 스택(40) 위에 증착되어 형성될 수도 있다.
이어서, 토폴로지컬 절연체 막을 질화티타늄 막 위에 형성한다(S130). 토폴로지컬 절연체 막은 셀렌화비스무트(Bis2Se3), 텔루르화비스무트(Bis2Te3) 및 텔루르화안티몬(Sb2Te3) 중 적어도 하나로 이루어질 수 있다.
이후, 금 전극을 상기 토폴로지컬 절연체 막 위에 형성한다(S140). 금 전극(63)은 토폴로지컬 절연체 막(62) 위에 열증착법(Thermal Evaporation)으로 증착되어 약 100nm 두께의 금 전극이 약 0.2mm 직경의 원형 패턴으로 형성될 수 있다.
이어서, 제1 실리콘 기판(10) 위에 CMOS의 소스(S) 및 드레인(D) 역할을 하는 제1 및 제2 도핑 영역(10, 20)을 형성하고(S150) 프로세스를 종료한다. 즉, 게이트 스택이 반도체 기판(10)위에 형성된 뒤, 소스 및 드레인 역할을 하는 제1 및 제 2 도핑 영역(10, 20)을 도핑함으로써, 게이트 스택 옆 부분에 소스 단자 및 드레인 단자와 연결되는 도핑 영역을 형성할 수 있다. 또는 실시예에 따라 소스 및 드레인 역할을 하는 도핑 영역을 네거티브 커패시터(60)를 포함하거나 그와 직렬로 연결되는 게이트 스택보다 먼저 형성할 수 있다. 이 경우, 게이트 스택이 자리할 위치에 더미(Dummy) 게이트 스택을 형성한 뒤, 제1 및 제2 도핑 영역(10, 20)을 도핑하고, 더미 게이트 스택을 상술한 단계(S110) 내지 단계(S140)에서 형성되는 게이트 스택으로 대체함으로써 트랜지스터를 제조할 수 있다.
상술한 방법에 의하여 질화티타늄(TiN) 막(61), 질화티타늄 막(61) 위에 증착되는 토폴로지컬 절연체 막(62) 및 토폴로지컬 절연체 막(62) 위에 증착되는 금 전극(63)을 포함하는 네거티브 커패시터(60)를 형성할 수 있다.
이상 살펴본 바와 같이 본 발명에 따르면, 기존의 공정에 큰 변화를 주지 않고도 종래 이론적 한계로 알려진 60mV/dec를 훨씬 하회하는 10mV/dec의 문턱전압이하 슬로프를 가지는 CMOS 트랜지스터를 구현할 수 있어 제조비용을 증가시키지 않고 상온에서 열전자 방출 특성을 가지면서도 저전력 고성능인 트랜지스터를 제공할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다.
10 : 제1 실리콘 기판 20 : 제1 도핑 영역
30 : 제2 도핑 영역 40 : 고유전율 금속 스택
41 : 유전체 막 42 : 금속 막
50 : 제2 실리콘 기판 60 : 네거티브 커패시터
61 : 질화티타늄 막 62 : 토폴로지컬 절연체 막
63 : 금 전극 S : 소스
D : 드레인 G : 게이트

Claims (10)

  1. 실리콘 기판 위에 형성되고 소스 단자가 연결되는 제1 도핑 영역;
    상기 실리콘 기판 위에 형성되고 드레인 단자가 연결되는 제2 도핑 영역;
    상기 실리콘 기판 위에 형성되는 고유전율 금속 스택; 및
    일 측면이 상기 고유전율 금속 스택과 직렬로 연결되고 타 측면이 게이트 단자로 연결되며 토폴로지컬 절연체 막을 포함하는 네거티브 커패시터를 포함하되,
    상기 네거티브 커패시터는 질화티타늄 막, 상기 질화티타늄 막 위에 증착되는 상기 토폴로지컬 절연체 막 및 상기 토폴로지컬 절연체 막 위에 증착되는 금 전극을 포함하고,
    상기 질화티타늄 막은 실리콘 기판 위에 80nm 두께로 DC 마그네트론 스퍼터링법으로 증착되어 형성되고, 상기 토폴로지컬 절연체 막은 셀렌화비스무트, 텔루르화비스무트 및 텔루르화안티몬 중 적어도 하나로 이루어지고 칼슘이 도핑되며, 상기 금 전극은 상기 토폴로지컬 절연체 막 위에 열증착법으로 증착되는 것을 특징으로 하는 트랜지스터.
  2. 제 1항에 있어서,
    상기 고유전율 금속 스택은 상기 실리콘 기판 위에 산화하프늄 막이 원자층 증착법에 의하여 적층되어 형성되는 것을 특징으로 하는 트랜지스터.
  3. 제 2항에 있어서,
    상기 네거티브 커패시터는 상기 산화하프늄 막 위에 원자층 증착법에 의하여 증착되어 형성되는 것을 특징으로 하는 트랜지스터.
  4. 삭제
  5. 삭제
  6. 제1 실리콘 기판 위에 고유전율 금속 스택을 형성하는 단계;
    상기 고유전율 금속 스택 및 제2 실리콘 기판 중 적어도 하나의 위에 질화티타늄 막을 형성하는 단계;
    토폴로지컬 절연체 막을 상기 질화티타늄 막 위에 형성하는 단계; 및
    금 전극을 상기 토폴로지컬 절연체 막 위에 형성하는 단계를 포함하되,
    상기 토폴로지컬 절연체 막은 셀렌화비스무트, 텔루르화비스무트 및 텔루르화안티몬 중 적어도 하나로 이루어지고 칼슘이 도핑되는 것을 특징으로 하는 트랜지스터의 제조 방법.는 트랜지스터의 제조 방법.
  7. 제 6항에 있어서.
    상기 고유전율 금속 스택은 상기 제1 실리콘 기판 위에 산화하프늄 막이 원자층 증착법에 의하여 적층되어 형성되는 것을 특징으로 하는 트랜지스터의 제조 방법.
  8. 제 6항에 있어서.
    상기 질화티타늄 막은 고유전율 금속 스택 및 제2 실리콘 기판 중 적어도 하나의 위에 80nm 두께로 DC 마그네트론 스퍼터링법으로 증착되어 형성되는 것을 특징으로 하는 트랜지스터의 제조 방법.
  9. 삭제
  10. 제 6항에 있어서.
    상기 금 전극은 상기 토폴로지컬 절연체 막 위에 열증착법으로 증착되는 것을 특징으로 하는 트랜지스터의 제조 방법.
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