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CN102881655B - 画素结构及画素结构的制作方法 - Google Patents

画素结构及画素结构的制作方法 Download PDF

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CN102881655B CN201210385263.XA CN201210385263A CN102881655B CN 102881655 B CN102881655 B CN 102881655B CN 201210385263 A CN201210385263 A CN 201210385263A CN 102881655 B CN102881655 B CN 102881655B
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Abstract

一种画素结构及画素结构的制作方法。首先于电极上形成绝缘层、平坦层，平坦层具第一开口，暴露电极上的绝缘层。于平坦层上形成导电层，且导电层填入第一开口中。形成图案化光阻层，具蚀刻开口，暴露出电极上方的导电层。以图案化光阻层为罩幕，对导电层进行湿式蚀刻制程，经蚀刻开口移除电极上的导电层，并侧向蚀刻图案化光阻层下的导电层，以形成具第二开口的图案化导电层，第二开口位于第一开口内，暴露出电极上方的绝缘层。以图案化光阻层为罩幕，对绝缘层进行干式蚀刻制程，经蚀刻开口移除电极上方的绝缘层，以形成具暴露出电极的第三开口的图案化绝缘层，第三开口小于第二开口且自行对准于第二开口。

Description

画素结构及画素结构的制作方法
【技术领域】
本发明是有关于一种画素结构及画素结构的制作方法，且特别是有关于一种高解析度的画素结构及画素结构的制作方法。
【背景技术】
一般而言，高解析度显示器的画素结构包括薄膜晶体管以及与薄膜晶体管电性连接的画素电极。薄膜晶体管配置于基板上，包括栅极、栅介电层、通道层以及源极与漏极。一般会使用厚度较厚的平坦层增进平坦度，使液晶转动更平顺，平坦层配置于基板上，具有暴露出部分漏极的第一开口。电容电极配置于平坦层上且填入第一开口中，且电容电极具有暴露出漏极的第二开口。图案化绝缘层配置于电容电极上，覆盖电容电极，且具有暴露出部分漏极的第三开口。画素电极配置于图案化绝缘层上，经由第三开口与漏极电性连接。
画素结构的制作通常会使用到多道光罩，以在基板上形成包括扫描线与栅极的图案化第一金属层、包括数据线以及源极与漏极的图案化第二金属层、包括通道层的图案化半导体层、具有第一开口的平坦层、作为电容电极的具有第二开口的图案化第一导电层、具有第三开口的图案化绝缘层以及作为画素电极的图案化第二导电层。对于高解析度画素结构的多道光罩制程实际上会存在某种程度的对位偏移，导致高解析度画素结构的各膜层之间存在一定程度的偏移量。举例来说，由图案化第一导电层所形成的电容电极可能会偏移至平坦层的第一开口边缘处，此时由于光阻厚度的不一致，电容电极有可能会滑落至第一开口内。如此一来，造成电容电极与漏极发生短路。为了要避免上述情况发生，必须以过度曝光等方式来增加电容电极与平坦层的第一开口边缘之间的距离，如此一来可能导致关键尺寸不易控制，以及画素结构的解析度难以提升。
【发明内容】
本发明提供一种画素结构的制作方法，能避免第一电极与图案化第一导电层发生短路，并减少所需的光罩数目。
本发明另提供一种画素结构，具有高解析度以及高的电容面积，且具有较佳的元件特性与显示品质。
本发明提出一种画素结构的制作方法。于一基板上形成一薄膜晶体管，薄膜晶体管包括一第一电极。于基板上形成一第一绝缘层，覆盖第一电极。于基板上形成一平坦层，覆盖第一绝缘层且具有一第一开口，第一开口暴露位于第一电极上方的第一绝缘层。于平坦层上形成一第一导电层，第一导电层填入第一开口中。于第一导电层上形成一图案化光阻层，图案化光阻层具有一蚀刻开口，蚀刻开口暴露出位于第一电极上方的第一导电层。对第一导电层进行一湿式蚀刻制程，湿式蚀刻制程以图案化光阻层为罩幕，经由蚀刻开口移除位于第一电极上方的第一导电层，并且侧向蚀刻位于图案化光阻层下的部分第一导电层，以形成一图案化第一导电层，其中图案化第一导电层具有一第二开口，第二开口位于第一开口内，且暴露出位于第一电极上方的第一绝缘层。对第一绝缘层进行一干式蚀刻制程，干式蚀刻制程以图案化光阻层为罩幕，经由蚀刻开口移除位于第一电极上方的第一绝缘层，以形成一图案化第一绝缘层，其中图案化第一绝缘层具有一暴露出第一电极的第三开口，第三开口小于第二开口，且第三开口自行对准于第二开口内。移除图案化光阻层。于图案化第一导电层上形成一图案化第二绝缘层，图案化第二绝缘层覆盖图案化第一导电层以及第二开口内暴露出的部分第一绝缘层，图案化第二绝缘层具有一第四开口，第四开口位于第三开口内，且暴露出部分第一电极。于图案化第二绝缘层上形成一图案化第二导电层，图案化第二导电层经由第四开口与第一电极电性连接。
本发明另提出一种画素结构，设置在一基板上。画素结构包括一薄膜晶体管、一平坦层、一图案化第一导电层、一图案化第一绝缘层、一图案化第二绝缘层以及一图案化第二导电层。薄膜晶体管配置于基板上，包括一第一电极。平坦层配置于基板上，平坦层具有一第一开口，暴露出部分第一电极。图案化第一导电层配置于平坦层上且填入第一开口中，图案化第一导电层具有一第二开口，其中第二开口位于第一开口内，暴露出部分第一电极。图案化第一绝缘层配置于基板与平坦层之间，且覆盖薄膜晶体管，图案化第一绝缘层具有一第三开口，第三开口小于第二开口，且第三开口自行对准于第二开口内，暴露出第一电极。图案化第二绝缘层配置于图案化第一导电层上，图案化第二绝缘层覆盖图案化第一导电层以及第二开口内暴露出的部分第一绝缘层，图案化第二绝缘层具有一第四开口，第四开口位于第三开口内，暴露出部分第一电极。图案化第二导电层经由第四开口与第一电极电性连接。
基于上述，在本发明的画素结构的制作方法中，使用同一道光罩，对第一导电层进行湿式蚀刻制程以形成具有第二开口的图案化第一导电层，以及对第一绝缘层进行干式蚀刻制程以形成具有第三开口的图案化第一绝缘层，使得第三开口小于第二开口，且第三开口自行对准于第二开口内。如此一来，能避免第一电极与图案化第一导电层短路，且能减少所需的光罩数目，以及提升画素结构的解析度与开口率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
图1A至图1J为本发明的一实施例的画素结构的制作方法的流程示意图。
图2A为图1J的上视示意图。
图2B为图2A的第一至第四开口的放大示意图。
图3A至图3D为本发明的一实施例的扇出线路的制作的流程示意图。
图4为图3D的上视示意图，其中图3D为沿图4的C-C’的上视示意图。
【主要元件符号说明】
100：基板
102：栅极
104：栅介电层
106：通道层
108a：第一电极
108b：第二电极
110：第一导线
112a、112b：第一接垫
114：第二导线
116a、116b：第二接垫
120、120a：第一绝缘层
122、122a：图案化第一绝缘层
124：第一绝缘图案区块
130：平坦层
140、140a：第一导电层
142：图案化第一导电层
144：第一导电图案区块
152：图案化第二绝缘层
162：图案化第二导电层
164：第二导电图案区块
200：画素结构
H：孔洞
L：透光区
M：光罩
T：薄膜晶体管
DL：数据线
EO：蚀刻开口
PR：图案化光阻层
SE：侧向蚀刻
OP1：第一开口
OP2：第二开口
OP3：第三开口
OP4：第四开口
DEP：干式蚀刻制程
WEP：湿式蚀刻制程
b1、b2：底部直径
d1、d2、d3：顶部直径
x1、x2：水平距离
【具体实施方式】
图1A至图1J为本发明的一实施例的画素结构的制作方法的流程示意图，图2A为图1J的上视示意图，其中图1J的省略线的左边部分与右边部分分别为沿图2A的A-A’线与B-B’线的剖面示意图，以及图2B为图2A的第一至第四开口的放大示意图。首先，请参照图1A至图1D，于一基板100上形成一薄膜晶体管T，薄膜晶体管T包括一第一电极108a。在本实施例中，基板100例如是包括主动区与周边区(未绘示)，其中图1A至图1J所描述的步骤是在主动区的基板100上进行。薄膜晶体管T例如是底栅极(Bottom Gate)型薄膜晶体管，其制造方法例如是包括以下步骤。当然，在另一实施例中，薄膜晶体管T也可以是顶栅极(Top Gate)型薄膜晶体管或共平面(Coplanar)型薄膜晶体管，本发明不以此为限。
请参照图1A，首先，以底栅极型薄膜晶体管为例进行说明。于基板100上形成一栅极102。请参照图1B，接着，于基板100上形成一栅介电层104，栅介电层104覆盖栅极102。然后，于栅介电层104上形成一通道层106，对准栅极102。在本实施例中，通道层106的材料为半导体材料，例如是非晶硅、复晶硅、单晶硅、铟镓锌氧化物(IGZO)、有机半导体材料(organic semiconductor)等等。
请参照图1C，接着，于通道层106两侧上形成第一电极108a与一第二电极108b，且第一电极108a与第二电极108b电性连接通道层106。在本实施例中，第一电极108a例如是漏极电极，以及第二电极108b例如是源极电极，但本发明不以此为限。换言之，第一电极108a与第二电极108b中任一者例如是漏极电极，以及另一者例如是源极电极。
请参照图1D，然后，于基板100上形成一第一绝缘层120，覆盖第一电极108a。在本实施例中，第一绝缘层120的材质例如是包括氮化硅、氧化硅或氮氧化硅。接着，于基板100上形成一平坦层130，覆盖第一绝缘层120且具有一第一开口OP1，第一开口OP1暴露位于第一电极106上方的第一绝缘层120。在本实施例中，平坦层130例如是包括有机材料层，其材质例如是包括聚亚酰胺(polyimide)、聚乙烯对苯二甲酸酯(polyethylene terephthalate,PET)、聚甲基丙酼酸甲酯(poly methylmethacrylate,PMMA)、聚碳酸酯(polycarbonate,PC)、聚苯醚(poly(phenylene oxide),PPO)、聚甲醛(PolyoxyMethylene,POM)、聚苯乙烯(polystyrene,PS)、苯并环丁烯.(benzocyclobutene,BCB)、聚苯并唑(polybenzazole,PBO)、以及旋转涂布玻璃(Spin on Glass,SOG)、环烯烃(Cyclic Olefin Copolymers,COC)等。
请参照图1E，接着，于平坦层130上形成一第一导电层140，第一导电层140填入第一开口OP1中。在本实施例中，第一导电层140的材质例如是包括一透明导电材料，例如是铟锡氧化物(ITO)、铟锌氧化物(IZO)与铝锌氧化物(AZO)等。
然后，于第一导电层140上形成一光阻层(未绘示)，以及提供一光罩M于基板100上，光罩M例如是具有一透光区L。接着，通过光罩M对光阻层进行图案化，以于第一导电层140上形成一图案化光阻层PR，图案化光阻层PR具有一蚀刻开口EO，蚀刻开口EO暴露出位于第一电极108a上方的第一导电层140。由于平坦层130厚度较厚，为了完全曝开蚀刻开口EO的底部，避免残留部分影响对第一导电层140的蚀刻，避免造成第一导电层140残留，在本实施例中，是以过曝的方式通过光罩M对光阻层进行图案化，使得曝出的蚀刻开口EO的尺寸大于光罩M的透光区L的尺寸。举例来说，透光区L的边缘及与其对应的蚀刻开口EO的底部边缘之间的水平距离例如是0.5um。
请同时参照图1F与图1G，接着，对第一导电层140进行一等向性蚀刻制程，例如是一湿式蚀刻制程WEP(Wet Etching Process)，湿式蚀刻制程WEP以图案化光阻层PR为罩幕，经由蚀刻开口EO移除位于第一电极108a上方的第一导电层140，并且侧向蚀刻SE位于图案化光阻层PR下的部分第一导电层140a(见图1E)，以形成一图案化第一导电层142。如图1G所示，图案化第一导电层142具有一第二开口OP2，第二开口OP2位于第一开口OP1内，且暴露出位于第一电极108a上方的第一绝缘层120。也就是说，侧向蚀刻SE移除位于图案化光阻层PR下的部分第一导电层140a，且例如是进一步移除部分第一导电层140，使得图案化第一导电层142进一步内缩而具有侧向孔洞H。换言之，图案化第一导电层142的第二开口OP2更包括暴露出部分第一绝缘层120a的孔洞H。在本实施例中，湿式蚀刻制程WEP中所使用的蚀刻剂例如是草酸（COOH）2、盐铁液(FeCl3+HCl)、王水(aqua regia)等，但不限于此。第一开口OP1例如是具有一第一顶部直径d1与一第一底部直径b1，第二开口OP2例如是具有一第二顶部直径d2与一第二底部直径b2。第二顶部直径d2例如是小于第一顶部直径d1。在本实施例中，第二底部直径b2例如是等于第一底部直径b 1，但本发明不以此为限。视湿式蚀刻制程WEP移除第一导电层140的情况而定，孔洞H的大小可以变化，因此第二底部直径b2可以是小于或等于第一底部直径b 1。第一顶部直径d1的尺寸例如是介于5微米(μm)至10微米(μm)，以及第二顶部直径d2例如是介于3μm至8μm。在本实施例中，第二开口OP2的顶部边缘与该第一开口OP1的顶部边缘之间的水平距离x1例如是介于0.01um至10um，且较佳是介于0.5um至3.0um。图案化第一导电层142例如是网状电极(meshelectrode)，全面覆盖平坦层130，亦可依照需求设计图案，移除部份第一导电层142。图案化第一导电层142可作为对向电极(counter electrode)或是共同电极(common electrode)。
请参照图1H，然后，对第一绝缘层120进行一非等向性蚀刻制程，例如是一干式蚀刻制程DEP(Dry Etching Process)，干式蚀刻制程DEP以图案化光阻层PR为罩幕，经由蚀刻开口EO移除位于第一电极108a上方的第一绝缘层120，以形成一图案化第一绝缘层122，其中图案化第一绝缘层122具有一暴露出第一电极108a的第三开口OP3，位于第二开口OP2内。由于第二开口OP2与第三开口OP3使用同一图案化光阻层PR为罩幕，第三开口OP3小于第二开口OP2，且第三开口OP3自行对准于第二开口OP2内，因此第三开口OP3的边缘跟第二开口OP2的边缘约略为等距，。在本实施例中，干式蚀刻制程DEP中所使用的蚀刻剂例如是包括六氟乙烯(SF6)或四氟化碳(CF4)等蚀刻气体，但并不限于此。第三开口OP3的顶部直径d3例如是实质上小于第二开口OP2的顶部直径d2。第三开口OP3的顶部边缘与第二开口OP2的顶部边缘之间的水平距离x2例如是介于0.01μm至3μm，且较佳是介于0.1μm至1.0μm。由于湿式蚀刻制程WEP可以精准控制蚀刻速度，所以第三开口OP3的边缘跟第二开口的边缘可以相当接近，且完全不需要担心第三开口OP3跟第二开口OP2制程偏移的问题。
请参照图1I，接着，移除图案化光阻层PR。然后，于图案化第一导电层142上形成一图案化第二绝缘层152，其材质例如是氧化硅、氮化硅或氮氧化硅等，图案化第二绝缘层152覆盖图案化第一导电层142以及第二开口OP2内暴露出的部分第一绝缘层122a，图案化第二绝缘层152具有一第四开口OP4，第四开口OP4位于第三开口OP3内，且暴露出部分第一电极108a。在本实施例中，图案化第二绝缘层152例如是填入暴露出的部分第一绝缘层122a的孔洞H内。
请参照图1J，然后，于图案化第二绝缘层152上形成一图案化第二导电层162，图案化第二导电层162经由第四开口OP4与第一电极108a电性连接，可作为画素电极(pixel electrode)。图案化第二导电层162的材质例如是包括一透明导电材料，例如是铟锡氧化物、铟锌氧化物、铝锌氧化物等。在本实施例中，图案化第二绝缘层152例如是覆盖图案化第一导电层142，以及第二开口OP2内暴露出的部分第一绝缘层122a，使图案化第一导电层142与第一电极108a、图案化第二导电层162电性绝缘。也就是说，形成于图案化第一导电层142上且填入孔洞H内图案化第二绝缘层152实质上完整包覆图案化第一导电层142，使得图案化第一导电层142不会暴露出来，因此图案化第一导电层142与第一电极108a、图案化第二导电层162电性绝缘。
请同时参照图1J、图2A以及图2B，在本实施例中，画素结构200设置在基板100上。画素结构200包括薄膜晶体管T、平坦层130、图案化第一导电层142、图案化第一绝缘层122、图案化第二绝缘层152以及图案化第二导电层162。薄膜晶体管T配置于基板100上，包括第一电极108a。平坦层130配置于基板100上，平坦层130具有第一开口OP1，暴露出部分第一电极108a。图案化第一导电层142配置于平坦层130上且填入第一开口OP1中，图案化第一导电层142具有第二开口OP2，其中第二开口OP2位于第一开口OP1内，暴露出部分第一电极108a。图案化第一绝缘层122配置于基板100与平坦层130之间，且覆盖薄膜晶体管T，图案化第一绝缘层122具有第三开口OP3，第三开口OP3小于第二开口OP2，且第三开口OP3自行对准于第二开口OP2内，暴露出第一电极108a。图案化第二绝缘层152配置于图案化第一导电层142上，图案化第二绝缘层152覆盖图案化第一导电层142以及第二开口OP2内暴露出的部分第一绝缘层122a，图案化第二绝缘层152具有第四开口OP4，第四开口OP4位于第三开口OP3内，暴露出部分第一电极108a。图案化第二导电层162经由第四开口OP4与第一电极108a电性连接。
在本实施例中，薄膜晶体管T例如是包括栅极102、栅介电层104、通道层106以及第一电极108a与第二电极108b。栅极102配置于基板100上。栅介电层104配置于基板100上且覆盖栅极102。通道层106配置于栅介电层104上，对准栅极102。第一电极108a与第二电极108b配置于位于通道层106的两侧，且电性连接通道层106。在本实施例中，第二电极108b例如是与数据线DL电性连接。
在本实施例中，画素结构的制作方法例如是更包括在周边的扇出区(Fanout region)进行双层扇出线路的制作，其详细说明如下。图3A至图3D为本发明的一实施例的扇出线路的制作的流程示意图，以及图4为图3D的上视示意图，其中图3D为沿图4的C-C’的上视示意图。请参照图3A，首先，于基板100上形成多条第一导线110。在本实施例中，第一导线110例如是与栅极102一起形成。接着，于第一导线110上形成一栅介电层104。然后，于栅介电层104上形成多条第二导线114，其中第二导线114与第一导线110交替配置于基底100上。在本实施例中，第二导线114例如是与第一电极108a及第二电极108b一起形成。在本实施例中，更包括于基板100上形成多个第一接垫112a、112b以及多个第二接垫116a、116b。第一接垫112a与第一导线110电性连接，且第一接垫112a例如是与第一导线110实质上一体成形。第二接垫116a对应配置于每一个第一接垫112a上方并与其电性连接。第二接垫116b对应配置于每一个第一接垫112b上方并与其电性连接。其中，第二接垫116b与第二导线114电性连接，且第二接垫116b例如是与第二导线114实质上一体成形。
接着，于第二导线114上依序形成前文所述的第一绝缘层120与第一导电层140。然后，经由前述的光罩M于第一导电层140图案化光阻层PR形成图案化光阻层PR，图案化光阻层PR对应配置于每一条第二导线114上方。
请参照图3B，接着，通过前文所述的湿式蚀刻制程WEP形成图案化第一导电层142时，同时形成多个第一导电图案区块144，各第一导电图案区块144对应配置于一条第二导线114上方。在另一实施例中，第一导电图案区块144也可以配置于第一导线110上方，以进一步保护第一导线110。
请参照图3C，然后，通过前文所述的干式蚀刻制程DEP形成图案化第一绝缘层122时，同时形成多个第一绝缘图案区块124，各第一绝缘图案区块124配置于一第一导电图案区块144下方。
请参照图3D，接着，移除图案化光阻层PR。然后，于第一绝缘图案区块124上形成一图案化第二绝缘层152，图案化第二绝缘层152覆盖第一导电图案区块144。而后，更包括于形成图案化第二导电层162时，同时形成多个第二导电图案区块164，各第二导电图案区块164对应配置于每一个第二接垫116a、116b上方。
在本实施例中，画素结构200例如是更包括多条第一导线110、栅介电层104、多条第二导线114、多个第一绝缘图案区块124以及多个第一导电图案区块144。第一导线110配置于基板100上。栅介电层104配置于第一导线110上，且覆盖第一导线110。第二导线114配置于栅介电层104上，其中第二导线114与第一导线110交替配置于基板100上。各第一绝缘图案区块124配置于一条第二导线122上。各第一导电图案区块144配置于一第一绝缘图案区块124上。在本实施例中，第一导电图案区块144与图案化第一导电层142例如是由同一层所构成。第一绝缘图案区块124与图案化第一绝缘层122例如是由同一层所构成。
在本实施例中，使用同一道光罩M，对第一导电层140进行湿式蚀刻制程WEP以形成具有第二开口OP2的图案化第一导电层142，以及对第一绝缘层120进行干式蚀刻制程DEP以形成具有第三开口OP3的图案化第一绝缘层122。由于湿式蚀刻制程WEP具有侧向蚀刻以及干式蚀刻制程DEP进行等向性蚀刻的特性，因此在使用同一道光罩M的条件下，第三开口OP3小于第二开口OP2，且第三开口OP3自行对准于第二开口OP2内。此外，由于图案化第一导电层142的第二开口OP2与图案化第一绝缘层122的第三开口OP3是以自对准的方式形成，因此第三开口OP3的顶部边缘与第二开口OP2的顶部边缘之间的水平距离约略相同，且例如是介于0.01μm~3.0μm。如此来，能避免因制程偏移所致的第三开口OP3与第二开口OP2重叠，进而避免图案化第一导电层142与第一电极108a发生短路。在高解析度的画素结构，可以大大地缩小第一开口OP1、第二开口OP2、第三开口OP3与第四开口OP4的尺寸，且不需要考虑第二开口OP2与第三开口OP3的制程偏移问题，可以进一步利用第一开口OP1内的面积，使图案化第一导电层142图案化第二导电层162重叠面积增加，提高电容面积，增进显示品质。
另一方面，由于图案化第一导电层142与图案化第一绝缘层122是使用同一道光罩进行图案化，因此能减少所需的光罩数目，以降低画素结构的制作成本。再者，由于能缩小第三开口OP3的顶部边缘与第二开口OP2的顶部边缘之间的水平距离，因此图案化第一导电层142的制作具有较大的设计空间，进而能提升画素结构的开口率与解析度。此外，本实施例的画素结构的制作方法中使用的湿式蚀刻制程WEP与干式蚀刻制程DEP可与扇出线路等双层线路制程等现有制程结合，因此不会大幅改变画素结构的制程步骤且适于制作具有窄边框设计的显示面板。
综上所述，本发明使用同一道光罩，对第一导电层进行湿式蚀刻制程以形成具有第二开口的图案化第一导电层，以及对第一绝缘层进行干式蚀刻制程以形成具有第三开口的图案化第一绝缘层。由于湿式蚀刻制程具有侧向蚀刻以及干式蚀刻制程进行等向性蚀刻的特性，因此在使用同一道光罩的条件下，第三开口自行对准于第二开口内，第三开口小于第二开口，且第三开口的顶部边缘与第二开口的顶部边缘之间的水平距离约略相同。如此一来，能避免因制程偏移所致的第三开口与第二开口重叠，进而避免图案化第一导电层与第一电极发生短路。
另一方面，由于图案化第一导电层与图案化第一绝缘层是使用同一道光罩进行图案化，因此能减少所需的光罩数目，以降低画素结构的制作成本。特别是，由于能缩小第三开口的顶部边缘与第二开口的顶部边缘之间的水平距离且避免图案化第一导电层与第一电极发生短路，因此图案化第一导电层的制作具有较大的设计空间，进而能提升画素结构的开口率与解析度。此外，本实施例的画素结构的制作方法中使用的湿式蚀刻制程与干式蚀刻制程可与扇出线路等双层线路制程等现有制程结合，因此不会大幅改变画素结构的制程步骤。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (25)

1.一种画素结构的制作方法，包括：
于一基板上形成一薄膜晶体管，该薄膜晶体管包括一第一电极；
于该基板上形成一第一绝缘层，覆盖该第一电极；
于该基板上形成一平坦层，覆盖该第一绝缘层且具有一第一开口，该第一开口暴露位于该第一电极上方的该第一绝缘层；
于该平坦层上形成一第一导电层，该第一导电层填入该第一开口中；
于该第一导电层上形成一图案化光阻层，该图案化光阻层具有一蚀刻开口，该蚀刻开口暴露出位于该第一电极上方的该第一导电层；
对该第一导电层进行一湿式蚀刻制程，该湿式蚀刻制程以该图案化光阻层为罩幕，经由该蚀刻开口移除位于该第一电极上方的该第一导电层，并且侧向蚀刻位于该图案化光阻层下的部分该第一导电层，以形成一图案化第一导电层，其中该图案化第一导电层具有一第二开口，该第二开口位于该第一开口内，且暴露出位于该第一电极上方的该第一绝缘层；
对该第一绝缘层进行一干式蚀刻制程，该干式蚀刻制程以该图案化光阻层为罩幕，经由该蚀刻开口移除位于该第一电极上方的该第一绝缘层，以形成一图案化第一绝缘层，其中该图案化第一绝缘层具有一暴露出该第一电极的第三开口，该第三开口小于该第二开口，且该第三开口自行对准于该第二开口内；
移除该图案化光阻层；
于该图案化第一导电层上形成一图案化第二绝缘层，该图案化第二绝缘层覆盖该图案化第一导电层以及该第二开口内暴露出的部分该第一绝缘层，该图案化第二绝缘层具有一第四开口，该第四开口位于该第三开口内，且暴露出部分该第一电极；以及
于该图案化第二绝缘层上形成一图案化第二导电层，该图案化第二导电层经由该第四开口与该第一电极电性连接。
2.根据权利要求1所述的画素结构的制作方法，其特征在于，该第一电极包括一漏极电极。
3.根据权利要求1所述的画素结构的制作方法，其特征在于，该平坦层包括一有机材料层。
4.根据权利要求1所述的画素结构的制作方法，其特征在于，该第一开口具有一第一顶部直径，该第二开口具有一第二顶部直径，该第二顶部直径小于该第一顶部直径。
5.根据权利要求1所述的画素结构的制作方法，其特征在于，该第一开口具有一第一底部直径，该第二开口具有一第二底部直径，该第二底部直径大于该第一底部直径。
6.根据权利要求1所述的画素结构的制作方法，其特征在于，该第二开口的顶部边缘与该第一开口的顶部边缘之间的水平距离介于0.01μm至10μm。
7.根据权利要求1所述的画素结构的制作方法，其特征在于，该图案化第二绝缘层覆盖该图案化第一导电层，以及该第二开口内暴露出的部分该第一绝缘层，使该图案化第一导电层与该第一电极、该图案化第二导电层电性绝缘。
8.根据权利要求1所述的画素结构的制作方法，其特征在于，该第三开口的顶部直径小于该第二开口的顶部直径。
9.根据权利要求1所述的画素结构的制作方法，其特征在于，该第三开口的顶部边缘与该第二开口的顶部边缘之间的水平距离介于0.01μm至3.0μm。
10.根据权利要求1所述的画素结构的制作方法，其特征在于，该图案化第一导电层与该图案化第二导电层的材质分别包括一透明导电材料。
11.根据权利要求1所述的画素结构的制作方法，其特征在于，该薄膜晶体管的制造方法包括：
于该基板上形成一栅极；
于该基板上形成一栅介电层，该栅介电层覆盖该栅极；
于该栅介电层上形成一通道层，对准该栅极；以及
于该通道层两侧上形成该第一电极与一第二电极，且该第一电极与该第二电极电性连接该通道层。
12.根据权利要求1所述的画素结构的制作方法，其特征在于，更包括：
于该基板上形成多条第一导线；
于所述第一导线上形成一栅介电层；
于该栅介电层上形成多条第二导线，其中所述第二导线与所述第一导线交替配置于该基板上；
于所述第二导线上依序形成该第一绝缘层与该第一导电层；
通过该湿式蚀刻制程形成该图案化第一导电层时，同时形成多个第一导电图案区块，各该第一导电图案区块对应配置于一条第二导线上方；以及
通过该干式蚀刻制程形成该图案化第一绝缘层时，同时形成多个第一绝缘图案区块，各该第一绝缘图案区块配置于一第一导电图案区块下方。
13.一种画素结构，设置在一基板上，该画素结构包括：
一薄膜晶体管，配置于该基板上，包括一第一电极；
一平坦层，配置于该基板上，该平坦层具有一第一开口，暴露出部分该第一电极；
一图案化第一导电层，配置于该平坦层上且填入该第一开口中，该图案化第一导电层具有一第二开口，其中该第二开口位于该第一开口内，暴露出部分该第一电极；
一图案化第一绝缘层，配置于该基板与该平坦层之间，且覆盖该薄膜晶体管，该图案化第一绝缘层具有一第三开口，该第三开口小于该第二开口，且该第三开口自行对准于该第二开口内，暴露出该第一电极；
一图案化第二绝缘层，配置于该图案化第一导电层上，该图案化第二绝缘层覆盖该图案化第一导电层以及该第二开口内暴露出的部分该第一绝缘层，该图案化第二绝缘层具有一第四开口，该第四开口位于该第三开口内，暴露出部分该第一电极；以及
一图案化第二导电层，该图案化第二导电层经由该第四开口与该第一电极电性连接。
14.根据权利要求13所述的画素结构，其特征在于，该第一电极包括一漏极电极。
15.根据权利要求13所述的画素结构，其特征在于，该平坦层包括一有机材料层。
16.根据权利要求13所述的画素结构，其特征在于，该第一开口具有一第一底部直径，该第二开口具有一第二底部直径，该第二底部直径大于该第一底部直径。
17.根据权利要求13所述的画素结构，其特征在于，该第二开口的顶部边缘与该第三开口的顶部边缘之间的水平距离介于0.01μm至10μm。
18.根据权利要求13所述的画素结构，其特征在于，该图案化第二绝缘层覆盖该图案化第一导电层，以及该第二开口内暴露出的部分该第一绝缘层，使该图案化第一导电层与该第一电极、该图案化第二导电层电性绝缘。
19.根据权利要求13所述的画素结构，其特征在于，该第三开口的顶部直径小于该第二开口的顶部直径。
20.根据权利要求13所述的画素结构，其特征在于，该第三开口的顶部边缘与该第二开口的顶部边缘之间的水平距离介于0.01μm至3.0μm。
21.根据权利要求13所述的画素结构，其特征在于，该图案化第一导电层与该图案化第二导电层的材质分别包括一透明导电材料。
22.根据权利要求13所述的画素结构，其特征在于，该薄膜晶体管包括：
一栅极，配置于该基板上；
一栅介电层，配置于该基板上且覆盖该栅极；
一通道层，配置于该栅介电层上，对准该栅极；以及
该第一电极与一第二电极，配置于位于该通道层的两侧，且电性连接该通道层。
23.根据权利要求13所述的画素结构，其特征在于，更包括：
多条第一导线，配置于该基板上；
一栅介电层，配置于所述第一导线上，且覆盖所述第一导线；
多条第二导线，配置于该栅介电层上，其中所述第二导线与所述第一导线交替配置于该基板上；
多个第一绝缘图案区块，各该第一绝缘图案区块配置于一条第二导线上；以及
多个第一导电图案区块，各该第一导电图案区块配置于一第一绝缘图案区块上。
24.根据权利要求23所述的画素结构，其特征在于，所述第一导电图案区块与该图案化第一导电层由同一层所构成。
25.根据权利要求23所述的画素结构，其特征在于，所述第一绝缘图案区块与该图案化第一绝缘层由同一层所构成。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101971594B1 (ko) * 2012-02-16 2019-04-24 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN103928399B (zh) * 2013-12-31 2017-11-03 厦门天马微电子有限公司 Tft阵列基板的制作方法、tft阵列基板以及显示装置
KR20150137218A (ko) * 2014-05-28 2015-12-09 삼성디스플레이 주식회사 액정표시장치 및 이의 제조 방법
KR102262431B1 (ko) * 2015-02-03 2021-06-08 삼성디스플레이 주식회사 액정 표시 장치
JP2017191183A (ja) * 2016-04-12 2017-10-19 株式会社ジャパンディスプレイ 表示装置及びその製造方法
TWI674662B (zh) * 2018-06-19 2019-10-11 友達光電股份有限公司 陣列基板的製造方法
CN110520976B (zh) * 2019-07-16 2024-02-09 京东方科技集团股份有限公司 显示基板及其制造方法、显示装置
CN110400810B (zh) 2019-08-01 2022-01-11 京东方科技集团股份有限公司 显示基板及其制作方法、和显示装置
CN112271189B (zh) * 2020-10-26 2023-05-12 合肥鑫晟光电科技有限公司 一种显示基板及其制作方法和显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1385743A (zh) * 2001-05-14 2002-12-18 三星电子株式会社 用于液晶显示器的薄膜晶体管及其制造方法
CN1610111A (zh) * 2003-10-13 2005-04-27 三星电子株式会社 薄膜晶体管阵列面板及其制造方法
CN101261962A (zh) * 2008-04-24 2008-09-10 友达光电股份有限公司 有源元件阵列基板及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6583471B1 (en) * 1999-06-02 2003-06-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having first and second insulating films
JP2003107523A (ja) * 2001-09-28 2003-04-09 Hitachi Ltd 液晶表示装置
JP4205010B2 (ja) * 2004-04-16 2009-01-07 三菱電機株式会社 表示装置とその製造方法
JP4802896B2 (ja) * 2005-09-09 2011-10-26 セイコーエプソン株式会社 電気光学装置の製造方法
KR101300183B1 (ko) * 2006-11-20 2013-08-26 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
TW201009434A (en) * 2008-08-29 2010-03-01 Au Optronics Corp Method for fabricating pixel structure, display panel and electro-optical apparatus
TW201044088A (en) * 2009-06-15 2010-12-16 Chunghwa Picture Tubes Ltd Pixel structure and manufacturing method thereof and display panel
US8354750B2 (en) * 2010-02-01 2013-01-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stress buffer structures in a mounting structure of a semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1385743A (zh) * 2001-05-14 2002-12-18 三星电子株式会社 用于液晶显示器的薄膜晶体管及其制造方法
CN1610111A (zh) * 2003-10-13 2005-04-27 三星电子株式会社 薄膜晶体管阵列面板及其制造方法
CN101261962A (zh) * 2008-04-24 2008-09-10 友达光电股份有限公司 有源元件阵列基板及其制造方法

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