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KR101901045B1 - 박막 트랜지스터 및 그 준비 방법, 어레이 기판, 및 디스플레이 장치 - Google Patents

박막 트랜지스터 및 그 준비 방법, 어레이 기판, 및 디스플레이 장치 Download PDF

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KR101901045B1
KR101901045B1 KR1020167031246A KR20167031246A KR101901045B1 KR 101901045 B1 KR101901045 B1 KR 101901045B1 KR 1020167031246 A KR1020167031246 A KR 1020167031246A KR 20167031246 A KR20167031246 A KR 20167031246A KR 101901045 B1 KR101901045 B1 KR 101901045B1
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펑 장
치 야오
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보에 테크놀로지 그룹 컴퍼니 리미티드
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Abstract

박막 트랜지스터 및 그 준비 방법, 어레이 기판 및 디스플레이 장치. 박막 트랜지스터는, 활성층(4), 활성층(4) 상에 배치되는 에칭된 배리어 층(5), 및 에칭된 배리어 층(5) 상에 배치되는 소스 및 드레인(6)을 포함한다. 소스 및 드레인(6)은 이격되는 방식으로 동일한 층 상에 배치된다. 에칭된 배리어 층(5)에 제1 비아 홀들(7)이 형성된다. 제1 비아 홀들(7)에 대응하는 활성층(4)에서의 위치들에 제2 비아 홀들(8)이 형성된다. 소스 및 드레인(6)은 에칭된 배리어 층(5)에 형성되는 제1 비아 홀들(7) 및 활성층(4)에 형성되는 제2 비아 홀들(8)을 통해 활성층(4)에 접속된다. 활성층에 2개의 제2 비아 홀들이 형성되기 때문에, 활성층의 채널 영역 길이의 설계 값 L1이 단축되고, 협 채널을 갖는 금속 산화물 반도체 어레이 기판이 형성되고 차징 레이트가 높으며, 이는 디스플레이 효과를 향상시키는데 도움이 된다.

Description

박막 트랜지스터 및 그 준비 방법, 어레이 기판, 및 디스플레이 장치{THIN FILM TRANSISTOR AND PREPARATION METHOD THEREFOR, ARRAY SUBSTRATE, AND DISPLAY APPARATUS}
본 발명의 실시예들은 박막 트랜지스터, 그 제조 방법, 어레이 기판 및 디스플레이 디바이스에 관한 것이다.
현재, 개발의 새로운 방향은 비정질 실리콘(a-Si) TFT들(thin film transistors)을 금속 산화물 TFT들로 대체하는 것이고 그 이유는 후자가 더 높은 이동도를 갖기 때문이다. 정규 금속 산화물 TFT는 다음과 같은 3가지 구성들: ESL(back channel protection) 타입, BCE(back channel etching) 타입, 및 Complar(common planar) 타입 중 임의의 것을 가질 수 있다. 금속 산화물 TFT들의 마지막 2가지 타입들은 TFT 특성 및 안정성의 관점에서 일부 문제점들을 갖고, 그 결과, ESL 타입 금속 산화물 TFT들이 광범위하게 연구되었고 대량 생산되게 되었다.
AD-SDS(Advanced-Super Dimensional Switching) 기술에 사용되는 금속 산화물 TFT는 7개의 마스크들(7 마스크들)에 의한 패터닝 공정을 통해 일반적으로 제조되고, 이는 게이트 전극을 패터닝하는 단계, 활성층(4)을 패터닝하는 단계, 에치 스톱층(5)을 패터닝하는 단계, 소스 및 드레인 전극들을 패터닝하는 단계, 제1 전극을 패터닝하는 단계, 평탄화층을 패터닝하는 단계, 및 제2 전극을 패터닝하는 단계를 연속적으로 포함한다. 어레이 기판의 안정성을 향상시키기 위해, 소스 및 드레인 전극들은 비아 홀들을 통해 각각 활성층(4)에 접속된다.
본 발명의 제1 양상은 박막 트랜지스터를 제공하는데, 이는, 활성층, 활성층 상에 배치되는 에치 스톱층 뿐만 아니라 에치 스톱층 상에 배치되는 소스 전극 및 드레인 전극을 포함하고, 여기서 소스 전극 및 드레인 전극은 동일층에 배치되고 서로로부터 분리되며, 에치 스톱층에 제1 비아 홀이 형성되고, 제1 비아 홀에 대응하는 활성층의 위치에 제2 비아 홀이 형성되며, 소스 전극 및 드레인 전극 각각은 에치 스톱층에 형성되는 제1 비아 홀 및 활성층에 형성되는 제2 비아 홀을 통해 활성층에 접속된다.
본 발명의 제2 양상은 박막 트랜지스터를 제조하기 위한 방법을 제공하는데, 이는,
박막 트랜지스터의 활성층을 형성하는 단계;
활성층 상에 에치 스톱층을 형성하는 단계;
에치 스톱층에 제1 비아 홀을 형성하는 단계;
제1 비아 홀에 대응하는 활성층의 위치에 제2 비아 홀을 형성하는 단계;
박막 트랜지스터의 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 여기서 소스 전극 및 드레인 전극 각각은 제1 비아 홀 및 제2 비아 홀을 통해 활성층에 접속된다.
본 발명의 제3 양상은 위 박막 트랜지스터를 포함하는 어레이 기판을 제공한다.
본 발명의 제4 양상은 위 어레이 기판을 포함하는 디스플레이 디바이스를 제공한다.
본 발명의 실시예들의 기술적 해결책을 명확히 도시하기 위해, 실시예들의 도면들이 다음에서 간략하게 설명될 것이며; 설명되는 도면들은 본 발명의 일부 실시예들에 관련되는 것일 뿐 본 발명을 제한하는 것이 아니라는 점이 명백하다.
도 1은 종래의 기술들에서 금속 산화물 반도체 어레이 기판의 일부 기능 층들의 단면을 개략적으로 도시한다.
도 2는 본 발명의 실시예에 따른 금속 산화물 반도체 어레이 기판의 일부 기능 층들의 단면을 개략적으로 도시한다.
도 3은 게이트 전극의 패턴이 본 발명의 실시예에 따라서 형성된 이후의 금속 산화물 반도체 어레이 기판의 단면을 개략적으로 도시한다.
도 4는 게이트 절연층의 패턴이 본 발명의 실시예에 따라서 형성된 이후의 금속 산화물 반도체 어레이 기판의 단면을 개략적으로 도시한다.
도 5는 활성층의 패턴이 본 발명의 실시예에 따라서 형성된 이후의 금속 산화물 반도체 어레이 기판의 단면을 개략적으로 도시한다.
도 6은 에치 스톱층의 패턴이 본 발명의 실시예에 따라서 형성된 이후의 금속 산화물 반도체 어레이 기판의 단면을 개략적으로 도시한다.
도 7은 제2 비아 홀의 패턴이 본 발명의 실시예에 따라서 형성된 이후의 금속 산화물 반도체 어레이 기판의 단면을 개략적으로 도시한다.
도 8은 전기적 도전층의 패턴이 본 발명의 실시예에 따라서 형성된 이후의 금속 산화물 반도체 어레이 기판의 단면을 개략적으로 도시한다.
도 9는 소스 및 드레인 금속층의 패턴이 본 발명의 실시예에 따라서 형성된 이후의 금속 산화물 반도체 어레이 기판의 단면을 개략적으로 도시한다.
도 10은 소스 및 드레인 전극들과 전기적 도전층의 패턴들이 본 발명의 실시예에 따라서 형성된 이후의 금속 산화물 반도체 어레이 기판의 단면을 개략적으로 도시한다.
도 11은 본 발명의 다른 실시예에 따른 금속 산화물 반도체 어레이 기판의 일부 기능 층들의 단면을 개략적으로 도시한다.
도 12는 게이트 전극의 패턴이 본 발명의 다른 실시예에 따라서 형성된 이후의 금속 산화물 반도체 어레이 기판의 단면을 개략적으로 도시한다.
도 13은 게이트 절연층의 패턴이 본 발명의 다른 실시예에 따라서 형성된 이후의 금속 산화물 반도체 어레이 기판의 단면을 개략적으로 도시한다.
도 14는 활성층의 패턴이 본 발명의 다른 실시예에 따라서 형성된 이후의 금속 산화물 반도체 어레이 기판의 단면을 개략적으로 도시한다.
도 15는 에치 스톱층의 패턴이 본 발명의 다른 실시예에 따라서 형성된 이후의 금속 산화물 반도체 어레이 기판의 단면을 개략적으로 도시한다.
도 16은 제2 비아 홀의 패턴이 본 발명의 다른 실시예에 따라서 형성된 이후의 금속 산화물 반도체 어레이 기판의 단면을 개략적으로 도시한다.
도 17은 본 발명의 다른 실시예를 따라서 에치 스톱층 상의 포토레지스트를 애싱한 이후의 금속 산화물 반도체 어레이 기판의 단면을 개략적으로 도시한다.
도 18은 본 발명의 다른 실시예에 따라서 에치 스톱층에서 제1 비아 홀들을 확대한 이후의 금속 산화물 반도체 어레이 기판의 단면을 개략적으로 도시한다.
도 19는 소스 및 드레인 전극들의 패턴이 본 발명의 다른 실시예에 따라서 형성된 이후의 금속 산화물 반도체 어레이 기판의 단면을 개략적으로 도시한다.
참조 번호들:
1. 베이스 기판; 2. 게이트 전극; 3. 게이트 절연층; 4. 활성층; 5. 에치 스톱층; 6. 소스 전극 및 드레인 전극; 7. 제1 비아 홀; 8. 제2 비아 홀; 9. 제3 비아 홀; 10. 전기적 도전층; 11. 포토레지스트.
도 1은 종래의 기술들에 알려진 금속 산화물 TFT(thin film transistor)의 일부 기능 층들의 단면을 개략적으로 도시한다. 금속 산화물 TFT는 베이스 기판(1), 베이스 기판(1) 상에 배치되는 게이트 전극(2), 게이트 전극(2) 상에 배치되는 게이트 절연층(3), 게이트 절연층(3)에 배치되는 활성층(4), 활성층(4) 상에 배치되는 에치 스톱층(5), 뿐만 아니라 에치 스톱층 상에 배치되는 소스 및 드레인 전극들(6)을 포함한다. 소스 및 드레인 전극들(6)은 동일한 층에 배치되고 서로로부터 분리되며, 소스 및 드레인 전극들(6)은 소스 및 드레인 전극들(6)과 활성층(4) 사이의 접속을 보장하도록 에치 스톱층(5)에 형성되는 비아 홀들(도 1에는 도시되지 않지만, 소스 및 드레인 전극의 재료가 비아 홀에 형성됨)을 통해 각각 활성층(4)에 접속된다.
도 1에 도시되는 바와 같이, L1은 활성층(4)의 채널 길이의 설계 값이다. 일반적으로 금속 산화물 활성층(4)의 채널 길이의 설계 값 L1은 더 크다, 예를 들어, L1은 10㎛이다. 일반적으로, 노출 머신의 해상도 제한으로 인해, 소스 전극(6)과 드레인 전극(6) 사이의 거리의 설계 값은 4㎛이거나 또는 4㎛보다 더 크고, 소스 및 드레인 전극들(6)의 에칭 편차는 2㎛이며, 에치 스톱층(5)의 에칭 편차는 대략 1㎛이다. 소스 및 드레인 전극들이 에치 스톱층(5)에서 비아 홀들을 충분히 덮어씌울 수 있기에 충분한 공정 마진이 요구되며, 이러한 공정 마진은 3㎛로서 설계된다. 위 사실로 인해, 활성층(4)의 채널 길이의 설계 값 L1은 적어도 10㎛이다.
대조적으로, a-Si TFT에서 활성층(4)의 채널 길이의 설계 값은 4㎛이다. 채널들이 동일한 폭을 갖는다는 조건에서, 채널 길이의 설계 값 L1이 더 클수록, 채널 폭과 채널 길이 사이의 비율은 더 작아지고, 차징 레이트(charging rate)가 더 낮아지며, 그로 인해 디스플레이 효과를 절충한다.
금속 산화물 TFT에서의 활성층(4)의 채널 길이의 설계 값이 a-Si TFT에서의 활성층(4)의 채널 길이의 것보다 훨씬 크기 때문에, 금속 산화물 TFT에서의 활성층(4)은 더 높은 이동도를 갖는다. 그럼에도 불구하고, 활성층(4)의 채널 길이의 더 큰 설계 값은 금속 산화물 TFT의 속성의 증가를 심각하게 제한한다.
본 발명의 실시예들의 목적들, 기술적 상세사항들, 및 이점들을 명백히 하기 위해, 실시예의 기술적 해결책들이 본 발명의 실시예들에 관한 도면들과 함께 명확하고 완전히 이해될 수 있는 방식으로 설명될 것이다. 설명되는 실시예들은 본 발명의 실시예들의 단지 일부일 뿐 전부가 아니라는 점이 명백하다. 본 명세서에 설명되는 실시예들에 기초하여, 본 기술분야에 숙련된 자들은 별다른 창의적 작업 없이 본 발명의 범위 내에 있어야 하는 다른 실시예(들)를 획득할 수 있다.
실시예 1
도 2에 도시되는 바와 같이, 본 발명의 실시예는 박막 트랜지스터 및 그 제조 방법을 제공하며, 이는 상부 게이트 TFT를 예로서 취하여 설명될 것이다. 다음의 설명은 상부 게이트 TFT에 또한 적용될 수 있다는 점이 이해될 것이다.
도 2에 도시되는 바와 같이, 본 실시예의 박막 트랜지스터는, 활성층(4), 활성층(4) 상에 배치되는 에치 스톱층(5) 뿐만 아니라 에치 스톱층(5) 상에 배치되는 소스 및 드레인 전극들(6)을 포함하고, 여기서 소스 및 드레인 전극들(6)은 동일한 층에 배치되고 서로로부터 분리된다. 2개의 제1 비아 홀들(7)이 에치 스톱층(5)에 형성되고, 2개의 제2 비아 홀들(8)이 제1 비아 홀들(7)에 대응하는 활성층(4)의 위치들에 형성된다. 소스 및 드레인 전극들(6) 각각은 에치 스톱층(5)에 형성되는 제1 비아 홀(7) 및 활성층(4)에 형성되는 제2 비아 홀(8)을 통해 활성층(4)에 접속된다.
활성층에 비아 홀들이 형성되지 않는 종래의 기술과 비교해서, 본 발명의 실시예에서의 활성층(4)은 그 내부에 형성되는 제2 비아 홀들(8)을 갖는데, 이는 활성층(4)의 채널 길이를 단축시키고, 그로 인해 더 높은 차징 레이트로 협 채널 TFT를 형성하고, 이는 디스플레이 효과를 증가시킨다.
예로서, 제2 비아 홀(8)의 길이 L3은 제1 비아 홀(7)의 길이 L2보다 더 크다.
제2 비아 홀(8)의 길이 L3은 제1 비아 홀(7)의 길이 L2보다 더 크기 때문에, 활성층(4)의 채널 길이는 더욱 단축된다. 도 2에 도시되는 바와 같은 채널 길이 L1은 더 높은 차징 레이트로 협 채널 TFT를 형성하도록 단축되고, 이는 디스플레이 효과를 증가시킨다.
제2 비아 홀(8)의 길이 L3이 제1 비아 홀(7)의 길이 L2보다 더 크다는 사실로 인해 종래의 스퍼터링 공정을 통해서는 소스 및 드레인 전극들(6)이 형성될 수 없기 때문에, TFT는 전기적 도전층(10)을 더 포함하고, 여기서 소스 및 드레인 전극들(6)은 전기적 도전층(10) 상에 배치되고, 소스 및 드레인 전극들(6)은 전기적 도전층(10)을 통해 활성층(4)에 접속된다.
예로서, 전기적 도전층(10)은 전기적 도전성 접착제를 포함하고, 이러한 전기적 도전성 접착제는 나노입자들을 포함하고, 이러한 나노입자들의 재료는 은, 구리 또는 알루미늄 중 적어도 하나를 포함하고, 유체 전기적 도전성 접착제는 길이가 더 짧은 제1 비아 홀(7)을 통해 길이가 더 큰 제2 비아 홀(8)로 유입될 수 있고, 그로 인해 2개의 비아 홀들을 채우고 소스 및 드레인 전극들(6)을 활성층(4)에 접속시킨다.
예로서, TFT가 더 높은 이동도를 갖도록, 활성층(4)은 IGZO, ZnO 또는 ITZO와 같은 금속 산화물 반도체 재료들로 이루어진다.
위 TFT는 소스 및 드레인 전극들(6) 상에 배치되는 평탄화층, 평탄화층 상에 배치되는 인듐 주석 산화물층과 같은 다른 기능 층들을 더 포함할 수 있고, 이는 구체적인 응용에 기초하여 추가될 수 있다는 점이 이해될 수 있다.
도 3 내지 10에 도시되는 바와 같이, 위 TFT를 제조하는 방법은,
단계 1). 박막 트랜지스터의 활성층(4)을 형성함;
단계 2). 활성층(4) 상에 에치 스톱층(5)을 형성함;
단계 3). 에치 스톱층(5)에 제1 비아 홀(7)을 형성함;
단계 4). 제1 비아 홀(7)에 대응하는 활성층(4)의 위치에 제2 비아 홀(8)을 형성함;
단계 5). 박막 트랜지스터의 소스 및 드레인 전극들(6)을 형성함- 소스 및 드레인 전극들(6) 각각은 제1 비아 홀(7) 및 제2 비아 홀(8)을 통해 활성층(4)에 접속됨 -
를 포함한다.
예로서, 본 방법은 다음을 포함한다:
단계 a): 베이스 기판을 제공하고, 베이스 기판 상에 게이트 금속층으로 이루어진 게이트 전극의 패턴을 형성함;
도 3에 도시되는 바와 같이, 게이트 금속층 상에 수행되는 패터닝 공정에 의해 게이트 전극(2)을 포함하는 패턴이 베이스 기판(1) 상에 먼저 형성되는데, 여기서 베이스 기판은 유리 기판 또는 석영 기판이다.
예로서, 스퍼터링 또는 열 증발에 의해 게이트 금속층이 베이스 기판(1) 상에 퇴적된다. 이러한 게이트 금속층의 재료는 Cr, W, Ta, Mo, Al, Cu 등과 같은 금속들, 또는 이들의 합금일 수 있다. 게이트 금속층은 복수의 금속 막들로 이루어질 수 있다. 그 후, 포토레지스트의 층이 게이트 금속층 상에 도포되고, 포토레지스트-제거 영역 및 포토레지스트-보유 영역을 형성하기 위해 마스크를 사용하여 포토레지스트가 노출된다. 포토레지스트-보유 영역은 게이트 전극(2)의 패턴을 갖는 영역에 대응하고, 포토레지스트-제거 영역은 위 패턴을 갖지 않는 나머지 영역에 대응한다. 다음으로, 포토레지스트-제거 영역에서의 포토레지스트가 완전히 제거되고 포토레지스트-보유 영역에서의 포토레지스트의 두께가 동일하게 남도록 현상 공정이 수행된다. 게이트 전극(2)의 패턴을 형성하기 위한 에칭 공정에 의해 포토레지스트-제거 영역에서의 게이트 금속 막은 완전히 에칭된다. 마지막으로, 남아있는 포토레지스트가 박리된다.
단계 b): 도 4에 도시되는 바와 같이, 그 상에 게이트 전극이 형성된 베이스 기판 상에 게이트 절연층(3)을 형성함;
예로서, 단계 a)가 행해진 베이스 기판(1) 상에 1000 Å ~ 4000 Å의 두께를 갖는 게이트 절연층(3)의 재료를 퇴적하기 위해 PECVD(plasma enhanced chemical vapor deposition) 방법이 사용될 수 있고, 그로 인해 게이트 절연층(3)을 형성하는데, 여기서 게이트 절연층(3)의 재료는 산화물, 질화물 또는 질소 산화물일 수 있고, 게이트 절연층(3)은 단일층, 이중층 또는 다층 구조로 있을 수 있다.
단계 c): 활성층을 형성하기 위해 그 상에 게이트 절연층이 형성된 베이스 기판 상에 금속 산화물 반도체의 층을 퇴적함;
예로서, 도 5에 도시되는 바와 같이, 단계 b)가 행해진 베이스 기판 상에 활성층(4)을 형성하기 위해 마그네트론 스퍼터링, 열 증발 또는 다른 막 형성 방법들에 의해 IGZO가 퇴적되는데, 여기서 IGZO의 두께는 10 mm ~ 50 ㎜ 이다.
다음으로, 포토레지스트가 활성층(4) 상에 먼저 도포되고, 다음으로 포토레지스트-제거 영역 및 포토레지스트-보유 영역을 형성하도록 노출된다. 그 후, 현상 공정이 수행되어, 포토레지스트-제거 영역에서의 포토레지스트는 완전히 제거되고, 포토레지스트-보유 영역에서의 포토레지스트의 두께는 동일하게 남는다. 도 5에 도시되는 활성층(4)의 패턴을 형성하기 위해 포토레지스트-제거 영역에서의 금속 산화물 반도체 층을 완전히 에치하기 위한 에칭 공정이 다음으로 사용된다. 마지막으로 포토레지스트-보유 영역에서의 포토레지스트의 나머지가 박리된다.
금속 산화물 활성층(4)은 더 높은 이동도를 갖는다.
단계 d): 도 6에 도시되는 바와 같이, 베이스 기판 상에 에치 스톱층의 패턴을 형성하고, 에치 스톱층(5)에 제1 비아 홀들(7)을 형성함.
예로서, 단계 c)가 행해진 베이스 기판(1) 상에 마그네트론 스퍼터링, 열 증발 또는 다른 막 형성 방법들에 의해 에치 스톱층(5)의 재료가 퇴적된다. 에치 스톱층(5)의 재료는 산화물 또는 질화물일 수 있다. 본 발명의 실시예에서는 SiO2가 에치 스톱층(5)으로서 사용된다. 후속 단계는: 에치 스톱층(5) 상에 포토레지스트의 층을 도포하는 단계, 포토레지스트-제거 영역 및 포토레지스트-보유 영역을 형성하기 위해 마스크를 사용하여 포토레지스트를 노출시키는 단계- 포토레지스트-보유 영역은 에치 스톱층(5)의 패턴을 갖는 영역에 대응하고, 포토레지스트-제거 영역은 제1 비아 홀들(7)을 갖는 영역을 포함함 -; 현상 공정 및 CF4 및 산소의 가스 혼합물을 사용하는 드라이 에치 공정을 적용하는 단계- 포토레지스트-제거 영역에서의 포토레지스트는 완전히 제거되고, 포토레지스트-보유 영역에서의 포토레지스트의 두께는 동일하게 남음 -; 에치 스톱층(5)의 패턴을 형성하기 위해 에칭 공정에 의해 포토레지스트-제거 영역에서의 에치 스톱층(5)을 완전히 에칭하는 단계를 포함한다.
에치 스톱층(5)에 제1 비아 홀들(7)을 형성하는 단계 및 제1 비아 홀들(7)에 대응하는 위치들에 제2 비아 홀들(8)을 형성하는 단계(단계 e))는 하나의 패터닝 공정에 의해 달성될 수 있다는 점이 이해될 수 있다. 본 명세서에서 소위 단일 패터닝 공정은 단일 마스크 공정에 의해 제1 및 제2 비아 홀들 양자 모두를 형성하는 것이고, 이는 포토레지스트 도포, 노출, 현상, 애싱, 에칭 등의 공정들을 포함한다. 구체적으로, 에치 스톱층(5)은 단일 마스크를 사용하여 노출되고 현상되며; 다음으로 제1 비아 홀들(7)은 드라이 에치 공정을 통해 형성되고, 제2 비아 홀들(8)은 웨트 에치 공정을 통해 형성된다(상세사항들에 대해서는 단계 e)를 참조하자).
단계 e): 도 7에 도시되는 바와 같이, 활성층에 제2 비아 홀들을 형성함;
다음으로, IGZO로 이루어진 활성층(4)은, 도 7에 도시되는 바와 같은 제2 비아 홀들(8)을 형성하기 위해, H2SO4 및 HNO3을 혼합하여 획득되는 에칭제를 사용하여 웨트 에치 공정을 통해 에칭된다. 에칭 공정이 끝난 후 포토레지스트의 나머지가 박리된다.
종래 기술에서 활성층에 비아 홀이 형성되지 않는 상황에 비해, 활성층이 제2 비아 홀들(8)을 갖는 본 발명의 실시예는 활성층의 채널 길이를 단축시키고, 그로 인해 더 높은 차징 레이트로 협 채널 TFT를 형성하고, 이는 디스플레이 효과를 증가시킨다.
예로서, 제2 비아 홀(8)의 길이 L3이 제1 비아 홀(7)의 길이 L2보다 더 크도록 에칭 시간이 제어된다. 제2 비아 홀(8)의 길이 L3이 제1 비아 홀(7)의 길이 L2보다 더 크기 때문에, 활성층(4)의 채널 길이가 더욱 단축되고, 그로 인해 더 높은 차징 레이트로 협 채널 TFT를 형성하고, 디스플레이 효과를 증가시킨다.
단계 f): 도 8에 도시되는 바와 같이, 단계 e)가 행해진 베이스 기판 상에 코팅 방법에 의해 전기적 도전층을 도포함;
예로서, 제2 비아 홀(8)의 길이 L3은 제1 비아 홀(7)의 길이 L2보다 더 크기 때문에, 소스 및 드레인 전극들(6)의 재료는 제2 비아 홀(8)에 직접 퇴적될 수 없고, 따라서 유체 상태에 있는 전기 도전성 재료가 제2 비아 홀(8)을 채울 필요가 있다. 유체 도전층(10)이 제1 비아 홀(7)의 개구들을 통해 제2 비아 홀(8)에 유입되어 이를 채울 수 있고, 그로 인해 제1 비아 홀들(7) 및 제2 비아 홀들(8)을 통해 동작하는 전기적 도전성 채널을 형성한다.
따라서, 전기적 도전층(10)은 전기적 도전성 접착제로 이루어진다. 예를 들어, 전기적 도전성 접착제는 나노입자들을 포함하는데, 이러한 재료는 은, 구리 또는 알루미늄 중 적어도 하나를 포함한다. 위 전기적 도전성 접착제는 또한 직접 코팅되고 나서 경화되는 잉크일 수 있다는 점이 이해될 수 있다.
전기적 도전층(10)은 또한 소스 및 드레인 전극들(6)의 패턴을 형성하기 위해, 즉, 전기적 도전층(10)으로부터 소스 및 드레인 전극들(6)을 제조하기 위해 패터닝될 수 있다는 점이 이해될 수 있다.
단계 g): 단계 f)가 행해진 베이스 기판 상에 소스 및 드레인 금속층을 퇴적함, 그로 인해 패터닝 공정에 의해 소스 및 드레인 전극들을 형성함;
예를 들어, 도 9에 도시되는 바와 같이, 단계 f)가 행해진 베이스 기판(1) 상에 마그네트론 스퍼터링, 열 증발 또는 다른 막 형성 방법들에 의해 소스 및 드레인 금속층이 퇴적된다. 소스 및 드레인 전극 금속층의 재료는 Cr, W, Ta, Mo, Al, Cu 등과 같은 금속, 또는 이들의 합금일 수 있다. 소스 및 드레인 금속층은 복수의 금속 막들로 이루어질 수 있다. 후속 단계들은: 소스 및 드레인 금속층 상에 포토레지스트의 층을 도포하는 단계, 포토레지스트-제거 영역 및 포토레지스트-보유 영역을 형성하기 위해 마스크를 사용하여 포토레지스트를 노출시키는 단계- 포토레지스트-보유 영역은 소스 및 드레인 전극들의 패턴을 갖는 영역에 대응하고, 포토레지스트-제거 영역은 위 영역 이외의 나머지 영역에 대응함 -; 현상 공정을 적용하는 단계- 포토레지스트-제거 영역에서의 포토레지스트는 완전히 제거되고, 포토레지스트-보유 영역에서의 포토레지스트의 두께는 동일하게 남음 -; 도 10에 도시되는 바와 같이, 소스 및 드레인 전극들(6) 및 제3 비아 홀(9)의 패턴을 형성하기 위해 에칭 공정에 의해 포토레지스트-제거 영역에서의 소스 및 드레인 전극 금속 막 및 전기적 도전층(10)을 완전히 에칭하는 단계; 포토레지스트의 나머지를 박리하는 단계를 포함한다. 즉, 전기적 도전층(10) 및 소스 및 드레인 전극들(6)의 패턴들이 하나의 패터닝 공정을 통해 형성된다.
최종적으로 박막 트랜지스터를 형성하는 것으로 알려진 패터닝 공정에 의해 패시베이션층, 픽셀 전극 또는 다른 기능 층들이 더 형성될 수 있는 점이 이해될 수 있고, 이는 본 명세서에서 상술되지 않을 것이다.
본 실시예에서는, 제조된 TFT가 활성층(4)에 배치되는 제2 비아 홀들(8) 갖기 때문에, 활성층(4)의 채널 길이가 단축되고, 그로 인해 더 높은 차징 레이트로 협 채널 TFT를 형성시키고, 따라서 디스플레이 효과가 증가된다.
예 2
도 11 내지 18에 도시되는 바와 같이, 본 발명의 실시예는 박막 트랜지스터 및 이를 제조하기 위한 방법을 제공한다.
도 11에 도시되는 바와 같이, 박막 트랜지스터는, 활성층(4), 활성층(4) 상에 배치되는 에치 스톱층(5) 뿐만 아니라 에치 스톱층(5) 상에 배치되는 소스 전극(6) 및 드레인 전극(6)을 포함한다. 소스 및 드레인 전극들(6)은 동일한 층에 배치되고 서로로부터 분리된다. 제1 비아 홀들(7)이 에치 스톱층(5)에 형성되고, 제2 비아 홀들(8)이 제1 비아 홀들(7)에 대응하는 활성층(4)의 위치들에 형성되고, 소스 및 드레인 전극들(6) 각각은 에치 스톱층(5)에 형성되는 제1 비아 홀(7) 및 활성층(4)에 형성되는 대응하는 제2 비아 홀(8)을 통해 활성층(4)에 접속된다. 여기서, 제1 비아 홀(7)의 길이 L2는 제2 비아 홀(8)의 길이 L3보다 더 크고, 소스 및 드레인 전극들(6)은 에치 스톱층(5)에 접하는 활성층(4)의 부분의 표면을 접촉한다. 활성층(4) 이러한 부분의 표면이 소스 및 드레인 전극들(6)을 접촉하기 때문에, 소스 및 드레인 전극들과 활성층 사이의 접촉 속성이 증가되고, 그로 인해 접촉 저항을 감소시키고, 트랜지스터의 성증을 증가시키며 활성층의 채널 길이 L1을 더욱 단축시킨다.
예로서, 활성층(4)은 금속 산화물 반도체 재료로 이루어지고 더 높은 이동도를 갖는다.
위 TFT는 소스 및 드레인 전극들(6) 상에 배치되는 평탄화층, 평탄화층 상에 배치되는 인듐 주석 산화물층과 같은 다른 기능 층들을 더 포함할 수 있고, 이는 구체적인 응용으로서 추가될 수 있다는 점이 이해될 수 있다.
도 11 내지 19에 도시되는 바와 같이, TFT를 제조하기 위한 방법은,
단계 1). 박막 트랜지스터의 활성층(4)을 형성함;
단계 2). 활성층(4) 상에 에치 스톱층(5)을 형성함;
단계 3). 에치 스톱층(5)에 제1 비아 홀(7)을 형성함;
단계 4). 제1 비아 홀(7)에 대응하는 활성층(4)의 위치에 제2 비아 홀(8)을 형성함;
단계 5). 박막 트랜지스터의 소스 및 드레인 전극들(6)을 형성함- 소스 및 드레인 전극들(6) 각각은 제1 비아 홀(7) 및 제2 비아 홀(8)을 통해 활성층(4)에 접속됨 -
를 포함한다.
예로서, 본 방법은 다음을 포함한다:
단계 a): 베이스 기판을 제공하고, 베이스 기판 상에 게이트 금속층으로 이루어진 게이트 전극의 패턴을 형성함;
도 12에 도시되는 바와 같이, 게이트 금속층 상에 수행되는 패터닝 공정에 의해 게이트 전극(2)을 포함하는 패턴이 베이스 기판(1) 상에 먼저 형성되는데, 여기서 베이스 기판은 유리 기판 또는 석영 기판이다.
예로서, 스퍼터링 또는 열 증발에 의해 게이트 금속층이 베이스 기판(1) 상에 퇴적된다. 이러한 게이트 금속층의 재료는 Cr, W, Ta, Mo, Al, Cu 등과 같은 금속들, 또는 이들의 합금일 수 있다. 게이트 금속층은 복수의 금속 막들로 이루어질 수 있다. 그 후, 포토레지스트의 층이 게이트 금속층 상에 도포되고, 포토레지스트-제거 영역 및 포토레지스트-보유 영역을 형성하기 위해 마스크를 사용하여 포토레지스트가 노출된다. 포토레지스트-보유 영역은 게이트 전극(2)의 패턴을 갖는 영역에 대응하고, 포토레지스트-제거 영역은 위 패턴을 갖지 않는 나머지 영역에 대응한다. 다음으로, 포토레지스트-제거 영역에서의 포토레지스트가 완전히 제거되고 포토레지스트-보유 영역에서의 포토레지스트의 두께가 동일하게 남도록 현상 공정이 수행된다. 게이트 전극(2)의 패턴을 형성하기 위한 에칭 공정에 의해 포토레지스트-제거 영역에서의 게이트 금속 막은 완전히 에칭된다. 마지막으로, 남아있는 포토레지스트가 박리된다.
단계 b): 도 13에 도시되는 바와 같이, 그 상에 게이트 전극이 형성된 베이스 기판 상에 게이트 절연층(3)을 형성함;
예로서, 단계 a)가 행해진 베이스 기판(1) 상에 1000 Å ~ 4000 Å의 두께를 갖는 게이트 절연층(3)의 재료를 퇴적하기 위해 PECVD(plasma enhanced chemical vapor deposition) 방법이 사용될 수 있고, 그로 인해 게이트 절연층(3)을 형성하는데, 여기서 게이트 절연층(3)의 재료는 산화물, 질화물 또는 질소 산화물일 수 있고, 게이트 절연층(3)은 단일층, 이중층 또는 다층 구조로 있을 수 있다.
단계 c): 활성층을 형성하기 위해 그 상에 게이트 절연층이 형성된 베이스 기판 상에 금속 산화물 반도체의 층을 퇴적함;
예로서, 도 14에 도시되는 바와 같이, 단계 b)가 행해진 베이스 기판 상에 활성층(4)을 형성하기 위해 마그네트론 스퍼터링, 열 증발 또는 다른 막 형성 방법들에 의해 IGZO가 퇴적되는데, 여기서 IGZO의 두께는 10 mm ~ 50 ㎜ 이다.
다음으로, 포토레지스트가 활성층(4) 상에 먼저 도포되고, 다음으로 포토레지스트-제거 영역 및 포토레지스트-보유 영역을 형성하도록 노출된다. 그 후, 현상 공정이 수행되어, 포토레지스트-제거 영역에서의 포토레지스트는 완전히 제거되고, 포토레지스트-보유 영역에서의 포토레지스트의 두께는 동일하게 남는다. 활성층(4)의 패턴을 형성하기 위해 포토레지스트-제거 영역에서의 금속 산화물 반도체 층을 완전히 에치하기 위한 에칭 공정이 다음으로 사용된다. 마지막으로 포토레지스트-보유 영역에서의 포토레지스트의 나머지가 박리된다.
금속 산화물 활성층(4)은 더 높은 이동도를 갖는다.
단계 d): 도 15에 도시되는 바와 같이, 베이스 기판 상에 에치 스톱층의 패턴을 형성하고, 에치 스톱층(5)에 제1 비아 홀들(7)을 형성함.
예로서, 단계 c)가 행해진 베이스 기판(1) 상에 마그네트론 스퍼터링, 열 증발 또는 다른 막 형성 방법들에 의해 에치 스톱층(5)의 재료가 퇴적되는데, 여기서 에치 스톱층(5)의 재료는 산화물 또는 질화물일 수 있다. 본 발명의 실시예에서는 SiO2가 에치 스톱층(5)으로서 사용된다. 그 후, 에치 스톱층(5) 상에 포토레지스트(11)의 층이 도포되고, 다음으로 포토레지스트-제거 영역 및 포토레지스트-보유 영역을 형성하기 위해 마스크를 사용하여 노출되는데; 포토레지스트-보유 영역은 에치 스톱층(5)의 패턴을 갖는 영역에 대응하고, 포토레지스트-제거 영역은 제1 비아 홀들(7)을 갖는 영역을 포함한다. 다음으로, 현상 공정이 수행되고, CF4 및 산소의 가스 혼합물을 사용하는 드라이 에치 공정이 사용되어, 포토레지스트-제거 영역에서의 포토레지스트는 완전히 제거되고, 포토레지스트-보유 영역에서의 포토레지스트의 두께는 동일하게 남는다. 에치 스톱층(5)의 패턴을 형성하기 위해 에칭 공정에 의해 포토레지스트-제거 영역에서의 에치 스톱층(5)이 완전히 에칭된다.
에치 스톱층(5)에 제1 비아 홀들(7)을 형성하는 단계 및 제1 비아 홀들(7)에 대응하는 위치들에 제2 비아 홀들(8)을 형성하는 단계는 하나의 패터닝 공정에 의해 달성된다는 점이 이해될 수 있다.
소위 단일 패터닝 공정은 단일 마스크 공정에 의해 제1 및 제2 비아 홀들 양자 모두를 형성하는 것이고, 이는 포토레지스트 도포, 노출, 현상, 애싱, 에칭 등의 공정들을 포함한다. 구체적으로, 에치 스톱층(5)은 단일 마스크를 사용하여 노출되고 현상되며; 다음으로 제1 비아 홀들(7)은 드라이 에치 공정을 통해 형성되고, 제2 비아 홀들(8)은 웨트 에치 공정을 통해 형성된다(상세사항들에 대해서는 단계 e)를 참조하자).
단계 e): 도 16에 도시되는 바와 같이, 활성층에 제2 비아 홀을 형성함;
다음으로, IGZO로 이루어진 활성층(4)은, 도 7에 도시되는 바와 같은 제2 비아 홀들(8)을 형성하기 위해, H2SO4 및 HNO3을 혼합하여 획득되는 에칭제를 사용하여 웨트 에치 공정을 통해 에칭된다. 에칭 공정이 끝난 후 포토레지스트의 나머지가 박리된다. 활성층(4)에 배치되는 제2 비아 홀들(8)은, 더 높은 차징 레이트로 협 채널 TFT를 형성하기 위해, 활성층(4)의 채널 길이를 단축시키고, 이는 디스플레이 효과를 증가시킨다. 예로서, 제2 비아 홀(8)의 길이 L3이 제1 비아 홀(7)의 길이보다 더 크도록 에칭 시간을 제어하는 것이 가능하고, 그로 인해 협 채널 TFT를 형성하기 위해 활성층(4)의 채널 길이를 더욱 단축시킨다.
단계 f): 에치 스톱층에서의 제1 비아 홀을 확대함
제2 비아 홀(8)의 길이 L3은 제1 비아 홀(7)의 길이보다 더 크기 때문에, 소스 및 드레인 전극들(6)은 퇴적 방법을 통해 직접 제조될 수 없고, 제1 비아 홀(7)은 확대될 필요가 있다. 도 17은, 에치 스톱층의 노출된 부분을 형성하기 위해, 제1 비아 홀들의 2개의 대향 사이드들에 대응하는 위치들에서 에치 스톱층(5) 상에 형성된 포토레지스트(11)를 애싱하는 단계를 도시하였다.
예로서, 도 17에 도시되는 바와 같이, 에치 스톱층(5)의 부분을 노출시키고 에치 스톱층(5)의 노출된 부분을 에치하기 위해 CF4 및 산소의 가스 혼합물을 사용하여 제1 비아 홀(5)의 2개의 대향 사이들 상의 포토레지스트(11) 상에 애싱 공정이 수행된다.
단계 g: 에치 스톱층을 다시 에칭함;
도 18에 도시되는 바와 같이, CF4 및 산소의 가스 혼합물을 사용하는 드라이 에치 공정은, 제1 비아 홀(7)의 길이 L2가 제2 비아 홀(8)의 길이 L3보다 더 크도록, 에치 스톱층(5)에서의 제1 비아 홀들(7)을 다시 에칭하는데 사용되고, 이는 전기적 도전성 접착제로부터 전기적 도전층(10)을 제조하고, 전기적 도전층(10)을 활성층(10) 및 소스 및 드레인 전극들(6)에 각각 접속하는 대신에, 퇴적 방법을 사용하여 후속 소스 및 드레인 전극들(6)을 직접 제조하는 것을 편리하게 한다.
에치 스톱층(5)을 한 번 더 에칭한 후, 에치 스톱층(5)에 접하는 활성층(4)의 부분의 표면은 노출되고, 소스 및 드레인 전극들(6)이 후속하여 퇴적될 때 소스 및 드레인 전극들(6)을 접촉하여, 소스 및 드레인 전극들(6)은 활성층(4)을 더 잘 접촉한다. 동시에, 에치 스톱층(5)에 접하는 활성층의 부분의 표면이 소스 및 드레인 전극들(6)을 접촉하기 때문에, 활성층의 채널 길이 L1은 더욱 단축된다.
단계 h): 도 19에 도시되는 바와 같이, 단계 g)가 행해진 베이스 기판 상에 소스 및 드레인 금속층을 퇴적하고, 패터닝 공정에 의해 소스 및 드레인 전극들을 형성함;
예로서, 포토레지스트(11)가 박리되고, 단계 g)가 행해진 베이스 기판(1) 상에 마그네트론 스퍼터링, 열 증발 또는 다른 막 형성 방법에 의해 소스 및 드레인 전극 금속층이 퇴적된다. 소스 및 드레인 금속층의 재료는 Cr, W, Ta, Mo, Al, Cu 등과 같은 금속, 또는 이들의 합금일 수 있다. 소스 및 드레인 금속층은 복수의 금속 막들로 이루어질 수 있다. 그 후, 포토레지스트의 층이 소스 및 드레인 전극 금속층 상에 도포되고, 다음으로 포토레지스트-제거 영역 및 포토레지스트-보유 영역을 형성하기 위해 마스크를 사용하여 노출되는데; 포토레지스트-보유 영역은 소스 및 드레인 전극들의 패턴을 갖는 영역에 대응하고, 포토레지스트-제거 영역은 나머지 영역에 대응한다. 다음으로, 포토레지스트-제거 영역에서의 포토레지스트가 완전히 제거되고 포토레지스트-보유 영역에서의 포토레지스트의 두께가 동일하게 남도록 현상 공정이 수행된다. 소스 및 드레인 전극들(6) 및 제3 비아 홀(9)의 패턴을 형성하기 위한 에칭 공정에 의해 포토레지스트-제거 영역에서의 소스 및 드레인 전극 금속 막은 완전히 에칭된다. 마지막으로, 남아있는 포토레지스트가 박리된다.
최종적으로 금속 산화물 박막 트랜지스터를 형성하는 것으로 알려진 패터닝 공정에 의해 패시베이션층, 픽셀 전극 또는 다른 기능 층들이 더 형성될 수 있는 점이 이해될 수 있고, 이는 본 명세서에서 상술되지 않을 것이다.
본 발명의 이러한 실시예에서는, 제1 비아 홀들(7)이 먼저 에칭되고, 활성층(4)에서의 제2 비아 홀들(8)의 퇴적으로 인해, 더 높은 차징 레이트로 협 채널 금속 산화물 TFT를 형성하도록 활성층(4)의 채널 길이가 단축되고, 이는 디스플레이 효과를 증가시킨다.
제1 비아 홀들(7)이 한 번 더 에칭된 후, 에치 스톱층(5)에 접하는 활성층(4)의 부분의 표면은 노출되고, 소스 및 드레인 전극들(6)을 퇴적하는 후속 단계 동안 소스 및 드레인 전극들(6)을 접촉하고, 그로 인해 소스 및 드레인 전극들(6)은 활성층(4)을 더 잘 접촉한다. 동시에, 에치 스톱층(5)에 접하는 활성층(4)의 부분의 표면이 소스 및 드레인 전극들(6)을 접촉하기 때문에, 활성층의 채널 길이 L1은 더욱 단축된다.
예 3
본 발명의 실시예는 위 박막 트랜지스터들 중 임의의 것을 포함하는 어레이 기판을 제공한다. 이러한 어레이 기판은 다른 기능 층들을 더 포함할 수 있다는 점이 이해될 수 있다.
예 4
본 발명의 실시예는 위 어레이 기판을 포함하는 디스플레이 디바이스를 제공한다. 이러한 디스플레이 디바이스는 컬러 필터 기판, 액정 층, 편광기 등과 같은 다른 컴포넌트들을 더 포함할 수 있다는 점이 이해될 수 있고, 이는 본 기술분야에 통상의 지식을 알려진 자들에게 알려져 있으며, 본 명세서에 상술되지 않을 것이며 본 개시내용을 제한하지 않을 것이다.
이러한 디스플레이 디바이스는 예를 들어 LCD 패널, E-paper, OLED 패널, 휴대폰, 텔레비전, 디스플레이, 랩톱 컴퓨터, 디지털 사진-프레임, 내비게이터 또는 디스플레이 기능을 갖는 임의의 제품들 또는 컴포넌트들이다.
위에 설명된 것은 단지 본 개시내용의 예시적인 실시예들에 관한 것으로서 본 개시내용의 범위를 제한하지 않으며; 본 개시내용의 범위들은 첨부 특허청구범위에 의해 정의된다.
본 출원은 2014년 7월 14일자 출원된 중국 특허 출원 제20140334569.1호로부터의 우선권을 주장하며, 그 개시 내용은 전부가 본 명세서에 참조로 원용된다.

Claims (20)

  1. 박막 트랜지스터로서,
    활성층, 상기 활성층 상에 배치되는 에치 스톱층 뿐만 아니라 상기 에치 스톱층 상에 배치되는 소스 전극 및 드레인 전극을 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 동일층에 배치되고 서로로부터 분리되며, 상기 에치 스톱층에 제1 비아 홀이 형성되고, 상기 제1 비아 홀에 대응하는 상기 활성층의 위치에 제2 비아 홀이 형성되며, 상기 소스 전극 및 상기 드레인 전극 각각은 상기 에치 스톱층에 형성되는 상기 제1 비아 홀 및 상기 활성층에 형성되는 상기 제2 비아 홀을 통해 상기 활성층에 접속되고, 상기 제1 비아 홀의 길이는 상기 제2 비아 홀의 길이와는 상이한
    박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제2 비아 홀의 길이는 상기 제1 비아 홀의 것보다 더 큰 박막 트랜지스터.
  3. 제2항에 있어서,
    전기적 도전층을 더 포함하고,
    상기 전기적 도전층 상에 상기 소스 전극 및 상기 드레인 전극이 배치되고, 상기 소스 전극 및 상기 드레인 전극은 상기 전기적 도전층을 통해 상기 활성층에 접속되는 박막 트랜지스터.
  4. 제3항에 있어서,
    상기 전기적 도전층은 전기적 도전성 접착제를 포함하는 박막 트랜지스터.
  5. 제4항에 있어서,
    상기 전기적 도전성 접착제는 은, 구리 또는 알루미늄 중 적어도 하나를 포함하는 재료로 이루어지는 나노입자들을 포함하는 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 제1 비아 홀의 길이는 상기 제2 비아 홀의 것보다 더 크고, 상기 소스 전극 및 상기 드레인 전극은 상기 에치 스톱층에 접하는 상기 활성층의 부분의 표면을 접촉하는 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 활성층은 금속 산화물 반도체 재료로 이루어지는 박막 트랜지스터.
  8. 제7항에 있어서,
    상기 활성층은 IGZO, ZnO 또는 ITZO로 이루어지는 박막 트랜지스터.
  9. 박막 트랜지스터를 제조하기 위한 방법으로서,
    상기 박막 트랜지스터의 활성층을 형성하는 단계;
    상기 활성층 상에 에치 스톱층을 형성하는 단계;
    상기 에치 스톱층에 제1 비아 홀을 형성하는 단계;
    상기 제1 비아 홀에 대응하는 상기 활성층의 위치에 제2 비아 홀을 형성하는 단계; 및
    상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성하는 단계- 상기 소스 전극 및 상기 드레인 전극 각각은 상기 제1 비아 홀 및 상기 제2 비아 홀을 통해 상기 활성층에 접속됨 -
    를 포함하고,
    상기 제1 비아 홀의 길이는 상기 제2 비아 홀의 길이와는 상이한 박막 트랜지스터를 제조하기 위한 방법.
  10. 제9항에 있어서,
    상기 제2 비아 홀의 길이는 상기 제1 비아 홀의 것보다 더 큰 박막 트랜지스터를 제조하기 위한 방법.
  11. 제10항에 있어서,
    상기 에치 스톱층 상에 전기적 도전층을 형성하는 단계를 더 포함하고, 상기 소스 전극 및 상기 드레인 전극은 상기 전기적 도전층을 통해 상기 활성층에 접속되는 박막 트랜지스터를 제조하기 위한 방법.
  12. 제11항에 있어서,
    상기 에치 스톱층 상에 전기적 도전층을 형성하는 단계는 상기 에치 스톱층 상에 전기적 도전성 접착제를 도포하는 단계를 포함하는 박막 트랜지스터를 제조하기 위한 방법.
  13. 제12항에 있어서,
    상기 전기적 도전성 접착제는 은, 구리 또는 알루미늄 중 적어도 하나를 포함하는 재료로 이루어지는 나노입자들을 포함하는 박막 트랜지스터를 제조하기 위한 방법.
  14. 제11항에 있어서,
    상기 박막 트랜지스터의 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계 및 상기 에치 스톱층 상에 상기 전기적 도전층을 형성하는 단계는 하나의 패터닝 공정을 통해 달성되는 박막 트랜지스터를 제조하기 위한 방법.
  15. 제9항에 있어서,
    상기 에치 스톱층에 상기 제1 비아 홀을 형성하는 단계 및 상기 제1 비아 홀에 대응하는 상기 활성층의 위치에 상기 제2 비아 홀을 형성하는 단계는 하나의 패터닝 공정을 통해 달성되는 박막 트랜지스터를 제조하기 위한 방법.
  16. 제9항에 있어서,
    상기 제1 비아 홀에 대응하는 상기 활성층의 위치에 상기 제2 비아 홀을 형성하는 단계 이후, 상기 에치 스톱층의 노출된 부분을 형성하도록 상기 제1 비아 홀의 2개의 대향 사이드들에 대응하는 위치들에서 상기 에치 스톱층 상에 형성되는 포토레지스트를 애싱하는 단계; 및 상기 활성층의 부분을 노출시키도록 상기 에치 스톱층의 상기 노출된 부분을 에칭하는 단계를 더 포함하는 박막 트랜지스터를 제조하기 위한 방법.
  17. 제9항 내지 제16항 중 어느 한 항에 있어서,
    상기 활성층은 금속 산화물 반도체 재료로 이루어지는 박막 트랜지스터를 제조하기 위한 방법.
  18. 제17항에 있어서,
    상기 활성층은 IGZO, ZnO 또는 ITZO로 이루어지는 박막 트랜지스터를 제조하기 위한 방법.
  19. 어레이 기판으로서,
    제1항 내지 제8항 중 어느 한 항의 박막 트랜지스터를 포함하는 어레이 기판.
  20. 디스플레이 디바이스로서,
    제19항의 어레이 기판을 포함하는 디스플레이 디바이스.
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