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CN102034872B - 半导体器件 - Google Patents

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CN102034872B
CN102034872B CN2010105026758A CN201010502675A CN102034872B CN 102034872 B CN102034872 B CN 102034872B CN 2010105026758 A CN2010105026758 A CN 2010105026758A CN 201010502675 A CN201010502675 A CN 201010502675A CN 102034872 B CN102034872 B CN 102034872B
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Unisantis Electronics Singapore Pte Ltd
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Abstract

本发明提供一种半导体器件，包含：柱状构造体，配置于衬底上，由p型硅(102)、n型硅(104)、及配置于p型硅与n型硅之间且相对于衬底朝垂直方向延伸的氧化物(116)所构成；配置于p型硅的上下的高浓度n型硅层(134、122)；配置于n型硅的上下的高浓度p型硅层(136、124)；绝缘物(127)，包围p型硅(102)、n型硅(104)及氧化物(116)，且发挥作为栅极绝缘体功能；及导电体(128)，包围绝缘物(127)，且发挥作为栅极电极功能。

Description

半导体器件
技术领域
本发明涉及一种半导体器件。
背景技术
半导体器件中，尤其以使用属于具有MOS（Metal Oxide Semiconductor，金属氧化物半导体）构造的栅极电极的场效晶体管的MOS晶体管的集成电路，已迈入高集成化的一途。随着此高集成化，其中所使用的MOS晶体管，其微细化已进展至毫微米（nano）领域。在MOS晶体管构成属于数字（digital）电路的基本电路之一的反向器（inverter）电路（NOT电路）时，若该MOS晶体管的微细化进展，漏电（leak）电流的抑制会变得困难，使得可靠性因为热载子（hot carrier）效应而降低。此外，从确保必要电流量的要求来说，会有无法谋求电路占有面积的尺寸降低（size down）的问题。为了解决此种问题，乃提出一种具有将源极、栅极、漏极对衬底朝垂直方向配置而成的岛状半导体层，且由栅极将该岛状半导体层予以包围的构造的环绕式栅极晶体管（Surrounding Gate Transistor，SGT），及提出一种使用SGT的CMOS反向器电路（S.Watanabe、K.Tsuchida、D.Takashima、Y.Oowaki、A.Nitayama、K.Hieda、H.Takato、K.Sunouchi、F.Horiguchi、K.Ohuchi、F.Masuoka、H.Hara、“ANovel Circuit Technology with Surrounding Gate Transistors(SGT's)for UltraHigh Density DRAM′s（一种使用SGT的超高密度DRAM的新颖电路技术）"、IEEE JSSC、第30卷、第9期、1995年）。虽已通过使用此SGT的CMOS反向器电路实现了小型化，惟期望实现使用SGT的CMOS反向器电路更进一步的小型化。
发明内容
（发明所欲解决的问题）
本发明是有鉴于上述实情而研发，其目的在提供一种具有使用SGT的CMOS反向器电路，而可实现高集成化的半导体器件。
（解决问题的手段）
本发明的第1实施方式的半导体器件的特征在于，包含：柱状构造体，配置于衬底上，且具有第1硅、第2硅及第1绝缘物；其中该第2硅的导电型与所述第1硅不同；该第1绝缘物由所述第1硅及所述第2硅所包夹，且相对于所述衬底朝垂直方向延伸；
第1上下一对硅层，以包夹所述第1硅的方式配置在所述第1硅上下，且包含导电型与所述第1硅不同的第1高浓度杂质；
第2上下一对硅层，以包夹所述第2硅的方式配置在所述第2硅上下，且包含导电型与所述第2硅不同的第2高浓度杂质；
第2绝缘物，用以包围所述第1硅、所述第2硅、所述第1上下一对硅层、及所述第2上下一对硅层周围、与所述第1绝缘物；
导电体，包围所述第2绝缘物周围；及
第3绝缘物，配置在所述第1上下一对硅层内的配置在所述第1硅下的硅层与所述第2上下一对硅层内的配置在所述第2硅下的硅层的延伸至所述柱状构造体外的部分、与所述第2绝缘物间；
所述导电体的上端较所述第1上下一对硅层内的上方的硅层与所述第2上下一对硅层内的上方的硅层的上端为低；
所述第1上下一对硅层内的上方的硅层、与所述第2上下一对硅层内的上方的硅层电性连接；
通过将第1电源供给至所述第1上下一对硅层内的下方的硅层，并且将第2电源供给至所述第2上下一对硅层内的下方的硅层来操作。
此外，在本发明的优选实施方式中，在所述柱状构造体中，所述第1硅为p型或本质（intrinsic）型硅，所述第2硅为n型或本质型硅，所述第1绝缘物为第1氧化膜；
所述第1上下一对硅层分别为包含n型高浓度杂质的硅层；
所述第2上下一对硅层分别为包含p型高浓度杂质的硅层；
所述第2绝缘物发挥作为栅极绝缘膜功能，所述导电体发挥作为栅极电极功能。
此外，在本发明的优选实施方式中，所述第1硅、及所述第2硅均作成四角柱形状。
此外，在本发明的优选实施方式中，作成所述四角柱形状的第1硅的底面的四角形的邻接于所述第1氧化膜的边的长度L1满足以下关系式1，
···(关系式1)
其中，
Figure GDA00002755713700032
是表示费米电位（Fermi potential），εsilicon是表示硅的介电常数，q是表示电子的电荷量，NA是表示第1硅的杂质浓度。
此外，在本发明的优选实施方式中，作成所述四角柱形状的第1硅的底面的四角形的与邻接于所述第1氧化膜的边正交的边的长度L2满足以下关系式2，
Figure GDA00002755713700033
···(关系式2)
其中，
Figure GDA00002755713700034
是表示费米电位，εsilicon是表示硅的介电常数，q是表示电子的电荷量，NA是表示第1硅的杂质浓度。
此外，在本发明的优选实施方式中，作成所述四角柱形状的第2硅的底面的四角形的邻接于所述第1氧化膜的边的长度L3满足以下关系式3，
Figure GDA00002755713700035
···（关系式3)
其中，
Figure GDA00002755713700036
是表示费米电位，εsilicon是表示硅的介电常数，q是表示电子的电荷量，ND是表示第2硅的杂质浓度。
此外，在本发明的优选实施方式中，作成所述四角柱形状的第2硅的底面的四角形的与邻接于所述第1氧化膜的边正交的边的长度L4是满足以下关系式4，
Figure GDA00002755713700037
···(关系式4)
在此，
Figure GDA00002755713700038
是表示费米电位，εsilicon是表示硅的介电常数，q是表示电子的电荷量，ND是表示第2硅的杂质浓度。
此外，在本发明的优选实施方式中，所述第1硅、及所述第2硅均作成半圆柱形状。
此外，在本发明的优选实施方式中，发挥作为栅极绝缘膜功能的所述第2绝缘物、包围所述第2绝缘物周围且发挥作为栅极电极功能的所述导电体、所述第1硅、及所述第1上下一对硅层构成增强（enhancement）型nMOS晶体管；
发挥作为栅极绝缘膜功能的所述第2绝缘物、包围所述第2绝缘物周围且发挥作为栅极电极功能的所述导电体、所述第2硅、及所述第2上下一对硅层构成增强型pMOS晶体管；
所述导电体是由用以将nMOS晶体管与pMOS晶体管作成增强型的材料所形成。
所述第1硅、及所述第2硅是优选为均作成四角柱形状。
此外，作成所述四角柱形状的第1硅的底面的四角形的邻接于所述第1氧化膜的边的长度L1，是优选为满足以下关系式1。
Figure GDA00002755713700041
···(关系式1)
其中，
Figure GDA00002755713700042
是表示费米电位（Fermi potential），εsilicon是表示硅的介电常数，q是表示电子的电荷量，N是表示第1硅的杂质浓度。
借此，即可使属于第1硅的p型或本质型的硅耗尽化，而可提供一种具有高集成且高速的CMOS反向器电路的半导体器件。
此外，作成所述四角柱形状的第1硅的底面的四角形的与邻接于所述第1氧化膜的边正交的边的长度L2，是优选为满足以下关系式2。
Figure GDA00002755713700043
···(关系式2)
其中，
Figure GDA00002755713700044
是表示费米电位，εsilicon是表示硅的介电常数，q是表示电子的电荷量，NA是表示第1硅的杂质浓度。
借此，即可使属于第1硅的p型或本质型的硅耗尽化，而可提供一种具有高集成且高速的CMOS反向器电路的半导体器件。
此外，作成所述四角柱形状的第2硅的底面的四角形的邻接于所述第1氧化膜的边的长度L3，是优选为满足以下关系式3。
Figure GDA00002755713700045
···(关系式3)
其中，
Figure GDA00002755713700046
是表示费米电位，εsilicon是表示硅的介电常数，q是表示电子的电荷量，ND是表示第2硅的杂质浓度。
借此，即可使属于第2硅的n型或本质型的硅耗尽化，而可提供一种具有高集成且高速的CMOS反向器电路的半导体器件。
此外，作成所述四角柱形状的第2硅的底面的四角形的与邻接于所述第1氧化膜的边正交的边的长度L4是优选为满足以下关系式4。
···(关系式4)
其中，
Figure GDA00002755713700048
是表示费米电位，εsilicon是表示硅的介电常数，q是表示电子的电荷量，ND是表示第2硅的杂质浓度。
借此，即可使属于第2硅的n型或本质型的硅耗尽化，而可提供一种具有高集成且高速的CMOS反向器电路的半导体器件。
此外，所述第1硅、及所述第2硅是优选为均作成半圆柱形状。
借此，即可使用圆形状光刻胶（resist）而形成柱状构造体，而可提供一种具有高集成的CMOS反向器电路的半导体器件。
此外，是以发挥作为栅极绝缘膜功能的所述第2绝缘物、包围所述第2绝缘物周围且发挥作为栅极电极功能的所述导电体、所述第1硅、及所述第1上下一对硅层构成增强型nMOS晶体管；
发挥作为栅极绝缘膜功能的所述第2绝缘物、包围所述第2绝缘物周围，发挥作为栅极电极功能的所述导电体、所述第2硅、及所述第2上下一对硅层构成增强型pMOS晶体管；
所述导电体是优选为由用以将nMOS晶体管与pMOS晶体管作成增强型的材料所形成。
借此，pMOS晶体管及nMOS晶体管任一个均可作成增强型。
（发明效果）
依据本发明的第1实施方式的半导体器件，即可使用1个柱状构造体而构成CMOS反向器电路，而可谋求CMOS反向器电路的高集成化。
附图说明
图1中的（a）是本发明的一实施例的半导体器件的平面图，（b）是本发明的半导体器件的X-X’剖面图，（c）是本发明的半导体器件的Y-Y’剖面图。
图2中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图3中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图4中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图5中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图6中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图7中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图8中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图9中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图10中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图11中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图12中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图13中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图14中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图15中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图16中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图17中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图18中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图19中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图20中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图21中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图22中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图23中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图24中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图25中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图26中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图27中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图28中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图29中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图30中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图31中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图32中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图33中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图34中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图35中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图36中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图37中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图38中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图39中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图40中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图41中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图42中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图43中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图44中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图45中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图46中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图47中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图48中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图49中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图50中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图51中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图52中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图53中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图54中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图55中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图56中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图57中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图58中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图59中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图60中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图61中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图62中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图63中的（a）是用以说明本发明的一实施例的半导体器件的制造步骤的平面图，（b）是（a）的X-X’剖面图，（c）是（a）的Y-Y’剖面图。
图64中的（a）是本发明的实施例的变化例的半导体器件的平面图，（b）是本发明的半导体器件的X-X’剖面图，（c）是本发明的半导体器件的Y-Y’剖面图。
其中，附图标记说明如下：
101、105、111、112、119、125、126、129、132、142    氧化膜
102、202                                     p型或本质型硅
103、107、108、118、120、121、123、131、133、135    光刻胶
104、204                                     n型或本质型硅
106、109、110、113、117、130、141                   氮化膜
114、115                                        氮化膜侧壁
116、216                                         第1氧化膜
122、134、222、234                 包含n型高浓度杂质的硅层
124、136、224、236                 包含p型高浓度杂质的硅层
127                                   栅极绝缘膜、高介电膜
128                                         栅极电极、金属
137、138、139、140、237、238、239、240    金属与硅的化合物
143、144、145、146                                  接触孔
147、148、149、150、247、248、249、250              接触部
151、152、153、154、251、252、253、254             第1金属
227                                             栅极绝缘膜
228                                               栅极电极
具体实施方式
以下参照附图说明本发明的实施例的半导体器件及其制造方法。
图1中，（a）是显示本发明的实施例的半导体器件的平面图，（b）是显示该平面图的X-X’剖面图，（c）是显示该平面图的Y-Y’剖面图。
如图1中的（a）至图1中的（c）所示，本实施例的半导体器件为具有CMOS反向器电路（MOS晶体管），其具备构成MOS晶体管的1个柱状构造体，该柱状构造体是配置于衬底（图中未示出）上，具有：p型或本质型硅102；n型或本质型硅104；及第1氧化膜116，由硅102及硅104所包夹，相对于前述衬底朝垂直方向延伸。
本实施例的半导体器件还具备：上下一对硅层134、122，以包夹p型或本质型硅102的方式配置在上下，且包含n型高浓度杂质；上下一对硅层136、124，以包夹n型或本质型硅104的方式配置在上下，且包含p型高浓度杂质；栅极绝缘膜127，包围p型或本质型硅102、n型或本质型硅104周围；及栅极电极128，包围栅极绝缘膜127周围。
此外，在本实施例的半导体器件中，硅层134与硅层136是电性连接。在此，将第1电源供给至硅层122，将第2电源供给至硅层124。
在本实施例的半导体器件中，是分别于包含n型高浓度杂质的硅层134上形成有金属与硅的化合物138，在包含n型高浓度杂质的硅层122上形成有金属与硅的化合物137，在包含p型高浓度杂质的硅层136上形成有金属与硅的化合物139，在包含p型高浓度杂质的硅层124上形成有金属与硅的化合物140。
如图1中的（a）至图1中的（c）所示，在金属与硅的化合物138、及金属与硅的化合物139上，形成有接触部（contact）148，用以电性连接化合物138、139。
此外，分别在金属与硅的化合物137上形成有接触部147，在金属与硅的化合物140上形成有接触部149，在栅极电极128上形成有接触部150。
此外，在接触部147上形成有第1金属151，通过此第1金属151将第1电源供给至接触部147，且于接触部149上形成有第1金属153，通过此第1金属153将第2电源连接于接触部149。
此外，分别在接触部148上形成有第1金属152，在接触部150上形成有第1金属154。
p型或本质型硅102、n型或本质型硅104，均是作成四角柱形状。因此，本实施例的半导体器件的柱状构造体，可使用以平面观看为四角形状的光刻胶来形成。
作成四角柱形状的p型或本质型硅102的底面的四角形的邻接于第1氧化膜116的边的长度L1，是优选为满足以下关系式1。
···(关系式1)
其中，
Figure GDA00002755713700112
是表示费米电位，εsilicon是表示硅的介电常数，q是表示电子的电荷量，NA是表示硅102的杂质浓度。
借此，即可使p型或本质型硅102耗尽化，而可提供一种具有高集成且高速的CMOS反向器电路的半导体器件。
作成四角柱形状的p型或本质型硅102的底面的四角形的与邻接于第1氧化膜116的边正交的边的长度L2，是优选为满足以下关系式2。
Figure GDA00002755713700121
···(关系式2)
其中，
Figure GDA00002755713700122
是表示费米电位，εsilicon是表示硅的介电常数，q是表示电子的电荷量，NA是表示硅102的杂质浓度。
借此，即可使p型或本质型硅102耗尽化，而可提供一种具有高集成且高速的CMOS反向器电路的半导体器件。
此外，作成四角柱形状的n型或本质型硅104的底面的四角形的邻接于第1氧化膜116的边的长度L3，是优选为满足以下关系式3。
Figure GDA00002755713700123
···(关系式3)
其中，
Figure GDA00002755713700124
是表示费米电位，εsilicon是表示硅的介电常数，q是表示电子的电荷量，ND是表示硅104的杂质浓度。
借此，即可使n型或本质型硅耗尽化，而可提供一种具有高集成且高速的CMOS反向器电路的半导体器件。
此外，作成四角柱形状的n型或本质型硅104的底面的四角形的与邻接于第1氧化膜116的边正交的边的长度L4，是优选为满足以下关系式4。
Figure GDA00002755713700125
···(关系式4)
其中，
Figure GDA00002755713700126
是表示费米电位，εsilicon是表示硅的介电常数，q是表示电子的电荷量，ND是表示硅104的杂质浓度。
借此，即可使n型或本质型硅104耗尽化，而可提供一种具有高集成且高速的CMOS反向器电路的半导体器件。
以下参照图2至图63来说明本发明的实施例的半导体器件的制造步骤的一例。另外，在这些附图中，是对相同构成要素赋予相同符号。在图2至图63中，（a）是用以说明本发明的实施例的半导体器件的制造步骤的平面图，（b）是显示该平面图的X-X’剖面图，（c）是显示该平面图的Y-Y’剖面图。
参照图2，在形成于氧化膜101上的p型或本质型硅102上的既定区域，形成用以形成n型硅的光刻胶103。使用本质型作为硅102时，不需要此步骤。
接下来参照图3，使用光刻胶103作为掩模（mask），在硅102的既定区域导入磷等的杂质，形成n型或本质型硅104。使用本质型作为硅104时，不需要此步骤。
接下来参照图4，将光刻胶103剥离。
接下来参照图5，在硅层102、104上依序沉积氧化膜105、氮化膜106。
接下来参照图6，在氮化膜106上的既定区域，形成氮化膜106的蚀刻用的光刻胶107、108。
接下来参照图7，使用光刻胶107、108作为掩模，将氮化膜106及氧化膜105进行蚀刻并分别予以分割为二，形成氮化膜109、110、氧化膜111、112。
接下来参照图9，以覆盖氮化膜109、110、氧化膜111、112的方式，从硅层102、104上沉积氮化膜113。在氮化膜113的既定位置，形成用以形成氮化膜侧壁(side wall)114、115的凹部。
接下来参照图10，将氮化膜113回蚀刻(etch back)至既定深度，在氮化膜109、110、氧化膜111、112之间形成氮化膜侧壁114、115。
接下来参照图11，以氮化膜侧壁114、115为掩模，将硅102、104进行蚀刻，形成到达氧化膜101的沟。
接下来参照图12，在沟内沉积第1氧化膜116之后，通过CMP（ChemicalM echanical Polishing，化学机械研磨）予以平坦化。
接下来参照图13，从其上方沉积氮化膜117。
接下来参照图14，在其表面的既定位置，形成用以形成构成MOS晶体管的柱状构造体的四角形状的光刻胶118。
接下来参照图15，使用光刻胶118作为掩模，将氮化膜117、氮化膜109进行蚀刻。这时，在硅层102、104上，残存氧化膜111、112、与氮化膜侧壁114、115的一部分。
接下来参照图16，通过蚀刻将硅层102、104上的氧化膜111、112去除。
接下来参照图17，将光刻胶118剥离。
接下来参照图18，使用氮化膜117作为掩模，将硅层102、104以依既定厚度残存于氧化膜101上的方式进行蚀刻，形成具有硅层102、104的柱状体。
接下来参照图19，以均匀厚度的薄层覆盖包含具有硅层102、104的柱状体的构造物表面的方式沉积氧化膜119。
接下来参照图20，将氧化膜119进行蚀刻，使其在具有硅层102、104的柱状体壁面残存成侧壁状。
接下来参照图21，以覆盖具有硅层102、104的柱状体的方式，在硅层102、104上，形成组件分离用的光刻胶120。
接下来参照图22，使用光刻胶120作为掩模，将硅层102、104进行蚀刻，在氧化膜101上进行组件分离。
接下来参照图23，将光刻胶120剥离。
接下来参照图24，以覆盖具有硅层102、104的柱状体的右半部分、及硅层104的方式，形成用以从氧化膜101上导入杂质的光刻胶121。
接下来参照图25，使用光刻胶121作为掩模，导入磷等的杂质于硅层102，在具有硅层102、104的柱状体的左区域，形成包含n型高浓度杂质的硅层122。
接下来参照图26，将光刻胶121剥离。
接下来参照图27，以覆盖具有硅层102、104的柱状体的左半部分、及硅层122的方式，形成用以从氧化膜101上导入杂质的光刻胶123。
接下来参照图28，使用光刻胶123作为掩模，导入砷等的杂质于硅层104，在具有硅层102、104的柱状体的右区域，形成包含p型高浓度杂质的硅层124。
接下来参照图29，将光刻胶123剥离。
接下来参照图30，通过蚀刻将形成于具有硅层102、104的柱状体壁面的氧化膜119予以去除。
接下来参照图31，以覆盖具有硅层102、104的柱状体、硅层122、124的方式，从氧化膜101上沉积氧化膜125。
接下来参照图32，将氧化膜125回蚀刻至既定深度。这时，在氮化膜117上也残存氧化膜126。
接下来参照图33，以覆盖具有硅层102、104的柱状体、硅层122、124的方式，从氧化膜125上沉积作为栅极绝缘膜的高介电体膜127为薄层，且进一步沉积作为栅极电极的金属128，并以CMP予以平坦化。平坦化时，氧化膜126是通过蚀刻予以去除。
接下来，栅极绝缘膜127在本实施例的半导体器件中的增强型pMOS晶体管及nMOS晶体管中，是发挥作为栅极绝缘膜功能。此外，栅极电极128为由用以将nMOS晶体管与pMOS晶体管作成增强型的导电性材料所形成的栅极电极。以用以构成此栅极电极的导电性材料来说，例如有钛、氮化钛、钽、氮化钽。
接下来参照图34，将具有硅层102、104的柱状体周围的金属128回蚀刻至既定深度。
接下来参照图35，以包围具有硅层102、104的柱状体周围的方式，在金属128上沉积氧化膜129，且通过CMP予以平坦化。
接下来参照图36，将具有硅层102、104的柱状体周围的氧化膜129回蚀刻至既定深度。
接下来参照图37，以完全覆盖具有硅层102、104的柱状体上的氮化膜117的方式，以既定厚度沉积氮化膜130。
接下来参照图38，通过将氮化膜130进行蚀刻，在氮化膜侧壁114、115、氮化膜117周围的高介电膜127的侧壁残存成侧壁状。
接下来参照图39，在氮化膜117及氧化膜129上的既定位置，形成用以形成栅极的光刻胶131。
接下来参照图40，使用光刻胶131作为掩模，通过将氧化膜129进行蚀刻，在具有硅层102、104的柱状体及氮化膜117周围的高介电膜127的侧壁残存成侧壁状。
接下来参照图41，使用氮化膜130作为掩模，通过将金属128进行蚀刻，形成包围具有硅层102、104的柱状体周围的高介电膜127的侧壁的栅极电极。
接下来参照图42，将光刻胶131剥离。
接下来参照图43，以均匀厚度覆盖构造物表面的方式沉积氧化膜132。
接下来参照图44，通过将氧化膜132进行蚀刻，在具有硅层102、104的柱状体周围残存成侧壁状。
接下来参照图45，进一步将高介电膜127进行蚀刻，使高介电膜127仅残存于氧化膜132。
接下来参照图46，通过蚀刻将氮化膜130、117、114、115予以去除。
接下来参照图47，通过蚀刻将高介电膜127去除直到硅层102、104的高度。
接下来参照图48，通过将在氧化膜132外周露出的氧化膜125进行蚀刻，使包含n型高浓度杂质的硅层122、及包含p型高浓度杂质的硅层124露出。
接下来参照图49，以覆盖具有硅层102、104的柱状体的右半部分、及硅层124的方式，形成用以从氧化膜101上导入杂质的光刻胶133。
接下来参照图50，使用光刻胶133作为掩模，将磷等的杂质导入于硅层122的表层部分，形成包含n型高浓度杂质的硅层134。
接下来参照图51，将光刻胶133剥离。
接下来参照图52，以覆盖具有硅层102、104的柱状体的左半部分、及硅层122的方式，形成用以从氧化膜101上导入杂质的光刻胶135。
接下来参照图53，使用光刻胶135作为掩模，将砷等的杂质导入于硅层104的表层部分，形成包含p型高浓度杂质的硅层136。
接下来参照图54，将光刻胶135剥离。
接下来参照图55，在硅层122、134、136、124的表层部分形成金属与硅的化合物137、138、139、140。以此金属来说，可使用Ni（镍）、Co（钴），此化合物层是可通过例如在硅上沉积镍膜，且进一步通过实施热处理在硅表面形成Ni硅化物层来形成。
接下来参照图56，在构造物表面以均匀厚度沉积氮化膜141，且进一步沉积氧化膜142，并通过CMP进行平坦化。
接下来参照图57，分别形成到达金属与硅的化合物137、140上的氮化膜141的接触孔(contact hole)143、144。
接下来参照图58，形成到达金属与硅的化合物138、139的氮化膜141的接触孔145。
接下来参照图59，以使接触孔146到达氧化膜129的方式形成于氧化膜142的既定位置。
接下来参照图60，通过将接触孔143、144、145、146的底面的氮化膜141进行蚀刻，使金属与硅的化合物137、140、138、139、氧化膜129的一部分露出。
接下来参照图61，通过将接触孔146内的氧化膜129进行蚀刻，使栅极电极128露出。
接下来参照图62，通过将金属材料埋入于接触孔143、144、145、146来形成接触部147、148、149、150。
接下来参照图63，在接触部147、148、149、150上，形成第1金属151、152、153、154。
另外，在上述实施例中，p型或本质型硅102、n型或本质型硅104虽均作成四角柱形状，惟p型或本质型硅102、n型或本质型硅104，也可如图64中的（a）至（c）所示，均为半圆柱形状。图64中的（a）是此变化例的半导体器件的平面图，图64中的（b）是此变化例的半导体器件的X-X’剖面图，图64中的（c）是此变化例的半导体器件的Y-Y’剖面图。
此变化例的半导体器件，为具有MOS反向器电路（MOS晶体管），其具备构成MOS晶体管的1个柱状构造体，该柱状构造体是配置于衬底（图中未示出）上，具有：p型或本质型硅202；n型或本质型硅204；及第1氧化膜216，由硅202及硅204所包夹，且相对于前述衬底朝垂直方向延伸。
此变化例的半导体器件具备：上下一对硅层234、222，以包夹n型或本质型硅202的方式配置于上下，且包含n型高浓度杂质；上下一对硅层236、224，以包夹n型或本质型硅204的方式配置于上下，且包含p型高浓度杂质；栅极绝缘膜227，包围p型或本质型硅202、n型或本质型硅204、上下一对硅层234、222周围；及栅极电极228，包围栅极绝缘膜227周围。
在此变化例的半导体器件中，硅层234与硅层236是电性连接。在此，将第1电源连接于硅层222，将第2电源连接于硅层224。
在此变化例的半导体器件中，是分别在包含n型高浓度杂质的硅层234上形成金属与硅的化合物238、在包含n型高浓度杂质的硅层222上形成金属与硅的化合物237、在包含p型高浓度杂质的硅层236上形成金属与硅的化合物239、在包含p型高浓度杂质的硅层224上，形成金属与硅的化合物240。
如图64中的（a）至图64中的（c）所示，在金属与硅的化合物238、及金属与硅的化合物239上，形成接触部248，用以将化合物238、239电性连接。
此外，分别在金属与硅的化合物237上形成接触部247、在金属与硅的化合物240上形成接触部249、在栅极电极228上形成接触部250。
此外，在接触部247上形成第1金属251，且通过该第1金属251将第1电源供给至接触部247，及于接触部249上形成第1金属253，且通过该第2金属253将第2电源连接于接触部249。
此外，分别在接触部248上形成第1金属252，在接触部250上形成第1金属254。
本发明并不限于上述实施例，也可作各种修正及应用。组件构造是一例，可予以适当变更。
本申请是根据2009年10月1日申请的日本专利申请第2009-229591号主张优先权，包含该申请的发明的详细说明（说明书）、权利要求、附图及发明的摘要。日本专利申请第2009-229591号所揭示的内容，在此全部参照引用。

Claims (9)

1.一种半导体器件，其特征在于，包含：
柱状构造体，配置于衬底上，且具有第1硅、第2硅及第1绝缘物；其中该第2硅的导电型与所述第1硅不同；该第1绝缘物由所述第1硅及所述第2硅所包夹，且相对于所述衬底朝垂直方向延伸；
第1上下一对硅层，以包夹所述第1硅的方式配置在所述第1硅上下，且包含导电型与所述第1硅不同的第1高浓度杂质；
第2上下一对硅层，以包夹所述第2硅的方式配置在所述第2硅上下，且包含导电型与所述第2硅不同的第2高浓度杂质；
第2绝缘物，用以包围所述第1硅、所述第2硅、所述第1上下一对硅层、及所述第2上下一对硅层周围、与所述第1绝缘物；
导电体，包围所述第2绝缘物周围；及
第3绝缘物，配置在所述第1上下一对硅层内的配置在所述第1硅下的硅层与所述第2上下一对硅层内的配置在所述第2硅下的硅层的延伸至所述柱状构造体外的部分、与所述第2绝缘物间；
所述导电体的上端较所述第1上下一对硅层内的上方的硅层与所述第2上下一对硅层内的上方的硅层的上端为低；
所述第1上下一对硅层内的上方的硅层、与所述第2上下一对硅层内的上方的硅层电性连接；
通过将第1电源供给至所述第1上下一对硅层内的下方的硅层，并且将第2电源供给至所述第2上下一对硅层内的下方的硅层来操作。
2.如权利要求1所述的半导体器件，其特征在于，在所述柱状构造体中，所述第1硅为p型或本质型硅，所述第2硅为n型或本质型硅，所述第1绝缘物为第1氧化膜；
所述第1上下一对硅层分别为包含n型高浓度杂质的硅层；
所述第2上下一对硅层分别为包含p型高浓度杂质的硅层；
所述第2绝缘物发挥作为栅极绝缘膜功能，所述导电体发挥作为栅极电极功能。
3.如权利要求2所述的半导体器件，其特征在于，所述第1硅及所述第2硅均作成四角柱形状。
4.如权利要求3所述的半导体器件，其特征在于，作成所述四角柱形状的第1硅的底面的四角形的邻接于所述第1氧化膜的边的长度L1满足以下关系式1，
···(关系式1)
其中，φF是表示费米电位，εsilicon是表示硅的介电常数，q是表示电子的电荷量，NA是表示第1硅的杂质浓度。
5.如权利要求3所述的半导体器件，其特征在于，作成所述四角柱形状的第1硅的底面的四角形的与邻接于所述第1氧化膜的边正交的边的长度L2满足以下关系式2，
Figure FDA00002755713600022
···(关系式2)
其中，
Figure FDA00002755713600023
是表示费米电位，εsilicon是表示硅的介电常数，q是表示电子的电荷量，NA是表示第1硅的杂质浓度。
6.如权利要求3所述的半导体器件，其特征在于，作成所述四角柱形状的第2硅的底面的四角形的邻接于所述第1氧化膜的边的长度L3满足以下关系式3，
Figure FDA00002755713600024
···(关系式3)
其中，
Figure FDA00002755713600025
是表示费米电位，εsilicon是表示硅的介电常数，q是表示电子的电荷量，ND是表示第2硅的杂质浓度。
7.如权利要求3所述的半导体器件，其特征在于，作成所述四角柱形状的第2硅的底面的四角形的与邻接于所述第1氧化膜的边正交的边的长度L4满足以下关系式4，
Figure FDA00002755713600026
···(关系式4)
其中，
Figure FDA00002755713600027
是表示费米电位，εsilicon是表示硅的介电常数，q是表示电子的电荷量，ND是表示第2硅的杂质浓度。
8.如权利要求2所述的半导体器件，其特征在于，所述第1硅及所述第2硅均作成半圆柱形状。
9.如权利要求1所述的半导体器件，其特征在于，发挥作为栅极绝缘膜功能的所述第2绝缘物、包围所述第2绝缘物周围且发挥作为栅极电极功能的所述导电体、所述第1硅及所述第1上下一对硅层构成增强型nMOS晶体管；
发挥作为栅极绝缘膜功能的所述第2绝缘物、包围所述第2绝缘物周围且发挥作为栅极电极功能的所述导电体、所述第2硅及所述第2上下一对硅层构成增强型pMOS晶体管；
所述导电体是由用以将nMOS晶体管与pMOS晶体管作成增强型的材料所形成。
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