JP2000243085A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 49
- 239000000758 substrate Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 28
- 238000003491 array Methods 0.000 claims description 16
- 239000003990 capacitor Substances 0.000 claims description 6
- 230000003213 activating effect Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 18
- 238000010586 diagram Methods 0.000 description 25
- 229910052751 metal Inorganic materials 0.000 description 21
- 239000002184 metal Substances 0.000 description 21
- 230000004913 activation Effects 0.000 description 16
- 230000003321 amplification Effects 0.000 description 15
- 238000003199 nucleic acid amplification method Methods 0.000 description 15
- 101000693367 Homo sapiens SUMO-activating enzyme subunit 1 Proteins 0.000 description 13
- 102100025809 SUMO-activating enzyme subunit 1 Human genes 0.000 description 13
- 230000008901 benefit Effects 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- 230000007704 transition Effects 0.000 description 5
- 108050008316 DNA endonuclease RBBP8 Proteins 0.000 description 4
- 102100035250 SUMO-activating enzyme subunit 2 Human genes 0.000 description 4
- 101100453921 Caenorhabditis elegans kin-29 gene Proteins 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000011160 research Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101150069031 CSN2 gene Proteins 0.000 description 1
- 102100032566 Carbonic anhydrase-related protein 10 Human genes 0.000 description 1
- 101000867836 Homo sapiens Carbonic anhydrase-related protein 10 Proteins 0.000 description 1
- 101100219325 Phaseolus vulgaris BA13 gene Proteins 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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Abstract
(57)【要約】
【課題】 メモリアレイ電圧が低電圧化された場合でも
メモリセルからの微少信号を高速かつ低消費電力でデー
タをセンスするセンスアンプを実現する。 【解決手段】 オーバードライブ用の駆動スイッチ（Ｑ
ＤＰ１）をセンスアンプ領域ＳＡＡ内に分布配置するす
るとともにメッシュ状電源（ＶＤＢＨ配線）を利用して
オーバードライブ用電位を供給する。 【効果】 オーバードライブ用の駆動スイッチＱＤＰ１
によりデータ線対Ｄ１ｔ，Ｄ１ｂをデータ線振幅より大
きな電圧で初期センスすることで高速センスを実現す
る。駆動スイッチＱＤＰ１を分布的に配置することで、
センス時の電流を分散でき、センス時の電圧の遠近端差
をおさえることができる。
メモリセルからの微少信号を高速かつ低消費電力でデー
タをセンスするセンスアンプを実現する。 【解決手段】 オーバードライブ用の駆動スイッチ（Ｑ
ＤＰ１）をセンスアンプ領域ＳＡＡ内に分布配置するす
るとともにメッシュ状電源（ＶＤＢＨ配線）を利用して
オーバードライブ用電位を供給する。 【効果】 オーバードライブ用の駆動スイッチＱＤＰ１
によりデータ線対Ｄ１ｔ，Ｄ１ｂをデータ線振幅より大
きな電圧で初期センスすることで高速センスを実現す
る。駆動スイッチＱＤＰ１を分布的に配置することで、
センス時の電流を分散でき、センス時の電圧の遠近端差
をおさえることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特にその装置の差動増幅動作に関する部分に関す
る。
し、特にその装置の差動増幅動作に関する部分に関す
る。
【０００２】
【従来の技術】この明細書で参照される文献のリストは
以下の通りであり、文献の参照は文献番号をもってする
こととする。[文献１]：特開平６−３０９８７２号公報
（対応米国特許には、USP 5,412,605号がある）、 [文
献２]：超ＬＳＩメモリ pp.161-167、伊藤清男著、培
風館、１９９４年１１月５日初版発行、 [文献３]：T.
Yamada et al., ISSCC91 Dig. Tech. Papers, pp.108-1
09, 1991、 [文献４]：H. Hidaka et al., IEEE Journ
al of Solid State Circuit, Vol.27, No. 7, (1992),
pp.1020-1027、 [文献５]：特願昭６３−２１１９１号
公報、 [文献６]：Eto et al., ISSCC98 Dig. Tech. P
apers, pp.82-83, 1998。
以下の通りであり、文献の参照は文献番号をもってする
こととする。[文献１]：特開平６−３０９８７２号公報
（対応米国特許には、USP 5,412,605号がある）、 [文
献２]：超ＬＳＩメモリ pp.161-167、伊藤清男著、培
風館、１９９４年１１月５日初版発行、 [文献３]：T.
Yamada et al., ISSCC91 Dig. Tech. Papers, pp.108-1
09, 1991、 [文献４]：H. Hidaka et al., IEEE Journ
al of Solid State Circuit, Vol.27, No. 7, (1992),
pp.1020-1027、 [文献５]：特願昭６３−２１１９１号
公報、 [文献６]：Eto et al., ISSCC98 Dig. Tech. P
apers, pp.82-83, 1998。
【０００３】[文献１]には、ＤＲＡＭにおいて、電源電
圧が低電圧化した際のセンスアンプの動作を安定化する
ため、センスアンプの駆動初期においてＣＭＯＳセンス
アンプのソースノードに最終的な増幅電圧（例えばGN
D）よりも大きな電圧（例えばGNDより低い負電圧）を印
加する技術が記載される。この方法は、最終的なビット
線上での増幅電圧よりも大きな電圧でセンスアンプを駆
動する期間をもつため「オーバードライブ」と呼ばれて
いる。
圧が低電圧化した際のセンスアンプの動作を安定化する
ため、センスアンプの駆動初期においてＣＭＯＳセンス
アンプのソースノードに最終的な増幅電圧（例えばGN
D）よりも大きな電圧（例えばGNDより低い負電圧）を印
加する技術が記載される。この方法は、最終的なビット
線上での増幅電圧よりも大きな電圧でセンスアンプを駆
動する期間をもつため「オーバードライブ」と呼ばれて
いる。
【０００４】[文献２]はダイナミックランダムアクセス
メモリ（ＤＲＡＭ）について主に記載されたものであ
り、その161〜167頁では「センス系回路」としてメモリ
セルからの微少信号を増幅するための回路について概説
している。特に163〜164頁には「(2)電流分散形センス
アンプ駆動」として、複数のセンスアンプの高速駆動の
方法を記載する。即ち、センスアンプの駆動用の電源電
圧（データ線の最終増幅電圧と等しい電圧）をメッシュ
状配線で供給し、分散的に配置された駆動用ＭＯＳＦＥ
Ｔ（例えば４個のセンスアンプにつき１個の駆動用ＭＯ
ＳＦＥＴ）を介して複数のセンスアンプを駆動するとい
うものである。なお[文献３]及び[文献４]は、[文献２]
中で上記の技術の原著として引用されている文献であ
る。
メモリ（ＤＲＡＭ）について主に記載されたものであ
り、その161〜167頁では「センス系回路」としてメモリ
セルからの微少信号を増幅するための回路について概説
している。特に163〜164頁には「(2)電流分散形センス
アンプ駆動」として、複数のセンスアンプの高速駆動の
方法を記載する。即ち、センスアンプの駆動用の電源電
圧（データ線の最終増幅電圧と等しい電圧）をメッシュ
状配線で供給し、分散的に配置された駆動用ＭＯＳＦＥ
Ｔ（例えば４個のセンスアンプにつき１個の駆動用ＭＯ
ＳＦＥＴ）を介して複数のセンスアンプを駆動するとい
うものである。なお[文献３]及び[文献４]は、[文献２]
中で上記の技術の原著として引用されている文献であ
る。
【０００５】
【発明が解決しようとする課題】本願発明者等は、低電
圧電源で動作させなければならない大容量のＤＲＡＭに
オーバードライブ用回路を現実に適用するために、本願
に先立ってＤＲＡＭにおけるセンスアンプとそのオーバ
ードライブ駆動回路の現実的な配置の点について検討し
た。
圧電源で動作させなければならない大容量のＤＲＡＭに
オーバードライブ用回路を現実に適用するために、本願
に先立ってＤＲＡＭにおけるセンスアンプとそのオーバ
ードライブ駆動回路の現実的な配置の点について検討し
た。
【０００６】図２５は、本願に先立って検討したオーバ
ードライブ駆動回路を持つＤＲＡＭの回路の要部を示し
たものである。この回路は、データ線の高レベル“Ｈ”
電圧（ＶＤＬ）よりも大きな電圧ＶＤＨを利用してＰ側
コモンソース線ＣＳＰをオーバードライブするものであ
る。このオーバードライブ駆動回路は、Ｐ側コモンソー
ス線の一端に設けられた１つのＰＭＯＳトランジスタＱ
ＤＰ１を介して、ＣＳＰの一端からオーバードライブ電
圧ＶＤＨを供給する。オーバードライブ回路の付加を考
えると、このようにＣＳＰの一端にオーバードライブ駆
動回路を設けることは回路面積低減の点から望ましい。
ードライブ駆動回路を持つＤＲＡＭの回路の要部を示し
たものである。この回路は、データ線の高レベル“Ｈ”
電圧（ＶＤＬ）よりも大きな電圧ＶＤＨを利用してＰ側
コモンソース線ＣＳＰをオーバードライブするものであ
る。このオーバードライブ駆動回路は、Ｐ側コモンソー
ス線の一端に設けられた１つのＰＭＯＳトランジスタＱ
ＤＰ１を介して、ＣＳＰの一端からオーバードライブ電
圧ＶＤＨを供給する。オーバードライブ回路の付加を考
えると、このようにＣＳＰの一端にオーバードライブ駆
動回路を設けることは回路面積低減の点から望ましい。
【０００７】図２６に、図２５のセンスアンプ動作時の
コモンソース線の動作波形及びデータ線の動作波形を示
す。センスアンプが増幅を開始する前はデータ線及びコ
モンソース線はＶＤＬ／２にプリチャージされているも
のとする。ＳＰ１がロウレベルとされＱＤＰ１が導通状
態となり共通ソース線ＣＳＰにＶＤＨの供給された場合
に、ＶＤＨの供給ノードに対してＳＡｎが最も近端にあ
り、ＳＡ１が最も遠端となる。ＱＤＰ１を導通する期間
即ちオーバードライブの期間Ｔｏｄは、データ線“Ｈ”
レベル側がＶＤＬまで高速かつＶＤＬを超えないよう設
定される。
コモンソース線の動作波形及びデータ線の動作波形を示
す。センスアンプが増幅を開始する前はデータ線及びコ
モンソース線はＶＤＬ／２にプリチャージされているも
のとする。ＳＰ１がロウレベルとされＱＤＰ１が導通状
態となり共通ソース線ＣＳＰにＶＤＨの供給された場合
に、ＶＤＨの供給ノードに対してＳＡｎが最も近端にあ
り、ＳＡ１が最も遠端となる。ＱＤＰ１を導通する期間
即ちオーバードライブの期間Ｔｏｄは、データ線“Ｈ”
レベル側がＶＤＬまで高速かつＶＤＬを超えないよう設
定される。
【０００８】図２６（ａ）はセンスドライバの近端即ち
ＳＡｎでＴｏｄを最適化した場合であり、また図２６
（ｂ）は遠端即ちＳＡ１でＴｏｄを最適化した場合を示
す。図２６（ａ）に示すように近端で最適化するとセン
ス初期のコモンソース線から各ＳＡに流れる電流により
コモンソース線には電圧降下が起こる。一方、遠端で
は、十分な電圧（ＣＳＰ（１））が立ちあがる前にＯＦ
Ｆになり、所望の十分高い実効ゲート電圧が得られな
い。すなわちデータ線（Ｄ１ｔ，Ｄ１ｂ）は低速動作と
なる。逆に、図２６（ｂ）に示すように、遠端（ＳＡ
１）で最適化した場合、近端では、オーバードライブの
効果が強くなりすぎてデータ線電圧はＶＤＬ以上にな
る。このため、消費電力が増加する。以上のように、コ
モンソース線の抵抗による電圧降下により、センスアン
プの位置によってセンス速度が低下したり消費電力が増
加することが本願発明者等によって明らかにされた。
ＳＡｎでＴｏｄを最適化した場合であり、また図２６
（ｂ）は遠端即ちＳＡ１でＴｏｄを最適化した場合を示
す。図２６（ａ）に示すように近端で最適化するとセン
ス初期のコモンソース線から各ＳＡに流れる電流により
コモンソース線には電圧降下が起こる。一方、遠端で
は、十分な電圧（ＣＳＰ（１））が立ちあがる前にＯＦ
Ｆになり、所望の十分高い実効ゲート電圧が得られな
い。すなわちデータ線（Ｄ１ｔ，Ｄ１ｂ）は低速動作と
なる。逆に、図２６（ｂ）に示すように、遠端（ＳＡ
１）で最適化した場合、近端では、オーバードライブの
効果が強くなりすぎてデータ線電圧はＶＤＬ以上にな
る。このため、消費電力が増加する。以上のように、コ
モンソース線の抵抗による電圧降下により、センスアン
プの位置によってセンス速度が低下したり消費電力が増
加することが本願発明者等によって明らかにされた。
【０００９】一方、[文献２]〜[文献４]にはセンスアン
プのコモンソース線への電流集中とそれに伴う電圧効果
について検討されているが、センスアンプのオーバード
ライブ回路への適用については考慮されていない。
プのコモンソース線への電流集中とそれに伴う電圧効果
について検討されているが、センスアンプのオーバード
ライブ回路への適用については考慮されていない。
【００１０】即ち、本願発明の目的の一つは、のオーバ
ードライブの際の複数のセンスアンプ間の駆動の不均一
を解消することにある。本願発明の更なる目的の一つ
は、オーバードライブ回路の不均一を解消しつつセンス
アンプを含めたレイアウト面積の増加を低減することで
ある。
ードライブの際の複数のセンスアンプ間の駆動の不均一
を解消することにある。本願発明の更なる目的の一つ
は、オーバードライブ回路の不均一を解消しつつセンス
アンプを含めたレイアウト面積の増加を低減することで
ある。
【００１１】
【課題を解決するための手段】本願発明の代表的な手段
は以下の通りである。オーバードライブ用の駆動スイッ
チをセンスアンプ列に沿って分散させて配置し、リスト
ア用の駆動スイッチをセンスアンプ列の一端に集中して
設ける。オーバードライブ用電位は、メッシュ状電源配
線を利用してを供給するとよい。また、センスアンプの
ハイ側をロウ側の駆動スイッチを同じ導電形のＭＩＳＦ
ＥＴで構成し、ゲート信号を共有化すると、分散配置し
た駆動スイッチとセンスアンプとを含めた部分のレイア
ウト面積を小さくすることができる。更に、センスアン
プにしきい値電圧の低いＭＩＳＦＥＴを用いた場合に
は、アクティブスタンバイにおけるリーク電流の低減の
ために、センスアンプの共通ソースノードの電位を制御
すると良い。活性化した状態のセンスアンプの共通ソー
スノードの電位を制御するための手段の好ましい例は、
インピーダンス可変なセンスアンプ駆動スイッチであ
る。
は以下の通りである。オーバードライブ用の駆動スイッ
チをセンスアンプ列に沿って分散させて配置し、リスト
ア用の駆動スイッチをセンスアンプ列の一端に集中して
設ける。オーバードライブ用電位は、メッシュ状電源配
線を利用してを供給するとよい。また、センスアンプの
ハイ側をロウ側の駆動スイッチを同じ導電形のＭＩＳＦ
ＥＴで構成し、ゲート信号を共有化すると、分散配置し
た駆動スイッチとセンスアンプとを含めた部分のレイア
ウト面積を小さくすることができる。更に、センスアン
プにしきい値電圧の低いＭＩＳＦＥＴを用いた場合に
は、アクティブスタンバイにおけるリーク電流の低減の
ために、センスアンプの共通ソースノードの電位を制御
すると良い。活性化した状態のセンスアンプの共通ソー
スノードの電位を制御するための手段の好ましい例は、
インピーダンス可変なセンスアンプ駆動スイッチであ
る。
【００１２】
【発明の実施の形態】以下本発明の実施例を図面を用い
て詳細に説明する。実施例の各ブロックを構成する回路
素子は、特に制限されないが、公知のＣＭＯＳ（相補型
ＭＯＳトランジスタ）等の集積回路技術によって、単結
晶シリコンのような１個の半導体基板上に形成される。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effec
t Transistor)の回路記号は矢印をつけないものはＮ形
ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、矢印をつけたＰ形Ｍ
ＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下ＭＯＳＦＥ
Ｔを呼ぶために簡略化してＭＯＳと呼ぶことにする。但
し、本願発明は金属ゲートと半導体層の間に設けられた
酸化膜絶縁膜を含む電界効果トランジスタだけに限定さ
れる訳ではなくＭＩＳＦＥＴ(Metal Insulator Semicon
ductor Field Effect Transistor)等の一般的なＦＥＴ
を用いた回路に適用される。
て詳細に説明する。実施例の各ブロックを構成する回路
素子は、特に制限されないが、公知のＣＭＯＳ（相補型
ＭＯＳトランジスタ）等の集積回路技術によって、単結
晶シリコンのような１個の半導体基板上に形成される。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effec
t Transistor)の回路記号は矢印をつけないものはＮ形
ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、矢印をつけたＰ形Ｍ
ＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下ＭＯＳＦＥ
Ｔを呼ぶために簡略化してＭＯＳと呼ぶことにする。但
し、本願発明は金属ゲートと半導体層の間に設けられた
酸化膜絶縁膜を含む電界効果トランジスタだけに限定さ
れる訳ではなくＭＩＳＦＥＴ(Metal Insulator Semicon
ductor Field Effect Transistor)等の一般的なＦＥＴ
を用いた回路に適用される。
【００１３】＜実施例１＞図１に、ダイナミックメモリ
のサブメモリアレイＳＭＡの詳細を示す。この実施例
は、センスアンプのＰ側とＮ側のソースノードのうち片
側を増幅初期にオーバードライブする回路を示したもの
である。Ｐ側共通ソース線ＣＳＰを駆動するオーバード
ライブ用駆動スイッチＱＤＰ１をセンスアンプ領域ＳＡ
Ａ内に分散して配置しているのが特徴である。図１の詳
細な説明に移る前に、図２２、図２３を使って、本願の
対象とする図１回路のメモリ装置の中での全体的な位置
づけをまず説明する。
のサブメモリアレイＳＭＡの詳細を示す。この実施例
は、センスアンプのＰ側とＮ側のソースノードのうち片
側を増幅初期にオーバードライブする回路を示したもの
である。Ｐ側共通ソース線ＣＳＰを駆動するオーバード
ライブ用駆動スイッチＱＤＰ１をセンスアンプ領域ＳＡ
Ａ内に分散して配置しているのが特徴である。図１の詳
細な説明に移る前に、図２２、図２３を使って、本願の
対象とする図１回路のメモリ装置の中での全体的な位置
づけをまず説明する。
【００１４】図２２に、本願発明が適用されるシンクロ
ナスＤＲＡＭ（ＳＤＲＡＭ）の全体ブロックを示す。各
回路ブロックは、制御信号が入力されるタイミング信号
生成回路ＴＧで形成される内部制御信号のタイミングで
動作する。ＴＧに入力される制御信号には、クロック信
号CLKのタイミングで入力される、チップ選択信号/CS、
ロウアドレスストローブ信号/RAS、カラムアドレススト
ローブ信号、ライトイネーブル信号/WEがある。これら
の制御信号とアドレス信号との組合せはコマンドと呼ば
れる。クロックイネーブル信号CKEは、クロック信号の
有効無効を決定する。また、入出力マスク信号DQMは、
入出力端子（DQ0, ...DQn）から入出力されるデータを
マスクするためにデータ入出力バッファＩ／ＯＢを制御
するための信号である。
ナスＤＲＡＭ（ＳＤＲＡＭ）の全体ブロックを示す。各
回路ブロックは、制御信号が入力されるタイミング信号
生成回路ＴＧで形成される内部制御信号のタイミングで
動作する。ＴＧに入力される制御信号には、クロック信
号CLKのタイミングで入力される、チップ選択信号/CS、
ロウアドレスストローブ信号/RAS、カラムアドレススト
ローブ信号、ライトイネーブル信号/WEがある。これら
の制御信号とアドレス信号との組合せはコマンドと呼ば
れる。クロックイネーブル信号CKEは、クロック信号の
有効無効を決定する。また、入出力マスク信号DQMは、
入出力端子（DQ0, ...DQn）から入出力されるデータを
マスクするためにデータ入出力バッファＩ／ＯＢを制御
するための信号である。
【００１５】ＳＤＲＡＭでは、アドレス入力端子（A0,
A1, ... An)からロウアドレスやカラムアドレスが時分
割に入力されるアドレスマルチ方式が採られる。ロウア
ドレスバッファＸＡＢに入力されたロウアドレスは、ロ
ウデコーダＸ−ＤＥＣで解読され一つのメモリアレイＭ
Ａ０中の特定のワード線が選択され、それに応じて１ワ
ード分のメモリセルが選択状態となる。引き続き、カラ
ムアドレスがカラムアドレスバッファＹＡＢに入力され
るとカラムアドレスデコーダＹ−ＤＥＣにより、読み出
し又は書き込みを行うメモリセルが更に選択される。
尚、ＳＤＲＡＭは通常バンクアドレスで指定される複数
のメモリアレイ（又はメモリバンク）を持つが、この図
では一つのメモリアレイＭＡ０（ＢＡＮＫ０）だけを代
表的に示した。
A1, ... An)からロウアドレスやカラムアドレスが時分
割に入力されるアドレスマルチ方式が採られる。ロウア
ドレスバッファＸＡＢに入力されたロウアドレスは、ロ
ウデコーダＸ−ＤＥＣで解読され一つのメモリアレイＭ
Ａ０中の特定のワード線が選択され、それに応じて１ワ
ード分のメモリセルが選択状態となる。引き続き、カラ
ムアドレスがカラムアドレスバッファＹＡＢに入力され
るとカラムアドレスデコーダＹ−ＤＥＣにより、読み出
し又は書き込みを行うメモリセルが更に選択される。
尚、ＳＤＲＡＭは通常バンクアドレスで指定される複数
のメモリアレイ（又はメモリバンク）を持つが、この図
では一つのメモリアレイＭＡ０（ＢＡＮＫ０）だけを代
表的に示した。
【００１６】図２２で示したＳＤＲＡＭの電圧発生回路
ＶＧで発生される内部電源系について説明する。ここで
は、ＶＳＳ（０Ｖ）を基準としてＶＣＣ（２．５Ｖ）が
外部から供給される単一電源方式が採られる。最も電位
の高い内部電源は、ＶＰＰ（３．０Ｖ）あり、チャージ
ポンプ回路を含む昇圧回路により形成され、ワード線駆
動回路等に供給される。ＶＤＨ（２．５Ｖ＝ＶＣＣ）
は、ＸＡＢ，ＹＡＢ、ＩＯＢ、Ｘ−ＤＥＣ等の周辺回路
の動作電源である。ＶＤＬ（１．５Ｖ）とＶＤＢＨ（０
Ｖ＝ＶＳＳ）は、後述するデータ線のリストア電位を決
定し、センスアンプに供給される電位である。ＶＤＬ
は、降圧回路（電圧リミッタ）により形成される。この
実施例ではハーフプリチャージ方式を採用するため、待
機時のデータ線等に供給されるＶＤＬ／２（０．７５
Ｖ）も、ＶＤＬから形成される。ＶＤＬ／２は、メモリ
セルのプレート電位ＶＰＬとしても用いられる。最後に
ＶＢＢ（−０．７５Ｖ）は、ＮＭＯＳのバックゲートを
系の最低電位にバイアスするための基板電位であり、チ
ャージポンプを含む昇圧回路により形成される。
ＶＧで発生される内部電源系について説明する。ここで
は、ＶＳＳ（０Ｖ）を基準としてＶＣＣ（２．５Ｖ）が
外部から供給される単一電源方式が採られる。最も電位
の高い内部電源は、ＶＰＰ（３．０Ｖ）あり、チャージ
ポンプ回路を含む昇圧回路により形成され、ワード線駆
動回路等に供給される。ＶＤＨ（２．５Ｖ＝ＶＣＣ）
は、ＸＡＢ，ＹＡＢ、ＩＯＢ、Ｘ−ＤＥＣ等の周辺回路
の動作電源である。ＶＤＬ（１．５Ｖ）とＶＤＢＨ（０
Ｖ＝ＶＳＳ）は、後述するデータ線のリストア電位を決
定し、センスアンプに供給される電位である。ＶＤＬ
は、降圧回路（電圧リミッタ）により形成される。この
実施例ではハーフプリチャージ方式を採用するため、待
機時のデータ線等に供給されるＶＤＬ／２（０．７５
Ｖ）も、ＶＤＬから形成される。ＶＤＬ／２は、メモリ
セルのプレート電位ＶＰＬとしても用いられる。最後に
ＶＢＢ（−０．７５Ｖ）は、ＮＭＯＳのバックゲートを
系の最低電位にバイアスするための基板電位であり、チ
ャージポンプを含む昇圧回路により形成される。
【００１７】図２３は、図２２のメモリアレイＭＡ０の
内部をさらに詳細に示したものである。ＭＡ０は、マト
リクス状に配置されたサブメモリアレイＳＭＡ11〜ＳＭ
Ａnmを含む。特に制限されないがこのメモリアレイは、
階層ワード線方式を採りＭＡ０の一辺にはメインワード
ドライバ列ＭＷＤが配置される。ＭＷＤに接続されるメ
インワード線は複数のサブメモリアレイ（例えばＳＭＡ
11〜ＳＭＡn1の方向に）に渡ってまたがるように上層の
金属配線層に設けられる。また、カラム方向の選択は、
カラムデコーダＹ−ＤＥＣから出力される複数のカラム
選択線（ＹＳ線）が複数のサブメモリアレイ（例えばＳ
ＭＡ1m〜ＳＭＡ11の方向に）に渡ってまたがるように設
けられる共通Ｙデコーダ方式が採られる。なお、図２３
のＭＡ０内でＳＭＡ11〜ＳＭＡ1mの左端と右端にはサブ
メモリアレイの末端処理のための領域である右端領域Ｌ
ＥＡと左端領域ＲＥＡが設けられる。ＬＥＡとＲＥＡ
は、ＳＡＡ及びＸＡを若干変形したものである。これは
センスアンプが交互配置形のシェアドセンス方式を採用
するためのマット端の末端処理に対する配慮である。
内部をさらに詳細に示したものである。ＭＡ０は、マト
リクス状に配置されたサブメモリアレイＳＭＡ11〜ＳＭ
Ａnmを含む。特に制限されないがこのメモリアレイは、
階層ワード線方式を採りＭＡ０の一辺にはメインワード
ドライバ列ＭＷＤが配置される。ＭＷＤに接続されるメ
インワード線は複数のサブメモリアレイ（例えばＳＭＡ
11〜ＳＭＡn1の方向に）に渡ってまたがるように上層の
金属配線層に設けられる。また、カラム方向の選択は、
カラムデコーダＹ−ＤＥＣから出力される複数のカラム
選択線（ＹＳ線）が複数のサブメモリアレイ（例えばＳ
ＭＡ1m〜ＳＭＡ11の方向に）に渡ってまたがるように設
けられる共通Ｙデコーダ方式が採られる。なお、図２３
のＭＡ０内でＳＭＡ11〜ＳＭＡ1mの左端と右端にはサブ
メモリアレイの末端処理のための領域である右端領域Ｌ
ＥＡと左端領域ＲＥＡが設けられる。ＬＥＡとＲＥＡ
は、ＳＡＡ及びＸＡを若干変形したものである。これは
センスアンプが交互配置形のシェアドセンス方式を採用
するためのマット端の末端処理に対する配慮である。
【００１８】図２３の拡大図に示すように、１個のサブ
メモリアレイの内部は、メモリセル領域ＭＣＡ、センス
アンプ領域ＳＡＡ、サブワードドライバ領域ＳＷＤＡ、
及びクロスエリアＸＡに分割される。配置としては、４
角形のＭＣＡの一つの角を共有する第１の辺と第２の辺
があるとき、ＳＡＡはその第１の辺に沿って設けられた
長方形の領域であり、ＳＷＤＡはその第２の辺に沿って
設けられた長方形の領域となる。またＸＡは、第１の辺
と第２の辺を共有する角にＳＡＡとＳＷＤＡによって囲
まれる領域である。
メモリアレイの内部は、メモリセル領域ＭＣＡ、センス
アンプ領域ＳＡＡ、サブワードドライバ領域ＳＷＤＡ、
及びクロスエリアＸＡに分割される。配置としては、４
角形のＭＣＡの一つの角を共有する第１の辺と第２の辺
があるとき、ＳＡＡはその第１の辺に沿って設けられた
長方形の領域であり、ＳＷＤＡはその第２の辺に沿って
設けられた長方形の領域となる。またＸＡは、第１の辺
と第２の辺を共有する角にＳＡＡとＳＷＤＡによって囲
まれる領域である。
【００１９】図１は、図２３の拡大図で示されたサブメ
モリアレイの詳細を示している。まずメモリセル領域Ｍ
ＣＡ内で、データ線対Ｄ１ｔ、Ｄ１ｂ・・・Ｄｎｔ、Ｄ
ｎｂは、メモリセルアレイＭＣＡにおいて複数のワード
線ＷＬと交点し、所定の交差点にはダイナミック形メモ
リセルＭＣが接続される。ＭＣは、データを蓄積する１
つのキャパシタ及び１つのＭＯＳトランジスタ、ここで
はＮＭＯＳトランジスタから構成される。この実施例
は、いわゆる二交点方式のデータ線とメモリセルの配置
を例としているが、特に制限されず一交点方式にも適用
できる。
モリアレイの詳細を示している。まずメモリセル領域Ｍ
ＣＡ内で、データ線対Ｄ１ｔ、Ｄ１ｂ・・・Ｄｎｔ、Ｄ
ｎｂは、メモリセルアレイＭＣＡにおいて複数のワード
線ＷＬと交点し、所定の交差点にはダイナミック形メモ
リセルＭＣが接続される。ＭＣは、データを蓄積する１
つのキャパシタ及び１つのＭＯＳトランジスタ、ここで
はＮＭＯＳトランジスタから構成される。この実施例
は、いわゆる二交点方式のデータ線とメモリセルの配置
を例としているが、特に制限されず一交点方式にも適用
できる。
【００２０】サブワードドライバ領域ＳＷＤＡには、上
記の複数のワード線のそれぞれに対して設けられた複数
のサブワードドライバＳＷＤが設けられる。サブワード
ドライバは、図２３で前述したメインワード線とＦＸド
ライバＦＸＤの制御信号との論理和により活性化され
る。ＦＸＤは、クロスエリアＸＡ内に設けられるが図１
では省略した。階層ワード線方式ではなくワードシャン
ト方式を採用する場合には、ＳＷＤＡ内にはサブワード
ドライバに代えて上層に設けられたＡＬ等の金属で形成
された裏打ち用ワード線と下層ポリシリコン層のゲート
と共通なワード線とを接続するスルーホールとコンタク
トが設けられる。この場合ＳＷＤＡはワードシャント領
域と呼ぶことができる。
記の複数のワード線のそれぞれに対して設けられた複数
のサブワードドライバＳＷＤが設けられる。サブワード
ドライバは、図２３で前述したメインワード線とＦＸド
ライバＦＸＤの制御信号との論理和により活性化され
る。ＦＸＤは、クロスエリアＸＡ内に設けられるが図１
では省略した。階層ワード線方式ではなくワードシャン
ト方式を採用する場合には、ＳＷＤＡ内にはサブワード
ドライバに代えて上層に設けられたＡＬ等の金属で形成
された裏打ち用ワード線と下層ポリシリコン層のゲート
と共通なワード線とを接続するスルーホールとコンタク
トが設けられる。この場合ＳＷＤＡはワードシャント領
域と呼ぶことができる。
【００２１】以下、センスアンプ領域ＳＡＡの説明に移
る。ＳＡＡ内では、データ線対の一対（Ｄ１ｔ、Ｄ１
ｂ）に対応して、左右のシェアドスイッチＳＨＲ、プリ
チャージ回路ＰＣ、センスアンプＳＡ１、カラムスイッ
チＩＯＧ等が設けられる。一つのメモリセル領域ＭＣＡ
のデータ対の数としては５１２対から２０４８対を想定
している。従って、ＳＡＡ内のセンスアンプの数として
は２５６から１０２４個を配置となる。センスアンプの
交互配置構造のためにセンスアンプの数はデータ線対の
数の半分となるためである。シェアドスイッチは、セン
スアンプＳＡ１を左側と右側のメモリセル領域で共用す
るための切替スイッチである。ここではシェアドスイッ
チはＮＭＯＳとされ、データ線のプリチャージ期間に
は、そのゲート制御信号ＳＨＲＬとＳＨＲＲはＶＰＰ、
ＶＤＨあるいはＶＤＬ電位とされる。例えば左側のメモ
リセル領域にアクセスするときにはＳＨＲＬ＝ＶＰＰあ
るいはＶＤＨ、ＳＨＲＲ＝ＶＤＢＨとして片側だけＮＭ
ＯＳのしきい値電圧低下無しに導通させる。ＰＣはデー
タ線プリチャージ期間に制御信号ＰＣＳによってデータ
線対にＶＤＬ／２を供給する。カラムスイッチＩＯＧ
は、カラムデコーダのカラム選択信号ＹＳによって選択
されたデータ線対を共通入出力線対ＩＯｔ、ＩＯｂと接
続して外部とデータの入出力経路を形成するものであ
る。
る。ＳＡＡ内では、データ線対の一対（Ｄ１ｔ、Ｄ１
ｂ）に対応して、左右のシェアドスイッチＳＨＲ、プリ
チャージ回路ＰＣ、センスアンプＳＡ１、カラムスイッ
チＩＯＧ等が設けられる。一つのメモリセル領域ＭＣＡ
のデータ対の数としては５１２対から２０４８対を想定
している。従って、ＳＡＡ内のセンスアンプの数として
は２５６から１０２４個を配置となる。センスアンプの
交互配置構造のためにセンスアンプの数はデータ線対の
数の半分となるためである。シェアドスイッチは、セン
スアンプＳＡ１を左側と右側のメモリセル領域で共用す
るための切替スイッチである。ここではシェアドスイッ
チはＮＭＯＳとされ、データ線のプリチャージ期間に
は、そのゲート制御信号ＳＨＲＬとＳＨＲＲはＶＰＰ、
ＶＤＨあるいはＶＤＬ電位とされる。例えば左側のメモ
リセル領域にアクセスするときにはＳＨＲＬ＝ＶＰＰあ
るいはＶＤＨ、ＳＨＲＲ＝ＶＤＢＨとして片側だけＮＭ
ＯＳのしきい値電圧低下無しに導通させる。ＰＣはデー
タ線プリチャージ期間に制御信号ＰＣＳによってデータ
線対にＶＤＬ／２を供給する。カラムスイッチＩＯＧ
は、カラムデコーダのカラム選択信号ＹＳによって選択
されたデータ線対を共通入出力線対ＩＯｔ、ＩＯｂと接
続して外部とデータの入出力経路を形成するものであ
る。
【００２２】センスアンプＳＡは、２個のＣＭＯＳイン
バータが交差結合されたラッチ形の増幅回路である。即
ちこのセンスアンプはソースが共通接続されゲートとド
レインが互いに交差結合されたＰＭＯＳ対と、同様に結
合されたＮＭＯＳ対を含む。Ｐ及びＮＭＯＳ対のソース
は、それぞれＰ側共通ソース線ＣＳＰ及びＮ側共通ソー
ス線ＣＳＮに共通に接続される。オーバードライブ方式
のセンスアンプには、リストア電位と、オーバードライ
ブ電位とが必要とされる。リストア電位とはデータ線上
での最終増幅時のハイレベルとロウレベルを決める電源
電位である。メモリセルに再書き込みを行う時の電位に
等しいことからリストア電位と呼ばれる。ここではＶＤ
Ｌがハイ側リストア電位であり、ＶＤＢＨがロウ側リス
トア電位となる。この実施例ではオーバードライブ電位
はハイ側のみ供給され、ＶＤＨ（＞ＶＤＬ）である。
バータが交差結合されたラッチ形の増幅回路である。即
ちこのセンスアンプはソースが共通接続されゲートとド
レインが互いに交差結合されたＰＭＯＳ対と、同様に結
合されたＮＭＯＳ対を含む。Ｐ及びＮＭＯＳ対のソース
は、それぞれＰ側共通ソース線ＣＳＰ及びＮ側共通ソー
ス線ＣＳＮに共通に接続される。オーバードライブ方式
のセンスアンプには、リストア電位と、オーバードライ
ブ電位とが必要とされる。リストア電位とはデータ線上
での最終増幅時のハイレベルとロウレベルを決める電源
電位である。メモリセルに再書き込みを行う時の電位に
等しいことからリストア電位と呼ばれる。ここではＶＤ
Ｌがハイ側リストア電位であり、ＶＤＢＨがロウ側リス
トア電位となる。この実施例ではオーバードライブ電位
はハイ側のみ供給され、ＶＤＨ（＞ＶＤＬ）である。
【００２３】センスアンプのＰ側においては、ハイ側オ
ーバードライブ電位ＶＤＨを供給するための第１電源線
がＣＳＰと並列して設けられる。この第１電源線とＰ側
共通ソース線ＣＳＰの間に複数のスイッチＱＤＰ１が分
散して設けられる。図１では１個のセンスアンプにつき
１個のＰＭＯＳを設ける構成としている。一方、ハイ側
のリストア電位ＶＤＬは、ＳＡＡ内では無く、クロスエ
リアＸＡに集中して設けられたスイッチＱＤＰ２によ
り、Ｐ側共通ソース線ＣＳＰの一端から供給するように
している。なお、共通ソース線のプリチャージ回路ＣＳ
ＰＣも、クロスエリアＸＡに設けられＣＳＰ及びＣＳＮ
の一端からプリチャージのための短絡及び、ＶＤＬ／２
のリーク補償を行うようにしている。
ーバードライブ電位ＶＤＨを供給するための第１電源線
がＣＳＰと並列して設けられる。この第１電源線とＰ側
共通ソース線ＣＳＰの間に複数のスイッチＱＤＰ１が分
散して設けられる。図１では１個のセンスアンプにつき
１個のＰＭＯＳを設ける構成としている。一方、ハイ側
のリストア電位ＶＤＬは、ＳＡＡ内では無く、クロスエ
リアＸＡに集中して設けられたスイッチＱＤＰ２によ
り、Ｐ側共通ソース線ＣＳＰの一端から供給するように
している。なお、共通ソース線のプリチャージ回路ＣＳ
ＰＣも、クロスエリアＸＡに設けられＣＳＰ及びＣＳＮ
の一端からプリチャージのための短絡及び、ＶＤＬ／２
のリーク補償を行うようにしている。
【００２４】センスアンプのＮ側においては、ロウ側リ
ストア電位ＶＤＢＨを供給するための第２電源配線がＮ
側共通ソース線ＣＳＮと並列に設けられる。この第２電
源線とＮ側共通ソース線ＣＳＮの間に複数のスイッチＱ
ＤＮ１が分散して設けられる。ＱＤＮ１は、１個のセン
スアンプにつき１個のＮＭＯＳの割合で、上記のＱＤＰ
１と対を成すように設けられる。
ストア電位ＶＤＢＨを供給するための第２電源配線がＮ
側共通ソース線ＣＳＮと並列に設けられる。この第２電
源線とＮ側共通ソース線ＣＳＮの間に複数のスイッチＱ
ＤＮ１が分散して設けられる。ＱＤＮ１は、１個のセン
スアンプにつき１個のＮＭＯＳの割合で、上記のＱＤＰ
１と対を成すように設けられる。
【００２５】ＳＡＡ内で、センスアンプのＰＭＯＳ対と
オーバードライブ用スイッチＭＯＳＱＤＰ１は、特に制
限されないがＰ形基板に形成された共通のＮ形ウエル内
に形成され、そのＮ形ウエルにはＰ側基板バイアスとし
てＶＤＨが印加される。即ち、これらのＰＭＯＳのバッ
クゲートはオーバードライブ電位と等しいＶＤＨにバイ
アスされる。尚、これらのＰＭＯＳのバックゲートはＶ
ＰＰにバイアスするようにしても良い。同様に、センス
アンプのＮＭＯＳ対とＱＤＮ１もＰ形にドーピングされ
た半導体領域（Ｐ形基板に直接又はＰ形基板に形成され
た３重ウエル内）に共通に形成され、その半導体領域に
はＮ側基板バイアスとしてＶＤＢＨまたはＶＢＢが印加
される。
オーバードライブ用スイッチＭＯＳＱＤＰ１は、特に制
限されないがＰ形基板に形成された共通のＮ形ウエル内
に形成され、そのＮ形ウエルにはＰ側基板バイアスとし
てＶＤＨが印加される。即ち、これらのＰＭＯＳのバッ
クゲートはオーバードライブ電位と等しいＶＤＨにバイ
アスされる。尚、これらのＰＭＯＳのバックゲートはＶ
ＰＰにバイアスするようにしても良い。同様に、センス
アンプのＮＭＯＳ対とＱＤＮ１もＰ形にドーピングされ
た半導体領域（Ｐ形基板に直接又はＰ形基板に形成され
た３重ウエル内）に共通に形成され、その半導体領域に
はＮ側基板バイアスとしてＶＤＢＨまたはＶＢＢが印加
される。
【００２６】図２４に、図１の電源ＶＤＬとＶＤＢＨを
供給する配線を示す。ＶＤＨとＶＤＢＨは、この図に示
す配線インピーダンスの低いメッシュ状電源配線により
供給される。この図の縦方向の配線は、第２番目の金属
（アルミニウムＡｌ等）配線層Ｍ２に形成されたもので
ある。メモリセル領域ＭＣＡでは、メインワード線ＭＷ
Ｌの間を縫うように、ＭＷＬと並行してＶＤＨとＶＤＢ
Ｈを供給する配線が設けられる。メインワード線ＭＷＬ
は、例えば４本程度のワード線につき１本設けることを
想定している。また、センスアンプ領域ＳＡＡにもＶＤ
ＨとＶＤＢＨを供給する配線がＭＷＬと並行するように
設けられる。このＭ２のＶＤＨとＶＤＢＨの電源配線が
上述した図１の第１電源配線と第２電源配線である。
供給する配線を示す。ＶＤＨとＶＤＢＨは、この図に示
す配線インピーダンスの低いメッシュ状電源配線により
供給される。この図の縦方向の配線は、第２番目の金属
（アルミニウムＡｌ等）配線層Ｍ２に形成されたもので
ある。メモリセル領域ＭＣＡでは、メインワード線ＭＷ
Ｌの間を縫うように、ＭＷＬと並行してＶＤＨとＶＤＢ
Ｈを供給する配線が設けられる。メインワード線ＭＷＬ
は、例えば４本程度のワード線につき１本設けることを
想定している。また、センスアンプ領域ＳＡＡにもＶＤ
ＨとＶＤＢＨを供給する配線がＭＷＬと並行するように
設けられる。このＭ２のＶＤＨとＶＤＢＨの電源配線が
上述した図１の第１電源配線と第２電源配線である。
【００２７】一方、図２４の横方向の配線は、Ｍ２より
上層の第３番目の金属（Ａｌ等）配線層Ｍ３に形成され
るものである。メモリセル領域ＭＣＡ及びセンスアンプ
領域ＳＡＡにまたがるように、カラム選択線ＹＳが設け
られる。ＹＳは、例えば４対のデータ線につき１本設け
られる。そして、ＹＳの間を縫うように、ＹＳに並行し
てＶＤＨとＶＤＢＨを供給する配線が設けられる。Ｍ２
とＭ３のＶＤＨやＶＤＢＨの電源配線はその交点におい
て、Ｍ２とＭ３をつなぐスルーホールコンタクトＴＨ２
により接続される。以上の交差するＭ２とＭ３の電源配
線とスルーホールで結合するようにしたＶＤＨやＶＤＢ
Ｈのメッシュ状電源配線はインピーダンスの低いものと
される。
上層の第３番目の金属（Ａｌ等）配線層Ｍ３に形成され
るものである。メモリセル領域ＭＣＡ及びセンスアンプ
領域ＳＡＡにまたがるように、カラム選択線ＹＳが設け
られる。ＹＳは、例えば４対のデータ線につき１本設け
られる。そして、ＹＳの間を縫うように、ＹＳに並行し
てＶＤＨとＶＤＢＨを供給する配線が設けられる。Ｍ２
とＭ３のＶＤＨやＶＤＢＨの電源配線はその交点におい
て、Ｍ２とＭ３をつなぐスルーホールコンタクトＴＨ２
により接続される。以上の交差するＭ２とＭ３の電源配
線とスルーホールで結合するようにしたＶＤＨやＶＤＢ
Ｈのメッシュ状電源配線はインピーダンスの低いものと
される。
【００２８】図２に、図１のサブメモリアレイの動作タ
イミングを示す。ＳＤＲＡＭではロウアクティブコマン
ドが入力されると、特定のバンクの特定のメインワード
線につながるメモリセルが一斉にセンスアンプに読み出
されて増幅される。その後プリチャージコマンドが入力
されると、メモリセルの選択を終了して、次の読み出し
に備えた待ち状態であるプリチャージ状態にされる。図
２の波形は、ロウアクティブコマンドからプリチャージ
コマンドが投入されるまでの図１のサブメモリアレイの
動作を示したものである。
イミングを示す。ＳＤＲＡＭではロウアクティブコマン
ドが入力されると、特定のバンクの特定のメインワード
線につながるメモリセルが一斉にセンスアンプに読み出
されて増幅される。その後プリチャージコマンドが入力
されると、メモリセルの選択を終了して、次の読み出し
に備えた待ち状態であるプリチャージ状態にされる。図
２の波形は、ロウアクティブコマンドからプリチャージ
コマンドが投入されるまでの図１のサブメモリアレイの
動作を示したものである。
【００２９】データ線及び共通ソース線のプリチャージ
制御信号ＰＣＳが立ち下がりデータ線及び共通ソース線
ののＶＤＬ／２プリチャージを停止後、複数ワード線の
うち１つワード線ＷＬが選択されＶＷＬレベル（通常は
ＶＷＬ＝ＶＳＳ）からＶＰＰになる。それにより選択さ
れたメモリセルＭＣのＮＭＯＳトランジスタのゲートに
はＶＰＰが印加され活性化し、データを記憶しているキ
ャパシタから蓄えられていた電荷がメモリセルＭＣの接
続されているデータ線Ｄ１ｔ、・・・Ｄｎｔに読み出さ
れる。セルの電荷によってデータ線対には微小電圧差が
生じ、セルのデータが“Ｈ”の時には、Ｄ１ｔがＤ１ｂ
より１００ｍＶ程度高いレベルになる。ここでは、メモ
リセルＭＣのセルキャパシタに“Ｈ”のデータが書き込
まれていた場合を想定している。低レベル“Ｌ”が記憶
されている場合でも、電位が下がることを除けば同様で
ある。
制御信号ＰＣＳが立ち下がりデータ線及び共通ソース線
ののＶＤＬ／２プリチャージを停止後、複数ワード線の
うち１つワード線ＷＬが選択されＶＷＬレベル（通常は
ＶＷＬ＝ＶＳＳ）からＶＰＰになる。それにより選択さ
れたメモリセルＭＣのＮＭＯＳトランジスタのゲートに
はＶＰＰが印加され活性化し、データを記憶しているキ
ャパシタから蓄えられていた電荷がメモリセルＭＣの接
続されているデータ線Ｄ１ｔ、・・・Ｄｎｔに読み出さ
れる。セルの電荷によってデータ線対には微小電圧差が
生じ、セルのデータが“Ｈ”の時には、Ｄ１ｔがＤ１ｂ
より１００ｍＶ程度高いレベルになる。ここでは、メモ
リセルＭＣのセルキャパシタに“Ｈ”のデータが書き込
まれていた場合を想定している。低レベル“Ｌ”が記憶
されている場合でも、電位が下がることを除けば同様で
ある。
【００３０】セルデータが完全に読みだされた後の、セ
ンス開始時には、Ｎ側共通ソース駆動制御信号線ＳＮを
ＶＤＢＨからＶＤＬ以上のレベルにしてＱＤＮを活性化
し、ＣＳＮをＶＤＬ／２からＶＤＢＨに駆動させる。こ
れと同時あるいは遅延段数段分遅れて第１のＰ側共通ソ
ース駆動制御信号線ＳＰ１をＶＤＨ以上のレベル、例え
ばＶＰＰからＶＳＳにすることでＱＤＰ１を活性化し、
ＣＳＰをＶＤＬ／２からＶＤＨに駆動させる。このと
き、図１、図２で詳述したようにＶＤＨはメッシュ状電
源配線の低いインピーダンスで供給されなおかつ分散配
置されたスイッチＱＤＰ１を介して供給される。このた
め、ＳＡ１からＳＡｎが一斉にほぼ同タイミングで活性
化さるため、ＳＡ１からＳＡｎに対するオーバードライ
ブのバラツキを抑制できる。また、共通ソース線ＣＳＰ
及びＣＳＮの高速の駆動が実現される。また、オーバー
ドライブ駆動により、ＳＡのＰＭＯＳトランジスタのソ
ース・ドレイン間電圧及びゲート・ソース間電圧はＶＤ
Ｌ／２より大きくなるため、データ線対の微小電圧差Δ
Ｖを高速に増幅することが可能となる。
ンス開始時には、Ｎ側共通ソース駆動制御信号線ＳＮを
ＶＤＢＨからＶＤＬ以上のレベルにしてＱＤＮを活性化
し、ＣＳＮをＶＤＬ／２からＶＤＢＨに駆動させる。こ
れと同時あるいは遅延段数段分遅れて第１のＰ側共通ソ
ース駆動制御信号線ＳＰ１をＶＤＨ以上のレベル、例え
ばＶＰＰからＶＳＳにすることでＱＤＰ１を活性化し、
ＣＳＰをＶＤＬ／２からＶＤＨに駆動させる。このと
き、図１、図２で詳述したようにＶＤＨはメッシュ状電
源配線の低いインピーダンスで供給されなおかつ分散配
置されたスイッチＱＤＰ１を介して供給される。このた
め、ＳＡ１からＳＡｎが一斉にほぼ同タイミングで活性
化さるため、ＳＡ１からＳＡｎに対するオーバードライ
ブのバラツキを抑制できる。また、共通ソース線ＣＳＰ
及びＣＳＮの高速の駆動が実現される。また、オーバー
ドライブ駆動により、ＳＡのＰＭＯＳトランジスタのソ
ース・ドレイン間電圧及びゲート・ソース間電圧はＶＤ
Ｌ／２より大きくなるため、データ線対の微小電圧差Δ
Ｖを高速に増幅することが可能となる。
【００３１】センスアンプのオーバードライブ期間は、
データ線高レベル側であるＤ１ｔの増幅が完全に終了し
ていない状態で、そのデータ線の電位がＶＤＬの近傍に
なるまでの時間Ｔｐ１に設定される。オーバードライブ
は、データ線電位がＶＤＬより大きくなる前に停止する
ことが消費電力等の点から望ましい。Ｔｐ１の期間の経
過後にＳＰ１がＶＳＳからＶＤＨ以上のレベル、例えば
ＶＰＰとされた後、第２のＰ側共通ソース駆動制御信号
ＳＰ２がＶＤＨ以上のレベル、例えばＶＰＰからＶＳＳ
ににされることでＱＤＰ２が活性化されＣＳＰをＶＤＬ
に設定する。これによりデータ線高レベル側はＶＤＬに
保持される。
データ線高レベル側であるＤ１ｔの増幅が完全に終了し
ていない状態で、そのデータ線の電位がＶＤＬの近傍に
なるまでの時間Ｔｐ１に設定される。オーバードライブ
は、データ線電位がＶＤＬより大きくなる前に停止する
ことが消費電力等の点から望ましい。Ｔｐ１の期間の経
過後にＳＰ１がＶＳＳからＶＤＨ以上のレベル、例えば
ＶＰＰとされた後、第２のＰ側共通ソース駆動制御信号
ＳＰ２がＶＤＨ以上のレベル、例えばＶＰＰからＶＳＳ
ににされることでＱＤＰ２が活性化されＣＳＰをＶＤＬ
に設定する。これによりデータ線高レベル側はＶＤＬに
保持される。
【００３２】尚、プリチャージコマンドが入った後の動
作については以下の通りである。選択ワード線ＷＬがＶ
ＰＰからＶＷＬになる。その後、ＳＮをＶＤＬもしくは
ＶＰＰからＶＤＢＨにし、ＣＳＮをＶＤＢＨから切り離
す。また、ほぼ同時にＳＰ２をＶＳＳからＶＰＰにし、
ＣＳＰをＶＤＬから切り離す。電源から切り離されたＣ
ＳＮ、ＣＳＰ及びデータ線対Ｄ１ｔ、Ｄ１ｂ、・・・Ｄ
ｎｔ、Ｄｎｂはプリチャージ制御信号ＰＣＳによりＶＤ
Ｌ／２にプリチャージされる。
作については以下の通りである。選択ワード線ＷＬがＶ
ＰＰからＶＷＬになる。その後、ＳＮをＶＤＬもしくは
ＶＰＰからＶＤＢＨにし、ＣＳＮをＶＤＢＨから切り離
す。また、ほぼ同時にＳＰ２をＶＳＳからＶＰＰにし、
ＣＳＰをＶＤＬから切り離す。電源から切り離されたＣ
ＳＮ、ＣＳＰ及びデータ線対Ｄ１ｔ、Ｄ１ｂ、・・・Ｄ
ｎｔ、Ｄｎｂはプリチャージ制御信号ＰＣＳによりＶＤ
Ｌ／２にプリチャージされる。
【００３３】以上、本実施例によって得られる効果はは
以下の通りである。（１）オーバードライブ時に発生す
るオーバードライブ用電源ＶＤＨからデータ線への充電
電流を、メッシュ状電源配線で供給された配線からその
配線の近傍となるように分散して配置された複数のスイ
ッチＱＤＰ１から供給できるため、特定のセンスアンプ
及び、共通コモンソース線ＣＳＰの一部への電流集中が
避けられ、ＳＡ１からＳＡｎのいずれのＳＡにおいても
等しいオーバードライブの電圧（ＶＤＨ）でオーバード
ライブを行うことが可能となる。（２）オーバードライ
ブ期間の設定は、ＱＤＰ１のゲート信号ＳＰ１による活
性化される時間で設定でき、ＳＡ１とＳＡｎで等しくす
ることができる。これらにより、オーバードライブ振幅
と期間の遠近端差を小さくすることができる。（３）デ
ータ線からＶＤＢＨ端子への放電電流は、多数配置され
たＱＤＮでそれぞれアレイ上メッシュ電源ＶＤＢＨに流
れ出るため、特定のセンスドライバ及び、ＣＳＮへの電
流集中が避けられる。
以下の通りである。（１）オーバードライブ時に発生す
るオーバードライブ用電源ＶＤＨからデータ線への充電
電流を、メッシュ状電源配線で供給された配線からその
配線の近傍となるように分散して配置された複数のスイ
ッチＱＤＰ１から供給できるため、特定のセンスアンプ
及び、共通コモンソース線ＣＳＰの一部への電流集中が
避けられ、ＳＡ１からＳＡｎのいずれのＳＡにおいても
等しいオーバードライブの電圧（ＶＤＨ）でオーバード
ライブを行うことが可能となる。（２）オーバードライ
ブ期間の設定は、ＱＤＰ１のゲート信号ＳＰ１による活
性化される時間で設定でき、ＳＡ１とＳＡｎで等しくす
ることができる。これらにより、オーバードライブ振幅
と期間の遠近端差を小さくすることができる。（３）デ
ータ線からＶＤＢＨ端子への放電電流は、多数配置され
たＱＤＮでそれぞれアレイ上メッシュ電源ＶＤＢＨに流
れ出るため、特定のセンスドライバ及び、ＣＳＮへの電
流集中が避けられる。
【００３４】尚、本実施例において、ＱＤＰ１及びＱＤ
Ｐ２のいずれか一方、或いは両方をＮＭＯＳトランジス
タで構成することも可能である。その場合には、制御信
号の論理をＰＭＯＳトランジスタで構成した場合と逆の
論理にすることが必要である。ＱＤＰ１及びＱＤＰ２を
ＮＭＯＳにした場合には、非活性化状態においてゲート
・ソース間電圧が負電圧となるため、ＶＤＨ、ＶＤＬか
らＣＳＰへのリーク電流を低減できる点に利点がある。
Ｐ２のいずれか一方、或いは両方をＮＭＯＳトランジス
タで構成することも可能である。その場合には、制御信
号の論理をＰＭＯＳトランジスタで構成した場合と逆の
論理にすることが必要である。ＱＤＰ１及びＱＤＰ２を
ＮＭＯＳにした場合には、非活性化状態においてゲート
・ソース間電圧が負電圧となるため、ＶＤＨ、ＶＤＬか
らＣＳＰへのリーク電流を低減できる点に利点がある。
【００３５】また、この実施例では、センスアンプ１個
につきスイッチＭＯＳＱＤＰ１とＱＤＮ１を１個配置す
ることとしたが、センスアンプ２個、４個、８個につ
き、ＱＤＰ１とＱＤＮ１を１個配置するように変形して
も良い。また、スイッチＭＯＳＱＤＰ１やＱＤＮ１は、
センスアンプの並ぶ方向でチャネルを形成する拡散層を
切断せずに一列に接続された長いゲート幅を持つ１個の
ＭＯＳとして形成してもよい。本願発明の特徴は、ＳＡ
Ａ領域内に分布したスイッチＭＯＳをオーバードライブ
に用いることでありこの点からは細かくチャネル幅をを
切断するか否かは重要ではない。
につきスイッチＭＯＳＱＤＰ１とＱＤＮ１を１個配置す
ることとしたが、センスアンプ２個、４個、８個につ
き、ＱＤＰ１とＱＤＮ１を１個配置するように変形して
も良い。また、スイッチＭＯＳＱＤＰ１やＱＤＮ１は、
センスアンプの並ぶ方向でチャネルを形成する拡散層を
切断せずに一列に接続された長いゲート幅を持つ１個の
ＭＯＳとして形成してもよい。本願発明の特徴は、ＳＡ
Ａ領域内に分布したスイッチＭＯＳをオーバードライブ
に用いることでありこの点からは細かくチャネル幅をを
切断するか否かは重要ではない。
【００３６】＜実施例２＞実施例２のセンスアンプの構
成を図３に示す。本図には、センスアンプの主要部を示
しており、他の部分については実施例１の記載がそのま
ま継承される。本実施例は、図１のＰ側だけのオーバー
ドライブに加えてＮ側のオーバードライブを追加した構
成である。図１と異なるのは、クロスエリアＸＡ内にＮ
側共通ソース線ＣＳＮの一端に集中形のスイッチＱＤＮ
２を追加し、ＱＤＮ２を介してデータ線のロウ側リスト
ア電位ＶＤＢＨ（通常ＶＳＳ）を印加するようにした点
である。また、メッシュ状電源配線ではＶＤＢＨではな
くそれよりも低い電圧ＶＤＢＬをＮ側のオーバードライ
ブ用電源として供給するようにし、分散配置されたスイ
ッチＱＤＮ１を介してＮ側コモンソース線に供給するよ
うにした。Ｎ側共通ソース線をＶＤＢＬでオーバードラ
イブするようにしたことに対応して、センスアンプのＮ
ＭＯＳ対及びＱＤＮ１のバックゲートは少なくともＶＤ
ＢＬまたはそれ以下の電圧にバイアスするようにする。
以上により、図３では、ハイ側とロウ側のリストア電位
がそれぞれＶＤＬとＶＤＢＨになり、ハイ側とロウ側の
オーバードライブ電位がそれぞれＶＤＨ（＞ＶＤＬ）と
ＶＤＢＬ（＜ＶＤＢＨ）になる。
成を図３に示す。本図には、センスアンプの主要部を示
しており、他の部分については実施例１の記載がそのま
ま継承される。本実施例は、図１のＰ側だけのオーバー
ドライブに加えてＮ側のオーバードライブを追加した構
成である。図１と異なるのは、クロスエリアＸＡ内にＮ
側共通ソース線ＣＳＮの一端に集中形のスイッチＱＤＮ
２を追加し、ＱＤＮ２を介してデータ線のロウ側リスト
ア電位ＶＤＢＨ（通常ＶＳＳ）を印加するようにした点
である。また、メッシュ状電源配線ではＶＤＢＨではな
くそれよりも低い電圧ＶＤＢＬをＮ側のオーバードライ
ブ用電源として供給するようにし、分散配置されたスイ
ッチＱＤＮ１を介してＮ側コモンソース線に供給するよ
うにした。Ｎ側共通ソース線をＶＤＢＬでオーバードラ
イブするようにしたことに対応して、センスアンプのＮ
ＭＯＳ対及びＱＤＮ１のバックゲートは少なくともＶＤ
ＢＬまたはそれ以下の電圧にバイアスするようにする。
以上により、図３では、ハイ側とロウ側のリストア電位
がそれぞれＶＤＬとＶＤＢＨになり、ハイ側とロウ側の
オーバードライブ電位がそれぞれＶＤＨ（＞ＶＤＬ）と
ＶＤＢＬ（＜ＶＤＢＨ）になる。
【００３７】図４に図３の動作波形を示す。実施例１と
同様にメモリセルＭＣのセルキャパシタに“Ｈ”のデー
タが書き込まれていた場合を想定している。実施例１の
図２との違いは、Ｎ側のオーバードライブを追加したこ
とにより生じたＳＮ１とＳＮ２の制御にある。
同様にメモリセルＭＣのセルキャパシタに“Ｈ”のデー
タが書き込まれていた場合を想定している。実施例１の
図２との違いは、Ｎ側のオーバードライブを追加したこ
とにより生じたＳＮ１とＳＮ２の制御にある。
【００３８】セルデータが完全に読みだされＤ１ｔがＤ
１ｂより１００ｍＶ程度高いレベルになった後、ＳＮ１
がＶＤＢＬからＶＤＬもしくはＶＰＰレベルに変化し、
ＱＤＮ１を活性化する。同時もしくは遅延段数段分遅れ
てＳＰ１がＶＰＰからＶＳＳに変化しＱＤＰ１を活性化
する。これによって、ＣＳＮはＶＤＬ／２からＶＤＢＬ
に遷移し、ＣＳＰはＶＤＬ／２からＶＤＨに遷移する。
ＣＳＮ、ＣＳＰがＶＤＢＬ、ＶＤＨに遷移し始めると、
データ線対Ｄ１ｔ、Ｄ１ｂに接続されているＳＡ１は活
性化され、データ線間の微小電圧差は増幅される。この
時、ＳＡ１はオーバードライブ方式によりデータ線振幅
ＶＤＬより大きな振幅（ＶＤＨ−ＶＤＢＬ）で活性化さ
れるため、ＳＡ１を構成するＮＭＯＳ及びＰＭＯＳトラ
ンジスタのソース・ドレイン間電圧及び、ゲート・ソー
ス間電圧は大きくなり高速動作が可能となる。過大な増
幅動作による充放電電力の増加を防ぐため、ＱＤＮ１は
データ線低レベル側のＶＤＢＬへの増幅が完全に終了し
ていない状態、具体的にはＶＤＢＨより低いレベルにな
らない状態までの時間Ｔｎ１の間で活性化される。同様
にＱＤＰ１はデータ線高レベル側のＶＤＨへの増幅が完
全に終了していない状態でＶＤＬを越えない状態までの
時間Ｔｐ１の間だけ活性化される。活性化される時間の
制御は、ＳＰ１、ＳＮ１により行われる。実施例1と同
様に、ＳＡｎにおけるオーバードライブ期間はＳＡ１と
等しく低レベル側がＴｎ１に、高レベル側がＴｐ１に設
定される。また、その時のオーバードライブの電圧はＳ
Ａｎに近いＱＤＮ１およびＱＤＰ１によって供給される
ため、ＳＡ１と等しく低レベル側がＶＤＢＬに、高レベ
ル側がＶＤＨに設定される。
１ｂより１００ｍＶ程度高いレベルになった後、ＳＮ１
がＶＤＢＬからＶＤＬもしくはＶＰＰレベルに変化し、
ＱＤＮ１を活性化する。同時もしくは遅延段数段分遅れ
てＳＰ１がＶＰＰからＶＳＳに変化しＱＤＰ１を活性化
する。これによって、ＣＳＮはＶＤＬ／２からＶＤＢＬ
に遷移し、ＣＳＰはＶＤＬ／２からＶＤＨに遷移する。
ＣＳＮ、ＣＳＰがＶＤＢＬ、ＶＤＨに遷移し始めると、
データ線対Ｄ１ｔ、Ｄ１ｂに接続されているＳＡ１は活
性化され、データ線間の微小電圧差は増幅される。この
時、ＳＡ１はオーバードライブ方式によりデータ線振幅
ＶＤＬより大きな振幅（ＶＤＨ−ＶＤＢＬ）で活性化さ
れるため、ＳＡ１を構成するＮＭＯＳ及びＰＭＯＳトラ
ンジスタのソース・ドレイン間電圧及び、ゲート・ソー
ス間電圧は大きくなり高速動作が可能となる。過大な増
幅動作による充放電電力の増加を防ぐため、ＱＤＮ１は
データ線低レベル側のＶＤＢＬへの増幅が完全に終了し
ていない状態、具体的にはＶＤＢＨより低いレベルにな
らない状態までの時間Ｔｎ１の間で活性化される。同様
にＱＤＰ１はデータ線高レベル側のＶＤＨへの増幅が完
全に終了していない状態でＶＤＬを越えない状態までの
時間Ｔｐ１の間だけ活性化される。活性化される時間の
制御は、ＳＰ１、ＳＮ１により行われる。実施例1と同
様に、ＳＡｎにおけるオーバードライブ期間はＳＡ１と
等しく低レベル側がＴｎ１に、高レベル側がＴｐ１に設
定される。また、その時のオーバードライブの電圧はＳ
Ａｎに近いＱＤＮ１およびＱＤＰ１によって供給される
ため、ＳＡ１と等しく低レベル側がＶＤＢＬに、高レベ
ル側がＶＤＨに設定される。
【００３９】オーバードライブ動作終了後、ＳＮ２をＶ
ＤＢＬからＶＤＬもしくはＶＰＰにして、ＣＳＮをＶＤ
ＢＨに設定する。ＳＮ２の活性化タイミングは、ＱＤＮ
１とＱＤＮ２が同時に活性化され、ＶＤＢＬとＶＤＢＨ
がＣＳＮを通じてつながることがないように制御され
る。それによりデータ線低レベル側Ｄ１ｂはＶＤＢＨに
保持される。また、ＳＰ２をＶＰＰからＶＳＳにするこ
とで、ＣＳＰはＶＤＬに設定される。ＳＰ２の活性化タ
イミングは、ＱＤＰ１とＱＤＰ２が同時に活性化され、
ＶＤＨとＶＤＬがＣＳＰを通じてつながることがないよ
うに制御される。それによってデータ線高レベル側Ｄ１
ｔはＶＤＬに保持される。最後にワード線を立ち下げプ
リチャージ状態に戻す動作は図２と同様である。
ＤＢＬからＶＤＬもしくはＶＰＰにして、ＣＳＮをＶＤ
ＢＨに設定する。ＳＮ２の活性化タイミングは、ＱＤＮ
１とＱＤＮ２が同時に活性化され、ＶＤＢＬとＶＤＢＨ
がＣＳＮを通じてつながることがないように制御され
る。それによりデータ線低レベル側Ｄ１ｂはＶＤＢＨに
保持される。また、ＳＰ２をＶＰＰからＶＳＳにするこ
とで、ＣＳＰはＶＤＬに設定される。ＳＰ２の活性化タ
イミングは、ＱＤＰ１とＱＤＰ２が同時に活性化され、
ＶＤＨとＶＤＬがＣＳＰを通じてつながることがないよ
うに制御される。それによってデータ線高レベル側Ｄ１
ｔはＶＤＬに保持される。最後にワード線を立ち下げプ
リチャージ状態に戻す動作は図２と同様である。
【００４０】実施例２の利点は以下の通りである。
（１）実施例１と同様に、データ線高レベル側のオーバ
ードライブについて、すべてのＳＡについて等しいオー
バードライブ電圧とオーバードライブ期間を設定するこ
とができ、センス速度の遠近端差を小さくすることがで
きる。（２）さらに本実施例では実施例１に対して、デ
ータ線低レベル側もオーバードライブすることにより、
同じデータ線振幅を用いた場合にセンス時間を短縮でき
る。また、この低レベル側オーバードライブの付加によ
り、より低いデータ線振幅即ち動作電圧の低下に対応可
能となる。（３）また、データ線低レベル側のオーバー
ドライブについても、多数配置したＱＤＮ１とアレイ上
メッシュ電源配線によってセンス時のセンスドライバ及
びＣＳＮへの電流集中が避けられ、オーバードライブ期
間もＳＡ１・・・ＳＡｎで共通の信号ＳＮ１で設定され
る。これらにより、オーバードライブ振幅と期間の遠近
端差を小さくすることができる。（４）本実施例におけ
る素子の増加は、クロスエリアの１個のＭＯＳの増加で
あり、センスアンプ領域の面積増加が無い。
（１）実施例１と同様に、データ線高レベル側のオーバ
ードライブについて、すべてのＳＡについて等しいオー
バードライブ電圧とオーバードライブ期間を設定するこ
とができ、センス速度の遠近端差を小さくすることがで
きる。（２）さらに本実施例では実施例１に対して、デ
ータ線低レベル側もオーバードライブすることにより、
同じデータ線振幅を用いた場合にセンス時間を短縮でき
る。また、この低レベル側オーバードライブの付加によ
り、より低いデータ線振幅即ち動作電圧の低下に対応可
能となる。（３）また、データ線低レベル側のオーバー
ドライブについても、多数配置したＱＤＮ１とアレイ上
メッシュ電源配線によってセンス時のセンスドライバ及
びＣＳＮへの電流集中が避けられ、オーバードライブ期
間もＳＡ１・・・ＳＡｎで共通の信号ＳＮ１で設定され
る。これらにより、オーバードライブ振幅と期間の遠近
端差を小さくすることができる。（４）本実施例におけ
る素子の増加は、クロスエリアの１個のＭＯＳの増加で
あり、センスアンプ領域の面積増加が無い。
【００４１】＜実施例３＞次に、実施例３の構成を図５
により説明する。本実施例は図３の変形例であって、図
１の構成が基本として継承される。図３との違いは、図
３ではクロスエリアＸＡ内に集中して配置していたリス
トア用のスイッチＱＤＰ２とＱＤＮ２を、センスアンプ
領域ＳＡＡに分散して配置したことである。ＱＤＰ２と
ＱＤＮ２の分散配置及びＶＤＬ、ＶＤＢＬのメッシュ状
電源配線は図１の実施例と同様に構成される。図６にこ
の図５の動作波形を示す。この動作波形は、図４の動作
波形と同じである。
により説明する。本実施例は図３の変形例であって、図
１の構成が基本として継承される。図３との違いは、図
３ではクロスエリアＸＡ内に集中して配置していたリス
トア用のスイッチＱＤＰ２とＱＤＮ２を、センスアンプ
領域ＳＡＡに分散して配置したことである。ＱＤＰ２と
ＱＤＮ２の分散配置及びＶＤＬ、ＶＤＢＬのメッシュ状
電源配線は図１の実施例と同様に構成される。図６にこ
の図５の動作波形を示す。この動作波形は、図４の動作
波形と同じである。
【００４２】実施例３の利点は以下の通りである。
（１）実施例２と同様に、データ線高レベル、低レベル
の両側をオーバードライブすることにより、高速なセン
スを実現できる。（２）すべてのＳＡにおいて等しいオ
ーバードライブ電圧及びオーバードライブ期間を設定で
き、遠近端差を小さくすることができる。（３）実施例
２と比較して、リストア時においてもセンスアンプ内に
多数配置されたＱＤＮ２及びＱＤＰ２により、ＣＳＮ及
びＣＳＰへの電流集中を避けることができる。（４）セ
ンスドライバを全てセンスアンプ内に配置しているた
め、センスアンプ以外のレイアウトが容易になる効果が
ある。
（１）実施例２と同様に、データ線高レベル、低レベル
の両側をオーバードライブすることにより、高速なセン
スを実現できる。（２）すべてのＳＡにおいて等しいオ
ーバードライブ電圧及びオーバードライブ期間を設定で
き、遠近端差を小さくすることができる。（３）実施例
２と比較して、リストア時においてもセンスアンプ内に
多数配置されたＱＤＮ２及びＱＤＰ２により、ＣＳＮ及
びＣＳＰへの電流集中を避けることができる。（４）セ
ンスドライバを全てセンスアンプ内に配置しているた
め、センスアンプ以外のレイアウトが容易になる効果が
ある。
【００４３】＜実施例４＞図７に実施例４を示す。この
実施例も共通部分は実施例１を継承する。本実施例は、
Ｐ側とＮ側のオーバードライブ用のスイッチＭＯＳをす
べて同一の導電性のトランジスタ、図ではＮＭＯＳトラ
ンジスタで構成し、それらのゲート信号を共通にしワー
ド線昇圧レベルＶＰＰなどのオーバードライブ電圧ＶＤ
Ｈよりも十分大きなレベルの信号で駆動しているのが特
徴である。Ｐ側のスイッチもＮＭＯＳとしたため、Ｐ側
のＮＭＯＳによる電圧ドロップを防止するためである。
この実施例は図３における分散配置したオーバードライ
ブ用スイッチＭＯＳの変形例の一つと見ることもでき
る。 この実施例では、４個のセンスアンプにつき１個
のＰ側オーバードライブ用スイッチＭＯＳ ＱＤＰ１
と、１個のＮ側オーバードライブ用スイッチＭＯＳ Ｑ
ＤＮ１がセンスアンプ領域ＳＡＡ内に配置される。ＱＤ
Ｎ１とＱＤＰ１のゲートは、オーバードライブ制御信号
線ＳＡＥ１に共通に接続される。ハイ側とロウ側のオー
バードライブ電位ＶＤＨとＶＤＢＬは他の実施例と同様
にメッシュ状電源配線から供給される。リストア電位Ｖ
ＤＬとＶＤＢＨの供給は、図３の回路と同様に、クロス
エリアＸＡに集中的に配置されたＱＤＰ２、ＱＤＮ２に
よりなされる。
実施例も共通部分は実施例１を継承する。本実施例は、
Ｐ側とＮ側のオーバードライブ用のスイッチＭＯＳをす
べて同一の導電性のトランジスタ、図ではＮＭＯＳトラ
ンジスタで構成し、それらのゲート信号を共通にしワー
ド線昇圧レベルＶＰＰなどのオーバードライブ電圧ＶＤ
Ｈよりも十分大きなレベルの信号で駆動しているのが特
徴である。Ｐ側のスイッチもＮＭＯＳとしたため、Ｐ側
のＮＭＯＳによる電圧ドロップを防止するためである。
この実施例は図３における分散配置したオーバードライ
ブ用スイッチＭＯＳの変形例の一つと見ることもでき
る。 この実施例では、４個のセンスアンプにつき１個
のＰ側オーバードライブ用スイッチＭＯＳ ＱＤＰ１
と、１個のＮ側オーバードライブ用スイッチＭＯＳ Ｑ
ＤＮ１がセンスアンプ領域ＳＡＡ内に配置される。ＱＤ
Ｎ１とＱＤＰ１のゲートは、オーバードライブ制御信号
線ＳＡＥ１に共通に接続される。ハイ側とロウ側のオー
バードライブ電位ＶＤＨとＶＤＢＬは他の実施例と同様
にメッシュ状電源配線から供給される。リストア電位Ｖ
ＤＬとＶＤＢＨの供給は、図３の回路と同様に、クロス
エリアＸＡに集中的に配置されたＱＤＰ２、ＱＤＮ２に
よりなされる。
【００４４】図１２に、本構成を実現するセンスアンプ
の平面レイアウトを示す。図１２（ａ）には、4組のデ
ータ線対について示し、簡単化のため第１金属配線層
（メタル１ Ｍ１）とトランジスタゲート及びゲート配
線（ＦＧ）、拡散層、ＮＷＥＬのみ示す。ＳＡＮはＳＡ
のＮＭＯＳトランジスタ部分を示し、ＳＡＰはＰＭＯＳ
トランジスタ部分を示す。ＱＤＮ１、ＱＤＰ１はＳＡＮ
とＳＡＰの間にゲートを一列に配置されたＮＭＯＳで構
成される。一列に配置されたＮＭＯＳを交互にＱＤＮ１
とＱＤＰ１に割り当てていることが特徴である。この配
置により、制御電極ＳＡＥ１が１本に共通化されレイア
ウト面積が低減される。図１２のレイアウトでは、ＱＤ
Ｎ１とＱＤＰ１の数はＳＡＮとＳＡＰの間に４組のデー
タ線対にそれぞれ１つずつ配置しているがこれに限定さ
れる訳ではない。例えば、８組（又は１６組）のデータ
線に１ずつ配置するようにしても良い。また、ＱＤＮ
１、ＱＤＰ１のセンスアンプ内での位置はＳＡＮ，ＳＡ
Ｐの間が、Ｐ側とＮ側の両方の共通ソースとの接続の点
から最も合理的であるが、これに制限されるわけではな
い。
の平面レイアウトを示す。図１２（ａ）には、4組のデ
ータ線対について示し、簡単化のため第１金属配線層
（メタル１ Ｍ１）とトランジスタゲート及びゲート配
線（ＦＧ）、拡散層、ＮＷＥＬのみ示す。ＳＡＮはＳＡ
のＮＭＯＳトランジスタ部分を示し、ＳＡＰはＰＭＯＳ
トランジスタ部分を示す。ＱＤＮ１、ＱＤＰ１はＳＡＮ
とＳＡＰの間にゲートを一列に配置されたＮＭＯＳで構
成される。一列に配置されたＮＭＯＳを交互にＱＤＮ１
とＱＤＰ１に割り当てていることが特徴である。この配
置により、制御電極ＳＡＥ１が１本に共通化されレイア
ウト面積が低減される。図１２のレイアウトでは、ＱＤ
Ｎ１とＱＤＰ１の数はＳＡＮとＳＡＰの間に４組のデー
タ線対にそれぞれ１つずつ配置しているがこれに限定さ
れる訳ではない。例えば、８組（又は１６組）のデータ
線に１ずつ配置するようにしても良い。また、ＱＤＮ
１、ＱＤＰ１のセンスアンプ内での位置はＳＡＮ，ＳＡ
Ｐの間が、Ｐ側とＮ側の両方の共通ソースとの接続の点
から最も合理的であるが、これに制限されるわけではな
い。
【００４５】図１２（ｂ）は、図１２（ａ）と同一部分
につきＭ１を省略し、Ｍ１よりも上層の第２金属配線層
（メタル２ Ｍ２）を追加したセンスアンプの平面レイ
アウトである。Ｍ２には、Ｐ側コモンソース線ＣＳＰ、
ＶＤＢＬ供給電源線ＶＤＢＬ、ＶＤＨ供給電源線ＶＤ
Ｈ、及びＮ側コモンソース線ＣＳＮが順に配置される。
これら４個の配線は、いずれもセンスアンプが列をなす
方向（ワード線の延在方向と等しい）に延在する。この
４個の配線を並べる順番は、この実施例のセンスアンプ
のレイアウト面積を小さくするため特徴的な構成であ
る。この様子は、図７の回路図と一致しており、この意
味で図７の回路図は、具体的なレイアウトを簡略に示し
たものである。尚、後に述べる図９なども同様に回路図
に具体的レイアウトのエッセンスが記載されている。
につきＭ１を省略し、Ｍ１よりも上層の第２金属配線層
（メタル２ Ｍ２）を追加したセンスアンプの平面レイ
アウトである。Ｍ２には、Ｐ側コモンソース線ＣＳＰ、
ＶＤＢＬ供給電源線ＶＤＢＬ、ＶＤＨ供給電源線ＶＤ
Ｈ、及びＮ側コモンソース線ＣＳＮが順に配置される。
これら４個の配線は、いずれもセンスアンプが列をなす
方向（ワード線の延在方向と等しい）に延在する。この
４個の配線を並べる順番は、この実施例のセンスアンプ
のレイアウト面積を小さくするため特徴的な構成であ
る。この様子は、図７の回路図と一致しており、この意
味で図７の回路図は、具体的なレイアウトを簡略に示し
たものである。尚、後に述べる図９なども同様に回路図
に具体的レイアウトのエッセンスが記載されている。
【００４６】図１２に示した、ＱＤＰ１とＱＤＮ１のチ
ャネル幅に対する望ましい構成の一つは、それぞれのチ
ャネル幅を等しくする（同じサイズのＮＭＯＳとする）
ことである。これにより、センスアンプのＳＡＮの方が
ＳＡＰよりも先にオンするようになる。プロセスばらつ
きによるＶｔ変動がＰＭＯＳに比較して小さなＮＭＯＳ
トランジスタで構成されたＳＡＮで微小電圧差を差動増
幅を開始することができるため、精度の良い差動増幅が
できる。ＱＤＰ１とＱＤＮ１はともにＮＭＯＳであり、
同じＰ形のウェル内（この実施例ではＰ型基板直接）に
形成され、そのＰ形のウェルは最低電位が（例えばこの
例ではＶＤＢＬ）が印加される。このため大きな電位を
印加する方のＱＤＰ１の方が相対的に大きな基板バイア
スが印加され、ＱＤＰ１のほうがＱＤＮ１よりもしきい
値電圧が大きくなる。このためにしきい値電圧の小さな
ＱＤＮ１がオンしやすくなり、ＳＡＮを最初に駆動させ
ることができる。
ャネル幅に対する望ましい構成の一つは、それぞれのチ
ャネル幅を等しくする（同じサイズのＮＭＯＳとする）
ことである。これにより、センスアンプのＳＡＮの方が
ＳＡＰよりも先にオンするようになる。プロセスばらつ
きによるＶｔ変動がＰＭＯＳに比較して小さなＮＭＯＳ
トランジスタで構成されたＳＡＮで微小電圧差を差動増
幅を開始することができるため、精度の良い差動増幅が
できる。ＱＤＰ１とＱＤＮ１はともにＮＭＯＳであり、
同じＰ形のウェル内（この実施例ではＰ型基板直接）に
形成され、そのＰ形のウェルは最低電位が（例えばこの
例ではＶＤＢＬ）が印加される。このため大きな電位を
印加する方のＱＤＰ１の方が相対的に大きな基板バイア
スが印加され、ＱＤＰ１のほうがＱＤＮ１よりもしきい
値電圧が大きくなる。このためにしきい値電圧の小さな
ＱＤＮ１がオンしやすくなり、ＳＡＮを最初に駆動させ
ることができる。
【００４７】図１３に、図１２上のＡ−Ａ’間の断面図
を示す。また、図１４（ａ）、（ｂ）に、Ｂ−Ｂ’間及
びＣ−Ｃ’間の断面図をそれぞれ示す。これらの断面図
中でＳＧＩ（Shallow Groove Isolation)は拡散層（図
中Ｎ＋，Ｐ＋）分離するための絶縁部で、基板に形成さ
れた浅い溝をSi酸化物等で埋め込んだものである。ま
た、ＣＮＴはメタル１（図中Ｍ１）と拡散層もしくはＦ
Ｇとつなぐためのコンタクトホールである。ＴＨ１、Ｔ
Ｈ２はそれぞれＭ１−メタル２（図中Ｍ２）間、Ｍ２−
メタル３（図中Ｍ３）間とをつなぐコンタクトホールで
ある。図１４（ａ）に示すように、ＣＳＮとＱＤＮ１の
ドレインの間はＭ３を用いて結線される。この図から分
かるようにＣＳＮとＱＤＮ１のドレインの間は、単に電
気的な結線としてはＭ１でも接続する余裕はある。Ｍ３
で接続した理由は、ＳＡＮを構成する２つののＮＭＯＳ
のソースとＱＤＮ１のドレイン間の抵抗が等しくなるよ
うに配慮したためである。ＳＡＮを構成する２つのＮＭ
ＯＳのソース電位が等しくなるように拡散層Ｐ＋も接続
するようにしている。これらによりＳＡＮを構成する２
つののＮＭＯＳのアンバランスが起こらないようレイア
ウト上の工夫がされている。ＣＳＮとＣＳＰはそれぞれ
ＳＡＮとＳＡＰの上のＭ２に配線されている。２つのの
ＮＭＯＳのソース同様に、図１４（ｂ）に示すように、
ＣＳＰとＱＤＰ１のソース（ＱＤＰ１がＮＭＯＳのため
ソースになる）の間は、Ｍ３を用いて結線されている。
ＳＡＰを構成する２つののＰＭＯＳのソースとＱＤＰ１
のソースとの間も上述したのと同様の工夫がされてい
る。
を示す。また、図１４（ａ）、（ｂ）に、Ｂ−Ｂ’間及
びＣ−Ｃ’間の断面図をそれぞれ示す。これらの断面図
中でＳＧＩ（Shallow Groove Isolation)は拡散層（図
中Ｎ＋，Ｐ＋）分離するための絶縁部で、基板に形成さ
れた浅い溝をSi酸化物等で埋め込んだものである。ま
た、ＣＮＴはメタル１（図中Ｍ１）と拡散層もしくはＦ
Ｇとつなぐためのコンタクトホールである。ＴＨ１、Ｔ
Ｈ２はそれぞれＭ１−メタル２（図中Ｍ２）間、Ｍ２−
メタル３（図中Ｍ３）間とをつなぐコンタクトホールで
ある。図１４（ａ）に示すように、ＣＳＮとＱＤＮ１の
ドレインの間はＭ３を用いて結線される。この図から分
かるようにＣＳＮとＱＤＮ１のドレインの間は、単に電
気的な結線としてはＭ１でも接続する余裕はある。Ｍ３
で接続した理由は、ＳＡＮを構成する２つののＮＭＯＳ
のソースとＱＤＮ１のドレイン間の抵抗が等しくなるよ
うに配慮したためである。ＳＡＮを構成する２つのＮＭ
ＯＳのソース電位が等しくなるように拡散層Ｐ＋も接続
するようにしている。これらによりＳＡＮを構成する２
つののＮＭＯＳのアンバランスが起こらないようレイア
ウト上の工夫がされている。ＣＳＮとＣＳＰはそれぞれ
ＳＡＮとＳＡＰの上のＭ２に配線されている。２つのの
ＮＭＯＳのソース同様に、図１４（ｂ）に示すように、
ＣＳＰとＱＤＰ１のソース（ＱＤＰ１がＮＭＯＳのため
ソースになる）の間は、Ｍ３を用いて結線されている。
ＳＡＰを構成する２つののＰＭＯＳのソースとＱＤＰ１
のソースとの間も上述したのと同様の工夫がされてい
る。
【００４８】実施例４の動作を図８の波形図を用いて説
明する。データ線プリチャージ終了からデータ線に微小
電圧差を読み出すまでは前述の実施例と同様である。セ
ルに蓄えられていた情報がデータ線に読み出された後、
ＳＡＥ１をＶＤＢＬからＶＰＰにする。ＱＤＮ１、ＱＤ
Ｐ１が活性化されてＣＳＮはＶＤＬ／２からＶＤＢＬへ
遷移しはじめ、ＣＳＰはＶＤＬ／２からＶＤＨに遷移し
はじめる。この時、ＱＤＰ１とＱＤＮ１を同一の物理定
数のＮＭＯＳトランジスタで構成した場合でもＱＤＰ１
のしきい値電圧ＶｔはＱＤＮ１のＶｔよりも基板バイア
ス効果により高くなっている。このため同じ電圧がゲー
ト信号として印加されてもＱＤＰ１よりもＱＤＮ１の方
が先に駆動される。ＱＤＮ１及びＱＤＰ１は、過度にデ
ータ線の増幅振幅が大きくされることによる消費電流の
増加を防ぐために、データ線の低レベル側がＶＤＢＨ以
下になるか、データ線高レベル側がＶＤＬを越えないＴ
ｎｐの間だけＳＡＥ１により活性化される。ＳＡｎにお
けるオーバードライブ期間は、ゲート信号ＳＡＥ１で決
まるためＳＡ１と等しくなりＴｎｐとなる。その後、Ｓ
ＡＥ１はＶＰＰからＶＤＢＬになり、オーバードライブ
動作が終了する。ＳＡＥ１がＶＤＢＬになったと同時
に、ＳＮ２をＶＤＢＬからＶＤＬもしくはＶＰＰしてＱ
ＤＮ２を活性化する。それによりＣＳＮをＶＤＢＨにし
て、データ線低レベル側であるＤ１ｂをＶＤＢＨにリス
トアする。同様にＳＡＥ１がＶＤＢＬになった後、ＳＰ
２をＶＰＰからＶＳＳにしてＱＤＰ２を活性化する。そ
れによりＣＳＰをＶＤＬにして、データ線高レベル側で
あるＤ１ｔをＶＤＬにリストアする。最後に、ワード線
を立ち下げプリチャージ状態にする動作は、図１等と同
様である。
明する。データ線プリチャージ終了からデータ線に微小
電圧差を読み出すまでは前述の実施例と同様である。セ
ルに蓄えられていた情報がデータ線に読み出された後、
ＳＡＥ１をＶＤＢＬからＶＰＰにする。ＱＤＮ１、ＱＤ
Ｐ１が活性化されてＣＳＮはＶＤＬ／２からＶＤＢＬへ
遷移しはじめ、ＣＳＰはＶＤＬ／２からＶＤＨに遷移し
はじめる。この時、ＱＤＰ１とＱＤＮ１を同一の物理定
数のＮＭＯＳトランジスタで構成した場合でもＱＤＰ１
のしきい値電圧ＶｔはＱＤＮ１のＶｔよりも基板バイア
ス効果により高くなっている。このため同じ電圧がゲー
ト信号として印加されてもＱＤＰ１よりもＱＤＮ１の方
が先に駆動される。ＱＤＮ１及びＱＤＰ１は、過度にデ
ータ線の増幅振幅が大きくされることによる消費電流の
増加を防ぐために、データ線の低レベル側がＶＤＢＨ以
下になるか、データ線高レベル側がＶＤＬを越えないＴ
ｎｐの間だけＳＡＥ１により活性化される。ＳＡｎにお
けるオーバードライブ期間は、ゲート信号ＳＡＥ１で決
まるためＳＡ１と等しくなりＴｎｐとなる。その後、Ｓ
ＡＥ１はＶＰＰからＶＤＢＬになり、オーバードライブ
動作が終了する。ＳＡＥ１がＶＤＢＬになったと同時
に、ＳＮ２をＶＤＢＬからＶＤＬもしくはＶＰＰしてＱ
ＤＮ２を活性化する。それによりＣＳＮをＶＤＢＨにし
て、データ線低レベル側であるＤ１ｂをＶＤＢＨにリス
トアする。同様にＳＡＥ１がＶＤＢＬになった後、ＳＰ
２をＶＰＰからＶＳＳにしてＱＤＰ２を活性化する。そ
れによりＣＳＰをＶＤＬにして、データ線高レベル側で
あるＤ１ｔをＶＤＬにリストアする。最後に、ワード線
を立ち下げプリチャージ状態にする動作は、図１等と同
様である。
【００４９】本実施例の利点は以下の通りである。
（１）レイアウト上で、ＱＤＰ１をＮＭＯＳトランジス
タで構成することで、ＱＤＮ１とＱＤＰ１をセンスアン
プ内で一列に配置し、そのゲート制御信号をＱＤＮ１と
共通にすることが可能となり、実施例１〜３のようにＮ
ＭＯＳ、ＰＭＯＳを配置する場合に比べてＮＭＯＳ、Ｐ
ＭＯＳを二列に配置した場合よりレイアウトを小面積化
することができる。（２）さらに、ＣＳＮ、ＣＳＰの両
方をオーバードライブしている図３の実施例と比較して
オーバードライブ用の制御信号を１本に減らすことがで
き、制御信号用の回路を減らすことができる。（３）Ｑ
ＤＰ１とＱＤＮ１をともにＮＭＯＳとして同じ電圧でバ
ックゲートとバイアスするようにすることで、センス開
始時のＳＡＥ１が入力されたとき、ＱＤＰ１よりもＱＤ
Ｎ１の方が先に駆動するため、プロセスばらつきによる
Ｖｔ変動がＰＭＯＳに比較して小さなＮＭＯＳトランジ
スタで微小電圧差を差動増幅を開始することができ、精
度の良い差動増幅ができる。（４）ＱＤＰ１をＮＭＯＳ
トランジスタで構成することにより、ＳＡＥ１がＶＤＢ
Ｌの時にはＱＤＰ１のゲートソース間電圧が負電圧にな
るため、ＱＤＰ１非活性状態におけるＶＤＨからＶＤＬ
／２へのリーク電流を抑制することができる。（５）実
施例１から３と同様に、すべてのＳＡに等しいオーバー
ドライブ電圧とオーバードライブ期間を設定でき、オー
バードライブの遠近端差を小さくすることができる。
（１）レイアウト上で、ＱＤＰ１をＮＭＯＳトランジス
タで構成することで、ＱＤＮ１とＱＤＰ１をセンスアン
プ内で一列に配置し、そのゲート制御信号をＱＤＮ１と
共通にすることが可能となり、実施例１〜３のようにＮ
ＭＯＳ、ＰＭＯＳを配置する場合に比べてＮＭＯＳ、Ｐ
ＭＯＳを二列に配置した場合よりレイアウトを小面積化
することができる。（２）さらに、ＣＳＮ、ＣＳＰの両
方をオーバードライブしている図３の実施例と比較して
オーバードライブ用の制御信号を１本に減らすことがで
き、制御信号用の回路を減らすことができる。（３）Ｑ
ＤＰ１とＱＤＮ１をともにＮＭＯＳとして同じ電圧でバ
ックゲートとバイアスするようにすることで、センス開
始時のＳＡＥ１が入力されたとき、ＱＤＰ１よりもＱＤ
Ｎ１の方が先に駆動するため、プロセスばらつきによる
Ｖｔ変動がＰＭＯＳに比較して小さなＮＭＯＳトランジ
スタで微小電圧差を差動増幅を開始することができ、精
度の良い差動増幅ができる。（４）ＱＤＰ１をＮＭＯＳ
トランジスタで構成することにより、ＳＡＥ１がＶＤＢ
Ｌの時にはＱＤＰ１のゲートソース間電圧が負電圧にな
るため、ＱＤＰ１非活性状態におけるＶＤＨからＶＤＬ
／２へのリーク電流を抑制することができる。（５）実
施例１から３と同様に、すべてのＳＡに等しいオーバー
ドライブ電圧とオーバードライブ期間を設定でき、オー
バードライブの遠近端差を小さくすることができる。
【００５０】尚、本実施例は、Ｐ側及びＮ側の両方をオ
ーバードライブする構成を採ったが、電源電圧との関係
で、オーバードライブが片側で十分な場合には図８にお
いて、ＶＤＢＬの電源配線をロウレベルのリストア電位
であるＶＤＢＨにすれば良い。これによりＶＤＢＬを供
給する大容量の負電源発生回路を用意する必要がなくな
り、チップ面積を小型化できる利点がある。それにとも
なって、センスアンプ用の電源線の種類を減らせるた
め、メッシュ電源配線が容易になる利点がある。
ーバードライブする構成を採ったが、電源電圧との関係
で、オーバードライブが片側で十分な場合には図８にお
いて、ＶＤＢＬの電源配線をロウレベルのリストア電位
であるＶＤＢＨにすれば良い。これによりＶＤＢＬを供
給する大容量の負電源発生回路を用意する必要がなくな
り、チップ面積を小型化できる利点がある。それにとも
なって、センスアンプ用の電源線の種類を減らせるた
め、メッシュ電源配線が容易になる利点がある。
【００５１】また、ＤＲＡＭのＣＭＯＳセンスアンプに
ハイレベルとロウレベルのリストア電圧を供給するため
に、両者ともＮＭＯＳを用いる構成自体は[文献５]に記
載されている。しかしながら、[文献５]は、ワード線の
駆動電圧を電源電圧ＶＣＣにする前提の元で、Ｐ側のス
イッチＮＭＯＳのしきい値電圧Ｖｔドロップを意図的に
起こさせ、データ線のハイレベルのリストア電位をＶＣ
Ｃ−Ｖｔに低下させるための構成であり、本願とは目的
が異なる。[文献５]では、そもそもスイッチＭＯＳの分
散配置等については記載がない。またオーバードライブ
に対する記載もない。
ハイレベルとロウレベルのリストア電圧を供給するため
に、両者ともＮＭＯＳを用いる構成自体は[文献５]に記
載されている。しかしながら、[文献５]は、ワード線の
駆動電圧を電源電圧ＶＣＣにする前提の元で、Ｐ側のス
イッチＮＭＯＳのしきい値電圧Ｖｔドロップを意図的に
起こさせ、データ線のハイレベルのリストア電位をＶＣ
Ｃ−Ｖｔに低下させるための構成であり、本願とは目的
が異なる。[文献５]では、そもそもスイッチＭＯＳの分
散配置等については記載がない。またオーバードライブ
に対する記載もない。
【００５２】＜実施例５＞図９に実施例５の回路を示
す。本実施例は、図７におけるリストア用のスイッチＭ
ＯＳをＮＭＯＳとするとともにセンスアンプ領域ＳＡＡ
に分散配置し、図７と同様に制御信号を共有化した点が
特徴である。Ｐ側及びＮ側のオーバードライブ用スイッ
チＮＭＯＳ ＱＤＰ１及びＱＤＮ１は図７と同じ構成と
される。これに対して、リストア用のスイッチＱＤＰ２
及びＱＤＮ２もセンスアンプ領域内に配置される。ＱＤ
Ｐ２及びＱＤＮ２のゲートは共通の制御線ＳＡＥ２によ
り制御される。更にハイ及びロウのリストア電位ＶＤ
Ｌ、ＶＤＢＨも図２４で詳述したメッシュ状電源配線に
より供給する。ＱＤＰ２及びＱＤＮ２は、４個のセンス
アンプにつきそれぞれ１個ずつ配置している。以上のＱ
ＤＮ１とＱＤＰ１及び、ＱＤＮ２とＱＤＰ２はゲートを
２列有するＮＭＯＳトランジスタでＳＡＮ列とＳＡＰ列
に平行に１列配置することで構成される。
す。本実施例は、図７におけるリストア用のスイッチＭ
ＯＳをＮＭＯＳとするとともにセンスアンプ領域ＳＡＡ
に分散配置し、図７と同様に制御信号を共有化した点が
特徴である。Ｐ側及びＮ側のオーバードライブ用スイッ
チＮＭＯＳ ＱＤＰ１及びＱＤＮ１は図７と同じ構成と
される。これに対して、リストア用のスイッチＱＤＰ２
及びＱＤＮ２もセンスアンプ領域内に配置される。ＱＤ
Ｐ２及びＱＤＮ２のゲートは共通の制御線ＳＡＥ２によ
り制御される。更にハイ及びロウのリストア電位ＶＤ
Ｌ、ＶＤＢＨも図２４で詳述したメッシュ状電源配線に
より供給する。ＱＤＰ２及びＱＤＮ２は、４個のセンス
アンプにつきそれぞれ１個ずつ配置している。以上のＱ
ＤＮ１とＱＤＰ１及び、ＱＤＮ２とＱＤＰ２はゲートを
２列有するＮＭＯＳトランジスタでＳＡＮ列とＳＡＰ列
に平行に１列配置することで構成される。
【００５３】センスアンプの数とオーバードライブ用ス
イッチＭＯＳやリストア用スイッチＭＯＳの数の対応関
係はこの実施例に限定されることはない。例えば８個の
センスアンプにつきＱＤＰ１，ＱＤＰ２、ＱＤＮ１、Ｑ
ＤＮ２を１個ずつ対応させるような変形をしても良い。
また、共通ソース線の充電はオーバードライブ用スイッ
チにより主に行われるため、リストア用スイッチは相対
的には駆動能力が小さくとも良い。そこで、オーバード
ライブ用スイッチＱＤＰ１、ＱＤＮ１の数を、ＱＤＰ
２、ＱＤＮ２の数よりも多くする構成も合理的である。
このことをより一般的に言い換えれば、ＳＡＡ内で、全
オーバードライブ用スイッチＭＯＳのコンダクタンスを
全リストア用スイッチＭＯＳのコンダクタンスよりも大
きくする構成とするれば良いことになる。
イッチＭＯＳやリストア用スイッチＭＯＳの数の対応関
係はこの実施例に限定されることはない。例えば８個の
センスアンプにつきＱＤＰ１，ＱＤＰ２、ＱＤＮ１、Ｑ
ＤＮ２を１個ずつ対応させるような変形をしても良い。
また、共通ソース線の充電はオーバードライブ用スイッ
チにより主に行われるため、リストア用スイッチは相対
的には駆動能力が小さくとも良い。そこで、オーバード
ライブ用スイッチＱＤＰ１、ＱＤＮ１の数を、ＱＤＰ
２、ＱＤＮ２の数よりも多くする構成も合理的である。
このことをより一般的に言い換えれば、ＳＡＡ内で、全
オーバードライブ用スイッチＭＯＳのコンダクタンスを
全リストア用スイッチＭＯＳのコンダクタンスよりも大
きくする構成とするれば良いことになる。
【００５４】本実施例の動作について図１０の波形図を
用いて説明する。プリチャージを終了しＳＡＥ１をＶＰ
Ｐに駆動してオーバードライブ開始するまでは、図８と
同様である。ＱＤＮ１及びＱＤＰ１は、過度センスによ
る消費電流の増加を防ぐために、データ線の低レベル側
がＶＤＢＨ以下になるか、データ線高レベル側がＶＤＬ
を越えないＴｎｐの間だけＳＡＥ１により活性化され
る。ＳＡｎにおけるオーバードライブ期間は、ゲート信
号ＳＡＥ１で決まるためＳＡ１と等しくなりＴｎｐとな
る。その後、ＳＡＥ２がＶＤＢＬからＶＰＰになり、Ｃ
ＳＮはＶＤＢＨになり、データ線低レベル側であるＤ１
ｂはＶＤＢＨにリストアされる。同時にＣＳＰはＶＤＬ
になり、データ線高レベル側であるＤ１ｔはＶＤＬにリ
ストアされる。ＳＡＥ２は同時にＱＤＮ１とＱＤＮ２及
びＱＤＰ１とＱＤＰ２が活性化され、２電源ＶＤＢＬと
ＶＤＢＨ及びＶＤＨとＶＤＬがＣＳＮ、ＣＳＰを介して
短絡されることがないように制御される。
用いて説明する。プリチャージを終了しＳＡＥ１をＶＰ
Ｐに駆動してオーバードライブ開始するまでは、図８と
同様である。ＱＤＮ１及びＱＤＰ１は、過度センスによ
る消費電流の増加を防ぐために、データ線の低レベル側
がＶＤＢＨ以下になるか、データ線高レベル側がＶＤＬ
を越えないＴｎｐの間だけＳＡＥ１により活性化され
る。ＳＡｎにおけるオーバードライブ期間は、ゲート信
号ＳＡＥ１で決まるためＳＡ１と等しくなりＴｎｐとな
る。その後、ＳＡＥ２がＶＤＢＬからＶＰＰになり、Ｃ
ＳＮはＶＤＢＨになり、データ線低レベル側であるＤ１
ｂはＶＤＢＨにリストアされる。同時にＣＳＰはＶＤＬ
になり、データ線高レベル側であるＤ１ｔはＶＤＬにリ
ストアされる。ＳＡＥ２は同時にＱＤＮ１とＱＤＮ２及
びＱＤＰ１とＱＤＰ２が活性化され、２電源ＶＤＢＬと
ＶＤＢＨ及びＶＤＨとＶＤＬがＣＳＮ、ＣＳＰを介して
短絡されることがないように制御される。
【００５５】本実施例の利点は以下の通りである。
（１）センスアンプのレイアウトでは、センスドライバ
がＮＭＯＳで構成された２列配置となり実施例５よりレ
イアウト面積が増大するが、センスアンプ以外にセンス
ドライバを配置する必要がなくセンスアンプ以外のレイ
アウトが容易になる。（２）データ線の高レベル及び低
レベルの両方をオーバードライブしている実施例２と比
較してセンスアンプの制御信号数を２本減らすことがで
き、制御信号用の回路を少なくできる。（３）実施例１
から４と同様にすべてのＳＡにおいて等しいオーバード
ライブ電圧とオーバードライブ期間を設定でき、遠近端
差を小さくすることができる。（４）ＱＤＰ１及びＱＤ
Ｐ２がＮＭＯＳトランジスタで構成されているため、ス
タンバイ状態ではＱＤＰ１及びＱＤＰ２のゲート・ソー
ス間電圧ＶＧＳがＶＧＳ＜０ＶとなるためＶＤＨ及びＶ
ＤＬからＶＤＬ／２へのリーク電流が抑えられる。
（１）センスアンプのレイアウトでは、センスドライバ
がＮＭＯＳで構成された２列配置となり実施例５よりレ
イアウト面積が増大するが、センスアンプ以外にセンス
ドライバを配置する必要がなくセンスアンプ以外のレイ
アウトが容易になる。（２）データ線の高レベル及び低
レベルの両方をオーバードライブしている実施例２と比
較してセンスアンプの制御信号数を２本減らすことがで
き、制御信号用の回路を少なくできる。（３）実施例１
から４と同様にすべてのＳＡにおいて等しいオーバード
ライブ電圧とオーバードライブ期間を設定でき、遠近端
差を小さくすることができる。（４）ＱＤＰ１及びＱＤ
Ｐ２がＮＭＯＳトランジスタで構成されているため、ス
タンバイ状態ではＱＤＰ１及びＱＤＰ２のゲート・ソー
ス間電圧ＶＧＳがＶＧＳ＜０ＶとなるためＶＤＨ及びＶ
ＤＬからＶＤＬ／２へのリーク電流が抑えられる。
【００５６】尚、センス速度改善効果は減少するが、Ｖ
ＤＢＬ＝ＶＤＢＨとすると、大容量の負電源回路が不必
要となりチップ面積を小さくできる効果がある。さら
に、その場合には、センスアンプ用の電源線の種類が3
種類となるためメモリアレイ上の電源線の配線が容易に
なる利点がある。
ＤＢＬ＝ＶＤＢＨとすると、大容量の負電源回路が不必
要となりチップ面積を小さくできる効果がある。さら
に、その場合には、センスアンプ用の電源線の種類が3
種類となるためメモリアレイ上の電源線の配線が容易に
なる利点がある。
【００５７】また、本発明は、オーバードライブ方式を
用いていないセンスアンプ構成についても適用できる。
その場合のセンスアンプの構成例を図１１に示す。オー
バードライブを用いていないため、センスアンプのＰＭ
ＯＳ対ＳＡＰの基板電位はＶＤＬに設定している。さら
に、センスアンプ以外の場所にセンスドライバが不必要
であり、その領域のレイアウトが容易になる利点があ
る。
用いていないセンスアンプ構成についても適用できる。
その場合のセンスアンプの構成例を図１１に示す。オー
バードライブを用いていないため、センスアンプのＰＭ
ＯＳ対ＳＡＰの基板電位はＶＤＬに設定している。さら
に、センスアンプ以外の場所にセンスドライバが不必要
であり、その領域のレイアウトが容易になる利点があ
る。
【００５８】また、図７〜１１はセンスドライバを全て
ＮＭＯＳトランジスタで構成しているが、ＰＭＯＳトラ
ンジスタで構成することも可能である。
ＮＭＯＳトランジスタで構成しているが、ＰＭＯＳトラ
ンジスタで構成することも可能である。
【００５９】以上の実施例において、センスドライバ及
びＳＡトランジスタのＶｔについては、低Ｖｔでも高Ｖ
ｔでも構わない。ただし、低Ｖｔトランジスタを用いた
場合、高Ｖｔトランジスタを用いるよりも高速にセンス
アンプを動作させることができる。高Ｖｔトランジスタ
を用いた場合、ＳＡのデータ保持状態におけるリーク電
流を低減でき、消費電力を抑えることができる。但し、
低Ｖｔトランジスタを用いた場合には、後で述べる発明
を用いることによってリーク電流を低減することができ
る。さらに、センスドライバに高Ｖｔトランジスタを用
いることによって、スタンバイ状態でのセンスアンプ電
源とＶＤＬ／２の間のリーク電流を低減できる。
びＳＡトランジスタのＶｔについては、低Ｖｔでも高Ｖ
ｔでも構わない。ただし、低Ｖｔトランジスタを用いた
場合、高Ｖｔトランジスタを用いるよりも高速にセンス
アンプを動作させることができる。高Ｖｔトランジスタ
を用いた場合、ＳＡのデータ保持状態におけるリーク電
流を低減でき、消費電力を抑えることができる。但し、
低Ｖｔトランジスタを用いた場合には、後で述べる発明
を用いることによってリーク電流を低減することができ
る。さらに、センスドライバに高Ｖｔトランジスタを用
いることによって、スタンバイ状態でのセンスアンプ電
源とＶＤＬ／２の間のリーク電流を低減できる。
【００６０】実施例１から５において用いている電圧関
係は、以下のようにすることが望ましい。ワード線ＷＬ
の振幅ＶＷＬからＶＰＰとデータ線振幅ＶＤＢＨからＶ
ＤＬ及び初期センス用電源ＶＤＢＬ、ＶＤＨ及び、基板
電位ＶＢＢの大小関係はＶＢＢ＝ＶＤＢＬ（−０．７５
Ｖ）＜ＶＷＬ＝ＶＤＢＨ＝ＶＳＳ（０Ｖ）＜ＶＤＬ
（１．５Ｖ）＜ＶＤＨ（２．５Ｖ）＜ＶＰＰ（３Ｖ）と
すると内部電源数を減らすことができる。また、負電源
を数が増加するが、ＶＢＢ＜ＶＤＢＬ（−０．５Ｖ）と
するとメモリセルの基板バイアスの変動を抑えることが
できる効果がある。さらに、ＶＤＨ＝ＶＰＰ（３Ｖ）と
することでより大きな電源でセンスアンプを活性化する
ことができる。
係は、以下のようにすることが望ましい。ワード線ＷＬ
の振幅ＶＷＬからＶＰＰとデータ線振幅ＶＤＢＨからＶ
ＤＬ及び初期センス用電源ＶＤＢＬ、ＶＤＨ及び、基板
電位ＶＢＢの大小関係はＶＢＢ＝ＶＤＢＬ（−０．７５
Ｖ）＜ＶＷＬ＝ＶＤＢＨ＝ＶＳＳ（０Ｖ）＜ＶＤＬ
（１．５Ｖ）＜ＶＤＨ（２．５Ｖ）＜ＶＰＰ（３Ｖ）と
すると内部電源数を減らすことができる。また、負電源
を数が増加するが、ＶＢＢ＜ＶＤＢＬ（−０．５Ｖ）と
するとメモリセルの基板バイアスの変動を抑えることが
できる効果がある。さらに、ＶＤＨ＝ＶＰＰ（３Ｖ）と
することでより大きな電源でセンスアンプを活性化する
ことができる。
【００６１】また、電源電圧の設定は、[文献６]に示さ
れるような、ワード線スタンバイレベルが負電圧である
ネガティブワード方式も考えられる。ネガティブワード
線方式を上記の本願実施例に適用するには、ＶＢＢ＝Ｖ
ＤＢＬ＝ＶＷＬ（−０．７５Ｖ）＜ＶＤＢＨ＝ＶＳＳ
（０Ｖ）＜ＶＤＬ（１．５Ｖ）＜ＶＤＨ＝ＶＰＰ（２．
２５Ｖ）とする。この方式を採ると内部電源レベル数を
少なくなる効果がある。また、電源レベル数は増えるが
ＶＢＢ＜ＶＤＢＬ＜ＶＷＬもしくはＶＢＢ＜ＶＷＬ＜Ｖ
ＤＢＬ、ＶＢＢ＜ＶＤＢＬ＝ＶＷＬとＶＢＢと他の電源
を別にとる事でメモリセルアレイの基板バイアスである
ＶＢＢの変動を下げれば、セルのデータ保持特性がよく
なる効果が得られる。
れるような、ワード線スタンバイレベルが負電圧である
ネガティブワード方式も考えられる。ネガティブワード
線方式を上記の本願実施例に適用するには、ＶＢＢ＝Ｖ
ＤＢＬ＝ＶＷＬ（−０．７５Ｖ）＜ＶＤＢＨ＝ＶＳＳ
（０Ｖ）＜ＶＤＬ（１．５Ｖ）＜ＶＤＨ＝ＶＰＰ（２．
２５Ｖ）とする。この方式を採ると内部電源レベル数を
少なくなる効果がある。また、電源レベル数は増えるが
ＶＢＢ＜ＶＤＢＬ＜ＶＷＬもしくはＶＢＢ＜ＶＷＬ＜Ｖ
ＤＢＬ、ＶＢＢ＜ＶＤＢＬ＝ＶＷＬとＶＢＢと他の電源
を別にとる事でメモリセルアレイの基板バイアスである
ＶＢＢの変動を下げれば、セルのデータ保持特性がよく
なる効果が得られる。
【００６２】以上の説明においてＶＤＨには外部電源Ｖ
ＣＣを用いるのが望ましいが、昇圧回路による昇圧レベ
ルや、降圧回路による降圧レベルを用いてもよい。
ＣＣを用いるのが望ましいが、昇圧回路による昇圧レベ
ルや、降圧回路による降圧レベルを用いてもよい。
【００６３】＜実施例６＞以上の実施例では、オーバー
ドライブ方式について検討してきたが、電源電圧を下げ
た場合には、センスアンプのしきい値電圧Ｖｔを低減す
る構成との併用の必要性が生ずることが考えられる。低
しきい値電圧のＭＯＳを用いたセンスアンプをオーバー
ドライブすることにより、動作可能なデータ線の振幅を
更に低減して低消費電力化を図れる可能性があるためで
ある。しかし、低しきい値ＭＯＳはサブスレショルド電
流を増加させ待機時の消費電流を増加させるため、ＳＤ
ＲＡＭに見られるアクティブスタンバイ状態との整合性
が懸念される。そこでこの実施例では、低しきい値のＭ
ＯＳを用いたセンスアンプがデータをラッチした状態で
のサブスレショルド電流の低減法を示す。
ドライブ方式について検討してきたが、電源電圧を下げ
た場合には、センスアンプのしきい値電圧Ｖｔを低減す
る構成との併用の必要性が生ずることが考えられる。低
しきい値電圧のＭＯＳを用いたセンスアンプをオーバー
ドライブすることにより、動作可能なデータ線の振幅を
更に低減して低消費電力化を図れる可能性があるためで
ある。しかし、低しきい値ＭＯＳはサブスレショルド電
流を増加させ待機時の消費電流を増加させるため、ＳＤ
ＲＡＭに見られるアクティブスタンバイ状態との整合性
が懸念される。そこでこの実施例では、低しきい値のＭ
ＯＳを用いたセンスアンプがデータをラッチした状態で
のサブスレショルド電流の低減法を示す。
【００６４】図２０は、データ線からの信号を増幅して
センスアンプにラッチした時のセンスアンプのサブスレ
ショルド電流を示したものである。ＳＤＲＡＭでは、ロ
ウアクティブコマンドにより特定の１ワード分のメモリ
セルデータをセンスアンプで増幅してラッチした状態に
保つアクティブスタンバイと呼ばれる動作状態を持つ。
あらかじめセンスアンプにデータを保持しておいて、そ
こに高速にアクセスするためである。このとき図２０に
示すようにセンスアンプのデータ保持状態では、１個の
センスアンプあたりｉのサブスレショルド電流が流れ
る。ＶＤＬとＶＤＢＨの間に直列接続されたセンスアン
プのＣＭＯＳはＰＭＯＳかＮＭＯＳの一方はゲート・ソ
ース間がＯＶとされオフ状態とされるが、しきい値電圧
が低いと完全はオフとはならず考慮すべきサブスレッシ
ョルド電流が流れる。このため、図２１の波形図に示す
ように結局、電源ＶＤＬからＶＤＢＨへはｎｉのリーク
電流となる。たとえば、Ｖｔが０．１Ｖのトランジスタ
を用いて６４ｋ個のセンスアンプがアクティブスタンバ
イ状態になった場合には、約３ｍＡのサブスレッショル
ド電流が流れ低電力化の妨げになる。さらに、トランジ
スタのＶｔを０．１Ｖ下げるとこの電流は約１０倍とな
る。したがってＶｔの製造ばらつきがある場合や、Ｖｔ
が低下する高温では低ＶｔＭＯＳのサブスレショルド電
流は大きな問題となる。
センスアンプにラッチした時のセンスアンプのサブスレ
ショルド電流を示したものである。ＳＤＲＡＭでは、ロ
ウアクティブコマンドにより特定の１ワード分のメモリ
セルデータをセンスアンプで増幅してラッチした状態に
保つアクティブスタンバイと呼ばれる動作状態を持つ。
あらかじめセンスアンプにデータを保持しておいて、そ
こに高速にアクセスするためである。このとき図２０に
示すようにセンスアンプのデータ保持状態では、１個の
センスアンプあたりｉのサブスレショルド電流が流れ
る。ＶＤＬとＶＤＢＨの間に直列接続されたセンスアン
プのＣＭＯＳはＰＭＯＳかＮＭＯＳの一方はゲート・ソ
ース間がＯＶとされオフ状態とされるが、しきい値電圧
が低いと完全はオフとはならず考慮すべきサブスレッシ
ョルド電流が流れる。このため、図２１の波形図に示す
ように結局、電源ＶＤＬからＶＤＢＨへはｎｉのリーク
電流となる。たとえば、Ｖｔが０．１Ｖのトランジスタ
を用いて６４ｋ個のセンスアンプがアクティブスタンバ
イ状態になった場合には、約３ｍＡのサブスレッショル
ド電流が流れ低電力化の妨げになる。さらに、トランジ
スタのＶｔを０．１Ｖ下げるとこの電流は約１０倍とな
る。したがってＶｔの製造ばらつきがある場合や、Ｖｔ
が低下する高温では低ＶｔＭＯＳのサブスレショルド電
流は大きな問題となる。
【００６５】図１５に、オーバードライブ方式のＳＡの
構成に本願のアクティブスタンバイ時のサブスレショル
ド電流低減方式を適用した回路を示す。共通な回路構成
はこれまでに述べてきた実施例の回路を踏襲しており、
特に図３に示した回路と対比すると理解しやすい。
構成に本願のアクティブスタンバイ時のサブスレショル
ド電流低減方式を適用した回路を示す。共通な回路構成
はこれまでに述べてきた実施例の回路を踏襲しており、
特に図３に示した回路と対比すると理解しやすい。
【００６６】最初に、本発明のセンスアンプのリーク電
流を低減する原理を説明する。センスアンプＳＡがセル
のデータを増幅した後では、ＣＳＮはＶＤＢＨに、ＣＳ
ＰはＶＤＬになっている。この時の、ＳＡに含まれるＭ
ＯＳの基板バイアスは設計されている値、例えばＮＭＯ
ＳトランジスタではＶＢＢである。ここで、ＣＳＮのレ
ベルがＶＤＢＨからＶＤＢＨ’（＞ＶＤＢＨ）になる
と、基板バイアスは（ＶＤＢＨ’−ＶＤＢＨ）分上昇
し、基板バイアス効果によってＮＭＯＳトランジスタの
Ｖｔが上昇する。即ち、ＮＭＯＳゲートとソースが短絡
されている状態で、バックゲートに印加する電圧（基板
電圧）を一定として、ソース電位（＝ゲート電位）を高
い電圧とする。これによりバックゲートとソースの間の
電圧が大きくなり、相対的にバックゲートに深いバイア
スがかかるためＮＭＯＳのしきい値が上昇することを利
用している。同様に、ＣＳＰのレベルがＶＤＬからＶＤ
Ｌ’（＜ＶＤＬ）となることでＰＭＯＳトランジスタの
Ｖｔが上昇する。ＣＳＮ及びＣＳＰのレベルを変化によ
りＶｔが上昇することによって、ＳＡリーク電流を決め
ているサブスレッショルドリーク電流が低減でき、その
結果、ＶＤＬからＶＤＢＨへのリーク電流を低減でき
る。以上の効果を得るための本発明の実施例では、コモ
ンソースＣＳＮ、ＣＳＰのレベルをスタンバイ時、アク
ティブ時、アクティブスタンバイ時で変えるための手段
を有することを特徴とする。
流を低減する原理を説明する。センスアンプＳＡがセル
のデータを増幅した後では、ＣＳＮはＶＤＢＨに、ＣＳ
ＰはＶＤＬになっている。この時の、ＳＡに含まれるＭ
ＯＳの基板バイアスは設計されている値、例えばＮＭＯ
ＳトランジスタではＶＢＢである。ここで、ＣＳＮのレ
ベルがＶＤＢＨからＶＤＢＨ’（＞ＶＤＢＨ）になる
と、基板バイアスは（ＶＤＢＨ’−ＶＤＢＨ）分上昇
し、基板バイアス効果によってＮＭＯＳトランジスタの
Ｖｔが上昇する。即ち、ＮＭＯＳゲートとソースが短絡
されている状態で、バックゲートに印加する電圧（基板
電圧）を一定として、ソース電位（＝ゲート電位）を高
い電圧とする。これによりバックゲートとソースの間の
電圧が大きくなり、相対的にバックゲートに深いバイア
スがかかるためＮＭＯＳのしきい値が上昇することを利
用している。同様に、ＣＳＰのレベルがＶＤＬからＶＤ
Ｌ’（＜ＶＤＬ）となることでＰＭＯＳトランジスタの
Ｖｔが上昇する。ＣＳＮ及びＣＳＰのレベルを変化によ
りＶｔが上昇することによって、ＳＡリーク電流を決め
ているサブスレッショルドリーク電流が低減でき、その
結果、ＶＤＬからＶＤＢＨへのリーク電流を低減でき
る。以上の効果を得るための本発明の実施例では、コモ
ンソースＣＳＮ、ＣＳＰのレベルをスタンバイ時、アク
ティブ時、アクティブスタンバイ時で変えるための手段
を有することを特徴とする。
【００６７】図１５における図３との違いは、Ｐ側及び
Ｎ側のリストア用スイッチをそれぞれＺｐとＺｎに置き
換えたことである。Ｚｐ及Ｚｎは、Ｐ側及びＮ側におけ
るリストア電位を供給するとともに、そのリストア電位
を制御信号に従って変更するための手段である。Ｚｎの
動作を例に取ってその役割を説明する。センスアンプの
増幅初期はＱＤＮ１によりＣＳＮをＶＤＢＬでオーバー
ドライブし、オーバードライブの停止後にＺｎはＳＮの
制御信号に従って、ＣＳＮにリストア電位ＶＤＢＨを供
給する。所定の時間の経過後にアクティブスタンバイ状
態にされると、ＳＮ３の制御信号に従って、ＺｐはＣＳ
ＮをＶＤＢＨ’（＞ＶＤＢＨ）に駆動する。
Ｎ側のリストア用スイッチをそれぞれＺｐとＺｎに置き
換えたことである。Ｚｐ及Ｚｎは、Ｐ側及びＮ側におけ
るリストア電位を供給するとともに、そのリストア電位
を制御信号に従って変更するための手段である。Ｚｎの
動作を例に取ってその役割を説明する。センスアンプの
増幅初期はＱＤＮ１によりＣＳＮをＶＤＢＬでオーバー
ドライブし、オーバードライブの停止後にＺｎはＳＮの
制御信号に従って、ＣＳＮにリストア電位ＶＤＢＨを供
給する。所定の時間の経過後にアクティブスタンバイ状
態にされると、ＳＮ３の制御信号に従って、ＺｐはＣＳ
ＮをＶＤＢＨ’（＞ＶＤＢＨ）に駆動する。
【００６８】次に、図１６に図１５中のＺｎの構成例を
示す。図１６（ａ）に示す構成では、ＣＳＮとＶＤＢＨ
との間にＱＤＮと並列に高ＶｔのＮＭＯＳ ＱＤＮ３を
付加している。ＱＤＮ３はゲート長と幅の比Ｗ／ＬでＱ
ＤＮに比べて１／５００以下であるような低駆動力のト
ランジスタで構成され、活性化されたときにＶＤＢＨ’
（＞ＶＤＢＨ）をＣＳＮに供給する。即ちＳＮ３は導通
してもインピーダンスが高くセンスアンプのリーク電流
が流れると電圧降下が生じるためＣＳＮをＶＤＢＨ’に
上昇させ負帰還効果でリークを低減する。ＱＤＮ３の基
板電位は、ＱＤＮと等しく設定される。ＱＤＮ３が活性
化されるのは、センスアンプ活性化状態において、少な
くともＱＤＮが非活性状態の時に活性化され、初期セン
ス時にＱＤＮと同時に活性化されてもよい。ＱＤＮ３を
活性化するには、ＳＮ３をＶＤＢＨからＶＤＬに設定す
る。
示す。図１６（ａ）に示す構成では、ＣＳＮとＶＤＢＨ
との間にＱＤＮと並列に高ＶｔのＮＭＯＳ ＱＤＮ３を
付加している。ＱＤＮ３はゲート長と幅の比Ｗ／ＬでＱ
ＤＮに比べて１／５００以下であるような低駆動力のト
ランジスタで構成され、活性化されたときにＶＤＢＨ’
（＞ＶＤＢＨ）をＣＳＮに供給する。即ちＳＮ３は導通
してもインピーダンスが高くセンスアンプのリーク電流
が流れると電圧降下が生じるためＣＳＮをＶＤＢＨ’に
上昇させ負帰還効果でリークを低減する。ＱＤＮ３の基
板電位は、ＱＤＮと等しく設定される。ＱＤＮ３が活性
化されるのは、センスアンプ活性化状態において、少な
くともＱＤＮが非活性状態の時に活性化され、初期セン
ス時にＱＤＮと同時に活性化されてもよい。ＱＤＮ３を
活性化するには、ＳＮ３をＶＤＢＨからＶＤＬに設定す
る。
【００６９】図１６（ｂ）では、ＣＳＮとＶＤＢＨの間
にＱＤＮと並列に低ＶｔのＰＭＯＳＱＤＮ３を付加した
構成で、ゲート信号ＳＮ３により活性化された場合、Ｃ
ＳＮにはＶＤＢＨよりＱＤＮ３のＶｔ分高い電源を供給
する。ＱＤＮ３の基板電位は、ＶＤＬもしくは、ＳＡの
ＰＭＯＳ と等しい電位に設定する。ＱＤＮ３が活性化
されるのは、センスアンプ活性化状態において、少なく
ともＱＤＮが非活性状態の時に活性化される。ＱＤＮ３
を活性化するときには、ＳＮ３をＶＤＬからＶＤＢＨに
設定する。
にＱＤＮと並列に低ＶｔのＰＭＯＳＱＤＮ３を付加した
構成で、ゲート信号ＳＮ３により活性化された場合、Ｃ
ＳＮにはＶＤＢＨよりＱＤＮ３のＶｔ分高い電源を供給
する。ＱＤＮ３の基板電位は、ＶＤＬもしくは、ＳＡの
ＰＭＯＳ と等しい電位に設定する。ＱＤＮ３が活性化
されるのは、センスアンプ活性化状態において、少なく
ともＱＤＮが非活性状態の時に活性化される。ＱＤＮ３
を活性化するときには、ＳＮ３をＶＤＬからＶＤＢＨに
設定する。
【００７０】図１６（ｃ）ではＺｎの構成として、ＶＤ
ＢＨ’を電源にする高ＶｔのＮＭＯＳ ＱＤＮ３をＣＳ
Ｎに接続させている。従って、この回路では、ＶＤＢ
Ｈ’（＞ＶＤＢＨ）を形成する電源回路がされているこ
とが前提となる。ＶＤＢＨ’は抵抗分割回路や電圧リミ
ッタ回路等により形成される。ＱＤＮ３の基板電位は、
ＱＤＮの基板電位と等しい電位に設定される。ＱＤＮ３
はＳＮ３により活性化されてＣＳＮにＶＤＢＨ’を供給
する。ＱＤＮ３が活性化されるのは、センスアンプ活性
化状態において、ＱＤＮが非活性状態の時に活性化され
る。ＱＤＮ３を活性化するときには、ＳＮ３をＶＤＬか
らＶＤＢＨに設定する。
ＢＨ’を電源にする高ＶｔのＮＭＯＳ ＱＤＮ３をＣＳ
Ｎに接続させている。従って、この回路では、ＶＤＢ
Ｈ’（＞ＶＤＢＨ）を形成する電源回路がされているこ
とが前提となる。ＶＤＢＨ’は抵抗分割回路や電圧リミ
ッタ回路等により形成される。ＱＤＮ３の基板電位は、
ＱＤＮの基板電位と等しい電位に設定される。ＱＤＮ３
はＳＮ３により活性化されてＣＳＮにＶＤＢＨ’を供給
する。ＱＤＮ３が活性化されるのは、センスアンプ活性
化状態において、ＱＤＮが非活性状態の時に活性化され
る。ＱＤＮ３を活性化するときには、ＳＮ３をＶＤＬか
らＶＤＢＨに設定する。
【００７１】図１６（ｄ）では、ＱＤＮのゲート電圧を
大きさをＳＮにより制御してＺｎの効果をＱＤＮで実現
する構成である。アクティブスタンバイにおいてＱＤＮ
のオン抵抗が高くなり、ＣＳＮのレベルがＶＤＢＨ’に
なるようにゲート信号ＳＮ３を制御する。本構成では、
追加のトランジスタがないため、他の実施例に比べてＳ
Ｎの制御が幅雑になるがセンスアンプ周辺のレイアウト
を容易にすることが出来る。
大きさをＳＮにより制御してＺｎの効果をＱＤＮで実現
する構成である。アクティブスタンバイにおいてＱＤＮ
のオン抵抗が高くなり、ＣＳＮのレベルがＶＤＢＨ’に
なるようにゲート信号ＳＮ３を制御する。本構成では、
追加のトランジスタがないため、他の実施例に比べてＳ
Ｎの制御が幅雑になるがセンスアンプ周辺のレイアウト
を容易にすることが出来る。
【００７２】図１７（ａ）から（ｄ）にＺｐの構成例に
ついて示す。これらは図１６で述べた回路をＰ側のハイ
レベル用に改変したものあり、図１６の回路と同様にし
て理解される。
ついて示す。これらは図１６で述べた回路をＰ側のハイ
レベル用に改変したものあり、図１６の回路と同様にし
て理解される。
【００７３】図１８に図１５の構成のＺｎ及びＺｐに図
１６（ｃ）及び図１７（ｃ）を適用した場合の動作波形
図を示す。ロウアクティブコマンド(RowACT)が入力され
た後、ＰＣＳがＶＤＬからＶＤＢＨに遷移し、プリチャ
ージ動作が停止される。プリチャージ終了後からセンス
アンプがデータを保持するまでの動作手順は、前述の実
施例２と同様であるので省略する。ＳＡがオーバードラ
イブ動作、及びリストア動作により増幅動作を終えデー
タを確定している状態で、前述の通りＶＤＬとＶＤＢＨ
の間のリーク電流が流れ、１個のＳＡあたりのリーク電
流をｉとすると、サブメモリアレイにおいてコモンソー
ス線にｎ個のＳＡが接続されていた場合、ＶＤＬからＶ
ＤＢＨへのリーク電流の総和はｎｉとなる。
１６（ｃ）及び図１７（ｃ）を適用した場合の動作波形
図を示す。ロウアクティブコマンド(RowACT)が入力され
た後、ＰＣＳがＶＤＬからＶＤＢＨに遷移し、プリチャ
ージ動作が停止される。プリチャージ終了後からセンス
アンプがデータを保持するまでの動作手順は、前述の実
施例２と同様であるので省略する。ＳＡがオーバードラ
イブ動作、及びリストア動作により増幅動作を終えデー
タを確定している状態で、前述の通りＶＤＬとＶＤＢＨ
の間のリーク電流が流れ、１個のＳＡあたりのリーク電
流をｉとすると、サブメモリアレイにおいてコモンソー
ス線にｎ個のＳＡが接続されていた場合、ＶＤＬからＶ
ＤＢＨへのリーク電流の総和はｎｉとなる。
【００７４】リーク電流を低減するために、ロウアクテ
ィブ信号が入力され一定時間経過後、センスアンプがセ
ルの読み出し信号を十分に増幅した後、ＳＮ及び、ＳＰ
は非活性化され、代わってＳＮ３及びＳＰ３が活性化さ
れる。その結果、ＣＳＮはＶＤＢＨからＶＤＢＨ’にな
り、ＣＳＰはＶＤＬからＶＤＬ’に設定される。この
時、ＳＡを構成するＮＭＯＳの基板電位は、相対的に
（ＶＤＢＨ’−ＶＤＢＨ）分高くなり、同様にＰＭＯＳ
の基板電位は相対的に（ＶＤＬ―ＶＤＬ’）分高くな
り、共に基板バイアス効果によって高Ｖｔ化し、サブス
レッショルドリーク電流を低減することが可能である。
ィブ信号が入力され一定時間経過後、センスアンプがセ
ルの読み出し信号を十分に増幅した後、ＳＮ及び、ＳＰ
は非活性化され、代わってＳＮ３及びＳＰ３が活性化さ
れる。その結果、ＣＳＮはＶＤＢＨからＶＤＢＨ’にな
り、ＣＳＰはＶＤＬからＶＤＬ’に設定される。この
時、ＳＡを構成するＮＭＯＳの基板電位は、相対的に
（ＶＤＢＨ’−ＶＤＢＨ）分高くなり、同様にＰＭＯＳ
の基板電位は相対的に（ＶＤＬ―ＶＤＬ’）分高くな
り、共に基板バイアス効果によって高Ｖｔ化し、サブス
レッショルドリーク電流を低減することが可能である。
【００７５】アクティブスタンバイのデータ線対間の振
幅（ＶＤＬ’−ＶＤＢＨ’）の設計値の最小値は、セン
スアンプ感度により設定される。データ線振幅１．４Ｖ
を仮定した場合には、データ線対の振幅（ＶＤＬ’−Ｖ
ＤＢＨ’）を６００ｍＶ程度に設定するとリードコマン
ドが入るような場合においても、データの破壊が起こら
ず、アクティブスタンバイでのリーク電流を低減するこ
とが可能である。
幅（ＶＤＬ’−ＶＤＢＨ’）の設計値の最小値は、セン
スアンプ感度により設定される。データ線振幅１．４Ｖ
を仮定した場合には、データ線対の振幅（ＶＤＬ’−Ｖ
ＤＢＨ’）を６００ｍＶ程度に設定するとリードコマン
ドが入るような場合においても、データの破壊が起こら
ず、アクティブスタンバイでのリーク電流を低減するこ
とが可能である。
【００７６】アクティブスタンバイ状態を終了するため
にプリチャージコマンド(PreCharge)が入力された後の
動作について説明する。プリチャージコマンドによりＳ
Ｎ３及びＳＰ３を非活性化し、ＳＮ及びＳＰを活性化す
る。それによりデータ線対は、ＶＤＢＨもしくはＶＤＬ
にリライトされる。その後、ワード線が非活性化され、
ＶＰＰからＶＷＬになり、ＳＮ、ＳＰが非活性化され
る。最後にＰＣＳによりデータ線対ＣＳＮ、ＣＳＰをプ
リチャージレベルＶＤＬ／２にプリチャージを行う。
にプリチャージコマンド(PreCharge)が入力された後の
動作について説明する。プリチャージコマンドによりＳ
Ｎ３及びＳＰ３を非活性化し、ＳＮ及びＳＰを活性化す
る。それによりデータ線対は、ＶＤＢＨもしくはＶＤＬ
にリライトされる。その後、ワード線が非活性化され、
ＶＰＰからＶＷＬになり、ＳＮ、ＳＰが非活性化され
る。最後にＰＣＳによりデータ線対ＣＳＮ、ＣＳＰをプ
リチャージレベルＶＤＬ／２にプリチャージを行う。
【００７７】なお本発明により、低ＶｔＭＯＳを用いた
プリチャージ回路やカラムスイッチのリーク電流も低減
の効果も得られる。アクティブスタンバイ状態では、プ
リチャージ制御信号ＰＣＳ及びＹ選択信号ＹＳ０、ＹＳ
１はＶＤＢＨ、ＶＳＳ、ＶＤＢＬのいずれかになってい
る。センスアンプ内のＮＭＯＳの基板電位を共通にして
いる場合には、プリチャージ回路ＰＣに含まれるデータ
線間に直列に挿入されているＮＭＯＳにおいて基板バイ
アス効果が働きＶｔが上昇する上に、ゲート・ソース間
電圧が負電圧となるため、プリチャージ回路のリーク電
流を低減できる。この時、ＶＤＬからＶＤＢＨ間に流れ
るリーク電流が低減できる。同様の理由から、プリチャ
ージ回路ＰＣ内に含まれるＶＤＬ／２を供給し、データ
線低レベルに接続されているＮＭＯＳのＶＤＬ／２から
ＶＤＢＨへのリーク電流も低減できる。さらには、Ｉ／
Ｏ線対プリチャージレベルがデータ線対と同じか高いと
きには、ＩＯ線とデータ線低レベルに接続されたＮＭＯ
Ｓにおけるリーク電流も低減できる。
プリチャージ回路やカラムスイッチのリーク電流も低減
の効果も得られる。アクティブスタンバイ状態では、プ
リチャージ制御信号ＰＣＳ及びＹ選択信号ＹＳ０、ＹＳ
１はＶＤＢＨ、ＶＳＳ、ＶＤＢＬのいずれかになってい
る。センスアンプ内のＮＭＯＳの基板電位を共通にして
いる場合には、プリチャージ回路ＰＣに含まれるデータ
線間に直列に挿入されているＮＭＯＳにおいて基板バイ
アス効果が働きＶｔが上昇する上に、ゲート・ソース間
電圧が負電圧となるため、プリチャージ回路のリーク電
流を低減できる。この時、ＶＤＬからＶＤＢＨ間に流れ
るリーク電流が低減できる。同様の理由から、プリチャ
ージ回路ＰＣ内に含まれるＶＤＬ／２を供給し、データ
線低レベルに接続されているＮＭＯＳのＶＤＬ／２から
ＶＤＢＨへのリーク電流も低減できる。さらには、Ｉ／
Ｏ線対プリチャージレベルがデータ線対と同じか高いと
きには、ＩＯ線とデータ線低レベルに接続されたＮＭＯ
Ｓにおけるリーク電流も低減できる。
【００７８】なお、本発明はセンスアンプアクティブ時
のＣＳＮ及びＣＳＰを活性化方式及び、活性化するＭＯ
Ｓの配置方式については限定されず、クロスカップル型
の回路構成を有するＳＡ構成に適用できる。例えば、オ
ーバードライブ方式である実施例１から５や、オーバー
ドライブ方式でないセンス方式にも適用可能であり、消
費電力を低減することが可能となる。
のＣＳＮ及びＣＳＰを活性化方式及び、活性化するＭＯ
Ｓの配置方式については限定されず、クロスカップル型
の回路構成を有するＳＡ構成に適用できる。例えば、オ
ーバードライブ方式である実施例１から５や、オーバー
ドライブ方式でないセンス方式にも適用可能であり、消
費電力を低減することが可能となる。
【００７９】オーバードライブ方式を用いないセンスア
ンプに実施した例を図１９に示す。本構成では、センス
アンプのＰＭＯＳ対の基板電位をＶＤＬにした構成が望
ましく、ＱＤＰ、及びＱＤＰ３の基板電位も同様にＶＤ
Ｌに設定される。
ンプに実施した例を図１９に示す。本構成では、センス
アンプのＰＭＯＳ対の基板電位をＶＤＬにした構成が望
ましく、ＱＤＰ、及びＱＤＰ３の基板電位も同様にＶＤ
Ｌに設定される。
【００８０】
【発明の効果】本願において開示されている発明のうち
代表的なものによって得られる効果を簡単に説明すると
下記の通りである。この発明によればオーバードライブ
方式のセンスアンプにおいて、オーバードライブ用セン
スドライバをセンスアンプ部に複数分散して配置するこ
とで、複数のセンスアンプの間でのセンス時のコモンソ
ース電位の差が小さくできる。さらに、オーバードライ
ブ期間をすべてのセンスアンプにおいてゲート信号で制
御できる。そのため、オーバードライブの遠近端差を小
さくすることができる利点がある。その結果、高速セン
ス動作を保証しながら消費電力を抑えて低消費電力化で
きる。
代表的なものによって得られる効果を簡単に説明すると
下記の通りである。この発明によればオーバードライブ
方式のセンスアンプにおいて、オーバードライブ用セン
スドライバをセンスアンプ部に複数分散して配置するこ
とで、複数のセンスアンプの間でのセンス時のコモンソ
ース電位の差が小さくできる。さらに、オーバードライ
ブ期間をすべてのセンスアンプにおいてゲート信号で制
御できる。そのため、オーバードライブの遠近端差を小
さくすることができる利点がある。その結果、高速セン
ス動作を保証しながら消費電力を抑えて低消費電力化で
きる。
【図１】本発明の実施例１のセンスアンプ部分である。
【図２】実施例１の動作波形図を示した図である。
【図３】本発明の実施例２のセンスアンプ主要部分であ
る。
る。
【図４】実施例２の動作波形図を示した図である。
【図５】本発明の実施例３のセンスアンプ主要部分であ
る。
る。
【図６】実施例３の動作波形図を示した図である。
【図７】本発明の実施例４のセンスアンプ部分である。
【図８】実施例４の動作波形図を示した図である。
【図９】本発明の実施例５のセンスアンプ主要部分であ
る。
る。
【図１０】実施例５の動作波形図を示した図である。
【図１１】本発明を通常のセンス方式に適応した場合の
実施例である。
実施例である。
【図１２】実施例４及び実施例５のセンスアンプ部分の
レイアウト実施例である。
レイアウト実施例である。
【図１３】図１２のセンスアンプレイアウト一部分の断
面構造例である。
面構造例である。
【図１４】図１２のセンスアンプレイアウト一部分の断
面構造例である。
面構造例である。
【図１５】本発明の実施例６のセンスアンプ部分であ
る。
る。
【図１６】図１５のＺｎの構成を示した図である。
【図１７】図１５のＺｐの構成を示した図である。
【図１８】図１５に図１７（ｃ）、図１８（ｃ）を実施
した場合の動作波形である。
した場合の動作波形である。
【図１９】低Ｖｔセンスアンプに適用した構成例であ
る。
る。
【図２０】アクティブスタンバイにおけるリーク電流経
路を示している図である。
路を示している図である。
【図２１】図２０における動作波形を示している。
【図２２】本願の適用されるシンクロナス・ダイナミッ
ク・ランダム・アクセス・メモリの全体構成図。
ク・ランダム・アクセス・メモリの全体構成図。
【図２３】一つのメモリアレイ内のサブメモリアレイの
分割を示す図。
分割を示す図。
【図２４】サブメモリアレイ内のメッシュ状電源配線を
示す図。
示す図。
【図２５】本願に先立って検討したオーバードライブ方
式の回路図。
式の回路図。
【図２６】図２５の動作波形図の例である。
ＣＮＴ：メタル１層とフローティングゲート及び拡散層
へのコンタクトホール、ＣＳＮ：Ｎ側（ロウレベル側）
コモンソース線、 ＣＳＰ：Ｐ側（ハイレベル側）コモ
ンソース線、 ＣＳＰ（１）：ＳＡ１のコモンソースノ
ード、 ＣＳＰ（ｎ）：ＳＡｎのコモンソースノード、
ＣＳＰＣ：ＶＤＬ／２コモンソース線プリチャージ回
路、 Ｄ１ｔ、Ｄ１ｂ、Ｄｎｔ、Ｄｎｂ：データ線、
拡散層：不純物拡散層、 ＦＧ：ＭＯＳトランジスタゲ
ート層及びゲート配線層、 ＩＯｔ、ＩＯｂ：Ｉ／Ｏ
線、 ＭＣ：メモリセル、 ＭＣＡ：メモリセルアレ
イ、Ｍ１：第１層目の金属配線層、 Ｍ２：第２層目の
金属配線層、 Ｍ３：第３層目の金属配線層、 ＳＮ：
ＣＳＮ活性化信号、 ＳＮ１：初期センス用ＣＳＮ活性
化信号、 ＳＮ２：リストア用ＣＳＮ活性化信号、 Ｓ
Ｎ３：アクティブスタンバイ用ＣＳＮ活性化信号、 Ｎ
ＷＥＬ：Ｎ型半導体領域、 ＰＣ：ＶＤＬ／２データ線
プリチャージ回路、 ＰＣＳ：プリチャージ制御信号、
ＳＰ：ＣＳＰ活性化信号、 ＳＰ１：初期センス用Ｃ
ＳＰ活性化信号、 ＳＰ１（１）：ＳＡ１におけるＳＰ
１信号、 ＳＰ１（ｎ）：ＳＡｎにおけるＳＰ１信号、
ＳＰ２：リストア用ＣＳＰ活性化信号、 ＳＰ３：ア
クティブスタンバイ用ＣＳＰ活性化信号、 ＱＤＮ：Ｖ
ＤＢＨを電源とするＣＳＮ駆動ＭＯＳトランジスタ、
ＱＤＮ１：ＶＤＢＬを電源とするＣＳＮ駆動ＭＯＳトラ
ンジスタ、 ＱＤＮ２：リストア用ＣＳＮ駆動ＭＯＳト
ランジスタ、 ＱＤＮ３：アクティブスタンバイ時のＣ
ＳＮ駆動ＭＯＳトランジスタ、 ＱＤＰ：ＶＤＬを電源
とするセンス用ＣＳＰ駆動ＭＯＳトランジスタ、 ＱＤ
Ｐ１：ＶＤＨを電源とするＣＳＰ駆動ＭＯＳトランジス
タ、 ＱＤＰ１（１）：ＳＡ１にあるＶＤＨを電源とす
るＣＳＰ駆動ＭＯＳトランジスタ、 ＱＤＰ１（ｎ）：
ＳＡｎにあるＶＤＨを電源とするＣＳＰ駆動ＭＯＳトラ
ンジスタ、 ＱＤＰ２：リストア用ＣＳＰ駆動ＭＯＳト
ランジスタ、 ＱＤＰ３：アクティブスタンバイ時のＣ
ＳＰ駆動ＭＯＳトランジスタ、ＳＡ：クロスカップルＭ
ＯＳトランジスタ、 ＳＡＥ：コモンソース線活性化信
号、 ＳＡＥ１：オーバードライブ用コモンソース線活
性化信号、 ＳＡＥ２：リストア用コモンソース線活性
化信号、 ＳＡＮ：クロスカップルＮＭＯＳトランジス
タ部、 ＳＡＰ：クロスカップルＰＭＯＳトランジスタ
領域、 ＴＨ１：メタル２層とメタル１層とのコンタク
トホール、 ＴＨ２：メタル１層とメタル２層とのコン
タクトホール、 Ｔｄ：コモンソース線活性化信号ゲー
ト遅延時間、 Ｔｎ１：ｎ側オーバードライブ期間、
Ｔｐ１：ｐ側オーバードライブ期間、 ＶＢＢ：基板電
位、 ＶＤＢＨ：データ線低レベル、 ＶＤＢＨ’：ア
クティブスタンバイ時のデータ線低レベル、 ＶＤＢ
Ｌ：低レベル用オーバードライブ電源、 ＶＤＨ：高レ
ベル用オーバードライブ電源、 ＶＤＬ：データ線高レ
ベル、 ＶＤＬ’：アクティブスタンバイ時のデータ線
高レベル、 ＶＮＷ：ＮＷＥＬの電位、 ＶＰＰ：ワー
ド線高レベル、 ＶＳＳ：グラウンド０Ｖ、ＶＷＬ：ワ
ード線低レベル、 ＷＬ：ワード線、 ＹＳ１、ＹＳ
ｎ、：Ｙ選択線。
へのコンタクトホール、ＣＳＮ：Ｎ側（ロウレベル側）
コモンソース線、 ＣＳＰ：Ｐ側（ハイレベル側）コモ
ンソース線、 ＣＳＰ（１）：ＳＡ１のコモンソースノ
ード、 ＣＳＰ（ｎ）：ＳＡｎのコモンソースノード、
ＣＳＰＣ：ＶＤＬ／２コモンソース線プリチャージ回
路、 Ｄ１ｔ、Ｄ１ｂ、Ｄｎｔ、Ｄｎｂ：データ線、
拡散層：不純物拡散層、 ＦＧ：ＭＯＳトランジスタゲ
ート層及びゲート配線層、 ＩＯｔ、ＩＯｂ：Ｉ／Ｏ
線、 ＭＣ：メモリセル、 ＭＣＡ：メモリセルアレ
イ、Ｍ１：第１層目の金属配線層、 Ｍ２：第２層目の
金属配線層、 Ｍ３：第３層目の金属配線層、 ＳＮ：
ＣＳＮ活性化信号、 ＳＮ１：初期センス用ＣＳＮ活性
化信号、 ＳＮ２：リストア用ＣＳＮ活性化信号、 Ｓ
Ｎ３：アクティブスタンバイ用ＣＳＮ活性化信号、 Ｎ
ＷＥＬ：Ｎ型半導体領域、 ＰＣ：ＶＤＬ／２データ線
プリチャージ回路、 ＰＣＳ：プリチャージ制御信号、
ＳＰ：ＣＳＰ活性化信号、 ＳＰ１：初期センス用Ｃ
ＳＰ活性化信号、 ＳＰ１（１）：ＳＡ１におけるＳＰ
１信号、 ＳＰ１（ｎ）：ＳＡｎにおけるＳＰ１信号、
ＳＰ２：リストア用ＣＳＰ活性化信号、 ＳＰ３：ア
クティブスタンバイ用ＣＳＰ活性化信号、 ＱＤＮ：Ｖ
ＤＢＨを電源とするＣＳＮ駆動ＭＯＳトランジスタ、
ＱＤＮ１：ＶＤＢＬを電源とするＣＳＮ駆動ＭＯＳトラ
ンジスタ、 ＱＤＮ２：リストア用ＣＳＮ駆動ＭＯＳト
ランジスタ、 ＱＤＮ３：アクティブスタンバイ時のＣ
ＳＮ駆動ＭＯＳトランジスタ、 ＱＤＰ：ＶＤＬを電源
とするセンス用ＣＳＰ駆動ＭＯＳトランジスタ、 ＱＤ
Ｐ１：ＶＤＨを電源とするＣＳＰ駆動ＭＯＳトランジス
タ、 ＱＤＰ１（１）：ＳＡ１にあるＶＤＨを電源とす
るＣＳＰ駆動ＭＯＳトランジスタ、 ＱＤＰ１（ｎ）：
ＳＡｎにあるＶＤＨを電源とするＣＳＰ駆動ＭＯＳトラ
ンジスタ、 ＱＤＰ２：リストア用ＣＳＰ駆動ＭＯＳト
ランジスタ、 ＱＤＰ３：アクティブスタンバイ時のＣ
ＳＰ駆動ＭＯＳトランジスタ、ＳＡ：クロスカップルＭ
ＯＳトランジスタ、 ＳＡＥ：コモンソース線活性化信
号、 ＳＡＥ１：オーバードライブ用コモンソース線活
性化信号、 ＳＡＥ２：リストア用コモンソース線活性
化信号、 ＳＡＮ：クロスカップルＮＭＯＳトランジス
タ部、 ＳＡＰ：クロスカップルＰＭＯＳトランジスタ
領域、 ＴＨ１：メタル２層とメタル１層とのコンタク
トホール、 ＴＨ２：メタル１層とメタル２層とのコン
タクトホール、 Ｔｄ：コモンソース線活性化信号ゲー
ト遅延時間、 Ｔｎ１：ｎ側オーバードライブ期間、
Ｔｐ１：ｐ側オーバードライブ期間、 ＶＢＢ：基板電
位、 ＶＤＢＨ：データ線低レベル、 ＶＤＢＨ’：ア
クティブスタンバイ時のデータ線低レベル、 ＶＤＢ
Ｌ：低レベル用オーバードライブ電源、 ＶＤＨ：高レ
ベル用オーバードライブ電源、 ＶＤＬ：データ線高レ
ベル、 ＶＤＬ’：アクティブスタンバイ時のデータ線
高レベル、 ＶＮＷ：ＮＷＥＬの電位、 ＶＰＰ：ワー
ド線高レベル、 ＶＳＳ：グラウンド０Ｖ、ＶＷＬ：ワ
ード線低レベル、 ＷＬ：ワード線、 ＹＳ１、ＹＳ
ｎ、：Ｙ選択線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 関口 知紀 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 阪田 健 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木村 勝高 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B024 AA01 BA09 BA13 BA27 BA29 CA10 CA21 5F083 AD00 GA01 GA05 KA15 KA20 LA03 LA16 LA17
Claims (39)
- 【請求項１】複数のメモリセルから複数のデータ線に読
み出される信号を対応する前記データ線上で第１電圧に
増幅するための複数のセンスアンプと、 前記複数のセンスアンプの電源供給ノードを共通に接続
する第１配線と、 前記第１配線の一端から前記第１電圧を供給するための
第１スイッチと、 前記複数のセンスアンプに沿って設けられ、前記第１電
圧よりも大きな第２電圧が供給される第２配線と、 前記第１配線と前記第２配線の間に分布して設けられた
第２スイッチとを有することを特徴とする半導体装置。 - 【請求項２】請求項１において、前記第２配線はメッシ
ュ状電源配線であることを特徴とする半導体装置。 - 【請求項３】請求項１において、前記複数のセンスアン
プを活性化する場合に、前記第２スイッチを所定期間導
通させた後、前記第１スイッチを導通させることを特徴
とする半導体装置。 - 【請求項４】複数のサブメモリアレイを含むメモリアレ
イを有する半導体装置であって、 前記複数のサブメモリアレイのそれぞれは、 第１方向に延在する複数のワード線と第２方向に延在す
る複数のデータ線の交点に設けられた複数のメモリセル
と、 前記複数のデータ線のそれぞれに対応して設けられ、交
差結合された第１導電形の第１ＭＩＳＦＥＴ対及び第２
導電の第２ＭＩＳＦＥＴ対をそれぞれに含む複数のセン
スアンプと、 前記第１方向に延在して設けられ、前記複数のセンスア
ンプの第１ＭＩＳＦＥＴ対のソースに結合される第１共
通ソース線と、 前記第１方向に延在して設けられ、前記複数のセンスア
ンプの第２ＭＩＳＦＥＴ対のソースに結合される第２共
通ソース線と、 前記第１方向に延在して設けられ、第１電位が供給され
る第１電源配線と、 前記第１方向に延在して設けられ、第２電位が供給され
る第２電源配線と、 第３電位が供給される第３電源配線と、 前記複数のセンスアンプに対して所定の数の前記センス
アンプごとに設けられ、前記第１共通ソース線と前記第
１電源配線との間に設けられた複数の第１スイッチと、 前記複数のセンスアンプに対して所定の数の前記センス
アンプごとに設けられ、前記第２共通ソース線と前記第
２電源配線との間に設けられた複数の第２スイッチと、 前記第１共通ソース線と前記第３電源配線の間に設けら
れた第３スイッチとを備え、 前記第３電位は前記第１電位と前記第２電位の間にあ
り、 前記メモリセルから読み出された信号は対応する前記デ
ータ線上で、前記第２電位または前記第３電位に増幅さ
れることを特徴とする半導体装置。 - 【請求項５】請求項４において、前記メモリセルに記憶
された情報を対応する前記データ線に読み出す場合にお
いて、前記複数のワード線の一つが選択された後、前記
複数の第１及び第２スイッチが導通状態とされ、所定の
期間の経過後に前記複数の第１スイッチが非導通とされ
るとともに前記第３スイッチが導通状態とされることを
特徴とする半導体装置。 - 【請求項６】請求項５において、前記複数の第１スイッ
チのそれぞれは第１導電形の第３ＭＩＳＦＥＴであり、
前記複数の第２スイッチのそれぞれは第２導電形の第４
ＭＩＳＦＥＴであり、前記第１導電形はＰ形であり、前
記第２導電形はＮ形であり、 前記第１電位は前記第３電位よりも高く、前記第３電位
は前記第２電位よりも高いことを特徴とする半導体装
置。 - 【請求項７】請求項４において、 前記複数のサブメモリアレイは、 前記複数のワード線、前記複数のデータ線、及び前記複
数のメモリセルが配置され、一つの角を共有する第１の
辺と第２の辺を持つ４角形の第１領域と、 前記第１の辺に沿って設けられ、前記複数のセンスアン
プ、前記第１及び第２共通ソース線、前記第１及び第２
電源配線、及び前記複数の第１及び第２スイッチが配置
される第２領域と、 前記第２の辺に沿って設けられ前記複数のワード線のそ
れぞれに対応して設けられる複数のワード線駆動回路又
は前記複数のワード線のそれぞれを上層の複数のワード
線配線と接続するための複数の接続部が配置される第３
領域と、 前記第１領域の前記一つの角と前記第２及び第３領域に
よって囲まれる領域にに設けられ、前記第３スイッチが
配置される第４領域とを有することを特徴とする半導体
装置。 - 【請求項８】請求項４において、前記複数のサブメモリ
アレイのそれぞれは、 前記第２の方向に延在して設けられ、その交点で前記第
１電源配線と接続され、前記第１電位が供給される複数
の第４電源配線と、 前記第２の方向に延在して設けられ、その交点で前記第
２電源配線と接続され、前記第２電位が供給される複数
の第５電源配線とを備えることを特徴とする半導体装
置。 - 【請求項９】請求項８において、前記複数複数の第４及
び第５電源配線は、前記複数のセンスアンプに対して所
定の数の前記センスアンプに１本の割合で設けられるこ
とを特徴とする半導体装置。 - 【請求項１０】請求項４において、前記複数のメモリセ
ルのそれぞれは、１個のＭＩＳＦＥＴと１個のキャパシ
タを含むダイナミック型メモリセルであることを特徴と
する半導体装置。 - 【請求項１１】複数のサブメモリアレイを含むメモリア
レイを有する半導体装置であって、 前記複数のサブメモリアレイのそれぞれは、 第１方向に延在する複数のワード線と第２方向に延在す
る複数のデータ線の交点に設けられた複数のメモリセル
と、 前記複数のデータ線のそれぞれに対応して設けられ、交
差結合された第１導電形の第１ＭＩＳＦＥＴ対及び第２
導電の第２ＭＩＳＦＥＴ対をそれぞれに含む複数のセン
スアンプと、 前記第１方向に延在して設けられ、前記複数のセンスア
ンプの第１ＭＩＳＦＥＴ対のソースに結合される第１共
通ソース線と、 前記第１方向に延在して設けられ、前記複数のセンスア
ンプの第２ＭＩＳＦＥＴ対のソースに結合される第２共
通ソース線と、 前記第１方向に延在して設けられ、第１電位が供給され
る第１電源配線と、 前記第１方向に延在して設けられ、第２電位が供給され
る第２電源配線と、 第３電位が供給される第３電源配線と、 第４電位が供給される第４電源配線と、 前記複数のセンスアンプに対して所定の数毎に設けら
れ、前記第１共通ソース線と前記第１電源配線との間に
設けられた複数の第１スイッチと、 前記複数のセンスアンプに対して所定の数毎に設けら
れ、前記第２共通ソース線と前記第２電源配線との間に
設けられた複数の第２スイッチと、 前記第１共通ソース線と前記第３電源配線の間に設けら
れた第３スイッチと、 前記第２共通ソース線と前記第４電源配線の間に設けら
れた第４スイッチとを備え、 前記第３及び第４電位は前記第１電位と前記第２電位の
間にあり、 前記メモリセルから読み出される信号は対応する前記デ
ータ線上で、前記第３電位または前記第４電位に増幅さ
れることを特徴とする半導体装置。 - 【請求項１２】請求項１１において、 前記複数のサブメモリアレイは、 前記複数のワード線、前記複数のデータ線、及び前記複
数のメモリセルが配置され、一つの角を共有する第１の
辺と第２の辺を持つ４角形の第１領域と、 前記第１の辺に沿って設けられ、前記複数のセンスアン
プ、前記第１及び第２共通ソース線、前記第１及び第２
電源配線、及び前記複数の第１及び第２スイッチが配置
される第２領域と、 前記第２の辺に沿って設けられ前記複数のワード線のそ
れぞれに対応して設けられる複数の駆動回路又は前記複
数のワード線のそれぞれを上層の複数のワード線と接続
するための複数の接続部が配置される第３領域と、 前記第１領域の前記一つの角と前記第２及び第３領域に
よって囲まれる領域にに設けられ、前記第３及び第４ス
イッチが配置される第４領域とを有することを特徴とす
る半導体装置。 - 【請求項１３】請求項１２において、前記メモリセルに
記憶された情報を前記データ線に読み出す場合におい
て、前記複数のワード線の一つが選択された後、前記複
数の第１及び第２スイッチが導通状態とされ、所定の期
間の経過後に前記複数の第１及び第２スイッチは非導通
とされるとともに前記第３及び第４スイッチが導通状態
とされることを特徴とする半導体装置。 - 【請求項１４】請求項１１において、前記複数の第１ス
イッチのそれぞれは第１導電形の第３ＭＩＳＦＥＴであ
り、前記複数の第２スイッチのそれぞれは第２導電形の
第４ＭＩＳＦＥＴであり、前記第３スイッチは前記第１
導電形の第５ＭＩＳＦＥＴであり、前記第４スイッチは
前記第２導電形の第６ＭＩＳＦＥＴであり、前記第１導
電形はＰ形であり、前記第２導電形はＮ形であり、 前記第１電位は前記第３電位よりも高く、前記第３電位
は前記第４電位よりも高く、前記第４電位は前記第２電
位よりも高いことを特徴とする半導体装置。 - 【請求項１５】請求項１１において、 前記第３及び第４電源配線は、前記第１及び第２電源配
線に並列に前記第１方向に延在して設けられ、 前記第３スイッチは、前記複数のセンスアンプに対して
所定の数の前記センスアンプ毎に設けられるように複数
の単位第３スイッチに分割され、 前記第４スイッチは、前記複数のセンスアンプに対して
所定の数の前記センスアンプ毎に設けられるように複数
の単位第４スイッチに分割されることを特徴とする半導
体装置。 - 【請求項１６】請求項１５において、 前記複数のサブメモリアレイは、 前記複数のワード線、前記複数のデータ線、及び前記複
数のメモリセルが配置され、一つの角を共有する第１の
辺と第２の辺を持つ４角形の第１領域と、 前記第１の辺に沿って設けられ、前記複数のセンスアン
プ、前記第１及び第２共通ソース線、前記第１、第２、
第３、及び第４電源配線、前記複数の第１及び第２スイ
ッチ、及び前記第３及び第４スイッチが配置される第２
領域と、 前記第２の辺に沿って設けられ前記複数のワード線のそ
れぞれに対応して設けられる複数の駆動回路又は前記複
数のワード線のそれぞれを上層の複数のワード線と接続
するための複数の接続部が配置される第３領域とを有す
ることを特徴とする半導体装置。 - 【請求項１７】請求項１６において、前記メモリセルに
記憶された情報を前記データ線に読み出す場合におい
て、前記複数のワード線の一つが選択された後、前記複
数の第１及び第２スイッチが導通状態とされ、所定の期
間の経過後に前記複数の第１及び第２スイッチは非導通
とされるとともに前記第３及び第４スイッチが導通状態
とされることを特徴とする半導体装置。 - 【請求項１８】請求項１５において、前記複数の第１ス
イッチのそれぞれは第１導電形の第３ＭＩＳＦＥＴであ
り、前記複数の第２スイッチのそれぞれは第２導電形の
第４ＭＩＳＦＥＴであり、前記複数の単位第３スイッチ
のそれぞれは前記第１導電形の第５ＭＩＳＦＥＴであ
り、前記複数の単位第４スイッチのそれぞれは前記第２
導電形の第６ＭＩＳＦＥＴであり、前記第１導電形はＰ
形であり、前記第２導電形はＮ形であり、 前記第１電位は前記第３電位よりも高く、前記第３電位
は前記第４電位よりも高く、前記第４電位は前記第２電
位よりも高いことを特徴とする半導体装置。 - 【請求項１９】複数のメモリセルから対応する複数のデ
ータ線読み出される信号を増幅するための複数のセンス
アンプと、 前記複数のセンスアンプの増幅信号のハイレベルに関連
する第１電位を第１のメッシュ状電源配線から供給する
ために設けられ、前記複数のセンスアンプのうち所定の
数の前記センスアンプ毎に設けられた複数の第１ＭＩＳ
ＦＥＴと、 前記複数のセンスアンプの増幅信号のロウレベルに関連
する第２電位を第２のメッシュ状電源配線から供給する
ために設けられ、前記複数のセンスアンプのうち所定の
数の前記センスアンプ毎に設けられた複数の第２ＭＩＳ
ＦＥＴと、 前記複数の第１及び第２ＭＩＳＦＥＴは同じ導電形とさ
れるとともに、第１及び第２ＭＩＳＦＥＴのゲートは共
通の駆動制御信号線に接続されることを特徴とする半導
体装置。 - 【請求項２０】請求項１９において、前記複数の第１及
び第２ＭＩＳＦＥＴは、前記複数のセンスアンプに沿っ
て一方向に延在する仮想線上で第１ＭＩＳＦＥＴと第２
ＭＩＳＦＥＴとが交互に配置され、 前記仮想線上に設けられた前記駆動信号線は前記複数の
第１及び第２ＭＩＳＦＥＴのゲート電極となることを特
徴とする半導体装置。 - 【請求項２１】複数のサブメモリアレイを含むメモリア
レイを有する半導体装置であって、 前記複数のサブメモリアレイのそれぞれは、 第１方向に延在する複数のワード線と第２方向に延在す
る複数のデータ線の交点に設けられた複数のメモリセル
と、 前記複数のデータ線のそれぞれに対応して設けられ、交
差結合された第１導電形の第１ＭＩＳＦＥＴ対及び第２
導電の第２ＭＩＳＦＥＴ対をそれぞれに含む複数のセン
スアンプと、 前記第１方向に延在して設けられ、前記複数のセンスア
ンプの第１ＭＩＳＦＥＴ対のソースに結合される第１共
通ソース線と、 前記第１方向に延在して設けられ、前記複数のセンスア
ンプの第２ＭＩＳＦＥＴ対のソースに結合される第２共
通ソース線と、 前記第１方向に延在して設けられ、第１電位が供給され
る第１電源配線と、 前記第１方向に延在して設けられ、第２電位が供給され
る第２電源配線と、 前記複数のセンスアンプに対して所定の数の前記センス
アンプごとに設けられ、前記第１共通ソース線と前記第
１電源配線との間にソース・ドレイン経路が接続された
前記第２導電形の複数の第３ＭＩＳＦＥＴと、 前記複数のセンスアンプに対して所定の数の前記センス
アンプごとに設けられ、前記第２共通ソース線と前記第
２電源配線との間にソース・ドレイン経路が接続された
前記第２導電形の複数の第４ＭＩＳＦＥＴと、 前記第１方向に延在して設けられ前記複数の第３及び第
４ＭＩＳＦＥＴのゲートに共通に接続された第１駆動制
御線を備えることを特徴とする半導体装置。 - 【請求項２２】請求項２１において、 前記複数のセンスアンプの前記第１ＭＩＳＦＥＴ対は、
前記第１方向に延在する第１仮想線に沿って配置され、 前記複数のセンスアンプの前記第２ＭＩＳＦＥＴ対は、
前記第１方向に延在する第２仮想線に沿って配置され、 前記複数の第３及び第４ＭＩＳＦＥＴは、前記第１及び
第２仮想線の間に設けられるとともに前記第１方向に延
在する第３仮想線に沿って配置されることを特徴とする
半導体装置。 - 【請求項２３】請求項２２において、前記複数の第３及
び第４ＭＩＳＦＥＴは、前記第３仮想線上で１個ずつ交
互に配置されることを特徴とする半導体装置。 - 【請求項２４】請求項２１において、前記複数のサブメ
モリアレイのそれぞれは、 前記複数のワード線、前記複数のデータ線、及び前記複
数のメモリセルが配置され、一つの角を共有する第１の
辺と第２の辺を持つ４角形の第１領域と、 前記第１の辺に沿って設けられ、前記複数のセンスアン
プ、前記第１及び第２共通ソース線、前記第１及び第２
電源配線、及び前記複数の第３及び第４ＭＩＳＦＥＴが
配置される第２領域と、 前記第２の辺に沿って設けられ前記複数のワード線のそ
れぞれに対応して設けられる複数の駆動回路又は前記複
数のワード線のそれぞれを上層の複数のワード線と接続
するための複数の接続部が配置される第３領域と、 前記第１領域の前記一つの角と前記第２及び第３領域に
よって囲まれる領域にに設けられ、前記第１及び第２共
通ソース線の一端に接続されるプリチャージ回路が配置
される第４領域とを有することを特徴とする半導体装
置。 - 【請求項２５】請求項２１において、前記複数のデータ
線上で対応するメモリセルから読み出された信号は、前
記第１電位又は第２電位に増幅され、 前記複数のセンスアンプを活性化する場合に、前記第１
駆動制御線には前記第１電位と前記第２電位との間の電
圧よりも大きな電圧が印加される期間があることを特徴
とする半導体装置。 - 【請求項２６】請求項２１において、前記複数のサブメ
モリアレイのそれぞれは、 第３電位が供給される第３電源配線と、 第４電位が供給される第４電源配線と、 前記第１共通ソース線の一端と前記第３電源線との間に
ソース・ドレイン経路が接続された第５ＭＩＳＦＥＴ
と、 前記第４共通ソース線の一端と前記第４電源線との間に
ソース・ドレイン経路が接続された第６ＭＩＳＦＥＴと
を更に備え、 前記第３電位及び第４電位は、前記第１電位と前記第２
電位との間にあり、前記第１電位と前記第２電位の間の
電圧は前記第３電位と前記第４電位の間の電圧よりも大
きく、 前記メモリセルから読み出された信号は対応する前記デ
ータ線上で、前記第３電位または前記第４電位に増幅さ
れることを特徴とする半導体装置。 - 【請求項２７】請求項２６において、前記メモリセルか
ら対応する前記データ線に読み出された信号を増幅する
場合において、前記複数のワード線の一つが選択された
後、前記複数の第３及び第４ＭＩＳＦＥＴが導通状態と
され、所定の期間の経過後に前記複数の第３及び第４Ｍ
ＩＳＦＥＴは非導通とされるとともに前記第５及び第６
ＭＩＳＦＥＴを導通状態とすることを特徴とする半導体
装置。 - 【請求項２８】請求項２６において、前記複数の第３及
び第４ＭＩＳＦＥＴを導通状態とする場合に、前記第１
駆動制御線には前記第１電位と第２電位の間の電圧より
も大きな電圧が印加されることを特徴とする半導体装
置。 - 【請求項２９】請求項２６において、前記半導体装置
は、前記複数のワード線のうち選択されたワード線に印
加するための昇圧電圧を形成するための昇圧回路を更に
有し、 前記複数の第３及び第４ＭＩＳＦＥＴを導通状態とする
場合に、前記第１駆動制御線には前記昇圧電圧が印加さ
れることを特徴とする半導体装置。 - 【請求項３０】請求項２１において、前記複数のサブメ
モリアレイのそれぞれは、 前記第１方向に延在して設けられ、第３電位が供給され
る第３電源配線と、 前記第１方向に延在して設けられ、第４電位が供給され
る第４電源配線と、 前記複数のセンスアンプに対して所定の数の前記センス
アンプごとに設けられ、前記第１共通ソース線と前記第
３電源配線との間にソース・ドレイン経路が接続された
前記第２導電形の複数の第５ＭＩＳＦＥＴと、 前記複数のセンスアンプに対して所定の数の前記センス
アンプごとに設けられ、前記第２共通ソース線と前記第
４電源配線との間にソース・ドレイン経路が接続された
前記第２導電形の複数の第６ＭＩＳＦＥＴとを更に備
え、 前記第３電位及び第４電位は、前記第１電位と前記第２
電位との間にあり、前記第１電位と前記第２電位の間の
電圧は前記第３電位と前記第４電位の間の電圧よりも大
きく、 前記複数のデータ線上で対応するメモリセルから読み出
された信号は、前記第３電位または前記第４電位に増幅
されることを特徴とする半導体装置。 - 【請求項３１】請求項３０において、前記メモリセルか
ら対応する前記データ線に読み出された信号を増幅する
場合において、前記複数のワード線の一つが選択された
後、前記複数の第３及び第４ＭＩＳＦＥＴが導通状態と
され、所定の期間の経過後に前記複数の第３及び第４Ｍ
ＩＳＦＥＴは非導通とされるとともに前記複数の第５及
び第６ＭＩＳＦＥＴを導通状態とすることを特徴とする
半導体装置。 - 【請求項３２】請求項３０において、前記複数の第３及
び第４ＭＩＳＦＥＴを導通状態とする場合に、前記第１
駆動制御線には前記第１電位と第２電位の間の電圧より
も大きな電圧が印加されることを特徴とする半導体装
置。 - 【請求項３３】請求項３０において、前記半導体装置
は、前記複数のワード線のうち選択されたワード線に印
加するための昇圧電圧を形成するための昇圧回路を更に
有し、 前記複数の第３及び第４ＭＩＳＦＥＴを導通状態とする
場合に、前記第１駆動制御線には前記昇圧電圧が印加さ
れることを特徴とする半導体装置。 - 【請求項３４】請求項２１において、前記第１導電形は
Ｐ形であり、前記第２導電形はＮ形であることを特徴と
する半導体装置。 - 【請求項３５】請求項２１において、前記複数のメモリ
セルのそれぞれは、１個のＭＩＳＦＥＴと１個のキャパ
シタを含むダイナミック型メモリセルであることを特徴
とする半導体装置。 - 【請求項３６】複数のワード線と複数のデータ線の交点
に設けられた複数のメモリセルと、 前記複数のデータ線のそれぞれに対応して設けられ、交
差結合されたＮ形の第１ＭＩＳＦＥＴ対及び交差結合さ
れたＰ形の第２ＭＩＳＦＥＴ対を含む複数のセンスアン
プと、 前記複数のセンスアンプの第１ＭＩＳＦＥＴ対のソース
に共通に接続された第１共通ソース線と、 前記複数のセンスアンプの第２ＭＩＳＦＥＴ対のソース
に共通に接続された第２共通ソース線と、 前記第１共通ソース線と第１電位との間に設けられた第
１駆動手段と、 前記第２共通ソース線と第２電位との間に設けられた第
２駆動手段とを備え、 前記第１及び第２駆動手段は、第１動作モードと第２動
作モードとを有し、 前記第１駆動手段は、前記第１動作モードにおいて前記
第１電位と前記第１共通ソース線を第１インピーダンス
をもって接続し、前記第２動作モードにおいて前記第１
電位と前記第１共通ソース線を前記第１インピーダンス
よりも大きな第２インピーダンスをもって接続し、 前記第２駆動手段は、前記第１動作モードにおいて前記
第２電位と前記第２共通ソース線を第３インピーダンス
をもって接続し、前記第２動作モードにおいて前記第２
電位と前記第２共通ソース線を前記第３インピーダンス
よりも大きな第４インピーダンスをもって接続し、 前記複数のセンスアンプが対応するメモリセルからの信
号をラッチした状態において、前記複数のセンスアンプ
に流れる電流は、第２モードの場合の方が前記第１モー
ドの場合よりも小さいことを特徴とする半導体装置。 - 【請求項３７】請求項３６において、前記半導体装置
は、前記第１ＭＩＳＦＥＴ対のバックゲートに前記第１
電位と等しいかそれよりも高い電位の第１基板バイアス
を前記第１及び第２動作モードで供給する手段と、前記
第１ＭＩＳＦＥＴ対のバックゲートに前記第２電位と等
しいかそれよりも低い電位の第２基板バイアスを前記第
１及び第２動作モードで供給する手段とを有することと
を特徴とする半導体装置。 - 【請求項３８】請求項３６において、第１及び第２ＭＩ
ＳＦＥＴ対のしきい値電圧は、前記第２動作モードの場
合の方が前記第１動作モードの場合よりも大きくされる
ことを特徴とする半導体装置。 - 【請求項３９】請求項３６において、前記第１駆動手段
は前記第１共通ソース線と前記第１電位の間に並列に設
けられた第１スイッチと及び第２スイッチを含み、 前記第１スイッチは前記第１モードの場合に選択的の導
通されとともに、前記第２スイッチは前記第２モードの
場合に選択的の導通され、 前記第１スイッチのコンダクタンスは、前記第２スイッ
チのコンダクタンスよりも大きいことを特徴とする半導
体装置。
Priority Applications (16)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11042666A JP2000243085A (ja) | 1999-02-22 | 1999-02-22 | 半導体装置 |
| TW088121215A TW462056B (en) | 1999-02-22 | 1999-12-03 | Semiconductor apparatus |
| AU24592/00A AU2459200A (en) | 1999-02-22 | 2000-02-09 | Semiconductor device |
| KR1020017010552A KR100717225B1 (ko) | 1999-02-22 | 2000-02-09 | 반도체 장치 |
| PCT/JP2000/000698 WO2000051134A1 (fr) | 1999-02-22 | 2000-02-09 | Dispositif semi-conducteur |
| CNB008041466A CN1197089C (zh) | 1999-02-22 | 2000-02-09 | 半导体器件 |
| EP00902864A EP1164595A4 (en) | 1999-02-22 | 2000-02-09 | SEMICONDUCTOR DEVICE |
| CNA2005100070965A CN1652252A (zh) | 1999-02-22 | 2000-02-09 | 半导体器件 |
| US09/933,815 US6477100B2 (en) | 1999-02-22 | 2001-08-22 | Semiconductor memory device with over-driving sense amplifier |
| US10/251,772 US6535415B2 (en) | 1999-02-22 | 2002-09-23 | Semiconductor device |
| US10/347,804 US6717835B2 (en) | 1999-02-22 | 2003-01-22 | Semiconductor device |
| US10/692,811 US6819613B2 (en) | 1999-02-22 | 2003-10-27 | Semiconductor device |
| US10/892,271 US6944078B2 (en) | 1999-02-22 | 2004-07-16 | Semiconductor device |
| US11/206,016 US7230867B2 (en) | 1999-02-22 | 2005-08-18 | Semiconductor device |
| US11/797,984 US7345938B2 (en) | 1999-02-22 | 2007-05-09 | Semiconductor device |
| US12/028,538 US20100277996A1 (en) | 1999-02-22 | 2008-02-08 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11042666A JP2000243085A (ja) | 1999-02-22 | 1999-02-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243085A true JP2000243085A (ja) | 2000-09-08 |
| JP2000243085A5 JP2000243085A5 (ja) | 2006-04-06 |
Family
ID=12642354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11042666A Pending JP2000243085A (ja) | 1999-02-22 | 1999-02-22 | 半導体装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6477100B2 (ja) |
| EP (1) | EP1164595A4 (ja) |
| JP (1) | JP2000243085A (ja) |
| KR (1) | KR100717225B1 (ja) |
| CN (2) | CN1197089C (ja) |
| AU (1) | AU2459200A (ja) |
| TW (1) | TW462056B (ja) |
| WO (1) | WO2000051134A1 (ja) |
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6671217B2 (en) | 2002-03-05 | 2003-12-30 | Renesas Technology Corporation | Semiconductor device using high-speed sense amplifier |
| US6798255B2 (en) | 2001-05-24 | 2004-09-28 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2005101466A (ja) * | 2003-09-26 | 2005-04-14 | Renesas Technology Corp | 半導体記憶装置 |
| US6917552B2 (en) | 2002-03-05 | 2005-07-12 | Renesas Technology Corporation | Semiconductor device using high-speed sense amplifier |
| JP2006287225A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 低電圧用の半導体メモリ装置 |
| JP2007226954A (ja) * | 2006-02-22 | 2007-09-06 | Hynix Semiconductor Inc | 半導体メモリ装置のセンス増幅回路およびその駆動方法 |
| KR100834390B1 (ko) * | 2005-09-29 | 2008-06-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US7414874B2 (en) | 2005-11-01 | 2008-08-19 | Elpida Memory, Inc. | Semiconductor memory device |
| JP2009038306A (ja) * | 2007-08-03 | 2009-02-19 | Elpida Memory Inc | 半導体記憶装置 |
| US7505297B2 (en) | 2005-09-29 | 2009-03-17 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| WO2009096468A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法 |
| US8212298B2 (en) | 2008-01-29 | 2012-07-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device and methods of producing it |
| US8372713B2 (en) | 2008-01-29 | 2013-02-12 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| KR101245542B1 (ko) | 2011-06-10 | 2013-03-20 | 실리콘알엔디(주) | 트랙 앤드 홀드 회로 및 트랙 앤드 홀드 방법 |
| US8482041B2 (en) | 2007-10-29 | 2013-07-09 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor structure and method of fabricating the semiconductor structure |
| US8486785B2 (en) | 2010-06-09 | 2013-07-16 | Unisantis Electronics Singapore Pte Ltd. | Surround gate CMOS semiconductor device |
| US8487357B2 (en) | 2010-03-12 | 2013-07-16 | Unisantis Electronics Singapore Pte Ltd. | Solid state imaging device having high sensitivity and high pixel density |
| JP5237974B2 (ja) * | 2008-01-29 | 2013-07-17 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法 |
| US8497548B2 (en) | 2009-04-28 | 2013-07-30 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device including a MOS transistor and production method therefor |
| US8564034B2 (en) | 2011-09-08 | 2013-10-22 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| US8575662B2 (en) | 2010-03-08 | 2013-11-05 | Unisantis Electronics Singapore Pte Ltd. | Solid state imaging device having high pixel density |
| US8610202B2 (en) | 2009-10-01 | 2013-12-17 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device having a surrounding gate |
| US8669601B2 (en) | 2011-09-15 | 2014-03-11 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor |
| US8748938B2 (en) | 2012-02-20 | 2014-06-10 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| US8772175B2 (en) | 2011-12-19 | 2014-07-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9153697B2 (en) | 2010-06-15 | 2015-10-06 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor (SGT) structure |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6618307B2 (en) * | 2001-09-05 | 2003-09-09 | Sun Microsystems, Inc. | Dynamic DRAM sense amplifier |
| JP2003228981A (ja) * | 2002-02-05 | 2003-08-15 | Toshiba Corp | 半導体記憶装置 |
| JP4420823B2 (ja) * | 2002-09-24 | 2010-02-24 | サンディスク コーポレイション | 感知動作が改善された不揮発性メモリおよび方法 |
| US7046568B2 (en) | 2002-09-24 | 2006-05-16 | Sandisk Corporation | Memory sensing circuit and method for low voltage operation |
| US7324393B2 (en) | 2002-09-24 | 2008-01-29 | Sandisk Corporation | Method for compensated sensing in non-volatile memory |
| US7327619B2 (en) | 2002-09-24 | 2008-02-05 | Sandisk Corporation | Reference sense amplifier for non-volatile memory |
| US7443757B2 (en) | 2002-09-24 | 2008-10-28 | Sandisk Corporation | Non-volatile memory and method with reduced bit line crosstalk errors |
| US6987693B2 (en) | 2002-09-24 | 2006-01-17 | Sandisk Corporation | Non-volatile memory and method with reduced neighboring field errors |
| US7196931B2 (en) | 2002-09-24 | 2007-03-27 | Sandisk Corporation | Non-volatile memory and method with reduced source line bias errors |
| US6873559B2 (en) * | 2003-01-13 | 2005-03-29 | Micron Technology, Inc. | Method and apparatus for enhanced sensing of low voltage memory |
| KR100546188B1 (ko) * | 2003-05-24 | 2006-01-24 | 주식회사 하이닉스반도체 | 감지증폭수단을 포함하는 반도체 메모리 장치 및 그의감지증폭수단을 오버드라이브 하는 방법 |
| US7030664B2 (en) * | 2003-06-30 | 2006-04-18 | Sun Microsystems, Inc. | Half-rail differential driver circuit |
| JP2005085289A (ja) * | 2003-09-04 | 2005-03-31 | Elpida Memory Inc | 半導体記憶装置 |
| US6956770B2 (en) | 2003-09-17 | 2005-10-18 | Sandisk Corporation | Non-volatile memory and method with bit line compensation dependent on neighboring operating modes |
| US7064980B2 (en) | 2003-09-17 | 2006-06-20 | Sandisk Corporation | Non-volatile memory and method with bit line coupled compensation |
| KR100583959B1 (ko) * | 2004-01-07 | 2006-05-26 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 |
| JP4317777B2 (ja) * | 2004-03-10 | 2009-08-19 | パナソニック株式会社 | 半導体集積回路 |
| KR100604660B1 (ko) * | 2004-04-30 | 2006-07-26 | 주식회사 하이닉스반도체 | 오버드라이버의 구동력을 조절하는 반도체 메모리 소자 |
| US7079434B2 (en) * | 2004-09-02 | 2006-07-18 | Micron Technology, Inc. | Noise suppression in memory device sensing |
| US7158421B2 (en) | 2005-04-01 | 2007-01-02 | Sandisk Corporation | Use of data latches in multi-phase programming of non-volatile memories |
| KR100586557B1 (ko) * | 2005-04-01 | 2006-06-08 | 주식회사 하이닉스반도체 | 센스앰프 오버드라이빙 회로 및 반도체 장치 |
| US7206230B2 (en) | 2005-04-01 | 2007-04-17 | Sandisk Corporation | Use of data latches in cache operations of non-volatile memories |
| US7463521B2 (en) | 2005-04-01 | 2008-12-09 | Sandisk Corporation | Method for non-volatile memory with managed execution of cached data |
| US7447078B2 (en) | 2005-04-01 | 2008-11-04 | Sandisk Corporation | Method for non-volatile memory with background data latch caching during read operations |
| KR100673903B1 (ko) * | 2005-04-30 | 2007-01-25 | 주식회사 하이닉스반도체 | 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법 |
| JP4433311B2 (ja) * | 2005-09-12 | 2010-03-17 | ソニー株式会社 | 半導体記憶装置、電子機器及びモード設定方法 |
| TW200721163A (en) | 2005-09-23 | 2007-06-01 | Zmos Technology Inc | Low power memory control circuits and methods |
| US7599243B2 (en) * | 2005-09-28 | 2009-10-06 | Hynix Semiconductor, Inc. | Sense amplifier over driver control circuit and method for controlling sense amplifier of semiconductor device |
| TWI301699B (en) * | 2005-10-18 | 2008-10-01 | Sunplus Technology Co Ltd | Transmitting circuit, receiving circuit, interface switching module and interface switching method for sata and sas interface |
| KR100668497B1 (ko) * | 2005-11-09 | 2007-01-12 | 주식회사 하이닉스반도체 | 비트라인 센스앰프 드라이버를 구비한 반도체 메모리 장치 |
| KR100886628B1 (ko) * | 2006-05-10 | 2009-03-04 | 주식회사 하이닉스반도체 | 반도체 장치의 내부전압 생성회로 |
| JP2008010040A (ja) * | 2006-06-27 | 2008-01-17 | Elpida Memory Inc | 半導体記憶装置 |
| KR100911187B1 (ko) * | 2007-03-13 | 2009-08-06 | 주식회사 하이닉스반도체 | 래치 구조 및 그것을 포함하는 비트라인 센스앰프 구조 |
| JP5486172B2 (ja) * | 2008-08-07 | 2014-05-07 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR20100034989A (ko) * | 2008-09-25 | 2010-04-02 | 삼성전자주식회사 | 비대칭 구조의 센스 앰프를 구비하는 반도체 장치 |
| CN109817263B (zh) * | 2018-12-27 | 2024-04-02 | 西安紫光国芯半导体有限公司 | 改善dram中灵敏放大器读稳定性的读辅助电路、方法以及灵敏放大器 |
| CN113113064B (zh) * | 2021-05-12 | 2024-05-24 | 上海交通大学 | Sram存储单元电路 |
| KR102324983B1 (ko) | 2021-07-30 | 2021-11-11 | (주)푸드포트 | 쿨링이 가능한 모듈형 태양광 발전장치 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2758504B2 (ja) * | 1990-07-06 | 1998-05-28 | 松下電器産業株式会社 | 半導体記憶装置 |
| KR0133973B1 (ko) | 1993-02-25 | 1998-04-20 | 기다오까 다까시 | 반도체 기억장치 |
| JP3561012B2 (ja) * | 1994-11-07 | 2004-09-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JPH0955482A (ja) * | 1995-06-08 | 1997-02-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| TW318932B (ja) * | 1995-12-28 | 1997-11-01 | Hitachi Ltd | |
| JP3787361B2 (ja) * | 1996-02-28 | 2006-06-21 | 株式会社 日立製作所 | 強誘電体記憶装置 |
| JP3672384B2 (ja) * | 1996-07-24 | 2005-07-20 | 沖電気工業株式会社 | センス回路 |
| JP3386684B2 (ja) * | 1997-03-19 | 2003-03-17 | シャープ株式会社 | 半導体記憶装置 |
| JP4046383B2 (ja) * | 1997-04-01 | 2008-02-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JPH10284705A (ja) * | 1997-04-10 | 1998-10-23 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JP3077651B2 (ja) * | 1997-11-17 | 2000-08-14 | 日本電気株式会社 | 半導体記憶装置 |
| JP4017248B2 (ja) * | 1998-04-10 | 2007-12-05 | 株式会社日立製作所 | 半導体装置 |
| JP2000058785A (ja) * | 1998-08-07 | 2000-02-25 | Hitachi Ltd | ダイナミック型ｒａｍ |
-
1999
- 1999-02-22 JP JP11042666A patent/JP2000243085A/ja active Pending
- 1999-12-03 TW TW088121215A patent/TW462056B/zh not_active IP Right Cessation
-
2000
- 2000-02-09 EP EP00902864A patent/EP1164595A4/en not_active Withdrawn
- 2000-02-09 CN CNB008041466A patent/CN1197089C/zh not_active Expired - Fee Related
- 2000-02-09 AU AU24592/00A patent/AU2459200A/en not_active Abandoned
- 2000-02-09 WO PCT/JP2000/000698 patent/WO2000051134A1/ja active IP Right Grant
- 2000-02-09 CN CNA2005100070965A patent/CN1652252A/zh active Pending
- 2000-02-09 KR KR1020017010552A patent/KR100717225B1/ko not_active Expired - Fee Related
-
2001
- 2001-08-22 US US09/933,815 patent/US6477100B2/en not_active Expired - Fee Related
Cited By (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798255B2 (en) | 2001-05-24 | 2004-09-28 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US7196953B2 (en) | 2002-03-05 | 2007-03-27 | Hitachi, Ltd. | Semiconductor device using high-speed sense amplifier |
| US6917552B2 (en) | 2002-03-05 | 2005-07-12 | Renesas Technology Corporation | Semiconductor device using high-speed sense amplifier |
| US6671217B2 (en) | 2002-03-05 | 2003-12-30 | Renesas Technology Corporation | Semiconductor device using high-speed sense amplifier |
| JP2005101466A (ja) * | 2003-09-26 | 2005-04-14 | Renesas Technology Corp | 半導体記憶装置 |
| USRE45036E1 (en) | 2005-03-31 | 2014-07-22 | Conversant Ip N.B. 868 Inc. | Semiconductor memory device |
| JP2006287225A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 低電圧用の半導体メモリ装置 |
| US7505297B2 (en) | 2005-09-29 | 2009-03-17 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| KR100834390B1 (ko) * | 2005-09-29 | 2008-06-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US7414874B2 (en) | 2005-11-01 | 2008-08-19 | Elpida Memory, Inc. | Semiconductor memory device |
| JP2007226954A (ja) * | 2006-02-22 | 2007-09-06 | Hynix Semiconductor Inc | 半導体メモリ装置のセンス増幅回路およびその駆動方法 |
| JP2009038306A (ja) * | 2007-08-03 | 2009-02-19 | Elpida Memory Inc | 半導体記憶装置 |
| US8482041B2 (en) | 2007-10-29 | 2013-07-09 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor structure and method of fabricating the semiconductor structure |
| WO2009096468A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法 |
| WO2009096001A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法 |
| US8598650B2 (en) | 2008-01-29 | 2013-12-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| US8372713B2 (en) | 2008-01-29 | 2013-02-12 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| US8212298B2 (en) | 2008-01-29 | 2012-07-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device and methods of producing it |
| JP5237974B2 (ja) * | 2008-01-29 | 2013-07-17 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法 |
| US8647947B2 (en) | 2009-04-28 | 2014-02-11 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device including a MOS transistor and production method therefor |
| US8497548B2 (en) | 2009-04-28 | 2013-07-30 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device including a MOS transistor and production method therefor |
| US8610202B2 (en) | 2009-10-01 | 2013-12-17 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device having a surrounding gate |
| US8575662B2 (en) | 2010-03-08 | 2013-11-05 | Unisantis Electronics Singapore Pte Ltd. | Solid state imaging device having high pixel density |
| US8487357B2 (en) | 2010-03-12 | 2013-07-16 | Unisantis Electronics Singapore Pte Ltd. | Solid state imaging device having high sensitivity and high pixel density |
| US8609494B2 (en) | 2010-06-09 | 2013-12-17 | Unisantis Electronics Singapore Pte Ltd. | Surround gate CMOS semiconductor device |
| US8486785B2 (en) | 2010-06-09 | 2013-07-16 | Unisantis Electronics Singapore Pte Ltd. | Surround gate CMOS semiconductor device |
| US9153697B2 (en) | 2010-06-15 | 2015-10-06 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor (SGT) structure |
| KR101245542B1 (ko) | 2011-06-10 | 2013-03-20 | 실리콘알엔디(주) | 트랙 앤드 홀드 회로 및 트랙 앤드 홀드 방법 |
| US8564034B2 (en) | 2011-09-08 | 2013-10-22 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| US8669601B2 (en) | 2011-09-15 | 2014-03-11 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor |
| US8772175B2 (en) | 2011-12-19 | 2014-07-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9035384B2 (en) | 2011-12-19 | 2015-05-19 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9245889B2 (en) | 2011-12-19 | 2016-01-26 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9362353B2 (en) | 2011-12-19 | 2016-06-07 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9478545B2 (en) | 2011-12-19 | 2016-10-25 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9748244B2 (en) | 2011-12-19 | 2017-08-29 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9806163B2 (en) | 2011-12-19 | 2017-10-31 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device having an nMOS SGT and a pMOS SGT |
| US8748938B2 (en) | 2012-02-20 | 2014-06-10 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020000624A1 (en) | 2002-01-03 |
| EP1164595A1 (en) | 2001-12-19 |
| EP1164595A4 (en) | 2006-05-10 |
| CN1652252A (zh) | 2005-08-10 |
| AU2459200A (en) | 2000-09-14 |
| CN1341262A (zh) | 2002-03-20 |
| TW462056B (en) | 2001-11-01 |
| KR20010113699A (ko) | 2001-12-28 |
| WO2000051134A1 (fr) | 2000-08-31 |
| CN1197089C (zh) | 2005-04-13 |
| KR100717225B1 (ko) | 2007-05-11 |
| US6477100B2 (en) | 2002-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
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| RD01 | Notification of change of attorney |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
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| A02 | Decision of refusal |
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