JPH11306782A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11306782A JPH11306782A JP11444598A JP11444598A JPH11306782A JP H11306782 A JPH11306782 A JP H11306782A JP 11444598 A JP11444598 A JP 11444598A JP 11444598 A JP11444598 A JP 11444598A JP H11306782 A JPH11306782 A JP H11306782A
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- 230000015654 memory Effects 0.000 description 64
- 238000010586 diagram Methods 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】
【課題】 ラッチ型センスアンプにおいて、入力端に直
接、ビット線を接続すると、ラッチ型センスアンプの書
き込み動作により参照電位が変化し、各センスアンプ間
で参照電位を共有できない。また、センスアンプの出力
がビット線に接続されているためにセンスアンプの高速
動作が困難である。 【解決手段】 センスアンプＳＡの入力端に負荷ゲート
ＱＢ１、ＱＢ２を介して基準電位を接続し、当該負荷ゲ
ートＱＢ１及びＱＢ２の電流を、それぞれ、ビット線Ｖ
ｂｉｔ及び参照電位Ｖｒｅｆにより制御する。更に、負
荷ゲートＱＢ１及びＱＢ２に直列に、それぞれ、トラン
スファーゲートＱＣ１及びＱＣ２を配置し、読み出し後
に負荷ゲートＱＢ１、ＱＢ２の電流を停止する。
接、ビット線を接続すると、ラッチ型センスアンプの書
き込み動作により参照電位が変化し、各センスアンプ間
で参照電位を共有できない。また、センスアンプの出力
がビット線に接続されているためにセンスアンプの高速
動作が困難である。 【解決手段】 センスアンプＳＡの入力端に負荷ゲート
ＱＢ１、ＱＢ２を介して基準電位を接続し、当該負荷ゲ
ートＱＢ１及びＱＢ２の電流を、それぞれ、ビット線Ｖ
ｂｉｔ及び参照電位Ｖｒｅｆにより制御する。更に、負
荷ゲートＱＢ１及びＱＢ２に直列に、それぞれ、トラン
スファーゲートＱＣ１及びＱＣ２を配置し、読み出し後
に負荷ゲートＱＢ１、ＱＢ２の電流を停止する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置にお
けるセンスアンプに係り、特に、低消費電流化、チップ
面積の縮小、高速化に有効な技術に関するものである。
けるセンスアンプに係り、特に、低消費電流化、チップ
面積の縮小、高速化に有効な技術に関するものである。
【０００２】
【従来の技術】図２は、従来のオープンビット線方式を
採用したダイナミック型ランダムアクセスメモリ（ＤＲ
ＡＭ）の一部を示す回路図であって、メモリセルアレイ
における１つのカラムを代表的に示している。Ｖｂｉｔ
及びＶｂｉｔ／は中央に位置するセンスアンプＳＡに各
一端が接続され各他端が両方向に延設された一対のビッ
ト線、ＭＣは上記一方のビット線Ｖｂｉｔに接続された
複数のメモリセル及び１個のダミーセルのうち代表的に
示された１個のメモリセル、ＭＤは同じく前記他方のビ
ット線Ｖｂｉｔ／に接続された複数のメモリセル及び１
個のダミーセルのうち代表的に示されたダミーセル、Ｗ
Ｌは前記メモリセルＭＣを選択するためのワード線、Ｗ
Ｄは前記ダミーセルＭＤを選択するためのダミーワード
線である。
採用したダイナミック型ランダムアクセスメモリ（ＤＲ
ＡＭ）の一部を示す回路図であって、メモリセルアレイ
における１つのカラムを代表的に示している。Ｖｂｉｔ
及びＶｂｉｔ／は中央に位置するセンスアンプＳＡに各
一端が接続され各他端が両方向に延設された一対のビッ
ト線、ＭＣは上記一方のビット線Ｖｂｉｔに接続された
複数のメモリセル及び１個のダミーセルのうち代表的に
示された１個のメモリセル、ＭＤは同じく前記他方のビ
ット線Ｖｂｉｔ／に接続された複数のメモリセル及び１
個のダミーセルのうち代表的に示されたダミーセル、Ｗ
Ｌは前記メモリセルＭＣを選択するためのワード線、Ｗ
Ｄは前記ダミーセルＭＤを選択するためのダミーワード
線である。
【０００３】図３は、上記メモリでのセルデータ読み出
し動作における動作波形を示している。まず、プリチャ
ージ期間（ｔ０−ｔ１）に、各ワード線及び各ダミーワ
ード線が非活性状態のままで図示しないプリチャージ・
イコライズ回路によりビット線Ｖｂｉｔ、Ｖｂｉｔ／が
プリチャージされると共にイコライズされる。次に、例
えば、図示のメモリセルＭＣが選択されるものとすれ
ば、そのワード線ＷＬ及び対応するダミーワード線ＷＤ
が時刻ｔ１に活性化される。これにより、上記メモリセ
ルＭＣの電荷蓄積状態に応じてビット線Ｖｂｉｔ、Ｖｂ
ｉｔ／間に微小な電位差が生じる。次に、時刻ｔ２に制
御信号φ１によりセンスアンプＳＡが活性化され、上記
ビット線Ｖｂｉｔ、Ｖｂｉｔ／の電位差がセンスラッチ
され、更に、ビット線Ｖｂｉｔ、Ｖｂｉｔ／の一方が電
源電位Ｖｄｄ、他方が接地電位ＧＮＤになるまで増幅さ
れる。これにより、データの読み出しが行われると共に
前記選択セルに対する再書き込みが行われる。
し動作における動作波形を示している。まず、プリチャ
ージ期間（ｔ０−ｔ１）に、各ワード線及び各ダミーワ
ード線が非活性状態のままで図示しないプリチャージ・
イコライズ回路によりビット線Ｖｂｉｔ、Ｖｂｉｔ／が
プリチャージされると共にイコライズされる。次に、例
えば、図示のメモリセルＭＣが選択されるものとすれ
ば、そのワード線ＷＬ及び対応するダミーワード線ＷＤ
が時刻ｔ１に活性化される。これにより、上記メモリセ
ルＭＣの電荷蓄積状態に応じてビット線Ｖｂｉｔ、Ｖｂ
ｉｔ／間に微小な電位差が生じる。次に、時刻ｔ２に制
御信号φ１によりセンスアンプＳＡが活性化され、上記
ビット線Ｖｂｉｔ、Ｖｂｉｔ／の電位差がセンスラッチ
され、更に、ビット線Ｖｂｉｔ、Ｖｂｉｔ／の一方が電
源電位Ｖｄｄ、他方が接地電位ＧＮＤになるまで増幅さ
れる。これにより、データの読み出しが行われると共に
前記選択セルに対する再書き込みが行われる。
【０００４】更に、ラッチ型センスアンプはカレントミ
ラー型の差動アンプより低消費電流化が容易なことよ
り、上記構成をＥＰＲＯＭ（再書き込み可能な読み出し
専用メモリ）、マスクＲＯＭ（マスクプログラマブル読
み出し専用メモリ）等の不揮発性メモリへ適用すること
が特開昭６１−１８４７９４号公報に於いて提案されて
いる。
ラー型の差動アンプより低消費電流化が容易なことよ
り、上記構成をＥＰＲＯＭ（再書き込み可能な読み出し
専用メモリ）、マスクＲＯＭ（マスクプログラマブル読
み出し専用メモリ）等の不揮発性メモリへ適用すること
が特開昭６１−１８４７９４号公報に於いて提案されて
いる。
【０００５】図２に示す従来の構成の場合、ＤＲＡＭの
メモリセルではビット線電位が確定した後は貫通電流は
存在しないが、前記ＥＰＲＯＭ等の不揮発性メモリでは
メモリセルトランジスタの電流の有無によりデータを記
憶しているので、ビット線電位確定後もメモリセルの導
通電流が流れ続ける。更に、前記不揮発性メモリでは微
細化によるメモリセルの耐圧の低下や、フローティング
ゲートの電荷放出等により、ビット線に長時間高電位を
与えることはできない。かかる問題を解決するために、
前記提案では、ビット線とセンスアンプの入力端との間
にトランスファーゲートＱＡ１、ＱＡ２を設け、センス
ラッチ後にビット線とセンスアンプとの間を電気的に分
離する。図４に回路構成図を示す。
メモリセルではビット線電位が確定した後は貫通電流は
存在しないが、前記ＥＰＲＯＭ等の不揮発性メモリでは
メモリセルトランジスタの電流の有無によりデータを記
憶しているので、ビット線電位確定後もメモリセルの導
通電流が流れ続ける。更に、前記不揮発性メモリでは微
細化によるメモリセルの耐圧の低下や、フローティング
ゲートの電荷放出等により、ビット線に長時間高電位を
与えることはできない。かかる問題を解決するために、
前記提案では、ビット線とセンスアンプの入力端との間
にトランスファーゲートＱＡ１、ＱＡ２を設け、センス
ラッチ後にビット線とセンスアンプとの間を電気的に分
離する。図４に回路構成図を示す。
【０００６】一方、不揮発性メモリでは一般にオープン
ビット線方式は採用されておらず、ビット線電位Ｖｂｉ
ｔと各ビット線に共通の参照電位Ｖｒｅｆをセンスアン
プＳＡで比較することにより読み出しを行っている。具
体的に図５により説明すると、不揮発性メモリでは、複
数の読み出しデータに対応して複数のセンスアンプＳ
Ａ、…と、それらに共通の参照電位発生回路ＲＥＦを備
え、各センスアンプＳＡの一方の入力にはビット線電位
Ｖｂｉｔ（Ｖｂｉｔ１、…）を入力し、他方には、共通
の参照電位Ｖｒｅｆを入力する。例えば、図５に例示す
るように，参照電位発生回路ＲＥＦはダミーメモリセル
ＭＤの閾値をオン状態とオフ状態の中間に設定し、参照
電位Ｖｒｅｆとしてビット線電位の中間電位を発生す
る。
ビット線方式は採用されておらず、ビット線電位Ｖｂｉ
ｔと各ビット線に共通の参照電位Ｖｒｅｆをセンスアン
プＳＡで比較することにより読み出しを行っている。具
体的に図５により説明すると、不揮発性メモリでは、複
数の読み出しデータに対応して複数のセンスアンプＳ
Ａ、…と、それらに共通の参照電位発生回路ＲＥＦを備
え、各センスアンプＳＡの一方の入力にはビット線電位
Ｖｂｉｔ（Ｖｂｉｔ１、…）を入力し、他方には、共通
の参照電位Ｖｒｅｆを入力する。例えば、図５に例示す
るように，参照電位発生回路ＲＥＦはダミーメモリセル
ＭＤの閾値をオン状態とオフ状態の中間に設定し、参照
電位Ｖｒｅｆとしてビット線電位の中間電位を発生す
る。
【０００７】図６は、上記不揮発性メモリでのセルデー
タ読み出し動作における動作波形を示している。まず、
プリチャージ期間（ｔ０−ｔ１）に、図示しないプリチ
ャージ・イコライズ回路によりビット線Ｖｂｉｔ、参照
電位Ｖｒｅｆがプリチャージされると共にイコライズさ
れる。次に、例えば、図示のメモリセルＭＣが選択され
るものとすれば、そのワード線ＷＬ及び参照電位発生回
路ＲＥＦが時刻ｔ１に活性化される。これにより、上記
メモリセルＭＣの状態（オン又はオフ）に応じてビット
線Ｖｂｉｔ、参照電位Ｖｒｅｆ間に微小な電位差が生じ
る。次に、時刻ｔ２に制御信号φ１によりセンスアンプ
ＳＡが活性化され、上記ビット線Ｖｂｉｔ、参照電位Ｖ
ｒｅｆの電位差がセンスラッチされ、ラッチデーダが確
定した後、時刻ｔ３にトランスファゲートＱＡ１、ＱＡ
２をオフ状態にし、センスアンプＳＡとビット線Ｖｂｉ
ｔ、参照電位Ｖｒｅｆ間を遮断する。
タ読み出し動作における動作波形を示している。まず、
プリチャージ期間（ｔ０−ｔ１）に、図示しないプリチ
ャージ・イコライズ回路によりビット線Ｖｂｉｔ、参照
電位Ｖｒｅｆがプリチャージされると共にイコライズさ
れる。次に、例えば、図示のメモリセルＭＣが選択され
るものとすれば、そのワード線ＷＬ及び参照電位発生回
路ＲＥＦが時刻ｔ１に活性化される。これにより、上記
メモリセルＭＣの状態（オン又はオフ）に応じてビット
線Ｖｂｉｔ、参照電位Ｖｒｅｆ間に微小な電位差が生じ
る。次に、時刻ｔ２に制御信号φ１によりセンスアンプ
ＳＡが活性化され、上記ビット線Ｖｂｉｔ、参照電位Ｖ
ｒｅｆの電位差がセンスラッチされ、ラッチデーダが確
定した後、時刻ｔ３にトランスファゲートＱＡ１、ＱＡ
２をオフ状態にし、センスアンプＳＡとビット線Ｖｂｉ
ｔ、参照電位Ｖｒｅｆ間を遮断する。
【０００８】なお、センスアンプＳＡの入力とトランス
ファゲートＱＡ１、ＱＡ２間の負荷容量Ｃ２はビット線
容量Ｃ１に比べて小さいため、ラッチを安定して確定さ
せるためにはトランスファゲートの遮断（ｔ３）はセン
スラッチが確定した後に行う必要がある。
ファゲートＱＡ１、ＱＡ２間の負荷容量Ｃ２はビット線
容量Ｃ１に比べて小さいため、ラッチを安定して確定さ
せるためにはトランスファゲートの遮断（ｔ３）はセン
スラッチが確定した後に行う必要がある。
【０００９】更に、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）
に用いられるラッチ型センスアンプにおいて、高速化、
及び低消費電力化を図る構成が特開平１０−１１９７５
号公報に提案されている。図７に当該センスアンプの概
略構成を示す。当該センスアンプは、ドレイン電極を互
いのゲート電極に接続し、それぞれをセンス出力端子と
する一対のＮ型トランジスタＱＥ１、ＱＥ２と、ビット
線電位Ｖｂｉｔ、Ｖｂｉｔ／をゲート電極のみにそれぞ
れ接続する各入力トランジスタＱＥ３〜ＱＥ６と、出力
制御信号φ１／をゲート電極に入力し、活性期間に各入
力トランジスタＱＥ３〜ＱＥ６を介して各センス出力端
子に負荷電流をそれぞれ供給するＰ型制御トランジスタ
ＱＥ７、ＱＥ８を備える。
に用いられるラッチ型センスアンプにおいて、高速化、
及び低消費電力化を図る構成が特開平１０−１１９７５
号公報に提案されている。図７に当該センスアンプの概
略構成を示す。当該センスアンプは、ドレイン電極を互
いのゲート電極に接続し、それぞれをセンス出力端子と
する一対のＮ型トランジスタＱＥ１、ＱＥ２と、ビット
線電位Ｖｂｉｔ、Ｖｂｉｔ／をゲート電極のみにそれぞ
れ接続する各入力トランジスタＱＥ３〜ＱＥ６と、出力
制御信号φ１／をゲート電極に入力し、活性期間に各入
力トランジスタＱＥ３〜ＱＥ６を介して各センス出力端
子に負荷電流をそれぞれ供給するＰ型制御トランジスタ
ＱＥ７、ＱＥ８を備える。
【００１０】
【発明が解決しようとする課題】上記オープンビット線
方式では、センスアンプを挟んで両側にメモリセルＭＣ
とダミーメモリセルＭＤに対応したビット線を備えるの
で、各ビット線に対応してダミーメモリを備える必要が
あり、チップ面積の増加を招く。
方式では、センスアンプを挟んで両側にメモリセルＭＣ
とダミーメモリセルＭＤに対応したビット線を備えるの
で、各ビット線に対応してダミーメモリを備える必要が
あり、チップ面積の増加を招く。
【００１１】また、従来の構成を、不揮発性メモリに適
用すると、読み出し時の（ｔ２−ｔ３）におけるセンス
ラッチの再書き込み動作によりビット線Ｖｂｉｔと同時
に参照電位Ｖｒｅｆも変動し、その変動はビット線電位
により異なる。すなわち、図６に示すように、参照電位
Ｖｒｅｆはビット線Ｖｂｉｔと異なる方向に遷移し、メ
モリセルがオン状態の場合にはビット線電位はＶｂｉｔ
（０）、参照電位はＶｒｅｆ（０）に遷移し、メモリセ
ルがオフ状態の場合にはビット線電位はＶｂｉｔ
（１）、参照電位はＶｒｅｆ（１）に遷移するので、複
数のセンスアンプで参照電位を共有することができな
い。
用すると、読み出し時の（ｔ２−ｔ３）におけるセンス
ラッチの再書き込み動作によりビット線Ｖｂｉｔと同時
に参照電位Ｖｒｅｆも変動し、その変動はビット線電位
により異なる。すなわち、図６に示すように、参照電位
Ｖｒｅｆはビット線Ｖｂｉｔと異なる方向に遷移し、メ
モリセルがオン状態の場合にはビット線電位はＶｂｉｔ
（０）、参照電位はＶｒｅｆ（０）に遷移し、メモリセ
ルがオフ状態の場合にはビット線電位はＶｂｉｔ
（１）、参照電位はＶｒｅｆ（１）に遷移するので、複
数のセンスアンプで参照電位を共有することができな
い。
【００１２】また、図６の（ｔ２−ｔ３）の期間は、Ｃ
２に加えて、Ｃ２に比べて大きいビット線の負荷容量Ｃ
１がセンスアンプの出力に接続されるので、センスアン
プの高速動作が困難である。
２に加えて、Ｃ２に比べて大きいビット線の負荷容量Ｃ
１がセンスアンプの出力に接続されるので、センスアン
プの高速動作が困難である。
【００１３】また、図７の構成では、活性期間中はセン
スアンプの貫通電流は入力トランジスタＱＥ３〜ＱＥ６
により制御されるが、ビット線電位が中間電位にある
と、貫通電流が流れ続ける。ＳＲＡＭでは比較的早期に
ビット線電位が高電位または低電位の何れかに確定する
ため、かかる貫通電流は早期に遮断されるが、不揮発性
メモリではビット線電位Ｖｂｉｔ及び参照電位Ｖｒｅｆ
は中間電位付近の僅かな電位差しか生じないので、セン
スアンプの活性期間中、貫通電流が流れ続け、消費電流
の増加を招く。
スアンプの貫通電流は入力トランジスタＱＥ３〜ＱＥ６
により制御されるが、ビット線電位が中間電位にある
と、貫通電流が流れ続ける。ＳＲＡＭでは比較的早期に
ビット線電位が高電位または低電位の何れかに確定する
ため、かかる貫通電流は早期に遮断されるが、不揮発性
メモリではビット線電位Ｖｂｉｔ及び参照電位Ｖｒｅｆ
は中間電位付近の僅かな電位差しか生じないので、セン
スアンプの活性期間中、貫通電流が流れ続け、消費電流
の増加を招く。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、ビット線電位と参照電位との電位差をセンスアンプ
によりセンス増幅してデータを読み出す半導体記憶装置
において、前記センスアンプの両入力端と基準電位との
間に、それぞれ、負荷ゲートを配置し、前記負荷ゲート
の電流をビット線電位と参照電位とにより制御する構成
とすることにより、上記目的が達成される。
は、ビット線電位と参照電位との電位差をセンスアンプ
によりセンス増幅してデータを読み出す半導体記憶装置
において、前記センスアンプの両入力端と基準電位との
間に、それぞれ、負荷ゲートを配置し、前記負荷ゲート
の電流をビット線電位と参照電位とにより制御する構成
とすることにより、上記目的が達成される。
【００１５】また、好ましくは、前記センスアンプの両
入力端と基準電位との間に、それぞれ、負荷ゲートと制
御ゲートとを直列に配置し、前記負荷ゲートの電流をビ
ット線電位と参照電位により制御し、前記センスアンプ
の動作確定後に、前記制御ゲートの電流を遮断する構成
とすることにより、上記目的が達成される。
入力端と基準電位との間に、それぞれ、負荷ゲートと制
御ゲートとを直列に配置し、前記負荷ゲートの電流をビ
ット線電位と参照電位により制御し、前記センスアンプ
の動作確定後に、前記制御ゲートの電流を遮断する構成
とすることにより、上記目的が達成される。
【００１６】本発明により、不揮発性メモリにおいても
ラッチ型センスアンプを用いることができ、従来のカレ
ントミラー型センスアンプに比べて消費電流の低減が容
易になる。更に、参照電位発生回路を複数のセンスアン
プで共有することができるので、チップ面積の縮小が可
能になる。
ラッチ型センスアンプを用いることができ、従来のカレ
ントミラー型センスアンプに比べて消費電流の低減が容
易になる。更に、参照電位発生回路を複数のセンスアン
プで共有することができるので、チップ面積の縮小が可
能になる。
【００１７】また、センスラッチ後は貫通電流が生じな
いので、極めて消費電流の低減が可能である。
いので、極めて消費電流の低減が可能である。
【００１８】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を用いて詳細に説明する。
いて図面を用いて詳細に説明する。
【００１９】図１は、本発明の第１の実施の形態の不揮
発性メモリ（マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、フラッシュメモリ等）の主要部を示す回路図であっ
て、メモリセルアレイにおける各カラムのうち１つのカ
ラムを代表的に示している。センスアンプＳＡは、例え
ばＣＭＯＳフリップフロップ回路を用いた同期型センス
アンプ、Ｖｂｉｔは前記カラムに接続するビット線、Ｍ
Ｃは前記ビット線に接続された複数のメモリセルのうち
代表的に示された１個のメモリセル、ＷＬは前記メモリ
セルＭＣを選択するためのワード線、Ｖｒｅｆは参照電
位発生回路ＲＥＦにより発生される参照電位である。
発性メモリ（マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、フラッシュメモリ等）の主要部を示す回路図であっ
て、メモリセルアレイにおける各カラムのうち１つのカ
ラムを代表的に示している。センスアンプＳＡは、例え
ばＣＭＯＳフリップフロップ回路を用いた同期型センス
アンプ、Ｖｂｉｔは前記カラムに接続するビット線、Ｍ
Ｃは前記ビット線に接続された複数のメモリセルのうち
代表的に示された１個のメモリセル、ＷＬは前記メモリ
セルＭＣを選択するためのワード線、Ｖｒｅｆは参照電
位発生回路ＲＥＦにより発生される参照電位である。
【００２０】前記センスアンプＳＡの各入力端と基準電
位、例えば電源電位Ｖｄｄとの間には、負荷トランジス
タＱＢ１及びＱＢ２のソース及びドレインが接続され、
それらのゲートには、それぞれ、ビット線Ｖｂｉｔ及び
参照電位Ｖｒｅｆが入力されている。
位、例えば電源電位Ｖｄｄとの間には、負荷トランジス
タＱＢ１及びＱＢ２のソース及びドレインが接続され、
それらのゲートには、それぞれ、ビット線Ｖｂｉｔ及び
参照電位Ｖｒｅｆが入力されている。
【００２１】次に、上記メモリにおけるセルデータの読
み出し動作について、図８を参照して説明する。
み出し動作について、図８を参照して説明する。
【００２２】まず、プリチャージ期間（ｔ０−ｔ１）
に、図示しないプリチャージ・イコライズ回路により、
ビット線Ｖｂｉｔ、参照電位Ｖｒｅｆがプリチャージさ
れると共にイコライズされる。次に、例えば、図示のメ
モリセルＭＣが選択されるものとすれば、そのワード線
ＷＬ及び参照電位発生回路ＲＥＦが時刻ｔ１に活性化さ
れる。これにより、上記メモリセルＭＣの状態（オン又
はオフ）に応じてビット線Ｖｂｉｔ、参照電位Ｖｒｅｆ
間に微小な電位差が生じる。次に、時刻ｔ２に、制御信
号φ１によりセンスアンプＳＡが活性化され、上記ビッ
ト線Ｖｂｉｔ、参照電位Ｖｒｅｆの電位差がセンスラッ
チされる。メモリセルＭＣがオン状態の場合は、ビット
線はＶｂｉｔ（０）、センスアンプの出力電位はＶＤ
（０）に遷移し、オフ状態の場合は、ビット線はＶｂｉ
ｔ（１）、センスアンプの出力電位はＶＤ（１）に遷移
し、参照電位はＶｒｅｆに遷移する。なお、この構成で
は、センスアンプが活性化されている間、負荷トランジ
スタＱＢ１、ＱＤ１、或いはＱＢ２、ＱＤ２のトランジ
スタの間で貫通電流が発生する。
に、図示しないプリチャージ・イコライズ回路により、
ビット線Ｖｂｉｔ、参照電位Ｖｒｅｆがプリチャージさ
れると共にイコライズされる。次に、例えば、図示のメ
モリセルＭＣが選択されるものとすれば、そのワード線
ＷＬ及び参照電位発生回路ＲＥＦが時刻ｔ１に活性化さ
れる。これにより、上記メモリセルＭＣの状態（オン又
はオフ）に応じてビット線Ｖｂｉｔ、参照電位Ｖｒｅｆ
間に微小な電位差が生じる。次に、時刻ｔ２に、制御信
号φ１によりセンスアンプＳＡが活性化され、上記ビッ
ト線Ｖｂｉｔ、参照電位Ｖｒｅｆの電位差がセンスラッ
チされる。メモリセルＭＣがオン状態の場合は、ビット
線はＶｂｉｔ（０）、センスアンプの出力電位はＶＤ
（０）に遷移し、オフ状態の場合は、ビット線はＶｂｉ
ｔ（１）、センスアンプの出力電位はＶＤ（１）に遷移
し、参照電位はＶｒｅｆに遷移する。なお、この構成で
は、センスアンプが活性化されている間、負荷トランジ
スタＱＢ１、ＱＤ１、或いはＱＢ２、ＱＤ２のトランジ
スタの間で貫通電流が発生する。
【００２３】本発明の構成では、センスラッチの書き込
み動作によってビット線及び参照電位は遷移しないので
参照電位Ｖｒｅｆを各センスアンプ間で共有することが
でき、各センスアンプ毎に参照電位発生回路を設ける必
要はない。
み動作によってビット線及び参照電位は遷移しないので
参照電位Ｖｒｅｆを各センスアンプ間で共有することが
でき、各センスアンプ毎に参照電位発生回路を設ける必
要はない。
【００２４】更に、センスアンプＳＡの出力に接続する
負荷容量Ｃ２は小さいので、センスアンプの高速な動作
が可能である。
負荷容量Ｃ２は小さいので、センスアンプの高速な動作
が可能である。
【００２５】図９は、本発明の第２の実施の形態の不揮
発性メモリ（マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、フラッシュメモリ等）の主要部を示す回路図であっ
て、メモリセルアレイにおける各カラムのうち１つのカ
ラムを代表的に示している。センスアンプＳＡは、例え
ばＣＭＯＳフリップフロップ回路を用いた同期型センス
アンプ、Ｖｂｉｔは前記カラムに接続するビット線、Ｍ
Ｃは前記ビット線に接続された複数のメモリセルのうち
代表的に示された１個のメモリセル、ＷＬは前記メモリ
セルＭＣを選択するためのワード線、Ｖｒｅｆは参照電
位発生回路ＲＥＦにより発生される参照電位である。前
記センスアンプＳＡの各入力端と基準電位との間には、
それぞれ、負荷トランジスタＱＢ１、ＱＢ２に加え、ト
ランスファゲートＱＣ１、ＱＣ２が直列に接続され、負
荷トランジスタＱＢ１、ＱＢ２のゲートには、それぞ
れ、ビット線Ｖｂｉｔ及び参照電位Ｖｒｅｆが入力さ
れ、トランスファゲートＱＣ１、ＱＣ２のゲートには制
御信号φ２／が入力されている。
発性メモリ（マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、フラッシュメモリ等）の主要部を示す回路図であっ
て、メモリセルアレイにおける各カラムのうち１つのカ
ラムを代表的に示している。センスアンプＳＡは、例え
ばＣＭＯＳフリップフロップ回路を用いた同期型センス
アンプ、Ｖｂｉｔは前記カラムに接続するビット線、Ｍ
Ｃは前記ビット線に接続された複数のメモリセルのうち
代表的に示された１個のメモリセル、ＷＬは前記メモリ
セルＭＣを選択するためのワード線、Ｖｒｅｆは参照電
位発生回路ＲＥＦにより発生される参照電位である。前
記センスアンプＳＡの各入力端と基準電位との間には、
それぞれ、負荷トランジスタＱＢ１、ＱＢ２に加え、ト
ランスファゲートＱＣ１、ＱＣ２が直列に接続され、負
荷トランジスタＱＢ１、ＱＢ２のゲートには、それぞ
れ、ビット線Ｖｂｉｔ及び参照電位Ｖｒｅｆが入力さ
れ、トランスファゲートＱＣ１、ＱＣ２のゲートには制
御信号φ２／が入力されている。
【００２６】次に、上記メモリにおけるセルデータの読
み出し動作について図１０を参照して説明する。
み出し動作について図１０を参照して説明する。
【００２７】まず、プリチャージ期間（ｔ０−ｔ１）
に、図示しないプリチャージ・イコライズ回路によりビ
ット線Ｖｂｉｔ、参照電位Ｖｒｅｆがプリチャージされ
ると共にイコライズされる。次に、例えば、図示のメモ
リセルＭＣが選択されるものとすれば、そのワード線Ｗ
Ｌ及び参照電位発生回路ＲＥＦが時刻ｔ１に活性化され
る。これにより、上記メモリセルＭＣの状態（オン又は
オフ）に応じてビット線Ｖｂｉｔ、参照電位Ｖｒｅｆ間
に微小な電位差が生じる。次に、時刻ｔ２に、制御信号
φ１によりセンスアンプＳＡが活性化され、上記ビット
線Ｖｂｉｔ、参照電位Ｖｒｅｆの電位差がセンスラッチ
され、ラッチデータが確定した後、時刻ｔ３に、トラン
スファゲートＱＣ１、ＱＣ２をオフ状態にし、センスア
ンプＳＡと基準電位間を遮断する。
に、図示しないプリチャージ・イコライズ回路によりビ
ット線Ｖｂｉｔ、参照電位Ｖｒｅｆがプリチャージされ
ると共にイコライズされる。次に、例えば、図示のメモ
リセルＭＣが選択されるものとすれば、そのワード線Ｗ
Ｌ及び参照電位発生回路ＲＥＦが時刻ｔ１に活性化され
る。これにより、上記メモリセルＭＣの状態（オン又は
オフ）に応じてビット線Ｖｂｉｔ、参照電位Ｖｒｅｆ間
に微小な電位差が生じる。次に、時刻ｔ２に、制御信号
φ１によりセンスアンプＳＡが活性化され、上記ビット
線Ｖｂｉｔ、参照電位Ｖｒｅｆの電位差がセンスラッチ
され、ラッチデータが確定した後、時刻ｔ３に、トラン
スファゲートＱＣ１、ＱＣ２をオフ状態にし、センスア
ンプＳＡと基準電位間を遮断する。
【００２８】本発明の構成では、センスラッチの書き込
み動作によってビット線及び参照電位は遷移しないので
各センスアンプ毎に参照電位発生回路を設ける必要はな
く、１つの参照電位発生回路を各センスアンプ間で共有
することができると共に、センスラッチが確定後に、負
荷トランジスタＱＢ１、ＱＢ２の電流が遮断されるの
で、貫通電流は生じず、更なる低消費電流化が可能であ
る。
み動作によってビット線及び参照電位は遷移しないので
各センスアンプ毎に参照電位発生回路を設ける必要はな
く、１つの参照電位発生回路を各センスアンプ間で共有
することができると共に、センスラッチが確定後に、負
荷トランジスタＱＢ１、ＱＢ２の電流が遮断されるの
で、貫通電流は生じず、更なる低消費電流化が可能であ
る。
【００２９】更に、前記第１の実施の形態と同様に、セ
ンスアンプＳＡの出力に接続する負荷容量Ｃ２は小さい
ので、センスアンプの高速な動作が可能である。
ンスアンプＳＡの出力に接続する負荷容量Ｃ２は小さい
ので、センスアンプの高速な動作が可能である。
【００３０】
【発明の効果】以上、詳細に説明したように、本発明の
半導体記憶装置によれば、チップ面積を低減しつつ、高
速化、低消費電流化を図ることができるものである。
半導体記憶装置によれば、チップ面積を低減しつつ、高
速化、低消費電流化を図ることができるものである。
【００３１】また、図７に示した従来のセンスアンプで
は、センスアンプが活性化中の消費電流増加を抑制する
ためには、トランジスタＱＥ３〜ＱＥ６の駆動能力を低
くすることで可能となるが、センスアンプの出力電位の
遷移が緩やかになり、高速動作が困難となる。これに対
して、本発明の半導体記憶装置によれば、負荷トランジ
スタＱＢ１、ＱＢ２の駆動能力を低くしても、電源電圧
は十分にセンスアンプに供給されるため、高速化と低消
費電流化が可能となるものである。
は、センスアンプが活性化中の消費電流増加を抑制する
ためには、トランジスタＱＥ３〜ＱＥ６の駆動能力を低
くすることで可能となるが、センスアンプの出力電位の
遷移が緩やかになり、高速動作が困難となる。これに対
して、本発明の半導体記憶装置によれば、負荷トランジ
スタＱＢ１、ＱＢ２の駆動能力を低くしても、電源電圧
は十分にセンスアンプに供給されるため、高速化と低消
費電流化が可能となるものである。
【図１】本発明の第１の実施形態の不揮発性メモリの主
要部構成を示す回路図である。
要部構成を示す回路図である。
【図２】従来のメモリ構成を示す回路図である。
【図３】同メモリにおける読み出し動作時の信号波形を
示すタイミングチャートである。
示すタイミングチャートである。
【図４】従来の他のメモリ構成を示す回路図である。
【図５】従来の不揮発性メモリの概略構成図である。
【図６】同不揮発性メモリにおける読み出し動作時の信
号波形を示すタイミングチャートである。
号波形を示すタイミングチャートである。
【図７】従来のセンスアンプの構成を示す回路図であ
る。
る。
【図８】本発明の第１の実施形態のメモリにおける読み
出し動作時の信号波形を示すタイミングチャートであ
る。
出し動作時の信号波形を示すタイミングチャートであ
る。
【図９】本発明の第２の実施形態の不揮発性メモリの主
要部構成を示す回路図である。
要部構成を示す回路図である。
【図１０】同実施形態のメモリにおける読み出し動作時
の信号波形を示すタイミングチャートである。
の信号波形を示すタイミングチャートである。
ＳＡ センスアンプ Ｖｂｉｔ ビット線 Ｖｒｅｆ 参照電位 ＭＣ メモリセル ＭＤ ダミーメモリセル ＷＬ ワード線 ＷＬＤ ダミーワード線 ＱＢ１、ＱＢ２ 負荷ゲート（負荷トランジス
タ） ＱＣ１、ＱＣ２ トランスファゲート φ１、φ２ 制御信号 ＲＥＦ 参照電位発生回路 Ｃ１、Ｃ２ 負荷容量
タ） ＱＣ１、ＱＣ２ トランスファゲート φ１、φ２ 制御信号 ＲＥＦ 参照電位発生回路 Ｃ１、Ｃ２ 負荷容量
Claims (3)
- 【請求項１】 ビット線電位と参照電位との電位差をセ
ンスアンプによりセンス増幅してデータを読み出す半導
体記憶装置において、 前記センスアンプの両入力端と基準電位との間に、それ
ぞれ、負荷ゲートを配置し、 前記各負荷ゲートの電流を、ビット線電位と参照電位と
により制御する構成としたことを特徴とする半導体記憶
装置。 - 【請求項２】 ビット線電位と参照電位との電位差をセ
ンスアンプによりセンス増幅してデータを読み出す半導
体記憶装置において、 前記センスアンプの両入力端と基準電位との間に、それ
ぞれ、負荷ゲートと制御ゲートとを直列に配置し、 前記各負荷ゲートの電流を、ビット線電位と参照電位と
により制御し、 前記センスアンプの動作確定後に、前記制御ゲートの電
流を遮断する構成としたことを特徴とする半導体記憶装
置。 - 【請求項３】 前記センスアンプはラッチ型センスアン
プであることを特徴とする、請求項１又は２に記載の半
導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11444598A JPH11306782A (ja) | 1998-04-24 | 1998-04-24 | 半導体記憶装置 |
| US09/296,902 US6185142B1 (en) | 1998-04-24 | 1999-04-22 | Apparatus for a semiconductor memory with independent reference voltage |
| KR1019990014603A KR100315139B1 (ko) | 1998-04-24 | 1999-04-23 | 반도체 기억장치 |
| TW088106535A TW422987B (en) | 1998-04-24 | 1999-04-23 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11444598A JPH11306782A (ja) | 1998-04-24 | 1998-04-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11306782A true JPH11306782A (ja) | 1999-11-05 |
Family
ID=14637922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11444598A Pending JPH11306782A (ja) | 1998-04-24 | 1998-04-24 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6185142B1 (ja) |
| JP (1) | JPH11306782A (ja) |
| KR (1) | KR100315139B1 (ja) |
| TW (1) | TW422987B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707725B2 (en) | 2001-03-01 | 2004-03-16 | Sharp Kabushiki Kaisha | Reference voltage generation circuit for semiconductor memory device, memory reading circuit including same, and electronic information device including the same |
| WO2004077449A1 (ja) * | 2003-02-25 | 2004-09-10 | Rohm Co., Ltd. | 半導体記憶装置 |
| JP2007184105A (ja) * | 2000-03-08 | 2007-07-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2010186525A (ja) * | 2009-02-13 | 2010-08-26 | Seiko Instruments Inc | メモリ回路装置 |
| JP2019500713A (ja) * | 2015-12-31 | 2019-01-10 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | フラッシュメモリシステム用低電力センスアンプ |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414210B1 (ko) * | 2001-11-19 | 2004-01-13 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US7480190B1 (en) * | 2006-02-21 | 2009-01-20 | National Semiconductor Corporation | Known default data state EPROM |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184794A (ja) | 1985-02-13 | 1986-08-18 | Toshiba Corp | 半導体記憶装置 |
| KR100265574B1 (ko) * | 1996-06-29 | 2000-09-15 | 김영환 | 반도체 메모리장치의 감지증폭기 |
| US5991209A (en) * | 1997-04-11 | 1999-11-23 | Raytheon Company | Split sense amplifier and staging buffer for wide memory architecture |
| US5841718A (en) * | 1997-08-08 | 1998-11-24 | Mosel Vitelic, Inc. | Use of voltage equalization in signal-sensing circuits |
-
1998
- 1998-04-24 JP JP11444598A patent/JPH11306782A/ja active Pending
-
1999
- 1999-04-22 US US09/296,902 patent/US6185142B1/en not_active Expired - Lifetime
- 1999-04-23 TW TW088106535A patent/TW422987B/zh not_active IP Right Cessation
- 1999-04-23 KR KR1019990014603A patent/KR100315139B1/ko not_active IP Right Cessation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184105A (ja) * | 2000-03-08 | 2007-07-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP4550855B2 (ja) * | 2000-03-08 | 2010-09-22 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6707725B2 (en) | 2001-03-01 | 2004-03-16 | Sharp Kabushiki Kaisha | Reference voltage generation circuit for semiconductor memory device, memory reading circuit including same, and electronic information device including the same |
| WO2004077449A1 (ja) * | 2003-02-25 | 2004-09-10 | Rohm Co., Ltd. | 半導体記憶装置 |
| US7263012B2 (en) | 2003-02-25 | 2007-08-28 | Rohm Co., Ltd. | Semiconductor storage device |
| JP2010186525A (ja) * | 2009-02-13 | 2010-08-26 | Seiko Instruments Inc | メモリ回路装置 |
| JP2019500713A (ja) * | 2015-12-31 | 2019-01-10 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | フラッシュメモリシステム用低電力センスアンプ |
Also Published As
| Publication number | Publication date |
|---|---|
| TW422987B (en) | 2001-02-21 |
| KR100315139B1 (ko) | 2001-11-24 |
| US6185142B1 (en) | 2001-02-06 |
| KR19990083439A (ko) | 1999-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040302 |