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KR100546188B1 - 감지증폭수단을 포함하는 반도체 메모리 장치 및 그의감지증폭수단을 오버드라이브 하는 방법 - Google Patents

감지증폭수단을 포함하는 반도체 메모리 장치 및 그의감지증폭수단을 오버드라이브 하는 방법 Download PDF

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KR100546188B1
KR100546188B1 KR1020030033157A KR20030033157A KR100546188B1 KR 100546188 B1 KR100546188 B1 KR 100546188B1 KR 1020030033157 A KR1020030033157 A KR 1020030033157A KR 20030033157 A KR20030033157 A KR 20030033157A KR 100546188 B1 KR100546188 B1 KR 100546188B1
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KR
South Korea
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memory cell
overdrive
sense amplifier
sense
time
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권기섭
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주식회사 하이닉스반도체
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Abstract

본 발명에 따른 반도체 메모리 장치는 다수의 메모리 셀을 포함하는 다수의 메모리 셀 어레이와, 다수의 메모리 셀에 저장된 데이터를 감지 및 증폭하는 다수의 감지증폭수단과, 다수의 메모리 셀 어레이와 상기 다수의 감지증폭수단을 선택적으로 연결하는 연결 수단과, 감지증폭수단을 적정전압으로 구동하는 구동수단과, 다수의 감지증폭수단을 정상적으로 구동하는 적정전압보다 높은 오버드라이브 전압을 구동수단에 인가하는 오버드라이브 수단을 포함하는데, 오버드라이브 수단은 선택된 메모리 셀 어레이와 감지증폭수단이 일시적으로 분리된 이후에 소정시간동안 구동수단에 오버드라이브 전압을 인가하여, 메모리 셀에 저장된 데이터를 재저장(restore)하는 시간을 줄이고, 비트 라인에 실린 데이터를 빠르게 증폭할 수 있기 때문에, 비트 라인을 프리차지하는 시점이 빨라지고, 로우 어드레스가 입력된 후 칼럼 어드레스가 입력되기까지의 지연시간을 나타내는 파라미터 tRCD가 개선되어, 결과적으로, 반도체 메모리 장치의 동작 속도를 향상시킬 수 있다.

Description

감지증폭수단을 포함하는 반도체 메모리 장치 및 그의 감지증폭수단을 오버드라이브 하는 방법{Semiconductor memory device having a sense amplifier and method for over driving its sense amplifier}
도 1은 일반적인 반도체 메모리 장치를 나타낸 개념 블록도.
도 2는 도 1에 도시된 감지증폭기 어레이를 나타낸 상세 블록도.
도 3a 및 도 3b는 도 1 및 도 2에 도시된 반도체 메모리 장치의 동작을 나타낸 타이밍도.
도 4는 도 2에 도시된 스위치 제어부를 나타낸 상세 회로도.
도 5는 도 4에 도시된 레벨 시프터의 일예를 나타낸 상세 회로도.
도 6은 도 2에 도시된 감지증폭기 제어부를 나타낸 상세 회로도.
도 7은 도 2에 도시된 반도체 메모리 장치의 동작 신호들의 상태를 나타낸 타이밍도.
도 8은 본 발명에 따른 반도체 메모리 장치의 감지증폭기 어레이를 나타낸 상세 블록도.
도 9는 도 8에 도시된 오버드라이브 제어부를 나타낸 상세 블록도.
도 10a는 도 9에 도시된 오버드라이브 제어신호 발생부의 일실시예를 나타낸 상세 회로도.
도 10b는 도 10a에 도시된 오버드라이브 제어신호 발생부의 동작을 나타낸 타이밍도.
도 11a는 도 9에 도시된 오버드라이브 제어신호 발생부의 다른 실시예를 나타낸 상세 회로도.
도 11b는 도 11a에 도시된 오버드라이브 제어신호 발생부의 동작을 나타낸 타이밍도.
도 12a 및 도 12b는 도 8에 도시된 감지증폭기 어레이를 포함하는 반도체 메모리 장치의 동작을 나타낸 타이밍도.
본 발명은 감지증폭수단을 포함하는 반도체 메모리 장치 및 그의 감지증폭기를 오버드라이브 하는 방법에 관한 것으로, 보다 상세하게는 비트 라인에 실린 데이터를 오버드라이브를 이용하여 효과적으로 증폭하여 데이터의 출력신간을 개선하고 프리차지 시간을 줄일 수 있기 때문에 고속동작이 가능한 감지증폭수단을 포함하는 반도체 메모리 장치 및 그의 감지증폭수단을 오버드라이브 하는 방법에 관한 것이다.
도 1은 일반적인 반도체 메모리 장치를 나타낸 개념 블록도이다.
반도체 메모리 장치는 다수의 메모리 셀 어레이들을 포함하는 메모리 블록(1)과, 메모리 블록(1)에 데이터를 저장하고, 메모리 블록(1)에 저장된 데이터 를 출력하기 위한 제어 블록(2)을 포함한다.
메모리 블록(1)은 각각 다수의 메모리 셀들을 포함하는 다수의 메모리 셀 어레이들(3)과, 메모리 셀들에 저장된 데이터를 증폭하는 다수의 감지증폭기들을 포함하는 감지증폭기 어레이들(4)을 포함한다.
제어 블록(2)은 워드라인을 선택하기 위한 로우 제어부(5)와, 비트 라인을 선택하기 위한 칼럼 제어부(6)와, 데이터를 출력하는 출력부(7)를 포함한다.
반도체 메모리 장치의 집적도를 높이기 위해 2개의 메모리 셀 어레이(3) 당 하나의 감지증폭기 어레이(4)를 구비하고, 미리 설정된 연결신호에 따라 선택된 메모리 셀 어레이(3)에 감지증폭기 어레이(4)를 연결한다.
도 2는 도 1에 도시된 감지증폭기 어레이(4)를 나타낸 상세 블록도이다.
감지증폭기 어레이(4)는 다수의 감지 증폭부(8)를 포함하는데, 각 감지 증폭부(8)는 다수의 감지증폭기(9)와, 감지증폭기(9)에 의해 증폭된 데이터를 데이터 버스 DB로 출력하는 데이터 출력부(10)와, 감지증폭기 어레이(4) 측 비트 라인 BLs을 프리차지 및 균등화하는 프리차지부(11)와, 감지증폭기 어레이(4)를 선택된 메모리 셀 어레이(3)에 선택적으로 연결하는 스위치부(12)와, 메모리 셀 어레이(3) 측 비트 라인 BLa을 균등화하는 균등화부(13)를 포함한다.
또한, 감지증폭기 어레이(4)는 감지증폭기(9)를 선택적으로 구동하는 감지증폭기 제어부(14)와, 스위치부(12)를 제어하는 스위치 제어부(15)를 포함한다.
여기서, 감지증폭기(9)는 래치형 감지 증폭기를 사용한다.
데이터 출력부(10)는 칼럼 제어부(6)로부터 출력된 칼럼 선택신호 YI에 의해 제어되어 감지증폭기(9)에 의해 증폭된 데이터를 데이터 버스 DB로 전송한다.
프리차지부(11)는 비트 라인 균등화 신호 BLEQ에 의해 제어되어 비트 라인 프리차지 전압 VBLP으로 감지증폭기 어레이 측 비트 라인 BLs을 프리차지 및 균등화한다.
균등화부(13)는 비트 라인 균등화 신호 BLEQH, BLEQL에 의해 제어되어 해당하는 메모리 셀 어레이(3) 측의 비트 라인 BLa을 균등화한다.
감지증폭기 제어부(14)는 제어신호 RTO, /S를 발생하여 감지증폭기(9)를 선택적으로 활성화한다.
스위치 제어부(15)는 연결신호 BISH, BISL를 발생하여 선택된 메모리 셀 어레이(3)에 감지증폭기 어레이(4)를 선택적으로 연결한다.
또한, 캐패시터 C는 각각 비트 라인에 인가되는 부하 정전용량(capacitance)을 나타낸다.
도 3a 및 도 3b는 도 1 및 도 2에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 여기서는 메모리 셀에 저장된 데이터가 로우 레벨의 데이터인 경우를 예를 들어 설명한다.
도 3a 및 도 3b를 참조하여 본 발명에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
먼저, 스위치 제어부(15)로부터 연결신호 BISH가 하이 레벨 VPP로 출력되고, 다른 연결신호 BISL가 로우 레벨 VSS로 출력되는 경우, 감지증폭기(9)는 상부의 메모리 셀 어레이(3)에 연결되고, 하부 메모리 셀 어레이(3)와는 분리된다.
이어서, 상부 메모리 셀 어레이(3)의 워드라인이 선택되어 하이 레벨 VPP이 인가되면, 선택된 워드라인에 연결된 메모리 셀에 저장된 데이터가 프리차지 되어 있던 비트 라인에 실리게 된다.
감지증폭기 어레이(4)의 감지증폭기(9)는 제어신호 RTO, /S에 의해 활성화되어 비트 라인에 실린 데이터를 감지 및 증폭한다.
데이터 출력부(10)는 칼럼 제어부(6)로부터 출력된 칼럼 선택신호 YI에 해당하는 비트 라인에 실린 증폭된 데이터를 데이터 버스 DB로 출력한다.
칼럼 제어부(6)는 입력된 칼럼 어드레스에 해당하는 칼럼 선택신호 YI를 활성화한다.
한편, 반도체 메모리 장치가 점점 더 고집적화되면서 이전보다 많은 단위 메모리 셀로 하나의 메모리 셀 어레이(3)를 구성하기 때문에, 비트 라인의 부하 정전용량 C이 이전보다 증가된다.
이로 인해, 감지증폭기가 비트 라인에 실린 데이터를 감지 증폭하기 위해서는 많은 시간이 소요되어 칼럼 선택 동작의 시점이 늦어지는 문제점이 있다.
또한, 감지 증폭기가 비트 라인에 실린 데이터를 증폭하는 시간은 반도체 메모리 장치의 동작 시간에 큰 영향을 미치기 때문에, 이 시간을 최소로 줄이는 것이 매우 중요하다.
따라서, 이러한 감지증폭기의 증폭시간을 줄이기 위해, 부하 정전용량 C을 줄이는 방법을 사용한다.
도 3b는 감지증폭기의 증폭시간을 줄이기 위한 반도체 메모리 장치의 동작을 나타낸 타이밍도이다.
비트 라인에 메모리 셀에 저장된 데이터가 실린 후 감지증폭기가 비트 라인에 실린 데이터를 감지 및 증폭하기 전에 선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)를 분리하여 비트 라인의 부하 정전용량 C을 줄인다. 따라서, 감지증폭기의 증폭 시간이 줄어든다.
즉, 선택된 상부 메모리 셀 어레이(3)와 감지증폭기 어레이(4)를 선택적으로 분리하는 연결신호 BISH를 감지증폭기(9)가 활성화되는 시점에서 로우 레벨 VSS로 설정하여 선택된 상부 메모리 셀 어레이(3)와 감지증폭기 어레이(4)를 분리한다.
도 4는 도 2에 도시된 스위치 제어부(15)를 나타낸 상세 회로도이다. 여기서는 상부 메모리 셀 어레이(3)와 감지증폭기 어레이(4)를 선택적으로 연결하는 연결신호 BISH를 발생하는 스위치 제어부(15)를 나타낸 상세 회로도를 예를 들어 설명한다. 다른 연결신호 BISL를 발생하는 스위치 제어부(15)도 동일하게 구성되기 때문에 여기서는 그의 상세한 구성 및 설명은 생략한다.
스위치 제어부(15)는 출력 단자 BISH를 하이 레벨 VDD로 프리차지 하는 프리차지부(16)와, 출력 단자 BISH를 고전위 레벨 VPP로 설정하는 신호 생성부(17)와, 출력 단자 BISH를 로우 레벨 VSS로 설정하는 비활성화부(18)를 포함한다.
여기서, 하이 레벨 VDD은 통상적인 반도체 메모리 장치에 사용되는 전원전압 레벨이고, 고전위 레벨 VPP은 워드라인에 인가하는 고전위, 비트 라인 균등화 등 높은 전압 레벨이 필요한 경우에 사용되는 전원전압 VDD보다 높은 내부 전원전압이다. 예를 들어 전원전압 VDD이 2.5V인 경우, 고전위 전원전압 VPP은 3.4V가 사용된 다.
프리차지부(16)는 출력단자 BISH를 전원전압 VDD으로 프리차지 하는 제어신호 BLKCOM를 반전하는 인버터 INV1와, 인버터 INV1로부터 출력된 신호를 고전위 전압 VPP으로 레벨 시프트 하는 레벨 시프터(19)와, 레벨 시프터(19)로부터 출력된 신호에 따라 출력단자 BISH를 전원전압 VDD으로 프리차지하는 피모스 트랜지스터 PM1를 포함한다.
신호 생성부(17)는 선택되지 않은 메모리 셀 어레이(3)를 감지증폭기 어레이(4)에 연결하는 제어신호 BLKNEXT를 반전하는 인버터 INV2와, 인버터 INV2로부터 출력된 신호 및 감지증폭기의 증폭 동작 시에 선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)를 일시적으로 분리하는 제어신호 BISOFF를 부정 논리 합하는 노아게이트 NR1와, 노아게이트 NR1로부터 출력된 신호 및 선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)를 연결하는 제어신호 BLKSELF를 부정 논리 곱하는 낸드게이트 ND1와, 낸드게이트 ND1로부터 출력된 신호를 저전위 VBB로 레벨 시프트 하는 레벨 시프터(20)와, 레벨 시프터(20)로부터 출력된 신호에 따라 출력단자 BISH를 고전위 VPP으로 설정하는 피모스 트랜지스터 PM2를 포함한다. 여기서, 피모스 트랜지스터 PM2는 하이 레벨 VDD이 인가되면, 턴 오프 되어야 하는데, 소스에 고전위 전압 VPP이 인가되기 때문에, 턴 온 되어 연결신호 BISH가 전원전압 VDD으로 프리차지 되어야 함에도 불구하고 프리차지 되지 못하고 고전위 전압 VPP으로 설정되는 오동작을 방지하기 위해, 레벨 시프터(20)를 사용하여 피모스 트랜지스터 PM2의 게이트에 전원전압 VDD이 아닌 고전위 전압 VPP을 인가한다.
비활성화부(18)는 선택되지 않은 메모리 셀 어레이(3)를 감지증폭기 어레이(4)에 연결하는 제어신호 BLKNEXT를 반전하는 인버터 INV3와, 인버터 INV3로부터 출력된 신호 및 감지증폭기의 증폭 동작 시에 선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)를 일시적으로 분리하는 제어신호 BISOFF를 부정 논리 곱하는 낸드게이트 ND2와, 낸드게이트 ND2로부터 출력된 신호에 따라 출력단자 BISH를 로우 레벨 VSS로 설정하는 엔모스 트랜지스터 NM1를 포함한다.
도 5는 도 4에 도시된 레벨 시프터의 일예를 나타낸 상세 회로도이다. 여기서는 일반적인 레벨 시프터를 예를 들어 설명한다. 또한 신호 생성부(17)의 레벨 시프터(20)도 동일하게 구성되기 때문에 여기서는 그의 상세한 구성 및 설명은 생략한다.
레벨 시프터(19)는 소스가 공통 연결되어 고전위 전압 VPP이 인가되고, 크로스 커플드 연결된 피모스 트랜지스터들 PM2, PM3와, 드레인이 피모스 트랜지스터들 PM2, PM3의 드레인에 공통 접속되고, 소스에 접지전압 VSS이 인가되고, 게이에 입력신호 IN 및 입력신호가 인버터 INV3에 의해 반전된 신호가 각각 인가되는 엔모스 트랜지스터들 NM2, NM3을 포함하는데, 피모스 트랜지스터 PM3 및 엔모스 트랜지스터 NM3의 공통 드레인이 출력단자 OUT를 형성한다.
도 6은 도 2에 도시된 감지증폭기 제어부(14)를 나타낸 상세 회로도이다.
감지증폭기 제어부(14)는 균등화신호 BLEQ에 의해 제어신호 RTO, /S를 프리차지 및 균등화하는 프리차지부(21)와, 활성화 제어신호 /RTOE에 의해 제어신호 RTO를 코어전압 VCORE으로 풀업하는 피모스 트랜지스터 PM4와, 활성화 제어신호 SZE에 의해 제어신호 /S를 로우 레벨 VSS로 풀 다운하는 엔모스 트랜지스터 NM4를 포함한다.
도 7은 도 2에 도시된 반도체 메모리 장치의 동작 신호들의 상태를 나타낸 타이밍도이다.
먼저, 프리차지 구간 a에서는 연결신호 BISH, BISL의 프리차지 동작을 제어하는 신호 BLKCOM만 하이 레벨이되고, 다른 신호들 BLKSELF, BLKNEXT은 로우 레벨이 되기 때문에, 연결신호 BISH, BISL는 전원전압 VDD으로 프리차지 된다.
여기서, 연결신호 BISH, BISL를 프리차지 하는 이유는 메모리 셀 어레이(3)와 감지증폭기 어레이(4)의 분리 및 연결을 보다 빠르게 하기 위해서이다.
이어서, 연결 구간 b에서는 프리차지 동작을 제어하는 신호 BLKCOM가 로우 레벨이 되고, 다른 신호들 BLKSELF, BLKNEXT이 하이 레벨이 되기 때문에, 선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)를 연결하는 연결신호 BISH는 고전위 VPP가 되고, 다른 연결신호 BISL는 로우 레벨 VSS이 된다.
여기서, 제어신호들 BLKCOM, BLKNEXT, BLKSELF은 연결신호 BISH, BISL를 생성하기 위한 제어신호이며, 로우 어드레스를 이용하여 생성한다.
제어신호 BLKCOM은 감지증폭기 어레이(4)에 인접한 두 메모리 셀 어레이(3)를 모두 연결하는 타이밍 신호이고, 제어신호 BLKSELF는 선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)를 연결하기 위한 타이밍 신호이며, 제어신호 BLKNEXT는 선택되지 않은 메모리 셀 어레이(3)와 감지증폭기 어레이(4)를 분리하기 위한 타이밍 신호이다.
또한, 제어신호 BISOFF는 선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)를 일시적으로 분리하기 위한 타이밍 신호이다.
선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)가 연결된 후 입력된 로우 어드레스에 해당하는 선택된 메모리 셀 어레이(3)의 워드라인이 선택되고 선택된 워드라인이 활성화되면, 선택된 워드라인에 연결된 메모리 셀에 저장된 데이터가 비트 라인으로 전송된다.
이어서, 감지증폭기 제어신호 RTO, /S가 활성화되어 감지증폭기(9)가 비트 라인에 실린 데이터를 감지 및 증폭한다. 이때, 선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)를 일시적으로 분리하기 위한 신호 BISOFF가 펄스 형태로 입력되어 하이 펄스 구간동안 c 일시적으로 연결신호 BISH가 로우 레벨이 된다.
따라서, 선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)는 일시적으로 분리된다.
이때, 감지증폭기(9)의 감지 및 증폭 동작은 비트 라인에 나타나는 큰 부하 정전용량 C이 감소되어 빠르게 수행될 수 있다.
이어서, 연결구간 d에서는 연결신호 BISH가 하이 레벨이 되어 선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)가 다시 연결된다.
이때, 입력된 칼럼 어드레스에 해당하는 칼럼 선택신호가 발생하여 비트 라인에 실린 증폭된 데이터를 데이터 버스 DB로 전송한다.
감지증폭기(9)의 감지 및 증폭 동작 시에 선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)를 일시적으로 분리한 경우(도 3b), 그렇지 않은 경우(도 3a)보 다 빠른 감지 및 증폭 동작이 수행됨을 알 수 있다.
결과적으로, 반도체 메모리 장치의 동작 속도를 향상시킬 수 있다. 특히 로우 어드레스가 입력된 후 칼럼 어드레스가 입력되기까지의 지연시간을 나타내는 파라미터 tRCD(Row address to Column address Delay)가 개선된다.
그러나, 도 3b에 도시된 바와 같이 연결신호 BISH가 일시적으로 로우 레벨이 되고, 다시 하이 레벨로 천이하는 시점에서 비트 라인의 전압 레벨이 크게 흔들리게 된다.
또한, 메모리 셀 어레이 측의 비트 라인의 부하 정전용량 C이 크기 때문에, 레벨 안정화되기 위해서는 많은 시간이 필요하게 된다.
따라서, 메모리 셀에 저장된 데이터를 재저장(restore)하기 위해 많은 시간이 필요하게 되어, 비트 라인의 프리차지 타이밍이 지연되기 때문에, 로우 어드레스가 입력된 후 칼럼 어드레스가 입력되기까지의 지연시간을 나타내는 파라미터 tRCD가 나빠지는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은, 메모리 셀에 저장된 데이터를 재저장(restore)하는 시간을 줄이는 것이다.
본 발명의 다른 목적은, 비트 라인을 프리차지하는 시점을 빠르게 하는 것이다.
본 발명의 또 다른 목적은, 로우 어드레스가 입력된 후 칼럼 어드레스가 입력되기까지의 지연시간을 나타내는 파라미터 tRCD를 개선하는 것이다.
본 발명의 또 다른 목적은, 반도체 메모리 장치의 동작 속도를 향상시키는 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 다수의 메모리 셀을 포함하는 다수의 메모리 셀 어레이; 상기 다수의 메모리 셀에 저장된 데이터를 감지 및 증폭하는 다수의 감지증폭수단; 상기 다수의 메모리 셀 어레이와 상기 다수의 감지증폭수단을 선택적으로 연결하는 연결 수단; 상기 감지증폭수단을 적정전압으로 구동하는 구동수단; 및 상기 다수의 감지증폭수단을 정상적으로 구동하는 적정전압보다 높은 오버드라이브 전압을 상기 구동수단에 인가하는 오버드라이브 수단을 포함하는데, 상기 오버드라이브 수단은 선택된 메모리 셀 어레이와 상기 감지증폭수단이 일시적으로 분리된 이후에 소정시간동안 상기 다수의 감지증폭수단에 상기 오버드라이브 전압을 인가하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 감지증폭수단을 오버드라이브 하는 방법은, 선택된 메모리 셀과 상기 감지증폭 수단을 연결하여 상기 메모리 셀에 저장된 데이터를 비트 라인에 전송하는 전송 단계; 상기 비트 라인에 전송된 데이터를 감지 및 증폭하는 단계; 및 상기 감지 및 증폭하는 단계가 완료되면 상기 비트 라인을 프리차지 하는 프리차지 단계를 포함하는데, 상기 감지 및 증폭하는 단계는, 소정 시간 동안 상기 선택된 메모리 셀과 상기 감지증폭 수단을 분리시키는 분리 단계; 및 상기 감지증폭수단을 오버드라이브 하는 오버드라이브 단계를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 8은 본 발명에 따른 반도체 메모리 장치의 감지증폭기 어레이를 나타낸 상세 블록도이다. 여기서 동일한 구성 소자에 대해서는 동일한 도면 부호를 부여한다.
감지증폭기 어레이는 다수의 감지 증폭부(8)를 포함하는데, 각 감지 증폭부(8)는 다수의 감지증폭기(9)와, 감지증폭기(9)에 의해 증폭된 데이터를 데이터 버스 DB로 출력하는 데이터 출력부(10)와, 감지증폭기 어레이(4) 측 비트 라인 BLs을 프리차지 및 균등화하는 프리차지부(11)와, 감지증폭기 어레이(4)를 선택된 메모리 셀 어레이(3)에 선택적으로 연결하는 스위치부(12)와, 메모리 셀 어레이(3) 측 비트 라인 BLa을 균등화하는 균등화부(13)를 포함한다.
또한, 감지증폭기 어레이(4)는 감지증폭기(9)를 선택적으로 구동하는 감지증폭기 제어부(14)와, 감지증폭기 제어부(14)에 전원전압 VDD을 공급하여 제어신호 RTO를 오버드라이브(over drive)하는 오버드라이브 제어부(22)와, 스위치부(12)를 제어하는 스위치 제어부(15)를 포함한다.
여기서, 감지증폭기(9)는 래치형 감지 증폭기를 사용한다.
데이터 출력부(10)는 칼럼 제어부(6)로부터 출력된 칼럼 선택신호 YI에 의해 제어되어 감지증폭기(9)에 의해 증폭된 데이터를 데이터 버스 DB로 전송한다.
프리차지부(11)는 비트 라인 균등화 신호 BLEQ에 의해 제어되어 비트 라인 프리차지 전압 VBLP으로 감지증폭기 어레이 측 비트 라인 BLs을 프리차지 및 균등화한다.
균등화부(13)는 비트 라인 균등화 신호 BLEQH, BLEQL에 의해 제어되어 해당하는 메모리 셀 어레이(3) 측의 비트 라인 BLa을 균등화한다.
감지증폭기 제어부(14)는 제어신호 RTO, /S를 발생하여 감지증폭기(9)를 선택적으로 활성화한다.
스위치 제어부(15)는 연결신호 BISH, BISL를 발생하여 선택된 메모리 셀 어레이(3)에 감지증폭기 어레이(4)를 선택적으로 연결한다.
또한, 캐패시터 C는 각각 비트 라인에 인가되는 부하 정전용량(capacitance)을 나타낸다.
도 9는 도 8에 도시된 오버드라이브 제어부(22)를 나타낸 상세 블록도이다.
오버드라이브 제어부(22)는 감지증폭기의 증폭 동작 시에 선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)를 일시적으로 분리하는 제어신호 BISOFF에 의해 제어되어 감지증폭기 제어신호 RTO의 오버드라이브 타이밍 신호인 오버드라이브 제어신호 SAOVENP를 발생하는 오버드라이브 제어신호 발생부(23)와, 전원전압 VDD으로 코어 전압단자 VCORE를 구동하는 피모스 트랜지스터 PM5를 포함한다.
도 10a는 도 9에 도시된 오버드라이브 제어신호 발생부(23)의 일실시예를 나타낸 상세 회로도이다.
오버드라이브 제어신호 발생부(23)는 분리 제어신호 BISOFF를 반전하는 인버 터 INV5와, 인버터 INV5로부터 출력된 신호를 소정시간 지연하는 지연부(24)와, 인버터 INV5로부터 출력된 신호 및 지연부(24)로부터 출력된 신호를 부정 논리 곱하는 낸드게이트 ND3와, 낸드게이트 ND3로부터 출력된 신호를 반전하여 오버드라이브 제어신호 SAOVENP를 발생하는 인버터 INV6를 포함한다. 여기서, 지연부(24)는 비반전 지연소자이며, 짝수개의 인버터들로 구성된다. 예를 들어 4개의 인버터로 구성된 인버터 체인으로 구성될 수 있다.
도 10b는 도 10a에 도시된 오버드라이브 제어신호 발생부(23)의 동작을 나타낸 타이밍도이다.
먼저, 분리 제어신호 BISOFF가 하이 펄스 형태로 입력되면, 분리 제어신호 BISOFF가 하이 펄스 폭보다 지연부(24)의 지연시간 DE1만큼 더 긴 로우 펄스 폭을 갖는 로우 펄스 형태의 오버드라이브 제어신호 SAOVENP를 발생한다.
따라서, 감지증폭기 제어신호 RTO의 오버드라이브는 감지증폭기의 감지 및 증폭기간 초기부터 일정구간 f 동안 수행된다.
한편, 도 11a는 도 9에 도시된 오버드라이브 제어신호 발생부(23)의 다른 실시예를 나타낸 상세 회로도이다.
오버드라이브 제어신호 발생부(23)는 분리 제어신호 BISOFF를 반전하는 인버터 INV7와, 인버터 INV5로부터 출력된 신호를 소정시간 지연하는 지연부(25)와, 지연부(25)로부터 출력된 신호를 소정시간 지연하는 지연부(26)와, 지연부(25)부터 출력된 신호 및 지연부(26)로부터 출력된 신호를 부정 논리 곱하는 낸드게이트 ND4와, 낸드게이트 ND4로부터 출력된 신호를 반전하여 오버드라이브 제어신호 SAOVENP 를 발생하는 인버터 INV8를 포함한다. 여기서, 지연부들(25, 26)은 비반전 지연소자이며, 짝수개의 인버터들로 구성된다. 예를 들어 지연부(25)는 6개의 인버터로 구성된 인버터 체인이고, 지연부(26)는 2개의 인버터로 구성된 인버터 체인으로 구성될 수 있다.
도 11b는 도 11a에 도시된 오버드라이브 제어신호 발생부(23)의 동작을 나타낸 타이밍도이다.
먼저, 분리 제어신호 BISOFF가 하이 펄스 형태로 입력되면, 분리 제어신호 BISOFF의 상승 에지(ridging edge)로부터 지연부(25)의 지연시간 DE2만큼 지연된 시점에서 분리 제어신호 BISOFF가 하이 펄스 폭보다 지연부(26)의 지연시간 DE3큼 더 긴 로우 펄스 폭을 갖는 로우 펄스 형태의 오버드라이브 제어신호 SAOVENP를 발생한다.
따라서, 감지증폭기 제어신호 RTO의 오버드라이브는 감지증폭기의 감지 및 증폭기간 초기부터 지연부(25)의 지연시간 DE2만큼 지연된 시점에서부터 일정구간 f 동안 수행된다. 여기서, 지연부(25)의 지연시간 DE2은 선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)가 일시적으로 분리되는 구간 동안으로 설정된다.
도 12a 및 도 12b는 도 8에 도시된 감지증폭기 어레이를 포함하는 반도체 메모리 장치의 동작을 나타낸 타이밍도이다.
도 12a는 도 10a 및 도 10b에 도시된 실시예에 따른 반도체 메모리 장치의 동작을 나타낸 타이밍도이다.
감지증폭기 제어신호 RTO의 오버드라이브는 선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)가 일시적으로 분리되는 구간 및 지연부(24)의 지연시간 DE1만큼 더하여진 구간 f 동안 수행된다.
따라서, 비트 라인에 실린 데이터가 코어 전압 VCORE에 도달하는 시간이 A 시점에서 B 시점으로 빨라지기 때문에, 즉 칼럼 선택신호 YI가 활성화되는 시점이 빨라지기 때문에 로우 어드레스가 입력된 후 칼럼 어드레스가 입력되기까지의 지연시간을 나타내는 파라미터 tRCD가 개선된다.
한편, 도 12b는 도 11a 및 도 11b에 도시된 실시예에 따른 반도체 메모리 장치의 동작을 나타낸 타이밍도이다.
감지증폭기 제어신호 RTO의 오버드라이브는 선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)가 일시적으로 분리되는 구간 동안은 수행되지 않고, 좀더 상세히 설명하면, 선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)가 일시적으로 분리되는 구간의 시작 시점으로부터 지연부(25)의 지연시간 DE2만큼은 수행되지 않고, 선택된 메모리 셀 어레이(3)와 감지증폭기 어레이(4)가 일시적으로 분리되는 구간만큼의 시간 및 지연부(26)의 지연시간 DE3만큼이 더하여진 구간 동안 f만 수행된다.
따라서, 비트 라인에 실린 데이터가 코어 전압 VCORE에 도달하는 시간이 A 시점에서 B 시점으로 빨라지기 때문에, 즉 칼럼 선택신호 YI가 활성화되는 시점이 빨라지기 때문에 로우 어드레스가 입력된 후 칼럼 어드레스가 입력되기까지의 지연시간을 나타내는 파라미터 tRCD가 개선된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 기준전압 발생기는, 감지증폭기의 감지 및 증폭 동작을 빠르게 수행하기 위해 일시적으로 선택된 메모리 셀 어레이와 감지증폭기 어레이를 분리한 후 다시 연결할 때, 감지증폭기의 소스 전압 RTO으로 전원전압 VDD 또는 그 이상의 전압을 공급하여, 즉 오버드라이브(over drive)하여, 메모리 셀 어레이 측 비트 라인의 레벨이 순간적으로 떨어지는 현상을 방지하기 때문에 메모리 셀에 저장된 데이터를 재저장(restore)하는 시간을 줄일 수 있는 효과가 있다.
또한, 비트 라인에 실린 데이터를 빠르게 증폭할 수 있기 때문에, 비트 라인을 프리차지하는 시점을 빠르게 할 수 있는 효과가 있다.
또한, 비트 라인에 실린 데이터를 빠르게 증폭할 수 있기 때문에, 로우 어드레스가 입력된 후 칼럼 어드레스가 입력되기까지의 지연시간을 나타내는 파라미터 tRCD가 개선되는 효과가 있다.
결과적으로, 반도체 메모리 장치의 동작 속도를 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

  1. 다수의 메모리 셀을 포함하는 다수의 메모리 셀 어레이;
    상기 다수의 메모리 셀에 저장된 데이터를 감지 및 증폭하는 다수의 감지증폭수단;
    상기 다수의 메모리 셀 어레이와 상기 다수의 감지증폭수단을 선택적으로 연결하는 연결 수단;
    상기 감지증폭수단을 적정전압으로 구동하는 구동수단; 및
    상기 다수의 감지증폭수단을 정상적으로 구동하는 적정전압보다 높은 오버드라이브 전압을 상기 구동수단에 인가하는 오버드라이브 수단을 포함하는데,
    상기 오버드라이브 수단은 선택된 메모리 셀 어레이와 상기 감지증폭수단이 일시적으로 분리된 이후에 미리 설정된 시간 동안 상기 다수의 감지증폭수단에 상기 오버드라이브 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 오버드라이브 수단은,
    상기 오버드라이브 전압을 상기 구동수단에 선택적으로 인가하는 스위치 수단; 및
    상기 스위치 수단을 제어하는 제어수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어수단은 상기 선택된 메모리 셀 어레이와 상기 감지증폭수단을 일시적으로 분리시키는 타이밍 신호를 이용하여 상기 스위치 수단을 제어하는 제어신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어수단은 상기 타이밍 신호를 이용하여 상기 제어신호를 발생하는 펄스 발생 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제어수단은 상기 타이밍 신호를 미리 설정된 시간만큼 지연하는 지연수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 지연수단의 지연 시간은 상기 선택된 메모리 셀 어레이와 상기 감지증폭수단을 일시적으로 분리되는 구간 동안인 것을 특징으로 하는 반도체 메모리 장치.
  7. 선택된 메모리 셀과 상기 감지증폭 수단을 연결하여 상기 메모리 셀에 저장된 데이터를 비트 라인에 전송하는 전송 단계;
    상기 비트 라인에 전송된 데이터를 감지 및 증폭하는 단계; 및
    상기 감지 및 증폭하는 단계가 완료되면 상기 비트 라인을 프리차지 하는 프리차지 단계를 포함하는데,
    상기 감지 및 증폭하는 단계는,
    미리 설정된 시간 동안 상기 선택된 메모리 셀과 상기 감지증폭 수단을 분리시키는 분리 단계; 및
    상기 감지증폭수단을 오버드라이브 하는 오버드라이브 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지증폭수단을 오버드라이브 하는 방법.
  8. 제 7 항에 있어서,
    상기 분리 단계는 상기 감지 및 증폭 단계의 초기에 수행되는 것을 특징으로 하는 반도체 메모리 장치의 감지증폭수단을 오버드라이브 하는 방법.
  9. 제 7 항 및 제 8 항 중 어느 한 항에 있어서,
    상기 오버드라이브 단계는, 상기 분리 단계가 시작되는 시점에서부터 상기 분리 단계가 끝나는 시점에서 미리 설정된 시간이 지난 시점 동안 오버드라이브를 수행하는 것을 특징으로 하는 반도체 메모리 장치의 감지증폭수단을 오버드라이브 하는 방법.
  10. 제 7 항 및 제 8 항 중 어느 한 항에 있어서,
    상기 오버드라이브 단계는,
    상기 분리 단계가 시작되는 시점에서부터 미리 설정된 제1 시간이 지난 시점에서부터 시작하여 상기 분리 단계가 수행되는 시간에 미리 설정된 제2 시간을 더한 시간 동안 수행되는 것을 특징으로 반도체 메모리 장치의 감지증폭수단을 오버드라이브 하는 방법.
  11. 제 10 항에 있어서,
    상기 미리 설정된 제1 시간은 상기 분리 단계가 수행되는 시간만큼인 것을 특징으로 하는 반도체 메모리 장치의 감지증폭수단을 오버드라이브 하는 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100540484B1 (ko) * 2003-10-31 2006-01-10 주식회사 하이닉스반도체 라이트회복시간이 줄어든 메모리 장치
KR100571648B1 (ko) * 2005-03-31 2006-04-17 주식회사 하이닉스반도체 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로
KR100586557B1 (ko) * 2005-04-01 2006-06-08 주식회사 하이닉스반도체 센스앰프 오버드라이빙 회로 및 반도체 장치
US20060252745A1 (en) * 2005-05-06 2006-11-09 Almeida Jose L D Methods of preparing pharmaceutical compositions comprising eslicarbazepine acetate and methods of use
US7599243B2 (en) * 2005-09-28 2009-10-06 Hynix Semiconductor, Inc. Sense amplifier over driver control circuit and method for controlling sense amplifier of semiconductor device
US7450455B2 (en) * 2005-09-29 2008-11-11 Hynix Semiconductor Inc. Semiconductor memory device and driving method thereof
KR100738963B1 (ko) * 2006-02-28 2007-07-12 주식회사 하이닉스반도체 반도체 메모리 장치
KR100818104B1 (ko) * 2006-12-19 2008-04-01 주식회사 하이닉스반도체 반도체 메모리 장치
KR100813553B1 (ko) 2006-12-28 2008-03-17 주식회사 하이닉스반도체 반도체 메모리 장치의 전압 생성 회로
KR100911187B1 (ko) * 2007-03-13 2009-08-06 주식회사 하이닉스반도체 래치 구조 및 그것을 포함하는 비트라인 센스앰프 구조
KR100940265B1 (ko) * 2007-10-31 2010-02-04 주식회사 하이닉스반도체 센스앰프 전원공급 회로
TWM382750U (en) * 2009-12-04 2010-06-21 Qbas Co Ltd Buckling device
KR20130057855A (ko) * 2011-11-24 2013-06-03 에스케이하이닉스 주식회사 반도체 메모리 장치
US8625373B2 (en) * 2011-12-13 2014-01-07 Advanced Micro Devices, Inc. Voltage shifting sense amplifier for SRAM VMIN improvement
KR101895420B1 (ko) * 2012-05-25 2018-09-06 에스케이하이닉스 주식회사 센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치
KR102818994B1 (ko) * 2020-05-19 2025-06-12 에스케이하이닉스 주식회사 반도체 메모리 장치의 전압 공급 회로

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19929095B4 (de) * 1998-06-29 2005-12-08 Fujitsu Ltd., Kawasaki Halbleiterspeichervorrichtung mit übersteuertem Leseverstärker und Halbleitervorrichtung
JP2000243085A (ja) * 1999-02-22 2000-09-08 Hitachi Ltd 半導体装置
JP2001084768A (ja) * 1999-09-10 2001-03-30 Mitsubishi Electric Corp 半導体装置
JP2002025264A (ja) * 2000-07-05 2002-01-25 Toshiba Corp 半導体装置
KR100708561B1 (ko) * 2000-11-09 2007-04-19 후지쯔 가부시끼가이샤 반도체 기억 장치 및 그 제어 방법
JP2003228981A (ja) * 2002-02-05 2003-08-15 Toshiba Corp 半導体記憶装置

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