[go: up one dir, main page]

CN101042931B - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN101042931B
CN101042931B CN2007100893976A CN200710089397A CN101042931B CN 101042931 B CN101042931 B CN 101042931B CN 2007100893976 A CN2007100893976 A CN 2007100893976A CN 200710089397 A CN200710089397 A CN 200710089397A CN 101042931 B CN101042931 B CN 101042931B
Authority
CN
China
Prior art keywords
circuit
state
nonselection mode
sensor amplifier
semiconductor storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2007100893976A
Other languages
English (en)
Other versions
CN101042931A (zh
Inventor
广田卓哉
柳田崇雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN101042931A publication Critical patent/CN101042931A/zh
Application granted granted Critical
Publication of CN101042931B publication Critical patent/CN101042931B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

提供一种半导体存储装置，其包括：包括多个存储器单元用于存储数据的第一和第二单元阵列；读出放大器，其选择性地与第一和第二单元阵列中的任一个相连；第一预充电电路，用于将第一单元阵列中的一对位线设置为预定电压；第二预充电电路，用于将第二单元阵列中的一对位线设置为预定电压；第一开关电路，用于将读出放大器与第一单元阵列相连；第二开关电路，用于将读出放大器与第二单元阵列相连；和开关控制器，用于控制第一和第二开关电路的导通状态。在读出放大器不访问第一和第二单元阵列中的任一个的非选择状态下，开关控制器根据预先执行的待机状态中的电流检测的结果，控制第一和第二开关电路中的一个进入导通状态。

Description

半导体存储装置
技术领域
本发明涉及半导体装置，尤其涉及包括共享读出放大器的半导体装置。
背景技术
在便携式装置中使用了各种半导体存储装置(下面将它们称为存储器)。用于便携式装置的半导体装置需要以低功耗操作，以便维持便携式装置的更长的电池寿命。用于便携式装置的存储器也需要以低功耗操作。此外，对于存储器的大容量和高速操作具有越来越高的要求，并且存储器的制造工艺向更精细的设计规则变化，以满足这种要求。而且，为了提供更大容量和电路中更高速的操作，将共享读出放大器和预充电电路用于诸如DRAM(动态随机存取存储器)的易失性存储器中。
共享读出放大器用于提供更大的容量。在DRAM中，将共享读出放大器用于在其中以矩阵形式布置有多个存储器单元的单元阵列，由此与一个读出放大器用于一个单元阵列的情况相比，减少了读出放大器的数量。利用该共享读出放大器，能够使用一个读出放大器读出在多个单元阵列中存储的数据。开关电路设置在共享读出放大器和与该共享读出放大器连接的单元阵列上的每个存储器单元之间，从而通过控制该开关电路，该共享读出放大器能够逐个读出每个存储器单元的数据。
预充电电路用于提供高速数据处理。在DRAM中，通过使用一对参照预定电压差动操作的位线，从而读出一个存储器单元的数据，由此检测位线电压中的轻微变化，并实现高速数据读取。由于该对位线根据预定的电压操作，因此这两个位线需要具有相同的电压。为此，这种存储器通常包括位于一对位线之间的预充电电路。该预充电电路在存储器处于待机或非选择状态时运行，以向该对位线中的每一个提供给定的电压，从而使它们的电压相等。
然而，由于存储器根据更精细的设计规则来制造，因此在制造过程中出现的元件缺陷使泄漏增加的问题变得显著。特别是，如果在DRAM中出现交叉故障(cross-fail)，则漏电流增加，从而妨碍了非选择状态中的存储器单元的电流降低。交叉故障是这样一种故障，即存储器单元的栅晶体管的漏极和栅极与电阻短路。因为栅晶体管的漏极和栅极与电阻短路，并且由此其用作晶体管，因此交叉故障难以在发货测试中被检测到。在日本未审专利申请No.2005-243158中，公开了一种技术，其使用共享读出放大器来降低存储器中出现交叉故障时的非选择状态的存储器单元的电流。
图11是在日本未审专利申请No.2005-243158中公开的现有技术的存储器100的电路图。如图11所示，现有技术的存储器100包括共享读出放大器101、开关电路102a和102b、预充电电路103a和103b、存储器单元104a和104b、以及字驱动器105a和105b。在处于非选择状态的存储器100中，开关电路102a和102b被设置为导通状态((ON)状态)，位线BL和BLB被预充电电路103a和103b设置为预充电电压HVDD(例如VDD/2)，以及共享读出放大器的电源电压和接地电压被设置为非选择电压VDD/2。此外，从字驱动器105a和105b向存储器单元104a和104b的栅晶体管N10a和N10b的栅极提供充电保持电压VNN，从而栅晶体管N10a和N10b处于阻断状态。
另一方面，当读取处于选择状态的存储器单元104a中存储的数据时，开关电路102a被设置为导通状态，并且开关电路102b被设置为阻断状态(关断(OFF)状态)，由此停止预充电电路103a的操作。此外，共享读出放大器101的电源电压和接地电压分别被设置为电源电压VDD和接地电压VSS。之后，从字驱动器105a向存储器单元104a的栅晶体管N10a的栅极提供升压电压Vboot。位线BL的电荷由此根据在电容器Ca中累积的电荷而改变。另一方面，因为什么都没有与该位线BLB连接，因此位线BLB的电荷不变。共享读出放大器将位线BL和位线BLB之间的电荷差放大，由此读出存储在存储器单元104a中的数据。
当读取处于选择状态的存储器单元104b中存储的数据时，开关电路102a被设置为关断状态，且开关电路102b被设置为导通状态，由此停止预充电电路103b的操作。此外，共享读出放大器101的电源电压和接地电压分别被设置为电源电压VDD和接地电压VSS。之后，从字驱动器105a向存储器单元104b的栅晶体管N10b的栅极提供升压电压Vboot。位线BL的电荷由此根据电容器Cb中累积的电荷而改变。另一方面，因为什么都没有与该位线BLB连接，因此位线BLB的电荷不变。共享读出放大器将位线BL和位线BLB之间的电荷差放大，由此读出存储在存储器单元104b中的数据。图12总体示出了在这些操作中的开关电路的导通状态。
下面描述现有技术的存储器100中出现交叉故障的情况。以下给出了在例如存储器单元104a的栅晶体管N10a中出现交叉故障的情况下的说明。如果在栅晶体管N10a中出现交叉故障，则栅晶体管的漏极和栅极与电阻短路。位线BL和字线WL由此通过电阻相连。结果，漏电流根据预充电电压HVDD和充电保持电压VNN之间的电压差而流动。有三条漏电流的路径：从预充电电路103a的预充电电压HVDD通过晶体管P3a和N7a到位线BL的路径，从共享读出放大器101的非选择电压VDD/2通过晶体管P1和N1到位线BL的路径，以及从预充电电路103b的预充电电压HVDD通过晶体管P3b和N7b到位线BL的路径。
存储器100通过在预充电电路中设置限流器来降低流过预充电电路的漏电流。用在图11的存储器100中的限流器是预充电电路103a的晶体管P3a和预充电电路103b的晶体管P3b。晶体管P3a和P3b在其栅极接收恒定电压Vgate，从而在导通状态具有高电阻。现有技术的存储器100由此能够通过晶体管P3a和P3b降低漏电流。。
然而，在现有技术的存储器100中，限流器没有放置在共享读出放大器101和电源之间。因此，在发生交叉故障时从共享读出放大器101流过的漏电流大于从预充电电路流过的漏电流。此外，由于共享读出放大器101在操作期间具有较大的电流消耗，因此在共享读出放大器101和电源之间放置限流器会增加电源电压降，从而导致不稳定的操作。
此外，近来大容量存储器具有大量的存储器单元，并且因此发生交叉故障的位置增加了。另外，在存储器制造中，更精细的设计规则的应用进一步增加了发生交叉故障的几率。因此，仅通过在预充电电路中使用限流器不能充分降低以芯片为整体的漏电流。
发明内容
根据本发明的一个方面，提供一种半导体存储装置，其包括：包括多个存储器单元用于存储数据的第一和第二单元阵列；读出放大器，其选择性地与第一和第二单元阵列中的任一个相连；第一预充电电路，用于将第一单元阵列中的一对位线设置为预定电压；第二预充电电路，用于将第二单元阵列中的一对位线设置为预定电压；第一开关电路，用于将读出放大器与第一单元阵列相连；第二开关电路，用于将读出放大器与第二单元阵列相连；和开关控制器，用于控制第一和第二开关电路的导通状态，其中在读出放大器不访问第一和第二单元阵列中的任一个的非选择状态下，开关控制器根据预先执行的待机状态下的电流检测的结果，控制第一和第二开关电路中的一个进入导通状态。
根据本发明的另一方面，提供一种半导体存储装置的测试方法，所述半导体存储装置包括：第一开关电路，用于将读出放大器与第一单元阵列相连；第二开关电路，用于将读出放大器与第二单元阵列相连；非选择状态存储部分，用于存储处于非选择状态下的第一和第二开关电路的状态，其中在所述非选择状态下，所述读出放大器没有访问第一和第二单元阵列中的任一个，该方法包括：通过将第一开关电路设置为导通状态并将第二开关电路设置为非导通状态，测量第一待机电流；通过将第一开关电路设置为非导通状态并将第二开关电路设置为导通状态，测量第二待机电流；和将在其中获得了第一待机电流或第二待机电流中的较小电流量的开关电路状态存储到所述非选择状态存储部分中。
该半导体存储装置根据预先执行的待机状态下的电流检测的结果，在非选择状态下控制第一和第二开关电路中的一个进入导通状态。例如，如果由于在第一单元阵列中的交叉故障导致漏电流增加，则该装置将处于非选择状态的第一开关电路关断，由此阻断了从第二预充电电路和读出放大器流出的漏电流。结果，在本发明的存储装置中，在非选择状态期间，由于存储器单元中发生的交叉故障引起的漏电流仅从第一预充电电路流出。因此，本发明的半导体存储装置与现有技术的半导体存储装置相比，能够显著降低漏电流。
此外，因为在非选择状态下，即使第一开关电路关断，第二开关电路也导通，因此与读出放大器相连的一对位线由于第二预充电电路而具有预定电压。因此，因为这些位线的电压保持在预定电压，即使在状态从非选择状态变化到选择状态之后，也没有操作延迟发生。特别是，当为了降低由于交叉故障引起的漏电流而关断第一开关电路时，操作速度不会变慢。
附图说明
从以下结合附图进行的说明，本发明的上述和其他目的、优点和特征将更加明显，附图中：
图1示出了根据本发明实施例的DRAM的布局的顶视图；
图2示出了根据本发明实施例的DRAM的电路图；
图3A和3B示出了根据本发明实施例的开关控制器的电路图；
图4示出了根据本发明实施例的对存储在非选择状态存储部分中的开关状态进行设置的流程图；
图5A和5B示出了根据本发明实施例的处于选择状态下的DRAM的示意图；
图6示出了根据本发明实施例的处于非选择状态下的DRAM在没有发生交叉故障时的示意图；
图7A和7B示出了根据本发明实施例的处于非选择状态下的DRAM在发生交叉故障时的示意图；
图8示出了根据本发明实施例的DRAM的开关电路的状态的示图；
图9示出了根据本发明实施例的DRAM的另一实例的示意图；
图10示出了根据本发明实施例的DRAM的又一实例的示意图；
图11示出了根据现有技术的DRAM的电路图；
图12示出了示出根据现有技术的DRAM的开关电路的状态的示图。
具体实施方式
在此将参考示例性实施例来描述本发明。本领域技术人员会认识到，利用本发明的教导能够实现许多替代实施例，并且本发明不限于为说明目的所示出的实施例。
第一实施例
下面参考附图描述本发明的实施例。根据本实施例的半导体存储装置1可以为DRAM(动态随机存取存储器)，其在存储器单元中存储数据。图1示出了本实施例的DRAM 1的平面布局示意图。
如图1所示，DRAM 1包括共享读出放大器10、第一和第二开关电路(例如，开关电路11a和11b)、开关控制器12、第一和第二预充电电路(例如，预充电电路13a和13b)、第一和第二单元阵列(例如，单元阵列14a和14b)、以及字驱动器15a和15b。这些模块构成一组功能组，并且DRAM 1包括以矩阵布置的多个功能组。
单元矩阵14a和14b在平面布局中一体形成。在本实施例中，包括与开关电路11a连接的存储器单元的单元矩阵区域称为单元矩阵14a，包括与开关电路11b连接的存储器单元的单元矩阵区域称为单元矩阵14b。字驱动器15a和15b在平面布局中也一体形成。与单元矩阵14a连接的字驱动器称为字驱动器15a，与单元矩阵14b连接的字驱动器称为字驱动器15b。
下面描述在功能组中的模块的布置。共享读出放大器10被放置在单元矩阵14a和单元矩阵14b之间。在共享读出放大器10和单元矩阵14a之间放置开关电路11a和预充电电路13a。开关电路11a与共享读出放大器10邻接，且预充电电路13a与单元矩阵14a邻接。另一方面，在共享读出放大器10和单元矩阵14b之间放置开关电路11b和预充电电路13b。开关电路11b与共享读出放大器10邻接，且预充电电路13b与单元矩阵14b邻接。
开关控制器12与预充电电路13a和13b、开关电路11a和11b、以及共享读出放大器10邻接放置。字驱动器15a与开关控制器12和单元矩阵14a邻接放置。字驱动器15b与开关控制器12和单元矩阵14b邻接放置。
下面更详细地描述DRAM 1的功能组。DRAM 1由作为功能组的、具有相同构造的多个电路构成。图2作为例子示出其中的一个电路。尽管图1中的单元阵列14a和14b包括多个存储器单元，但为了简化，在图2中示出单元矩阵14a和14b每一个中的其中一个存储器单元。
如图2所示，DRAM 1包括共享读出放大器10、第一和第二开关电路(例如，开关电路11a和11b)、开关控制器12、第一和第二预充电电路(例如，预充电电路13a和13b)、第一和第二存储器单元(例如，存储器单元14a’和14b’)、以及字驱动器15a和15b。
共享读出放大器10选择性地与单元阵列14a中的存储器单元14a’和单元阵列14b中的存储器单元14b’中的任一个相连，并读出存储在选择性连接的存储器单元中的数据。通过放大经由第一位线和第二位线的一对位线所传送的差分电压而读出该数据，其中该第一位线(例如位线BL)与存储器单元14a’和14b’相连，该第二位线(例如位线BLB)不与存储器单元14a’和14b’相连。
在共享读出放大器10的读出放大器部分中，两个反相器以如下方式彼此相连，即第一反相器的输出与第二反相器的输入相连，且第二反相器的输出与第一反相器的输入相连。此外，第一反相器的输入与位线BL相连，此外，第二反相器的输入与位线BLB相连。共享读出放大器10的读出放大器部分对位线BL和位线BLB之间出现的电压差进行放大。
读出放大器将一个输出通过连接在位线BL和输出线B之间的晶体管N4输出到输出线B。其通过连接在位线BLB和输出线BB之间的晶体管N3输出另一个输出，该另一个输出作为差分电压。从列解码器(未示出)输出的列控制信号Y被提供给晶体管N3和N4的栅极。读出放大器根据列控制信号Y执行读出操作。
与共享读出放大器10相连的位线BL和BLB通过开关电路11a与存储器单元14a’的位线BL和BLB相连，还通过开关电路11b与存储器单元14b’的位线BL和BLB相连。
开关电路11a和11b分别根据从开关控制器12输出的开关控制信号TGa和TGb操作。在共享读出放大器10读出存储器单元14a’或14b’的数据的选择状态下，开关控制信号TGa和TGb根据从外部传送的地址信息，使开关电路11a和11b中的任一个导通。另一方面，在共享读出放大器10不访问存储器单元14a’和14b’中的任一个的非选择状态下，开关控制信号TGa和TGb根据在开关控制器12的非选择状态存储部分中存储的状态，使开关电路11a和11b中的至少一个导通。稍后更详细地描述开关控制器12。
开关电路11a包括晶体管N5a和N6a。晶体管N5a用作开关，其将与共享读出放大器10相连的位线BL和存储器单元14a’的位线BL连接起来。晶体管N6a用作开关，其将与共享读出放大器10相连的位线BLB和存储器单元14a’的位线BLB连接起来。
开关电路11b包括晶体管N5b和N6b。晶体管N5b用作开关，其将与共享读出放大器10相连的位线BL和存储器单元14b’的位线BL连接起来。晶体管N6b用作开关，其将与共享读出放大器10相连的位线BLB和存储器单元14b’的位线BLB连接起来。
预充电电路13a和13b分别放置在开关电路11a和存储器单元14a’之间以及开关电路11b和存储器单元14b’之间。预充电电路13a和13b连接在位线BL和位线BLB之间。预充电电路13a和13b具有相同的构造，下面作为例子描述预充电电路13a。
预充电电路13a包括晶体管N7a至N9a和P3a。晶体管N7a至N9a的栅极与预充电控制线PDL相连。晶体管N9a的源极和漏极分别与位线BL和BLB相连。晶体管N7a和N8a串联连接在位线BL和BLB之间，并且晶体管P3a的漏极与晶体管N7a和N8a之间的节点相连。晶体管P3a的源极与第一电源(例如，VDD/2的预充电电压HVDD)相连。晶体管P3a的栅极与恒定电压Vgate相连。晶体管P3a充当限流器，并根据恒定电压Vgate的值用作具有预定电阻的电阻器。
存储器单元14a’和14b’具有相同的构造，下面作为例子描述存储器单元14a’。存储器单元14a’包括晶体管N10a和电容器Ca。晶体管N10a用作栅晶体管。晶体管N10a的漏极与位线BL相连。晶体管N10a的源极通过电容器Ca与参考电压VDD/2相连。晶体管N10a的栅极与相应的字线WL相连。
字驱动器15a和15b具有相同的构造，下面作为例子描述字驱动器15a。栅驱动器15a包括晶体管N11a和P4a。晶体管N11a和P4a连接在升压电压Vboot和充电保持电压VNN之间。行控制信号CNT从行解码器(未示出)输入到晶体管N11a和P4a的栅极。字线WL与晶体管N11a和P4a之间的节点相连。字驱动器15a根据行控制信号CNT向字线WL输出升压电压Vboot和充电保持电压VNN中的任一个。
当升压电压Vboot提供到字线WL时，存储器单元14a’使晶体管N10a进入导通状态，由此使电容器Ca与位线BL相连接。另一方面，当充电保持电压VNN提供到字线WL时，存储器单元14a’使晶体管N10a进入阻断状态，由此维持电容器Ca中存储的电荷。
下面详细描述开关控制器12。开关控制器12输出开关控制信号TGa和TGb，以分别控制开关电路11a和11b。在选择状态下，当共享读出放大器10读出存储器单元14a’的数据时，开关控制信号TGa处于高电平(例如，升压电压Vboot)，而开关控制信号TGb处于低电平(例如，接地电压VSS)。另一方面，在选择状态下，当共享读出放大器10读出存储器单元14b’的数据时，开关控制信号TGa处于低电平，而开关控制信号TGb处于高电平。由此，共享读出放大器10选择性地与存储了将被读出的数据的存储器单元相连。
在非选择状态下，通过开关控制器12中的非选择状态存储部分设置开关控制信号TGa和TGb的状态。例如，如果在与共享读出放大器相连的存储器单元之一中出现交叉故障，则非选择状态存储部分通过将开关控制信号转变为低电平，从而将在具有交叉故障的存储器单元侧的开关电路设置为关断状态。如果存储器单元中的任一个都没有出现交叉故障，则非选择状态存储部分通过将开关控制信号转变为高电平，将要与共享读出放大器10相连的开关电路中的任一个设置为导通状态。作为替换，如果存储器单元中的任一个都没有出现交叉故障，则可将两个开关电路都设为导通状态。
图3A示出开关控制器12的内部电路的实例，且图3B示出开关控制器12的内部电路的另一实例。下面参考图3A和3B描述开关控制器12的内部电路。开关控制器12包括多个输出，用于控制多个开关电路，下面描述用于提供一个输出的电路。图3A的实例使用熔丝作为非选择状态存储部分。
图3A的开关控制器12包括非选择状态存储部分20和选择器21与22。非选择状态存储部分20包括熔丝F和电阻器R。熔丝F和电阻器R串联连接在电源电压VDD和接地电压VSS之间。熔丝F和电阻器R之间的节点与选择器21的输入“0”相连。测试信号输入到选择器21的输入“1”。选择器21根据测试模式信号输出两个输入中的任一个。选择器21的输出(例如，非选择状态控制信号)被输入到选择器22的输入“0”，以及选择状态控制信号被入到选择器22的输入“1”。选择器22根据操作切换信号输出两个输入中的任一个。
测试信号可以是用于发货检测的信号。测试模式信号例如在用于发货检测的测试模式中可以为“1”，在发货之后的使用状态下(非测试模式)可以为“0”。选择状态控制信号可以是这样的信号，其在操作状态下控制开关电路11a和11b的状态，以用于对存储器单元进行存取。操作切换信号指示存储器单元是处于选择状态还是非选择状态，并且它可以在选择状态下为“1”而在非选择状态下为“0”。
图3A的开关控制器12在选择状态下输出选择状态控制信号作为开关控制信号TG。另一方面，在非选择状态下，开关控制器12在发货检测期间基于测试信号输出开关控制信号TG，并在非测试模式期间基于非选择状态存储部分20的值输出开关控制信号TG。非选择状态存储部分20在熔丝F切断时输出低电平，并在熔丝F未切断时输出高电平。
下面描述图3B的开关控制器12。图3B的开关控制器12使用与图3A的开关控制器12中相同的选择器21和22。在图3B的开关控制器12中，控制器31的输出被输入到选择器21的输入“0”。此外，图3B的开关控制器12使用非易失性存储器30作为非选择状态存储部分。非易失性存储器30存储非选择状态的开关电路的状态。根据测试模式中的测试结果写入所存储的开关状态。控制器31在测试模式中将开关电路的状态写入到非易失性存储器30中，并在非测试模式下读取和输出存储在非易失性存储器30中的开关状态。因此，图3B的开关控制器以与图3A的开关控制器相同的方式操作。
下面描述对要被存储在非选择状态存储部分中的开关状态进行设置的处理流程。根据在预先执行的待机状态下的电流检测结果来确定要存储在非选择状态存储部分中的开关状态。待机状态下的电流检测例如测量待机状态下的漏电流量，并且如果待机状态的漏电流量小于预定值(例如，技术规范值)，则确定DRAM为无缺陷的。待机状态是所有存储器单元都处于非选择状态的状态。在本实施例中，待机状态是开关电路中的任一个都处于导通状态的状态。
图4示出对要存储在非选择状态存储部分中的开关状态进行设置的流程图。在开始漏电流测试之后，通过仅将存储器单元14a’侧的开关电路11a设置为导通状态来测量第一待机电流(例如，第一漏电流)(步骤S1)。在步骤S1中测量的第一漏电流的电流值作为漏电数据A存储在存储部分M1中。此外，通过仅将存储器单元14b’侧的开关电路11b设置为导通状态来测量第二待机电流(例如，第二漏电流)(步骤S2)。在步骤S2中测量的第二漏电流的电流值作为漏电数据B存储在存储部分M2中。
之后，将漏电数据A和漏电数据B相互进行比较(步骤S3)。如果步骤S3的比较结果显示漏电数据A较大(S3中为是)，则表示在存储器单元14a’中发生交叉故障，并且因此将用于在非选择状态下将开关电路11a关断的设置存储在开关控制器12的非选择状态存储部分中(步骤S4)。另一方面，如果步骤S3的比较结果显示漏电数据B较大(S3中为否)，则表示在存储器单元14b’中发生交叉故障，并且因此将用于在非选择状态下将开关电路11b关断的设置存储在开关控制器12的非选择状态存储部分中(步骤S5)。
如上所述，通过使用在预先执行的待机状态下的电流检测结果，能够设置非选择状态的开关电路11a和11b的状态。此外，由于非选择状态存储部分使用熔丝F或非易失性存储器30来存储状态，因此该设置在发货之后不会丢失。
在图4的流程图中，可以在步骤S1之前增加一个步骤(步骤S1’)，以通过将所有开关电路都设置为导通状态来测量第三待机电流。如果第三待机电流满足技术规范值，则可以进行设置，使得所有非选择状态的开关电路都被设置为导通状态，而不执行步骤S1至S5。此外，作为步骤S1’的结果，如果大部分第三待机电流都满足技术规范值，则可以缩短测试时间。
下面参考图5A至7的示意图描述DRAM 1的操作。图5A和5B示出处于选择状态的DRAM 1的操作。图5A示出了对存储在存储器单元14a’中的数据进行读取的情况的示意图。如图5A所示，在该情况下，开关电路11a导通，而开关电路11b关断。共享读出放大器10根据电源电压VDD和接地电压VSS操作。共享读出放大器10和存储器单元14a’由此导通，从而共享读出放大器10读出存储器单元14a’的数据。预充电电路13a处于关断状态，从而预充电电压HVDD不会提供到存储器单元14a’侧的位线BL和BLB。另一方面，预充电电路13b处于导通状态，从而预充电电压HVDD被提供到在存储器单元14b’侧的位线BL和BLB。
图5B示出了对存储在存储器单元14b’中的数据进行读取的情况的示意图。如图5B所示，在该情况下，开关电路11a关断，而开关电路11b导通。共享读出放大器10根据电源电压VDD和接地电压VSS操作。共享读出放大器10和存储器单元14b’由此导通，从而共享读出放大器10读出存储器单元14b’的数据。预充电电路13a处于导通状态，从而预充电电压HVDD提供到在存储器单元14a’侧的位线BL和BLB。另一方面，预充电电路13b处于关断状态，从而预充电电压HVDD不会提供到在存储器单元14b’侧的位线BL和BLB。
图6示出了处于非选择状态的存储器单元14a’和14b’中的任何一个中都没有出现交叉故障并且漏电流满足技术规范值的情况。在图6的例子中，开关电路11a导通，而开关电路11b关断。共享读出放大器10接收电源电压处的VDD/2和接地电压。共享读出放大器10由此处于非选择状态。预充电电路13a和13b都处于导通状态，从而将预充电电压HVDD提供到位线BL和BLB。由于开关电路11a导通，预充电电压HVDD也提供到与共享读出放大器10相连的位线BL和BLB。如果添加图4的流程图中的步骤S1’，则开关电路11a和11b都变为导通。
图7A示出了在存储器单元14a’中发生交叉故障的情况的示意图。如图7A所示，在该情况下，开关电路11a关断，而开关电路11b导通。共享读出放大器10接收电源电压处的VDD/2和接地电压。共享读出放大器10由此处于非选择状态。预充电电路13a和13b都处于导通状态，从而将预充电电压HVDD提供到位线BL和BLB。由于开关电路11b导通，则预充电电压HVDD提供到通过开关电路11b与共享读出放大器10相连的位线BL和BLB。流经存储器单元14a’中的交叉故障的漏电流仅为从预充电电路13a经过位线BL和交叉故障部分流入充电保持电压VNN的漏电流A。
图7B示出了在存储器单元14b’中发生交叉故障的情况的示意图。如图7B所示，在该情况下，开关电路11a导通，而开关电路11b关断。共享读出放大器10接收电源电压处的VDD/2和接地电压。共享读出放大器10由此处于非选择状态。预充电电路13a和13b都处于导通状态，从而将预充电电压HVDD提供到位线BL和BLB。由于开关电路11a导通，预充电电压HVDD也提供到通过开关电路11a与共享读出放大器10相连的位线BL和BLB。流经存储器单元14b’中的交叉故障的漏电流仅为从预充电电路13b经过位线BL和交叉故障部分流入充电保持电压VNN的漏电流A。
图8示出了处于选择状态和非选择状态下的开关电路11a和11b的状态表。如图8所示，在本实施例的DRAM 1中，当读取存储器单元14a’时，开关电路11a导通，而开关电路11b关断。当读取存储器单元14b’时，开关电路11a关断，而开关电路11b导通。如果在处于非选择状态的任何一个存储器单元中都没有发生交叉故障，则开关电路11a和11b中的任一个导通。如果在处于非选择状态的存储器单元14a’中有交叉故障发生，则开关电路11a关断，而开关电路11b导通。如果在处于非选择状态的存储器单元14b’中有交叉故障发生，则开关电路11a导通，而开关电路11b关断。作为替换，如果在处于非选择状态的任何一个存储器单元中都没有交叉故障发生，则开关电路11a和11b两个都可以导通。
如上所述，本实施例的DRAM 1根据在预先执行的待机状态下的电流检测，在非选择状态下，将发生交叉故障的存储器单元侧的开关电路设置为关断状态。流经发生交叉故障的存储器单元的漏电流仅为从与相应的存储器单元相连的预充电电路流出的电流。尽管在现有技术中，漏电流从共享读出放大器和与该共享读出放大器相连的两个预充电电路流出，但在本实施例中，漏电流仅从一个预充电电路流出。因此，本实施例能够降低流经DRAM 1中处于非选择状态的存储器单元的漏电流。
此外，由于根据在预先执行的待机状态下的电流检测来设置的处于非选择状态的开关电路的状态被作为非易失性数据存储在开关控制器的非选择状态存储部分中，因此该设置在发货之后不会改变。
在预充电电路中连接限流器的方式不限于上面所述的。下面描述以不同的方式连接预充电电路中的限流器的例子。图9示出了一个例子。在图9所示的DRAM中，预充电电压HVDD与预充电电路13a和13b共同相连，预充电电路13a和13b分别包括彼此独立的限流器。在这种情况下，供给到共享读出放大器10的电源电压VDD/2和预充电电压HVDD基本处于相同的电平(例如，VDD/2)，并且因此漏电流不会从共享读出放大器10流出。结果，与现有技术的DRAM相比，图9的例子也能够降低DRAM中的漏电流。
图10示出另一例子。在图10的DRAM中，预充电电压HVDD与预充电电路13a和13b共同相连，其包括共同的限流器。在这种情况下，除了图7A中所示的漏电流A，还有从共享读出放大器10经过开关电路11b和预充电电路13b流入预充电电路13a的漏电流D流动。漏电流D的来源是供给到共享读出放大器10的电源，并且预充电电路13b存在于漏电流D流经的路径中。因此，漏电流D小于现有技术的DRAM中当开关电路11a处于导通状态时的漏电流。结果，与现有技术的DRAM相比，图10的例子也能够降低DRAM中的漏电流。
本发明不限于上述实施例，并且可适当地替换，而不脱离本发明的保护范围和要旨。例如，用作非选择状态存储部分的存储部分不限于上面实施例中所描述的，并且它可以是Zener-zap二极管等，在施加大电流时其从阻断状态向导通状态变化。
显然，本发明不限于上述实施例，其可以修改和变化，而不脱离本发明的范围和要旨。

Claims (16)

1.一种半导体存储装置，其包括：
第一和第二单元阵列，其包括多个存储器单元用于存储数据；
读出放大器，其选择性地与第一和第二单元阵列中的任一个相连；
第一预充电电路，用于将第一单元阵列中的一对位线设置为预定电压；
第二预充电电路，用于将第二单元阵列中的一对位线设置为预定电压；
第一开关电路，用于将所述读出放大器与第一单元阵列相连；
第二开关电路，用于将所述读出放大器与第二单元阵列相连；和
开关控制器，用于控制第一和第二开关电路的导通状态，
其中，在所述读出放大器没有访问第一和第二单元阵列中的任一个的非选择状态下，所述开关控制器根据待机状态中的电流检测的先前结果，控制第一和第二开关电路中的一个进入导通状态，
以及其中，所述开关控制器包括非选择状态存储部分，用于根据预先执行的待机状态中的电流检测的结果，存储处于非选择状态下的第一和第二开关电路的导通状态。
2.根据权利要求1的半导体存储装置，其中
所述预先执行的待机状态中的电流检测对第一和第二单元阵列中的每一个的待机状态下的电流量进行测量，以及
所述开关控制器将第一和第二开关电路中的一个设置为非选择状态下的阻断状态，所述的第一和第二开关电路中的一个是将所述读出放大器与在待机状态下具有较大电流量的第一和第二单元阵列中一个相连的开关电路。
3.根据权利要求1的半导体存储装置，其中
作为在预先执行的待机状态下的电流检测的结果，如果待机状态下的电流量小于预定值，则所述开关控制器控制第一和第二开关电路两者都进入导通状态。
4.根据权利要求1的半导体存储装置，其中
所述第一和第二预充电电路通过限流器与第一电源相连。
5.根据权利要求1的半导体存储装置，其中
所述第一和第二预充电电路分别包括限流器，并都与第一电源相连，所述第一电源与所述第一和第二预充电电路共同相连。
6.根据权利要求1的半导体存储装置，其中
所述第一和第二预充电电路分别包括限流器，并与多个第一电源相连，所述第一电源分别与所述第一和第二预充电电路相连。
7.根据权利要求1的半导体存储装置，其中
所述非选择状态存储部分包括熔丝。
8.根据权利要求1的半导体存储装置，其中
所述非选择状态存储部分包括非易失性存储器。
9.根据权利要求2的半导体存储装置，其中
作为待机状态下的电流检测的结果，如果待机状态下的电流量小于预定值，则所述开关控制器控制第一和第二开关电路两者都进入导通状态。
10.根据权利要求2的半导体存储装置，其中
所述第一和第二预充电电路通过限流器与第一电源相连。
11.根据权利要求2的半导体存储装置，其中
所述第一和第二预充电电路分别包括限流器，并都与第一电源相连，所述第一电源与所述第一和第二预充电电路共同相连。
12.根据权利要求2的半导体存储装置，其中
所述第一和第二预充电电路分别包括限流器，并与多个第一电源相连，所述第一电源分别与所述第一和第二预充电电路相连。
13.根据权利要求2的半导体存储装置，其中
所述开关控制器包括非选择状态存储部分，用于根据待机状态中的电流检测的结果，存储处于非选择状态下的第一和第二开关电路的导通状态，并且所述非选择状态存储部分包括熔丝。
14.根据权利要求2的半导体存储装置，其中
所述开关控制器包括非选择状态存储部分，用于根据待机状态中的电流检测的结果，存储处于非选择状态下的第一和第二开关电路的导通状态，并且所述非选择状态存储部分包括非易失性存储器。
15.一种半导体存储装置的测试方法，所述半导体存储装置包括：第一开关电路，用于将读出放大器与第一单元阵列相连；第二开关电路，用于将所述读出放大器与第二单元阵列相连；非选择状态存储部分，用于存储处于非选择状态下的第一和第二开关电路的状态，其中在所述非选择状态下，所述读出放大器没有访问第一和第二单元阵列中的任一个，该方法包括：
通过将第一开关电路设置为导通状态并将第二开关电路设置为非导通状态，测量第一待机电流；
通过将第一开关电路设置为非导通状态并将第二开关电路设置为导通状态，测量第二待机电流；和
将其中获得了第一待机电流或第二待机电流中的较小电流量的开关电路状态存储到所述非选择状态存储部分中。
16.根据权利要求15的半导体存储装置的测试方法，还包括：
通过将第一和第二开关电路设置为所述导通状态，测量第三待机电流，
其中，如果所述第三待机电流小于预定的电流量，则不执行对第一和第二待机电流的测量。
CN2007100893976A 2006-03-24 2007-03-23 半导体存储装置 Expired - Fee Related CN101042931B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006-082519 2006-03-24
JP2006082519A JP4833704B2 (ja) 2006-03-24 2006-03-24 半導体記憶装置
JP2006082519 2006-03-24

Publications (2)

Publication Number Publication Date
CN101042931A CN101042931A (zh) 2007-09-26
CN101042931B true CN101042931B (zh) 2012-06-13

Family

ID=38533215

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007100893976A Expired - Fee Related CN101042931B (zh) 2006-03-24 2007-03-23 半导体存储装置

Country Status (3)

Country Link
US (1) US7489576B2 (zh)
JP (1) JP4833704B2 (zh)
CN (1) CN101042931B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100871083B1 (ko) * 2007-02-27 2008-11-28 삼성전자주식회사 입출력 센스앰프를 구비하는 반도체 메모리 장치의레이아웃 구조
KR100878315B1 (ko) * 2007-08-14 2009-01-14 주식회사 하이닉스반도체 반도체 집적회로
US8107305B2 (en) * 2009-06-25 2012-01-31 Micron Technology, Inc. Integrated circuit memory operation apparatus and methods
US7995410B2 (en) * 2009-06-26 2011-08-09 Apple Inc. Leakage and NBTI reduction technique for memory
US8320209B2 (en) * 2010-05-05 2012-11-27 Stmicroelectronics International N.V. Sense amplifier using reference signal through standard MOS and DRAM capacitor
US8238141B2 (en) * 2010-08-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. VSS-sensing amplifier
CN105741874B (zh) * 2014-12-08 2019-10-25 中芯国际集成电路制造(上海)有限公司 用于快闪存储器的双位线读出电路和读出方法
KR102292233B1 (ko) 2015-02-13 2021-08-24 삼성전자주식회사 메모리 장치, 이를 포함하는 메모리 모듈, 및 메모리 시스템
US10665595B2 (en) 2017-08-30 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Metal isolation testing in the context of memory cells
KR20240153214A (ko) * 2023-04-14 2024-10-22 에스케이하이닉스 주식회사 내부전압을 생성하기 위한 반도체장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049493A (en) * 1997-06-27 2000-04-11 Fujitsu Limited Semiconductor memory device having a precharge device
CN1258079A (zh) * 1998-12-24 2000-06-28 株式会社日立制作所 半导体存储器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08190790A (ja) * 1995-01-06 1996-07-23 Hitachi Ltd 半導体記憶装置
US5499211A (en) * 1995-03-13 1996-03-12 International Business Machines Corporation Bit-line precharge current limiter for CMOS dynamic memories
JP2000077628A (ja) * 1998-06-19 2000-03-14 Toshiba Corp 半導体記憶装置
JP3225505B2 (ja) * 1998-07-28 2001-11-05 日本電気株式会社 半導体メモリ
JP2000182374A (ja) * 1998-12-17 2000-06-30 Toshiba Corp ダイナミック型半導体メモリ
KR100439037B1 (ko) * 2002-08-06 2004-07-03 삼성전자주식회사 반도체 메모리 장치의 비트 라인 프리차지 회로
US7333378B2 (en) * 2002-09-18 2008-02-19 Samsung Electronics Co., Ltd Memory device that recycles a signal charge
JP2004234729A (ja) * 2003-01-29 2004-08-19 Renesas Technology Corp 半導体記憶装置
JP2005243158A (ja) * 2004-02-27 2005-09-08 Elpida Memory Inc ダイナミック型半導体記憶装置
JP4851189B2 (ja) * 2006-01-11 2012-01-11 エルピーダメモリ株式会社 半導体記憶装置及びそのテスト方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049493A (en) * 1997-06-27 2000-04-11 Fujitsu Limited Semiconductor memory device having a precharge device
CN1258079A (zh) * 1998-12-24 2000-06-28 株式会社日立制作所 半导体存储器件

Also Published As

Publication number Publication date
CN101042931A (zh) 2007-09-26
JP4833704B2 (ja) 2011-12-07
JP2007257768A (ja) 2007-10-04
US7489576B2 (en) 2009-02-10
US20070223297A1 (en) 2007-09-27

Similar Documents

Publication Publication Date Title
CN101042931B (zh) 半导体存储装置
US7948784B2 (en) Semiconductor memory device having vertical transistors
CN1870175B (zh) 半导体存储装置
CN107393595B (zh) 半导体存储器件及其弱单元检测方法
US7656738B2 (en) Nonvolatile semiconductor storage device having a low resistance write-bit-line and a low capacitance read-bit-line pair
US8139404B2 (en) Semiconductor memory device
JP5093885B2 (ja) 半導体記憶装置
JP2012203936A (ja) 半導体記憶装置
US8958258B2 (en) Semiconductor device and test method thereof
US9991003B2 (en) Methods for reading and operating memory device including efuse
US5896328A (en) Semiconductor memory device allowing writing of desired data to a storage node of a defective memory cell
JP2010244615A (ja) 半導体装置及び半導体装置の書き込み制御方法
KR100248645B1 (ko) 반도체 기억 장치 및 그 테스트 방법
US8189413B2 (en) Semiconductor memory device, test method thereof and semiconductor device
KR20130057855A (ko) 반도체 메모리 장치
CN101714400B (zh) 可降低易失性存储器的电能消耗的方法及其相关装置
CN1637939B (zh) 半导体存储装置
JP5315090B2 (ja) 半導体記憶装置及びその検査方法
US7085191B2 (en) Simulating a floating wordline condition in a memory device, and related techniques
JP2001344995A (ja) 半導体記憶装置およびその検査方法
US20100165764A1 (en) Memory device with reduced current leakage
KR100871964B1 (ko) 반도체 소자의 테스트 장치 및 방법
JP5311431B2 (ja) 半導体記憶装置
CN119380774A (zh) 具有可调稳压电容的堆叠式存储器及稳压电容的设定方法
KR20230168093A (ko) 로우 디코더 회로, 메모리 장치 및 메모리 시스템

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120613

Termination date: 20140323