[go: up one dir, main page]

KR102292233B1 - 메모리 장치, 이를 포함하는 메모리 모듈, 및 메모리 시스템 - Google Patents

메모리 장치, 이를 포함하는 메모리 모듈, 및 메모리 시스템 Download PDF

Info

Publication number
KR102292233B1
KR102292233B1 KR1020150022303A KR20150022303A KR102292233B1 KR 102292233 B1 KR102292233 B1 KR 102292233B1 KR 1020150022303 A KR1020150022303 A KR 1020150022303A KR 20150022303 A KR20150022303 A KR 20150022303A KR 102292233 B1 KR102292233 B1 KR 102292233B1
Authority
KR
South Korea
Prior art keywords
bit line
memory
sense amplifier
command
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020150022303A
Other languages
English (en)
Other versions
KR20160099949A (ko
Inventor
손영훈
안정호
오성일
Original Assignee
삼성전자주식회사
서울대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 서울대학교산학협력단 filed Critical 삼성전자주식회사
Priority to KR1020150022303A priority Critical patent/KR102292233B1/ko
Priority to US14/734,101 priority patent/US9767887B2/en
Publication of KR20160099949A publication Critical patent/KR20160099949A/ko
Application granted granted Critical
Publication of KR102292233B1 publication Critical patent/KR102292233B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

본 발명의 실시 예에 따른 메모리 장치는 제1비트 라인에 접속된 제1메모리 셀과, 제2비트 라인에 접속된 제2메모리 셀과, 상기 제1비트 라인과 상기 제2비트 라인 사이에 접속된 프리차지 회로와, 제1입력 단자와 제2입력 단자를 포함하는 감지 증폭기와, 스위치 신호에 응답하여 상기 제1비트 라인과 상기 제1입력 단자 사이의 접속과 상기 제2비트 라인과 상기 제2입력 단자 사이의 접속을 제어하는 스위치 회로와, 수신된 명령에 응답하여 상기 스위치 신호를 생성하는 컨트롤러를 포함한다.

Description

메모리 장치, 이를 포함하는 메모리 모듈, 및 메모리 시스템{MEMORY DEVICE, MEMORY MODULE INCLUDING SAME, AND MEMORY SYSTEM INCLUDING SAME}
본 발명의 개념에 따른 실시 예는 메모리 장치에 관한 것으로, 특히 비트 라인 쌍과 비트 라인 감지 증폭기의 내부 작동을 분리하고(decoupling) 재조합할 수 있는 메모리 장치, 이를 포함하는 메모리 모듈, 및 메모리 시스템에 관한 것이다.
DRAM(dynamic random access memory)의 메모리 셀 어레이는 처리 속도 (throughput), 에너지 효율, 및 용량 수요(capacity demands)를 만족시키기 위해 복수의 뱅크 구조들을 갖는다.
코스트(cost)의 제약으로 인해, 뱅크(bank) 또는 상기 뱅크 내의 서브-블록 (sub-block)에 포함된 감지 증폭기(또는 로우 버퍼)는 한번에 하나의 로우(row)만 액세스(access)할 수 있다. 따라서, 다른 로우를 액세스하기 위해서는 현재 활성화된 로우를 비활성화하고, 비트 라인 쌍을 프리차지해야 한다.
비트 라인 쌍을 프리차지하는 시간은 활성화된 로우로부터 데이터를 읽는 시간과 비슷하다. 따라서, 로우를 언제 활성화하고 비활성화할 것인지를 판단하는 것은 DRAM의 처리 속도에 있어서 매우 중요하다.
DRAM의 뱅크 수가 증가함에 따라, 상기 뱅크당 요청(request)의 수가 감소한다. 이는 DRAM 컨트롤러가 다음 요청을 예측하여 현재 활성화된 로우를 비활성화할 것인지를 판단하기 위해 필요한 정보를 부족하게 하고, 예측의 정확도가 떨어지는 문제가 발생한다.
현재 널리 사용되는 페이지 관리 정책으로 오픈-페이지 정책(open-page policy), 클로즈-페이지 정책(close-page policy), 및 상기 오픈-페이지 정책과 상기 클로즈-페이지 정책을 스위칭하는 하이브리드-페이지 정책(hybrid page policy)이 있다.
상기 오픈-페이지 정책은 현재 요청을 처리한 후 감지 증폭기를 계속 인에이블시키는 것이고, 상기 클로즈-페이지 정책은 상기 현재 요청을 처리한 후 상기 감지 증폭기를 디스에이블시키는 것이다. 하이브리드-페이지 정책에서, 오픈-페이지 정책과 클로즈-페이지 정책 중에서 어떤 정책을 사용할지는 메모리 컨트롤러의 예측에 따라야 한다. 그러나, 상기 예측에 의존하기 때문에 효율성에는 한계가 있다.
본 발명이 이루고자 하는 기술적인 과제는, 비트 라인 쌍과 비트 라인 감지 증폭기가 서로 독립적으로 작동함으로써 예측에 관계없이 최적화된 로우 활성화 또는 비활성화가 가능한 메모리 장치, 이를 포함하는 메모리 모듈, 및 메모리 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 메모리 장치는 제1비트 라인에 접속된 제1메모리 셀과, 제2비트 라인에 접속된 제2메모리 셀과, 상기 제1비트 라인과 상기 제2비트 라인 사이에 접속된 프리차지 회로와, 제1입력 단자와 제2입력 단자를 포함하는 감지 증폭기와, 스위치 신호에 응답하여, 상기 제1비트 라인과 상기 제1입력 단자 사이의 접속과 상기 제2비트 라인과 상기 제2입력 단자 사이의 접속을 제어하는 스위치 회로와, 수신된 명령에 응답하여 상기 스위치 신호를 생성하는 컨트롤러를 포함한다.
실시 예에 따라, 상기 프리차지 회로에 의해 상기 제1비트 라인과 상기 제2비트 라인에 대한 프리차지 작동이 수행되는 동안, 리드 작동을 위한 리드 액티브 명령이 입력되면, 상기 컨트롤러는 상기 리드 액티브 명령에 응답하여 활성화된 상기 스위치 신호를 출력하고, 상기 감지 증폭기는 상기 프리차지 작동이 종료된 후 감지 증폭기 인에이블 신호에 응답하여 상기 제1비트 라인의 전압과 상기 제2비트 라인의 전압의 차이를 증폭하고, 상기 메모리 장치는 증폭된 신호가 출력되는 동안 상기 제1메모리 셀과 상기 제2메모리 셀에 대한 회복 작동을 수행하고, 상기 회복 작동이 종료된 후, 상기 컨트롤러는 상기 스위치 신호를 비활성화하고, 상기 프리차지 회로는 상기 프리차지 작동을 수행한다.
다른 실시 예에 따라, 상기 프리차지 회로에 의해 상기 제1비트 라인과 상기 제2비트 라인에 대한 프리차지 작동이 수행되는 동안, 라이트(write) 작동을 위한 라이트 액티브 명령이 입력되면, 상기 컨트롤러는 상기 라이트 액티브 명령에 응답하여 활성화된 상기 스위치 신호를 출력하고, 상기 감지 증폭기는 상기 프리차지 작동이 종료된 후 감지 증폭기 인에이블 신호에 응답하여 인에이블되는 동안 라이트 명령에 따라 라이트 데이터를 수신한다.
상기 컨트롤러는 상기 프리차지 작동이 종료된 후 상기 스위치 신호를 비활성화한다.
상기 라이트 명령이 제1로우에 대한 제1라이트 명령이고, 다음 명령이 상기 제1로우에 대한 제2라이트 명령일 때, 상기 컨트롤러는 상기 스위치 신호의 비활성화 상태를 유지시킨다.
상기 라이트 명령이 제1로우에 대한 제1라이트 명령이고, 다음 명령이 상기 제1로우에 대한 제2라이트 명령이 아닐 때, 상기 컨트롤러는 상기 제1라이트 명령에 응답하여 활성화된 상기 스위치 신호를 출력하고, 상기 메모리 장치는 상기 제1메모리 셀과 상기 제2메모리 셀에 대한 회복 작동을 수행하고, 상기 회복 작동이 종료된 후, 상기 컨트롤러는 상기 스위치 신호를 비활성화하고, 상기 프리차지 회로는 상기 프리차지 작동을 수행한다.
본 발명의 실시 예에 따른 메모리 모듈은 접속 핀을 포함하는 인쇄 회로 기판(printed circuit board(PCB))과, 상기 PCB에 마운트되는 메모리 장치를 포함하고, 상기 메모리 장치는 제1비트 라인에 접속된 제1메모리 셀과, 제2비트 라인에 접속된 제2메모리 셀과, 상기 제1비트 라인과 상기 제2비트 라인 사이에 접속된 프리차지 회로와, 제1입력 단자와 제2입력 단자를 포함하는 감지 증폭기와, 스위치 신호에 응답하여 상기 제1비트 라인과 상기 제1입력 단자 사이의 접속과 상기 제2비트 라인과 상기 제2입력 단자 사이의 접속을 제어하는 스위치 회로와, 상기 접속 핀을 통하여 상기 메모리 장치로 수신되는 명령에 응답하여 상기 스위치 신호를 생성하는 컨트롤러를 포함한다.
상기 메모리 모듈은 SIMM(single in-line memory module), DIMM(dual in-line memory module), LRDIMM(load reduction dual in-line memory module), FBDIMM(Fully Buffered DIMM), UDIMM(unregistered DIMM), RDIMM(registered DIMM), 및 SO-DIMM(small outline DIMM) 중에서 어느 하나일 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 메모리 장치와 상기 메모리 장치의 작동을 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치는 제1비트 라인에 접속된 제1메모리 셀과, 제2비트 라인에 접속된 제2메모리 셀과, 상기 제1비트 라인과 상기 제2비트 라인 사이에 접속된 프리차지 회로와, 제1입력 단자와 제2입력 단자를 포함하는 감지 증폭기와, 스위치 신호에 응답하여 상기 제1비트 라인과 상기 제1입력 단자 사이의 접속과 상기 제2비트 라인과 상기 제2입력 단자 사이의 접속을 제어하는 스위치 회로와, 상기 메모리 컨트롤러로부터 수신된 명령에 응답하여 상기 스위치 신호를 생성하는 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 컴퓨팅 시스템은 상기 메모리 모듈과, 상기 메모리 모듈과 접속되는 메모리 모듈 슬롯과, 상기 메모리 모듈 슬롯과 전기적으로 접속된 프로세서를 포함하며, 상기 프로세서는 상기 메모리 장치의 작동을 제어하는 메모리 컨트롤러를 포함한다.
상기 컴퓨팅 시스템은 PC 또는 랩탑 컴퓨터일 수 있다.
본 발명의 다른 실시 예에 따른 컴퓨팅 시스템은 상기 메모리 시스템과 프로세서를 포함하고, 상기 메모리 컨트롤러는 상기 프로세서의 내부에 구현될 수 있다.
상기 프로세서는 애플리케이션 프로세서이고, 상기 컴퓨팅 시스템은 스마트 폰 또는 태블릿 PC일 수 있다.
상기 컴퓨팅 시스템은, 메모리 장치에 저장된 데이터를 송신하거나, 상기 메모리 장치에 저장될 데이터를 수신하기 위한 무선 송수신기를 더 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 비트 라인 쌍의 작동과 비트 라인 감지 증폭기의 작동을 서로 분리할 수 있으므로, 상기 메모리 장치는 데이터를 리드하거나 라이트하는 동시에 상기 비트 라인 쌍을 프리차지하여 프리차지 시간을 감소시키는 효과가 있다.
본 발명의 실시 예에 따른 메모리 장치는, 메모리 컨트롤러가 로우-히트 (row-hit)와 로우-미스(row-miss)를 예측할 필요가 없으므로, 최적화된 페이지 관리 정책을 수행할 수 있다. 따라서, 상기 메모리 장치의 성능은 향상될 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치의 개략적인 블록도이다.
도 2는 도 1에 도시된 메모리 장치의 뱅크의 개략적인 내부 회로도이다.
도 3은 도 1에 도시된 컨트롤러의 개략적인 블록도와 상기 컨트롤러의 작동을 나타내는 표를 나타낸다.
도 4는 도 1에 도시된 메모리 장치의 리드 작동의 일 실시 예를 나타낸 타이밍도이다.
도 5는 도 1에 도시된 메모리 장치의 리드 작동의 다른 실시 예를 나타낸 타이밍도이다.
도 6은 도 1에 도시된 메모리 장치의 라이트 작동의 일 실시 예를 나타낸 타이밍도이다.
도 7은 도 4와 도 5에 도시된 리드 작동의 실시 예들을 나타낸 플로우차트이다.
도 8은 도 6에 도시된 라이트 작동의 실시 예를 나타낸 플로우차트이다.
도 9는 도 1에 도시된 메모리 장치를 포함하는 멀티-칩 패키지의 일 실시 예를 나타내는 개념도이다.
도 10은 도 9에 도시된 메모리 장치를 포함하는 멀티-칩 패키지의 일 실시 예를 입체적으로 나타내는 개념도이다.
도 11은 도 1에 도시된 메모리 장치를 포함하는 시스템의 일 실시 예를 나타낸다.
도 12는 도 1에 도시된 메모리 장치를 포함하는 시스템의 다른 실시 예를 나타낸다.
도 13은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 14는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 15는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 16은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 17은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치의 개략적인 블록도이다.
도 1을 참조하면, 메모리 장치(10)는 휘발성 메모리, 예컨대 DRAM(dynamic random access memory)으로 구현될 수 있으나, 이에 한정되는 것은 아니다.
메모리 장치(10)는 컨트롤 로직(control logic; 20), 리프레시 카운터 (refresh counter; 31), 로우 멀티플렉서(row multiplexer; 33), 복수의 로우 어드레스 버퍼들(row address buffers; 35), 복수의 로우 디코더들(row decoders; 37), 뱅크 컨트롤 로직(bank control logic; 39), 복수의 컬럼 어드레스 버퍼들(column address buffers; 41), 복수의 컬럼 디코더들(column decoders; 43), 복수의 뱅크들(banks; 50), 입/출력 게이트(input/output gate; 61), 출력 드라이버(output driver; 63), 및 입력 버퍼(input buffer; 65)를 포함할 수 있다.
컨트롤 로직(20)은, 복수의 신호들에 따라 결정되는 명령 신호(또는 명령; CMD), 및 어드레스 신호(ADD)에 응답하여, 각 구성 요소(31, 33, 39, 및 41)를 제어할 수 있다.
명령 신호(CMD)는 복수의 신호들(예컨대, 칩 선택(chip select(CS)), 로우 어드레스 스트로브(row address strobe(RAS)), 컬럼 어드레스 스트로브(column address strobe(CAS)), 및/또는 라이트 인에이블(write enable(WE)))의 조합에 따라 결정되는 신호를 의미할 수 있다. 실시 예에 따라, 명령 신호(CMD)는 메모리 컨트롤러(미도시)로부터 전송될 수 있다.
어드레스 신호(ADD)는 작동의 대상, 예컨대 뱅크(예컨대, BANK0) 또는 뱅크 (BANK0)에 포함된 서브-블록들의 어드레스 정보, 및/또는 뱅크(BANK0) 또는 상기 서브-블록들에 포함된 메모리 셀들의 어드레스 정보를 포함할 수 있다.
상기 어드레스 정보는, 메모리 장치(10)의 외부에서 입력되지 않고 모드 레지스터(22)에 설정된 정보에 따라, 메모리 장치(10)의 내부에서 생성될 수도 있으나, 이에 한정되는 것은 아니다.
컨트롤 로직(20)은 모드 레지스터(mode register(MR); 22)와 커맨드 디코더 (command decoder; 24)를 포함할 수 있다.
모드 레지스터(22)는 메모리 장치(10)의 다양한 작동 모드들, 예컨대 액티브 작동, 리드 작동, 라이트 작동, 및/또는 리프레시 작동 등을 제어하기 위한 정보를 저장할 수 있다.
커맨드 디코더(24)는 명령 신호(CMD)를 수신하여 디코딩하고, 디코딩 결과에 따라 각 구성 요소(31, 33, 39, 및 41)를 제어하기 위한 명령 및/또는 어드레스를 생성할 수 있다.
실시 예에 따라, 커맨드 디코더(24)가 컨트롤 로직(20)의 내부에 구현된 실시 예가 도 1에 도시되어 있으나, 다른 실시 예에 따라 커맨드 디코더(24)는 컨트롤 로직(20)의 외부에 구현될 수 있다.
리프레시 카운터(31)는, 커맨드 디코더(24)로부터 출력된 리프레시 명령에 응답하여, 로우 어드레스를 생성할 수 있다. 상기 로우 어드레스는 하나 또는 그 이상의 신호들을 포함할 수 있다.
로우 멀티플렉서(33)는, 컨트롤 로직(20)으로부터 출력된 선택 신호(미도시)에 응답하여, 리프레시 카운터(31)에 의해 생성된 로우 어드레스와 컨트롤 로직 (20)으로부터 출력된 로우 어드레스 중에서 어느 하나를 선택적으로 출력할 수 있다.
실시 예에 따라, 메모리 장치(10)에서 리드 작동 또는 라이트 작동이 수행될 때, 로우 멀티플렉서(33)는 컨트롤 로직(20)으로부터 출력된 로우 어드레스를 선택적으로 출력할 수 있다.
다른 실시 예에 따라, 메모리 장치(10)에서 리프레시 작동이 수행될 때, 로우 멀티플렉서(33)는 리프레시 카운터(31)에 의해 생성된 로우 어드레스를 선택적으로 출력할 수 있다. 예컨대, 컨트롤 로직(20)은 메모리 장치(10)의 작동 상태에 따라 선택 신호를 생성할 수 있다.
복수의 로우 어드레스 버퍼들(35) 각각은 로우 멀티플렉서(33)로부터 출력된 로우 어드레스(들)를 버퍼링할 수 있다. 실시 예에 따라, 복수의 로우 어드레스 버퍼들(35)은 한 개의 로우 어드레스 버퍼로 구현될 수 있다.
복수의 로우 디코더들(37) 중에서 뱅크 컨트롤 로직(39)에 의해 선택된 뱅크에 대응되는 로우 디코더는, 복수의 로우 어드레스 버퍼들(35) 중에서 상기 뱅크에 대응되는 로우 어드레스 버퍼로부터 출력된 로우 어드레스를 디코딩할 수 있다. 실시 예에 따라, 복수의 로우 디코더들(37)은 한 개의 로우 디코더로 구현될 수 있다.
뱅크 컨트롤 로직(39)은, 컨트롤 로직(20)의 제어에 따라, 복수의 뱅크들 (50) 중에서 어느 하나의 뱅크를 선택하는 작동을 수행할 수 있다. 실시 예에 따라, 컨트롤 로직(20)은 복수의 뱅크들(50) 중에서 어느 하나의 뱅크를 직접 선택하는 작동을 수행할 수 있다.
복수의 컬럼 어드레스 버퍼들(41) 각각은 컨트롤 로직(20)으로부터 출력된 컬럼 어드레스(들)를 버퍼링할 수 있다. 실시 예에 따라, 복수의 컬럼 어드레스 버퍼들 (41)은 한 개의 컬럼 어드레스 버퍼로 구현될 수 있다.
복수의 컬럼 디코더들(43) 중에서 뱅크 컨트롤 로직(39)에 의해 선택된 뱅크에 대응되는 컬럼 디코더는, 복수의 컬럼 어드레스 버퍼들(41) 중에서 상기 뱅크에 대응되는 컬럼 어드레스 버퍼로부터 출력된 컬럼 어드레스를 디코딩할 수 있다. 실시 예에 따라, 복수의 컬럼 디코더들(43)은 한 개의 컬럼 디코더로 구현될 수 있다.
복수의 뱅크들(50) 각각은 메모리 셀 어레이(memory cell array; 51), 스위치 회로(53), 및 비트 라인 감지 증폭기(bit line sense amplifier; 55)를 포함할 수 있다. 스위치 회로(53)는 복수의 스위치 회로들을 포함하고, 비트 라인 감지 증폭기(55)는 복수의 스위치 회로들을 포함할 수 있다.
복수의 뱅크들(50) 각각은 서로 다른 레이어(layer)에 구현될 수 있고 동일한 하나의 레이어에 구현될 수도 있다.
메모리 셀 어레이(51)는 워드 라인(또는 로우 라인)들, 비트 라인 쌍들(또는 컬럼 라인 쌍들), 및 데이터를 저장하기 위한 메모리 셀들을 포함할 수 있다.
스위치 회로(53)는 비트 라인 쌍들을 비트 라인 감지 증폭기(55)에 접속시킬 수 있다.
메모리 장치(10)는 스위치 회로(53)를 제어하기 위한 컨트롤러(57)를 더 포함할 수 있다. 컨트롤러(57)는, 명령 신호(CMD)에 응답하여, 스위치 회로(53)의 온 (on) 또는 오프(off)를 제어할 수 있다. 컨트롤러(57)의 작동은 도 3을 참조하여 상세히 설명될 것이다.
비트 라인 감지 증폭기(55)는, 대응되는 비트 라인 쌍으로부터 출력되는 신호들을 감지 증폭하여 리드 데이터를 생성하고, 생성된 리드 데이터를 입/출력 게이트(61)로 출력할 수 있다.
실시 예에 따라, 비트 라인 감지 증폭기(55)는, 입/출력 게이트(61)로부터 전송된 라이트 데이터를 스위치 회로(53)를 통해 대응되는 비트 라인 쌍으로 공급할 수 있다. 이때, 라이트 작동이 수행되는 동안, 비트 라인 감지 증폭기(55)는 라이트 드라이버의 기능을 수행할 수 있다.
리드 작동 동안, 입/출력 게이트(61)는, 복수의 컬럼 디코더들(43) 중에서 어느 하나로부터 출력된 컬럼 선택 신호들에 응답하여, 비트 라인 감지 증폭기(55)로부터 출력된 리드 데이터를 출력 드라이버(63)로 전송할 수 있다.
라이트 작동 동안, 입/출력 게이트(61)는, 복수의 컬럼 디코더들(43) 중에서 어느 하나로부터 출력된 컬럼 선택 신호들에 응답하여, 입력 버퍼(65)를 통하여 전송된 라이트 데이터를 비트 라인 감지 증폭기(55)로 전송할 수 있다.
출력 드라이버(63)는 입/출력 게이트(61)로부터 전송된 데이터를 메모리 장치(10)의 외부로 출력할 수 있다. 입력 버퍼(65)는 메모리 장치(10)의 외부로부터 입력된 데이터를 입/출력 게이트(61)로 전송할 수 있다.
도 2는 도 1에 도시된 메모리 장치의 뱅크의 개략적인 내부 회로도이다.
도 1과 도 2를 참조하면, 제1뱅크(BANK0)의 메모리 셀 어레이(51)는 제1메모리 셀과 제2메모리 셀을 포함한다.
상기 제1메모리 셀은 제1데이터를 저장하기 위한 제1커패시터(C1)와, 워드 라인으로 공급되는 워드 라인 신호(WL)에 응답하여 제1커패시터(C1)와 비트 라인(BL)을 접속하는 제1트랜지스터(NM1)를 포함한다.
상기 제2메모리 셀은 제2데이터를 저장하기 위한 제2커패시터(C2)와, 워드 라인 신호(WL)에 응답하여 제2커패시터(C2)와 상보 비트 라인(BLB)을 접속하는 제2트랜지스터(NM2)를 포함한다.
메모리 셀 어레이(51)는 비트 라인 쌍(BL과 BLB) 사이에 접속되는 프리차지 회로(52)를 포함할 수 있다.
프리차지 회로(52)는, 프리차지 인에이블 신호(EQ)에 응답하여, 비트 라인 쌍(BL과 BLB)을 프리차지 전압으로 프리차지할 수 있다. 상기 프리차지 전압은 프리차지 전압 공급 라인(VBL)으로부터 공급될 수 있다.
프리차지 회로(52)에 포함된 트랜지스터들(NP1, NP2, 및 NP3)이 프리차지 인에이블 신호(EQ)에 의해 스위치-온 되면, 프리차지 전압 공급 라인(VBL)으로부터 공급되는 프리차지 전압은 비트라인 쌍(BL과 BLB)에 공급될 수 있다. 따라서, 비트라인 쌍(BL과 BLB)은 상기 프리차지 전압으로 프리차지 된다.
실시 예에 따라, 상기 프리차지 전압은 전원 전압(VDD) 또는 전원 전압의 1/2(VDD/2)일 수 있으나 이에 한정되는 것은 아니다.
실시 예에 따라, 스위치 회로(53)에 의해 비트 라인 쌍(BL과 BLB)과 비트 라인 감지 증폭기(55)가 접속되면, 프리차지 회로(52)는 비트 라인 감지 증폭기(55)를 상기 프리차지 전압으로 프리차지할 수 있다.
비트 라인 감지 증폭기(55)의 프리차지는 비트 라인 감지 증폭기(55)에 접속되는 비트 라인 쌍(SBL과 SBLB)의 프리차지하는 것을 의미한다. 즉, 프리차지 회로 (52)는 비트 라인 쌍(SBL과 SBLB)의 프리차지할 수 있다.
스위치 회로(53)는 컨트롤러(57)로부터 수신된 스위치 신호(/ISO)에 응답하여 스위치 작동을 수행할 수 있다. 스위치 회로(53)는 활성화된 스위치 신호(/ISO)에 응답하여 온(on) 되고, 스위치 회로(53)는 비활성화된 스위치 신호(/ISO)에 응답하여 오프(off) 된다. 활성화된 스위치 신호(/ISO)는 하이-레벨과 로우-레벨 중에서 어느 하나를 의미하고, 비활성화된 스위치 신호(/ISO)는 상기 하이-레벨과 상기 로우-레벨 중에서 다른 하나를 의미한다.
그러나, 본 명세서에서는 설명의 편의를 위해, 활성화된 스위치 신호(/ISO)는 하이-레벨을 갖는 스위치 신호(/ISO)라 하고 비활성화된 스위치 신호 (/ISO)는 로우-레벨을 갖는 스위치 신호(/ISO)라 한다.
스위치 회로(53)가 온(ON) 되면, 비트 라인 쌍 (BL과 BLB)과 비트 라인 감지 증폭기(55)의 비트 라인 쌍(SBL과 SBLB)은 서로 접속되고, 스위치 회로(53)가 오프(OFF) 되면, 비트 라인 쌍(BL과 BLB)과 비트 라인 감지 증폭기(55)의 비트 라인 쌍(SBL과 SBLB)은 서로 분리된다.
스위치 회로(53)는, 도 2에 도시된 바와 같이 NMOS 트랜지스터들(NS1과 NS2)로 구현될 수 있으나, 이에 한정되는 것은 아니다.
비트 라인 쌍(BL과 BLB)과 비트 라인 감지 증폭기(55)의 비트 라인 쌍(SBL과 SBLB)이 서로 분리될 때, 비트 라인 쌍(BL과 BLB)과 비트 라인 감지 증폭기(55) 각각은 서로 다른 작동을 수행할 수 있다. 예컨대, 비트 라인 쌍(BL과 BLB)이 프리차지되는 동안, 비트 라인 감지 증폭기(55)는 데이터를 데이터 입/출력 라인 쌍(I/O와 I/OB)을 통해 입/출력 게이트(61)와 주거나 받을 수 있다. 상술한 바와 같이, 비트 라인 감지 증폭기(55)는 감지 증폭기의 기능 또는 드라이버의 기능을 수행할 수 있다.
비트 라인 감지 증폭기(55)는, 비트 라인 감지 증폭기 인에이블 신호 (/PSA_EN 및/또는 /NSA_EN)에 응답하여 작동할 수 있다. 비트 라인 감지 증폭기 (55)는 복수의 NMOS 트랜지스터들(NSA1~NSA3)과 복수의 PMOS 트랜지스터들 (PSA1~PSA3)을 포함할 수 있다.
전원 전압(VDD)을 공급하는 제1노드에 접속되는 PMOS 트랜지스터(PSA1)는 전원 전압(VDD)을 비트 라인 감지 증폭기(55)로 공급할 수 있고, 접지 전압(VSS)을 공급하는 제2노드에 접속되는 트랜지스터(NSA1)는 접지 전압(VSS)을 비트 라인 감지 증폭기(55)로 공급할 수 있다.
예컨대, 데이터 '1'이 비트 라인(BL)을 통해 전송되고 데이터 '0'이 상보 비트 라인(BLB)을 통해 전송된다고 가정하면, NMOS 트랜지스터(NSA3)와 PMOS 트랜지스터(PSA2) 각각은 스위치-온 된다.
각 트랜지스터(PSA1과 NSA1)가 스위치-온 되어 있을 때, 접지 전압(VSS)은 NMOS 트랜지스터(NSA3)를 통해 상보 비트 라인(BLB)으로 공급되고, 전원 전압(VDD)은 PMOS 트랜지스터(PSA2)를 통해 비트 라인(BL)으로 공급된다. 따라서, 비트 라인 (BL)은 전원 전압(VDD)으로 충전되고, 상보 비트 라인(BLB)은 접지 전압(VSS)으로 방전되므로, 비트 라인 감지 증폭기(55)는 비트 라인 쌍(BL과 BLB)의 전압 차이를 증폭할 수 있다.
비트 라인 감지 증폭기(55)는 증폭된 전압 차이(또는 신호)를 데이터 입/출력 라인 쌍(I/O 및 I/OB)을 통해 입/출력 게이트(61)로 출력한다. 실시 예에 따라, 비트 라인 감지 증폭기(55)는 감지 증폭된 신호들 각각을 비트 라인 쌍(BL과 BLB)에 접속된 메모리 셀들 각각에 라이트할 수 있다. 이를 회복 작동(restore operation)이라 한다.
도 2에서는 설명의 편의를 위해, 2개의 메모리 셀들, 하나의 프리차지 회로(52), 하나의 스위치 회로(53), 및 하나의 비트 라인 증폭기(55)를 포함하는 뱅크(BANK0)를 도시한다.
도 3은 도 1에 도시된 컨트롤러의 개략적인 블록도와 상기 컨트롤러의 작동을 나타내는 표를 나타낸다.
도 1부터 도 3의 (a)를 참조하면, 컨트롤러(57)는 메모리 컨트롤러(미도시)로부터 명령 신호(CMD)를 수신하고, 수신된 명령 신호(CMD)에 기초하여 스위칭 회로(53)를 제어하기 위한 스위치 신호(/ISO)를 출력할 수 있다.
도 1부터 도 3의 (b)를 참조하면, 본 발명의 실시 예에 따른 명령 신호(CMD)는 리드 작동을 위한 리드 액티브 명령(ACT1), 라이트 작동을 위한 라이트 액티브 명령(ACT2), 다음 명령이 동일한 로우에 대한 라이트 명령인 제1라이트 명령(WR1), 및 다음 명령이 동일한 로우에 대한 라이트 명령이 아닌 제2라이트 명령(WR2)을 포함할 수 있다. '동일한 로우'는, 연속되는 적어도 2개의 명령이 하나의 로우에 관련될 때, 상기 하나의 로우를 의미한다. 또한, 하나의 로우는 복수의 메모리 셀들을 포함한다.
컨트롤러(57)는, 수신된 명령 신호(CMD)가 리드 액티브 명령(ACT1), 라이트 액티브 명령(ACT2), 및 제2라이트 명령(WR2)일 때, 제1레벨(예컨대, 하이-레벨 (HIGH))을 갖는 스위치 신호(/ISO)를 출력할 수 있다.
그러나, 컨트롤러(57)는, 수신된 명령 신호(CMD)가 제1라이트 명령(WR1)일 때, 제2레벨(예컨대, 로우-레벨(LOW))을 갖는 스위치 신호(/ISO)를 출력할 수 있다. 상기 제1레벨과 상기 제2레벨은 스위치 회로(53)에 구현되는 트랜지스터의 타입에 따라 다르게 정의될 수 있다.
도 4는 도 1에 도시된 메모리 장치의 리드 작동의 일 실시 예를 나타낸 타이밍도이다.
도 4부터 도 6에 도시된 용어들은 다음과 같다.
명령(DRAM_CMD)은 컨트롤 로직(20)과 컨트롤러(57) 각각에 의해 수신되는 명령 신호(CMD)를 나타낸다. 'BLSA'는 비트 라인 감지 증폭기(55)를 의미하고, 'BL_PAIR'은 비트 라인 쌍(BL과 BLB)을 의미한다. DRAM u-op는 메모리 장치(10), 예컨대 비트 라인 감지 증폭기(BLSA)와 비트 라인 쌍(BL_PAIR)의 내부 작동을 의미할 수 있다.
'pre_blsa'는 비트 라인 감지 증폭기(BLSA)에 대한 프리차지 작동을 의미하고, 'act'는 비트 라인 감지 증폭기(BLSA)의 감지 증폭 작동을 의미하고, 'rd'는 리드 명령(RD)에 따라 수행되는 리드 작동을 의미하고, 'res'는 메모리 셀들에 대한 회복 작동을 의미하고, 'pre_bl'은 비트 라인 쌍(BL_PAIR)에 대한 프리차지 작동을 의미하고, 'wr'은 제1라이트 명령(WR1) 또는 제2라이트 명령(WR2)에 따라 수행되는 라이트 작동을 의미한다.
본 명세서에서 제1시점(T1)부터 제16시점(T16) 각각은 어느 하나의 시점 또는 대응되는 두 개의 시점들 사이의 구간(interval)을 의미할 수 있다.
도 1부터 도 4를 참조하면, 제1시점(T1)에서, 프리차지 회로(52)는, 하이-레벨(H)을 갖는 프리차지 인에이블 신호(EQ)에 응답하여, 비트 라인 쌍(BL_PAIR)을 프리차지할 수 있다. 이때, 컨트롤러(57)는 로우-레벨(L)을 갖는 스위치 신호 (/ISO)를 출력하므로, 비트 라인 감지 증폭기(BLSA)는 프리차지되지 않는다.
도 4에서는 제1시점(T1)에서, 비트 라인 감지 증폭기(BLSA)가 이미 프리차지되어 있는 형태로 도시되어 있으나, 메모리 장치(10)가, 리드 액티브 명령(ACT1)을 수행하기 이전에 다른 명령을 수행한 경우, 비트 라인 감지 증폭기(BLSA)는 프리차지되어 있지 않을 수 있다.
도 4에서 비트 라인 쌍(BL_PAIR)과 비트 라인 감지 증폭기(BLSA)의 비트 라인 쌍(SBL과 SBLB)이 전원 전압의 1/2(HVDD)로 프리차지되는 예가 도시되어 있으나, 실시 예에 따라, 비트 라인 쌍(BL_PAIR)과 비트 라인 감지 증폭기(BLSA)는 전원 전압(VDD) 또는 다른 전압으로 프리차지될 수 있다.
제2시점(T2)에서, 컨트롤 로직(20)과 컨트롤러(57)가 리드 액티브 명령 (ACT1)을 수신하면, 컨트롤러(57)는, 리드 액티브 명령(ACT1)에 응답하여, 하이-레벨(H)을 갖는 스위치 신호(/ISO)를 출력할 수 있다. 스위치 회로(53)는, 하이-레벨(H)을 갖는 스위치 신호(/ISO)에 응답하여, 비트 라인 쌍(BL_PAIR)과 비트 라인 감지 증폭기(BLSA)를 접속시킬 수 있다.
비트 라인 감지 증폭기(BLSA)가 비트 라인 쌍(BL_PAIR)에 접속됨에 따라, 비트 라인 감지 증폭기(BLSA)는 프리차지 회로(52)에 의해 프리차지될 수 있다.
비트 라인 감지 증폭기(BLSA)의 프리차지가 완료되면, 프리차지 인에이블 신호(EQ)는 하이-레벨(H)로부터 로우-레벨(L)로 천이한다. 따라서, 프리차지 작동은 종료된다.
제3시점(T3)에서, 프리차지 작동이 종료된 후, 워드 라인 신호(WL)가 로우-레벨(L)로부터 하이-레벨(H)로 천이함에 따라, 비트 라인 감지 증폭기(BLSA)는 비트 라인 쌍(BL_PAIR)에 접속되는 메모리 셀들의 데이터를 감지 증폭할 수 있다.
도 4에서는 로우 A(ROW A)에 상응하는 워드 라인 신호(WL)가 로우-레벨(L)로부터 하이-레벨(H)로 천이하였으므로, 로우 A(ROW A)에 접속되는 메모리 셀들의 데이터가 감지 증폭될 수 있다.
제4시점(T4)에서, 상기 메모리 셀들의 데이터가 감지 증폭되는 도중에, 비트 라인 감지 증폭기 인에이블 신호(BLSAE)가 로우-레벨(L)로부터 하이-레벨(H)로 천이하면, 비트 라인 감지 증폭기(BLSA)의 증폭 작동이 인에이블되어, 비트 라인 감지 증폭기(BLSA)는 비트 라인 쌍(BL_PAIR)의 전압 차이를 감지 증폭한다. 여기서, 비트 라인 감지 증폭기 인에이블 신호(BLSAE)는 비트 라인 감지 증폭기 인에이블 신호들(/NAS_EN과 /PSA_EN)을 집합적으로 나타낸다.
제5시점(T5)에서, 감지 증폭 작동이 수행된 후 리드 명령(RD)이 입력되면, 비트 라인 감지 증폭기(BLSA)는, 컬럼 선택 신호(CSL)에 응답하여, 증폭된 신호를 데이터 입/출력 라인 쌍(I/O와 I/OB)을 통해 입/출력 게이트(61)로 출력할 수 있다. 예컨대, 상기 증폭된 신호가 데이터 입/출력 라인 쌍(I/O와 I/OB)으로 출력되는 동시에 메모리 셀들의 데이터를 회복하는 회복 작동이 수행될 수 있다. 도면의 간략화를 위해, 상기 회복 작동을 수행하는 회로는 도 2에 도시되어 있지 않다.
제6시점(T6)에서, 회복 작동이 수행되는 도중에, 비트 라인 감지 증폭기 (BLSA)는, 컬럼 선택 신호(CSL)에 응답하여, 증폭된 신호를 데이터 입/출력 라인 쌍(I/O와 I/OB)을 통해 입/출력 게이트(61)로 출력할 수 있다.
메모리 셀들의 데이터가 회복된 후, 워드 라인 신호(WL)가 하이-레벨(H)로부터 로우-레벨(L)로 천이하면, 상기 메모리 셀들과 비트 라인 쌍(BL_PAIR) 사이의 접속은 분리될 수 있다. 컨트롤러(57)는 로우-레벨(L)을 갖는 스위치 신호(/ISO)를 출력하므로, 스위치 회로(53)는 비트 라인 쌍(BL_PAIR)과 비트 라인 감지 증폭기 (BLSA)를 분리한다.
제7시점(T7)에서, 프리차지 회로(52)는, 로우-레벨(L)로부터 하이-레벨(H)로 천이한 프리차지 인에이블 신호(EQ)에 응답하여, 비트 라인 쌍(BL_PAIR)을 프리차지할 수 있다. 제8시점(T8)에서, 비트 라인 쌍(BL_PAIR)의 프리차지는 완료될 수 있다.
비트 라인 쌍(BL_PAIR)이 프리차지되더라도, 비트 라인 감지 증폭기(BLSA)에는 증폭된 신호가 존재할 수 있다. 따라서, 제9시점(T9)과 제10시점(T10)에서, 동일 로우에 대한 리드 명령(RD)이 수신되면(이하, '로우-히트(row-hit)'라 한다), 비트 라인 감지 증폭기(BLSA)는 각각 증폭된 신호를 입/출력 게이트(61)로 출력할 수 있다. 즉, 로우-히트일 때, 오픈-페이지 정책과 동일한 시간 동안, 비트 라인 쌍(BL_PAIR)의 프리차지는 완료될 수 있다.
오픈-페이지 정책의 경우, 리드 명령(RD)이 수행된 후에도 비트 라인 감지 증폭기(BLSA)는 인에이블 상태를 유지한다. 따라서, 로우-히트일 때, 메모리 장치 (10)에 의해 다음 리드 명령(RD)이 처리되는 시간은 어드레스 액세스 시간(address access time(tAA))과 실질적으로 동일하거나 유사하다.
클로즈-페이지 정책의 경우, 리드 명령(RD)이 수행된 후, 메모리 셀들에 대한 회복 작동이 수행되고, 그 후에 비트 라인 감지 증폭기(BLSA)는 디스에이블된다. 따라서, 로우-히트일 때, 메모리 장치(10)에 의해 다음 리드 명령(RD)이 처리되는 시간은 비트 라인 감지 증폭기(BLSA)를 활성화하는 시간(tRCD)과 어드레스 액세스 시간(tAA)의 합에 상응하는 시간과 실질적으로 동일하거나 유사하다.
본 발명의 실시 예에 따르면, 스위치 회로(53)가 오프(off)되고 비트 라인 쌍(BL_PAIR)이 프리차지되는 도중에, 비트 라인 감지 증폭기(BLSA)는 인에이블 상태를 유지한다. 따라서, 로우-히트일 때, 다음 리드 명령(RD)이 처리되는 시간은 오픈-페이지 정책과 동일하게 어드레스 액세스 시간(tAA)과 실질적으로 동일하거나 유사하다.
도 5는 도 1에 도시된 메모리 장치의 리드 작동의 다른 실시 예를 나타낸 타이밍도이다.
도 5의 제1시점(T1)부터 제9시점(T9)까지의 메모리 장치의 작동은 도 4의 제1시점(T1)부터 제9시점(T9)까지의 메모리 장치의 작동과 실질적으로 동일 또는 유사하므로, 이들에 대한 설명은 생략하기로 한다.
도 1부터 도 5를 참조하면, 로우 A(ROW A)에 대한 리드 명령이 수행된 후 다른 로우(ROW B)에 대한 리드 명령이 처리되어야 할 경우(이하, '로우-미스(row-miss)'라 한다.), 컨트롤 로직(20)과 컨트롤러(57)는 리드 액티브 명령(ACT1)을 수신한다.
제10시점(T10)에서, 컨트롤러(57)는, 리드 액티브 명령(ACT1)에 응답하여, 하이-레벨(H)을 갖는 스위치 신호(/ISO)를 출력하고, 비트 라인 감지 증폭기 인에이블 신호(BLSAE)는 하이-레벨(H)로부터 로우-레벨(L)로 천이하고, 비트 라인 감지 증폭기(BLSA)는 디스에이블된다.
따라서, 스위치 회로(53)는, 하이-레벨(H)을 갖는 스위치 신호(/ISO)에 응답하여, 비트 라인 쌍(BL_PAIR)과 비트 라인 감지 증폭기(BLSA)를 접속시킨다. 비트 라인 감지 증폭기(BLSA)가 비트 라인 쌍(BL_PAIR)에 접속됨에 따라, 비트 라인 감지 증폭기(BLSA)는 프리차지 회로(52)에 의해 프리차지될 수 있다.
비트 라인 감지 증폭기(BLSA)의 프리차지가 완료되면, 프리차지 인에이블 신호(EQ)는 하이-레벨(H)로부터 로우-레벨(L)로 천이하고, 프리차지 작동은 종료된다.
제11시점(11)에서, 상기 프리차지 작동이 종료된 후, 워드 라인 신호(WL)가 로우-레벨(L)로부터 하이-레벨(H)로 천이함에 따라, 비트 라인 감지 증폭기(BLSA)는 비트 라인 쌍(BL_PAIR)에 접속된 메모리 셀들의 데이터를 감지 증폭할 수 있다.
도 5에서 로우 B(ROW B)에 상응하는 워드 라인 신호(WL)가 로우-레벨(L)로부터 하이-레벨(H)로 천이하였으므로, 로우 B(ROW B)에 접속되는 메모리 셀들의 데이터가 감지 증폭될 수 있다.
제12시점(T12)에서, 상기 메모리 셀들의 데이터가 감지 증폭되는 도중에, 비트 라인 감지 증폭기 인에이블 신호(BLSAE)가 로우-레벨(L)로부터 하이-레벨(H)로 천이한다. 따라서, 비트 라인 감지 증폭기(BLSA)의 증폭 작동이 인에이블되고, 비트 라인 쌍(BL_PAIR)의 전압 차이가 감지 증폭된다.
제13시점(T13)에서, 감지 증폭 작동이 수행된 후 리드 명령(RD)이 입력되면, 비트 라인 감지 증폭기(BLSA)는, 컬럼 선택 신호(CSL)에 따라, 증폭된 신호를 데이터 입/출력 라인 쌍(I/O 및 I/OB)을 통해 입/출력 게이트(61)로 출력할 수 있다. 상기 증폭된 신호가 데이터 입/출력 라인 쌍(I/O 및 I/OB)으로 출력되는 동시에 메모리 셀들의 데이터를 회복하는 회복 작동이 수행될 수 있다.
제14시점(T14)에서, 상기 회복 작동이 수행되는 도중에, 비트 라인 감지 증폭기(BLSA)는, 컬럼 선택 신호(CSL)에 응답하여, 증폭된 신호를 데이터 입/출력 라인 쌍(I/O와 I/OB)을 통해 입/출력 게이트(61)로 출력할 수 있다.
데이터가 회복된 후, 워드 라인 신호(WL)가 하이-레벨(H)로부터 로우-레벨(L)로 천이하면, 메모리 셀들과 비트 라인 쌍(BL_PAIR) 사이의 접속은 차단될 수 있다. 컨트롤러(57)는 로우-레벨을 갖는 스위치 신호(/ISO)를 출력하므로, 스위치 회로(53)는 비트 라인 쌍(BL_PAIR)과 비트 라인 감지 증폭기(BLSA) 사이의 접속을 차단한다.
제15시점(T15)에서, 프리차지 회로(52)는, 하이-레벨(H)로 천이한 프리차지 인에이블 신호 (EQ)에 응답하여, 비트 라인 쌍(BL_PAIR)을 프리차지할 수 있다. 제16시점(T16)에서, 비트 라인 쌍(BL_PAIR)의 프리차지는 완료될 수 있다.
본 발명의 실시 예에 따르면, 비트 라인 쌍(BL_PAIR)은 이전 리드 작동 중에 미리 프리차지되어 있으므로, 로우-미스인 경우, 메모리 장치(10)는, 리드 액티브 명령(ACT1)에 따라, 비트 라인 감지 증폭기(BLSA)만을 프리차지할 수 있다. 따라서, 다음 리드 명령(RD)을 수행하는 데 필요한 시간은 클로즈-페이지 정책에서 수행되는 시간과 거의 같을 수 있다.
오픈-페이지 정책의 경우, 리드 명령(RD)이 수행된 후에도 비트 라인 감지 증폭기(BLSA)는 인에이블 상태를 유지한다. 따라서, 로우-미스일 때, 메모리 장치(10)에 의해 다음 리드 명령(RD)이 처리되는 시간은 프리차지 시간(precharge time(tRP)), 비트 라인 감지 증폭기(BLSA)를 활성화하는 시간(tRCD), 및 어드레스 액세스 시간(tAA)의 합에 상응하는 시간과 실질적으로 동일 또는 유사하다.
클로즈-페이지 정책의 경우, 리드 명령(RD)이 수행된 후, 메모리 셀들에 대한 회복 작동이 이미 수행되고, 비트 라인 감지 증폭기(BLSA)는 디스에이블된다. 따라서, 로우-미스일 때, 메모리 장치(10)에 의해 다음 리드 명령이 처리되는 시간은 비트 라인 감지 증폭기(BLSA)를 활성화하는 시간(tRCD)과 어드레스 액세스 시간(tAA)의 합에 상응하는 시간과 실질적으로 동일 또는 유사하다.
본 발명의 실시 예에 따르면, 이전 리드 명령이 수행되는 도중에 메모리 셀들에 대한 회복 작동과 비트 라인 쌍(BL_PAIR)의 프리차지가 완료된다. 따라서, 로우-미스일 때, 메모리 장치(10)에 의해 다음 리드 명령(RD)이 처리되는 시간은 비트 라인 감지 증폭기(BLSA)를 프리차지하는 시간, 비트 라인 감지 증폭기(BLSA)를 활성화하는 시간(tRCD), 및 어드레스 액세스 시간(tAA)의 합에 상응하는 시간과 실질적으로 동일 또는 유사하다.
비트 라인 감지 증폭기(BLSA)를 프리차지하는 시간은 각 시간(tRCD과 tAA)에 비해 상대적으로 짧으므로, 로우-미스일 때, 메모리 장치(10)에 의해 다음 리드 명령(RD)이 처리되는 시간은 클로즈-페이지 정책의 시간과 실질적으로 동일 또는 유사하다.
도 6은 도 1에 도시된 메모리 장치의 라이트 작동의 일 실시 예를 나타낸 타이밍도이다.
도 6의 제1시점(T1)부터 제4시점(T4)까지의 작동은 도 4의 제1시점(T1)부터 제4시점(T4)까지의 작동과 동일 또는 유사하므로 이에 관한 설명은 생략하기로 한다.
도 1부터 도 4, 및 도 6을 참조하면, 비트 라인 감지 증폭기(BLSA)의 증폭 작동 후, 컨트롤러(57)는 로우-레벨을 갖는 스위치 신호(/ISO)를 출력하고, 스위치 회로(53)에 따라 비트 라인 쌍(BL_PAIR)과 비트 라인 감지 증폭기(BLSA) 사이의 접속은 차단될 수 있다.
제5시점(T5)에서, 비트 라인 쌍(BL_PAIR)과 비트 라인 감지 증폭기(BLSA) 사이의 접속이 차단된 후, 비트 라인 감지 증폭기(BLSA)는 라이트 명령에 따라 입/출력 게이트(61)로부터 라이트 데이터를 수신할 수 있다.
상기 라이트 명령은 제1라이트 명령(WR1)과 제2라이트 명령(WR2) 중에서 어느 하나일 수 있다. 제1라이트 명령(WR1)은, 상기 라이트 명령의 다음 명령이 로우-히트인 경우를 의미한다. 제2라이트 명령(WR2)은, 상기 라이트 명령의 다음 명령이 로우-미스인 경우를 의미한다.
제5시점(T5)에서, 컨트롤 로직(20)과 컨트롤러(57)가 제1라이트 명령(WR1)을 수신하는 경우, 스위치 신호(/ISO)는 로우-레벨(L)을 유지한다. 따라서, 비트 라인 감지 증폭기(BLSA)로 입력되는 라이트 데이터는 비트 라인 쌍(BL_PAIR)과 메모리 셀들로 전송되지 않을 수 있다.
제6시점(T6)에서, 컨트롤 로직(20)과 컨트롤러(57)가 제1라이트 명령(WR1)을 다시 수신하는 경우, 비트 라인 감지 증폭기(BLSA)로 입력되는 라이트 데이터는 비트 라인 감지 증폭기(BLSA)에 오버라이트(overwrite)될 수 있다.
제7시점(T7)에서, 컨트롤 로직(20)과 컨트롤러(57)가 제2라이트 명령(WR2)을 수신하는 경우, 컨트롤러(57)는 하이-레벨을 갖는 스위치 신호(/ISO)를 출력하고, 비트 라인 쌍(BL_PAIR)과 비트 라인 감지 증폭기(BLSA) 사이의 접속은 차단된다.
제2라이트 명령(WR2)에 의해 비트 라인 감지 증폭기(BLSA)로 입력되는 라이트 데이터는, 비트 라인 쌍(BL_PAIR)을 통해 상기 메모리 셀들에 라이트(또는 회복)될 수 있다.
제8시점(T8)에서, 상기 라이트 데이터가 상기 메모리 셀들에 라이트된 후, 워드 라인 신호(WL)와 스위치 신호(/ISO) 각각은 하이-레벨(H)로부터 로우-레벨(L)로 천이한다. 프리차지 인에이블 신호(EQ)는 로우-레벨(L)로부터 하이-레벨(H)로 천이하고, 프리차지 회로(52)는 비트 라인 쌍(BL_PAIR)을 프리차지할 수 있다. 제9시점(T9)에서, 비트 라인 쌍(BL_PAIR)의 프리차지가 완료될 수 있다.
도 7은 도 4와 도 5에 도시된 리드 작동의 실시 예들을 나타낸 플로우차트이다.
도 1부터 도 5, 및 도 7을 참조하면, 프리차지 회로(52)가 비트 라인 쌍(BL_PAIR)을 프리차지하는 도중에, 컨트롤 로직(20)과 컨트롤러(57)는 리드 액티브 명령(ACT1)을 수신할 수 있다(S700).
컨트롤러(57)는, 리드 액티브 명령(ACT1)에 응답하여, 하이-레벨을 갖는 스위치 신호(/ISO)를 출력할 수 있다. 스위치 회로(53)는, 하이-레벨을 갖는 스위치 신호(/ISO)에 응답하여, 비트 라인 쌍(BL_PAIR)과 비트 라인 감지 증폭기(BLSA)를 접속시킬 수 있다. 따라서, 프리차지 회로(52)는 비트 라인 감지 증폭기(BLSA)를 프리차지할 수 있다(S710).
비트 라인 감지 증폭기(BLSA)가 프리차지된 후, 프리차지 회로(52)는 디스에이블되고, 비트 라인 감지 증폭기(BLSA)는 인에이블된다. 따라서, 비트 라인 감지 증폭기(BLSA)는 메모리 셀의 데이터들의 감지증폭할 수 있다(S720).
리드 명령(RD)에 응답하여, 비트 라인 감지 증폭기(BLSA)는 증폭된 신호를 입/출력 게이트(61)로 출력할 수 있다(S730). 상기 증폭된 신호가 입/출력 게이트 (61)로 출력되는 것과 병렬적으로 메모리 셀들의 데이터를 회복하는 회복 작동이 수행될 수 있다(S750).
상기 회복 작동이 완료된 후, 컨트롤러(57)는 로우-레벨을 갖는 스위치 신호 (/ISO)를 출력하고, 프리차지 회로(52)는 비트 라인 쌍(BL_PAIR)을 프리차지할 수 있다(S760).
S730 단계 후, 로우-히트(ROW-HIT)가 발생한 경우, 비트 라인 감지 증폭기 (BLSA)는 증폭된 신호를 입/출력 게이트(61)로 출력할 수 있다(S730).
로우-미스(ROW-MISS)가 발생할 경우, 컨트롤러(57)는, 리드 액티브 명령 (ACT1)에 응답하여, 하이-레벨을 갖는 스위치 신호(/ISO)를 출력하고, 비트 라인 감지 증폭기(BLSA)는 프리차지될 수 있다(S700과 S710).
도 8은 도 6에 도시된 라이트 작동의 실시 예를 나타낸 플로우차트이다.
도 1 내지 도 3, 도 6, 및 도 8을 참조하면, 프리차지 회로(52)가 비트 라인 쌍(BL_PAIR)을 프리차지하는 도중에, 컨트롤 로직(20)과 컨트롤러(57)는 라이트 액티브 명령(ACT2)을 수신할 수 있다(S800).
컨트롤러(57)는, 라이트 액티브 명령(ACT2)에 응답하여, 하이-레벨을 갖는 스위치 신호(/ISO)를 출력할 수 있다. 스위치 회로(53)는, 하이-레벨을 갖는 스위치 신호(/ISO)에 응답하여, 비트 라인 쌍(BL_PAIR)과 비트 라인 감지 증폭기(BLSA)를 접속시킬 수 있다. 따라서, 프리차지 회로(52)는 비트 라인 감지 증폭기(BLSA)를 프리차지할 수 있다(S810).
비트 라인 감지 증폭기(BLSA)가 프리차지된 후, 프리차지 회로(52)는 디스에이블되고, 비트 라인 감지 증폭기(BLSA)는 인에이블될 수 있다(S820).
컨트롤러(57)는, 비트 라인 감지 증폭기(BLSA)가 인에이블된 후, 로우-레벨을 갖는 스위치 신호(/ISO)를 생성한다. 따라서, 비트 라인 쌍(BL_PAIR)과 비트 라인 감지 증폭기(BLSA) 사이의 접속이 차단된다(S830).
컨트롤 로직(20)과 컨트롤러(57)는 라이트 명령을 수신할 수 있다(S840).
상기 라이트 명령이 제1라이트 명령(WR1)인 경우(S840 또는 S860의 WR1), 스위치 신호(/ISO)는 로우-레벨을 유지하고, 비트 라인 감지 증폭기(BLSA)는 입/출력 게이트(61)로부터 라이트 데이터를 수신할 수 있다(S850).
비트 라인 쌍(BL_PAIR)과 비트 라인 감지 증폭기(BLSA) 사이의 접속이 차단되어 있으므로, 상기 라이트 데이터는 비트 라인 쌍(BL_PAIR)으로 전송되지 않는다. 즉, 두 개의 동일한 제1라이트 명령(WR1)이 순차적으로 입력될 때, 각각의 라이트 데이터는 비트 라인 감지 증폭기(BLSA)로 순차적으로 전송된다.
상기 라이트 명령이 제2라이트 명령(WR2)인 경우(S840 또는 S860의 WR2), 컨트롤러(57)는 하이-레벨을 갖는 스위치 신호(/ISO)를 출력하고, 비트 라인 쌍 (BL_PAIR)과 비트 라인 감지 증폭기(BLSA)는 서로 접속될 수 있다(S870).
비트 라인 감지 증폭기(BLSA)가 입/출력 게이트(61)로부터 라이트 데이터를 수신하면, 수신된 라이트 데이터는 비트 라인 쌍(BL_PAIR)을 통해 메모리 셀들에 라이트(또는 회복) 될 수 있다(S880).
S880 단계 후, 컨트롤러(57)는 로우-레벨을 갖는 스위치 신호(/ISO)를 출력하고, 프리차지 회로(52)는 비트 라인 쌍(BL_PAIR)을 프리차지할 수 있다(S890).
도 9는 도 1에 도시된 메모리 장치를 포함하는 멀티-칩 패키지의 일 실시 예를 나타내는 개념도이다.
도 1과 도 9를 참조하면, 멀티-칩 패키지(300)는 패키지 기판(310)의 위(on)에 순차적으로 적층된 복수의 반도체 장치들(330, 340, 및 350)을 포함할 수 있다. 복수의 반도체 장치들(330, 340, 및 350) 중에서 적어도 하나는 메모리 장치(10)를 포함할 수 있다.
복수의 반도체 장치들(330, 340, 및 350) 각각의 작동을 제어하기 위한 메모리 컨트롤러(미도시)는 복수의 반도체 장치들(330, 340, 및 350) 중에서 적어도 하나의 반도체 장치의 내부에 구현되거나 패키지 기판(310)의 위(on)에 구현될 수 있다.
복수의 반도체 장치들(330, 340, 및 350) 사이의 전기적 연결을 위해, 실리콘 관통 전극(through-silicon via(TSV)), 와이어, 또는 범프(bump)가 사용될 수 있다. 멀티-칩 패키지(300)는 솔더 볼들(solder balls; 320)을 포함할 수 있다.
실시 예에 따라, 제1반도체 장치(330)는 로직 다이(logic die)로서, 입출력 인터페이스 장치와 메모리 컨트롤러를 포함하고, 제2반도체 장치(340)와 제3반도체 장치(350) 각각은 적층된 메모리 다이들을 포함할 수 있고, 상기 메모리 다이들 각각은 메모리 셀 어레이를 포함할 수 있다. 제2반도체 장치(340)의 메모리 장치와 제3반도체 장치(350)의 메모리 장치는 동일한 종류의 메모리 장치일 수 있고, 서로 다른 종류의 메모리 장치일 수 있다.
다른 실시 예에 따라, 복수의 반도체 장치들(330, 340, 및 350) 각각은 메모리 컨트롤러를 포함할 수 있다. 실시 예들에 따라, 상기 메모리 컨트롤러는 대응되는 메모리 셀 어레이와 동일한 다이(die)에 구현될 수 있고, 상기 메모리 셀 어레이가 구현된 다이와 다른 다이(die)에 구현될 수 있다.
또 다른 실시 예에 따라, 제1반도체 장치(330)는 광학 인터페이스 장치를 포함할 수 있다. 메모리 컨트롤러는 제1반도체 장치(330) 또는 제2반도체 장치(340)에 구현될 수 있고, 메모리 장치는 제2반도체 장치(340) 또는 제3반도체 장치(350)에 구현될 수 있다. 상기 메모리 컨트롤러와 상기 메모리 장치는 TSV들을 통해 접속될 수 있다.
도 10은 도 9에 도시된 메모리 장치를 포함하는 멀티-칩 패키지의 일 실시 예를 입체적으로 나타내는 개념도이다.
도 1, 도 9, 및 도 10을 참조하면, 멀티-칩 패키지(300')는 TSV들(360)을 통해 서로 접속되고 적층된 복수의 다이들(330, 340, 및 350)을 포함한다. 다이들( 330, 340, 및 350) 각각은 메모리 장치(10)를 포함할 수 있다.
도 11은 도 1에 도시된 메모리 장치를 포함하는 시스템의 일 실시 예를 나타낸다.
도 1, 및 도 9 내지 도 11을 참조하면, 도 1에 도시된 메모리 장치(10)를 포함하는 시스템(400)은 PC 또는 휴대용 전자 장치로 구현될 수 있다. 상기 휴대용 전자 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assitant), EDA(enterprise digital assistant), 모바일 인터넷 장치(mobile internet device(MID)), PMP (portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 또는 만물 인터넷(internet of everything(IoE)) 장치로 구현될 수 있다.
시스템(400)은 메모리 장치(10)와 프로세서(411)를 포함할 수 있다. 실시 예에 따라, 메모리 장치(10)와 프로세서(411)는 하나의 패키지(410)로 패키징될 수 있다. 패키지(410)는 시스템 보드(미도시) 위(on)에 마운트(mount)될 수 있다. 패키지(410)는 도 9에 도시된 패키지(300) 또는 도 10에 도시된 패키지(300')를 의미할 수 있다.
프로세서(411)는 메모리 장치(10)의 데이터 처리 작동, 예컨대 라이트 작동 또는 리드 작동을 제어할 수 있는 메모리 컨트롤러(413)를 포함할 수 있다. 메모리 컨트롤러(413)는 시스템(400)의 전반적인 동작을 제어하는 프로세서(411)에 의해 제어될 수 있다. 실시 예에 따라, 메모리 컨트롤러(413)는 메모리 장치(10)와 프로세서(411) 사이에 접속될 수 있다.
메모리 장치(10)에 저장된 데이터는, 프로세서(411)의 제어에 따라, 디스플레이(420)를 통하여 디스플레이될 수 있다.
무선 송수신기(430)는 안테나(ANT)를 통해 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(430)는 안테나(ANT)를 통해 수신된 무선 신호를 프로세서(411)에 의해 처리될 수 있는 신호들로 변환할 수 있다. 프로세서(411)는 무선 송수신기(430)로부터 출력된 신호들을 처리하고, 처리된 신호들을 메모리 장치(10)에 저장하거나 또는 디스플레이(420)를 통하여 디스플레이할 수 있다.
무선 송수신기(430)는 프로세서(411)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(440)는, 프로세서(411)의 동작을 제어하기 위한 제어 신호 또는 프로세서(411)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(411)는 메모리 장치(10)로부터 출력된 데이터, 무선 송수신기(430)로부터 출력된 무선 신호, 또는 입력 장치(440)로부터 출력된 데이터가 디스플레이(420)를 통하여 디스플레이될 수 있도록 디스플레이(420)를 제어할 수 있다.
실시 예에 따라, 메모리 컨트롤러(413)는 프로세서(411)의 일부로서 구현되거나, 프로세서(411)와 별도의 칩으로 구현될 수 있다.
도 12는 도 1에 도시된 메모리 장치를 포함하는 시스템의 다른 실시 예를 나타낸다.
도 1, 도 9, 도 10, 및 도 12를 참조하면, 시스템(600)은 메모리 카드 (memory card) 또는 스마트 카드(smart card)로 구현될 수 있다.
시스템(600)은 메모리 장치(10), 메모리 컨트롤러(611), 및 카드 인터페이스 (620)를 포함할 수 있다.
실시 예에 따라, 메모리 장치(10)와 메모리 컨트롤러(611)는 패키지(610)로 패키징될 수 있다. 패키지(610)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지(610)는 도 9에 도시된 패키지(300) 또는 도 10에 도시된 패키지(300')를 의미할 수 있다.
메모리 컨트롤러(611)는 메모리 장치(10)와 카드 인터페이스(620) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라, 카드 인터페이스(620)는 SD(secure digital) 카드 인터페이스, MMC(multimedia card) 인터페이스, 또는 eMMC(embedded-MMC) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(620)는, 호스트의 프로토콜에 따라, 상기 호스트와 메모리 컨트롤러(611) 사이에서 데이터 교환을 인터페이싱할 수 있다.
시스템(600)이 휴대용 전자 장치와 호스트에 접속될 때, 상기 호스트는 카드 인터페이스(620)와 메모리 컨트롤러(611)를 통하여 메모리 장치(10)에 저장된 데이터를 주거나 받을 수 있다.
도 13은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 1, 도 9, 도 10, 및 도 13을 참조하면, 시스템(700)은 이미지 처리 장치, 예컨대 디지털 카메라, 또는 디지털 카메라가 부착된 휴대용 전자 장치로 구현될 수 있다.
시스템(700)은 메모리 장치(10), 프로세서(711), 메모리 컨트롤러(713), 이미지 센서(720), 및 디스플레이(730)를 포함할 수 있다.
실시 예에 따라, 메모리 장치(10)와 프로세서(711)는 패키지(710)로 패키징될 수 있다. 패키지(710)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지(710)는 도 9에 도시된 패키지(300) 또는 도 10에 도시된 패키지(300')를 의미할 수 있다.
메모리 컨트롤러(713)는 반도체 메모리 장치(10)의 작동을 제어할 수 있다. 실시 예에 따라, 메모리 컨트롤러(713)는 프로세서(711)의 일부로서 구현되거나, 프로세서(711)와 별개의 칩으로 구현될 수 있다.
이미지 센서(720)는 광학 이미지를 디지털 신호로 변환하고, 변환된 디지털 신호는 프로세서(711)의 제어 하에 메모리 장치(10)에 저장되거나 또는 디스플레이(730)를 통하여 디스플레이될 수 있다. 또한, 메모리 장치(10)에 저장된 디지털 신호는 프로세서(711)의 제어 하에 디스플레이(730)를 통하여 디스플레이될 수 있다.
도 14는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 1, 도 9, 도 10, 및 도 14를 참조하면, 시스템(800)은 메모리 장치(10)와 시스템(800)의 전반적인 동작을 제어할 수 있는 프로세서(811)를 포함할 수 있다. 상기 시스템(800)은 휴대용 전자 장치로 구현될 수 있다.
실시 예에 따라, 메모리 장치(10)와 프로세서(811)는 패키지(810)로 패키징될 수 있다. 패키지(810)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지(810)는 도 9에 도시된 패키지(300) 또는 도 10에 도시된 패키지(300')를 의미할 수 있다.
프로세서(811)는 메모리 장치(10)의 동작을 제어하기 위한 메모리 컨트롤러 (813)를 포함할 수 있다. 시스템(800)은 프로세서(811)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리(840)를 포함할 수 있다. 메모리(840)는 불휘발성 메모리 또는 휘발성 메모리로 구현될 수 있다.
시스템(800)에 접속된 호스트(HOST)는, 프로세서(811)와 호스트 인터페이스 (830)를 통하여, 메모리 장치(10)와 데이터를 주거나 받을 수 있다. 이때, 메모리 컨트롤러(813)는 메모리 인터페이스의 기능을 수행할 수 있다.
실시 예에 따라, 시스템(800)은 ECC(error correction code) 블록(820)을 더 포함할 수 있다. 프로세서(811)의 제어에 따라 동작하는 ECC 블록(820)은 메모리 컨트롤러(813)를 통하여 메모리 장치(10)로부터 출력된 데이터에 포함된 에러 비트를 검출하고, 상기 에러 비트를 정정하고, 에러 정정된 데이터를 호스트 인터페이스(830)를 통하여 호스트(HOST)로 전송할 수 있다.
프로세서(811)는 버스(801)를 통하여 ECC 블록(820), 호스트 인터페이스 (830), 및 메모리(840) 사이에서 데이터의 교환을 제어할 수 있다.
시스템(800)은 플래시 메모리 드라이브, USB(universal serial bus) 메모리 드라이브, IC-USB 메모리 드라이브, 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 15는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 1과 도 15를 참조하면, 시스템(1900), 예컨대 메모리 모듈은 인쇄회로 기판(printed circuit board(PCB); 1910)에 마운트된 메모리 장치들(1912-1~1912-k, k는 2 이사의 자연수)을 포함할 수 있다. PCB(1910)는 접속 핀들(1914)을 포함할 수 있다. 메모리 장치들(1912-1~1912-k) 각각은 도 1에 도시된 메모리 장치(10)일 수 있다.
상기 메모리 모듈은 SIMM(single in-line memory module), DIMM(dual in-line memory module), LRDIMM(load reduction dual in-line memory module), FBDIMM(Fully Buffered DIMM), UDIMM(unregistered DIMM), RDIMM(registered DIMM), 또는 SO-DIMM(small outline DIMM)일 수 있다.
도 16은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 1, 도 15, 및 도 16을 참조하면, 시스템(2000)은 PC(personal computer), 랩탑(laptop) 컴퓨터, 또는 서버로 구현될 수 있다.
시스템(2000)은 메인 보드(main board; 2010)에 장착된 메모리 모듈 슬롯 (memory module slot; 2013)과 프로세서(2020)를 포함한다. 메모리 모듈(1900)의 메모리 장치들(1912-1~1912-k) 각각은 메모리 모듈 슬롯(2013)과 메인 보드(2010)를 통하여 프로세서(2020)와 데이터를 주거나 받을 수 있다. 메모리 장치들(1912-1~1912-k) 각각은 도 1에 도시된 메모리 장치(10)일 수 있다. 프로세서(2020)는 칩 셋(chip set)일 수 있다. 프로세서(2020)는 메모리 장치들(1912-1~1912-k)을 제어하기 위한 메모리 컨트롤러(2021)를 포함할 수 있다.
도 17은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다. 도 1과 도 17을 참조하면, 시스템(2100)은 모바일 컴퓨팅 장치(mobile computing device)로 구현될 수 있다.
상기 모바일 컴퓨팅 장치는 휴대용 전자 장치를 의미할 수 있다.
애플리케이션 프로세서(application processor(AP); 2110)는 각 요소(2115, 2120, 2145, 및 2150)의 동작을 제어할 수 있다. AP(2110)는 시스템 온 칩(system on chip(SoC))로 구현될 수 있다.
각 메모리 장치(2115와 2221)는 도 1에 도시된 메모리 장치(10)일 수 있다.
AP(2110)의 내부에 구현된 메모리 컨트롤러(2111)는 메모리 장치(2115)에 대한 액세스 동작을 제어할 수 있다. AP(2110)의 내부에 구현된 디스플레이 드라이버 (2113)는 디스플레이(2150)의 동작을 제어할 수 있다.
모뎀(2120)은 무선 송수신기(2130)와 AP(2110) 사이에서 주고받는 데이터를 인터페이싱(interfacing)할 수 있다. 모뎀(2120)에 의해 처리된 데이터는 메모리 장치(2221)에 저장되거나 AP(2110)로 전송될 수 있다.
안테나(ANT)를 통하여 수신된 무선 데이터는 무선 송수신기(2130)를 통하여 모뎀(2120)으로 전송되고, 모뎀(2120)으로부터 출력된 데이터는 무선 송수신기 (2130)에 의해 무선 데이터로 변환되고 변환된 무선 데이터는 안테나(ANT)를 통하여 출력될 수 있다.
이미지 신호 프로세서(2145)는 카메라(또는 이미지 센서; 2140)로부터 출력된 신호를 처리하고, 처리된 데이터를 AP(2110)로 전송할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 1912-1~1912-k, 2115, 2221: 메모리 장치
20: 컨트롤 로직(control logic)
50: 뱅크(bank)
52: 프리차지 회로(precharge circuit)
53: 스위치 회로(switching circuit)
55: 비트 라인 감지 증폭기(bit line sense amplifier)
57: 컨트롤러
61: 입/출력 게이트(I/O gate)
300, 300': 패키지
400, 600, 700, 800, 2000, 2100: 시스템
1900: 메모리 모듈

Claims (10)

  1. 제1비트 라인에 접속된 제1메모리 셀;
    제2비트 라인에 접속된 제2메모리 셀;
    상기 제1비트 라인과 상기 제2비트 라인 사이에 접속된 프리차지 회로;
    제1입력 단자와 제2입력 단자를 포함하는 감지 증폭기;
    스위치 신호에 응답하여, 상기 제1비트 라인과 상기 제1입력 단자 사이의 접속과 상기 제2비트 라인과 상기 제2입력 단자 사이의 접속을 제어하는 스위치 회로; 및
    수신된 명령에 응답하여 상기 스위치 신호를 생성하는 컨트롤러를 포함하고,
    상기 프리차지 회로에 의해 상기 제1비트 라인과 상기 제2비트 라인에 대한 프리차지 작동이 수행되는 동안, 라이트 작동을 위한 라이트 액티브 명령이 입력되면:
    상기 컨트롤러는, 상기 라이트 액티브 명령에 응답하여, 활성화된 상기 스위치 신호를 출력하고,
    상기 감지 증폭기는, 상기 프리차지 작동이 종료된 후 감지 증폭기 인에이블 신호에 응답하여 인에이블되는 동안 라이트 명령에 따라 라이트 데이터를 수신하는 메모리 장치.
  2. 제1항에 있어서,
    상기 프리차지 회로에 의해 상기 제1비트 라인과 상기 제2비트 라인에 대한 프리차지 작동이 수행되는 동안, 리드 작동을 위한 리드 액티브 명령이 입력되면,
    상기 컨트롤러는, 상기 리드 액티브 명령에 응답하여, 활성화된 상기 스위치 신호를 출력하고,
    상기 감지 증폭기는, 상기 프리차지 작동이 종료된 후 감지 증폭기 인에이블 신호에 응답하여, 상기 제1비트 라인의 전압과 상기 제2비트 라인의 전압의 차이를 증폭하고,
    상기 메모리 장치는, 증폭된 신호가 출력되는 동안, 상기 제1메모리 셀과 상기 제2메모리 셀에 대한 회복 작동을 수행하고,
    상기 회복 작동이 종료된 후, 상기 컨트롤러는 상기 스위치 신호를 비활성화하고,
    상기 프리차지 회로는 상기 프리차지 작동을 수행하는 메모리 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 컨트롤러는, 상기 프리차지 작동이 종료된 후 상기 스위치 신호를 비활성화하고,
    상기 라이트 명령이 제1로우에 대한 제1라이트 명령이고, 다음 명령이 상기 제1로우에 대한 제2라이트 명령일 때,
    상기 컨트롤러는, 상기 스위치 신호의 비활성화 상태를 유지시키는 메모리 장치.
  5. 제1항에 있어서,
    상기 컨트롤러는, 상기 프리차지 작동이 종료된 후 상기 스위치 신호를 비활성화하고,
    상기 라이트 명령이 제1로우에 대한 제1라이트 명령이고, 다음 명령이 상기 제1로우에 대한 제2라이트 명령이 아닐 때,
    상기 컨트롤러는, 상기 제1라이트 명령에 응답하여, 활성화된 상기 스위치 신호를 출력하고,
    상기 메모리 장치는, 상기 제1메모리 셀과 상기 제2메모리 셀에 대한 회복 작동을 수행하고,
    상기 회복 작동이 종료된 후, 상기 컨트롤러는 상기 스위치 신호를 비활성화하고,
    상기 프리차지 회로는 상기 프리차지 작동을 수행하는 메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 장치는 DRAM(dynamic random access memory)인 메모리 장치.
  7. 접속 핀을 포함하는 인쇄 회로 기판(printed circuit board(PCB)); 및
    상기 PCB에 마운트되는 메모리 장치를 포함하고,
    상기 메모리 장치는,
    제1비트 라인에 접속된 제1메모리 셀;
    제2비트 라인에 접속된 제2메모리 셀;
    상기 제1비트 라인과 상기 제2비트 라인 사이에 접속된 프리차지 회로;
    제1입력 단자와 제2입력 단자를 포함하는 감지 증폭기;
    스위치 신호에 응답하여, 상기 제1비트 라인과 상기 제1입력 단자 사이의 접속과 상기 제2비트 라인과 상기 제2입력 단자 사이의 접속을 제어하는 스위치 회로; 및
    상기 접속 핀을 통하여 상기 메모리 장치로 수신되는 명령에 응답하여 상기 스위치 신호를 생성하는 컨트롤러를 포함하고,
    상기 프리차지 회로에 의해 상기 제1비트 라인과 상기 제2비트 라인에 대한 프리차지 작동이 수행되는 동안, 라이트 작동을 위한 라이트 액티브 명령이 입력되면:
    상기 컨트롤러는, 상기 라이트 액티브 명령에 응답하여, 활성화된 상기 스위치 신호를 출력하고,
    상기 감지 증폭기는, 상기 프리차지 작동이 종료된 후 감지 증폭기 인에이블 신호에 응답하여 인에이블되는 동안 라이트 명령에 따라 라이트 데이터를 수신하는 메모리 모듈.
  8. 제7항에 기재된 메모리 모듈;
    상기 메모리 모듈과 접속되는 메모리 모듈 슬롯; 및
    상기 메모리 모듈 슬롯과 전기적으로 접속된 프로세서를 포함하며,
    상기 프로세서는 상기 메모리 장치의 작동을 제어하는 메모리 컨트롤러를 포함하는 컴퓨팅 시스템.
  9. 메모리 장치; 및
    상기 메모리 장치의 작동을 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는,
    제1비트 라인에 접속된 제1메모리 셀;
    제2비트 라인에 접속된 제2메모리 셀;
    상기 제1비트 라인과 상기 제2비트 라인 사이에 접속된 프리차지 회로;
    제1입력 단자와 제2입력 단자를 포함하는 감지 증폭기;
    스위치 신호에 응답하여, 상기 제1비트 라인과 상기 제1입력 단자 사이의 접속과 상기 제2비트 라인과 상기 제2입력 단자 사이의 접속을 제어하는 스위치 회로; 및
    상기 메모리 컨트롤러로부터 수신된 명령에 응답하여 상기 스위치 신호를 생성하는 컨트롤러를 포함하고,
    상기 프리차지 회로에 의해 상기 제1비트 라인과 상기 제2비트 라인에 대한 프리차지 작동이 수행되는 동안, 라이트 작동을 위한 라이트 액티브 명령이 입력되면:
    상기 컨트롤러는, 상기 라이트 액티브 명령에 응답하여, 활성화된 상기 스위치 신호를 출력하고,
    상기 감지 증폭기는, 상기 프리차지 작동이 종료된 후 감지 증폭기 인에이블 신호에 응답하여 인에이블되는 동안 라이트 명령에 따라 라이트 데이터를 수신하는 메모리 시스템.
  10. 제9항에 기재된 메모리 시스템; 및
    프로세서를 포함하고,
    상기 메모리 컨트롤러는 상기 프로세서의 내부에 구현되는 컴퓨팅 시스템.
KR1020150022303A 2015-02-13 2015-02-13 메모리 장치, 이를 포함하는 메모리 모듈, 및 메모리 시스템 Active KR102292233B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150022303A KR102292233B1 (ko) 2015-02-13 2015-02-13 메모리 장치, 이를 포함하는 메모리 모듈, 및 메모리 시스템
US14/734,101 US9767887B2 (en) 2015-02-13 2015-06-09 Memory device, memory module including the same, and memory system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150022303A KR102292233B1 (ko) 2015-02-13 2015-02-13 메모리 장치, 이를 포함하는 메모리 모듈, 및 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20160099949A KR20160099949A (ko) 2016-08-23
KR102292233B1 true KR102292233B1 (ko) 2021-08-24

Family

ID=56622324

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150022303A Active KR102292233B1 (ko) 2015-02-13 2015-02-13 메모리 장치, 이를 포함하는 메모리 모듈, 및 메모리 시스템

Country Status (2)

Country Link
US (1) US9767887B2 (ko)
KR (1) KR102292233B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10373665B2 (en) 2016-03-10 2019-08-06 Micron Technology, Inc. Parallel access techniques within memory sections through section independence
KR102548599B1 (ko) * 2016-06-17 2023-06-29 삼성전자주식회사 버퍼메모리를 포함하는 메모리 장치 및 이를 포함하는 메모리 모듈
US11024365B1 (en) 2020-02-05 2021-06-01 Samsung Electronics Co., Ltd. Time interleaved sampling of sense amplifier circuits, memory devices and methods of operating memory devices
TWI867374B (zh) * 2022-11-28 2024-12-21 華邦電子股份有限公司 可執行邏輯非運算的記憶體裝置及感測放大器
US20240256156A1 (en) * 2023-01-31 2024-08-01 Micron Technology, Inc. Sense amplifiers as static random access memory

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100434482B1 (ko) 1997-08-27 2004-07-16 삼성전자주식회사 분리게이트 제어회로 및 제어방법과 이를 이용한 반도체 메모리장치
KR100280449B1 (ko) 1998-03-07 2001-02-01 김영환 반도체 메모리의 로우 버퍼 구동 제어 회로
KR100381968B1 (ko) 1998-12-30 2004-03-24 주식회사 하이닉스반도체 고속동작용디램
KR100583148B1 (ko) 1999-06-28 2006-05-24 주식회사 하이닉스반도체 센싱 전류를 줄인 반도체 메모리 장치
JP2001229670A (ja) 2000-02-15 2001-08-24 Mitsubishi Electric Corp 半導体記憶装置
JP2002216498A (ja) * 2001-01-18 2002-08-02 Rohm Co Ltd 強誘電体記憶装置
US7050351B2 (en) 2003-12-30 2006-05-23 Intel Corporation Method and apparatus for multiple row caches per bank
JP4833704B2 (ja) 2006-03-24 2011-12-07 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4896569B2 (ja) * 2006-04-10 2012-03-14 株式会社東芝 半導体集積回路装置及びそのダイナミックラッチのリフレッシュ方法
JP2008293605A (ja) 2007-05-25 2008-12-04 Elpida Memory Inc 半導体記憶装置
US7738306B2 (en) * 2007-12-07 2010-06-15 Etron Technology, Inc. Method to improve the write speed for memory products
KR20090088263A (ko) * 2008-02-14 2009-08-19 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 장치에 이용되는 비트라인분리신호 생성 장치
JP5410073B2 (ja) 2008-11-05 2014-02-05 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置の動作方法
JP2011146104A (ja) * 2010-01-15 2011-07-28 Elpida Memory Inc 半導体装置及び半導体装置を含む情報処理システム
KR20130132377A (ko) 2010-06-10 2013-12-04 모사이드 테크놀로지스 인코퍼레이티드 센스 증폭기 및 비트라인 절연을 갖는 반도체 메모리 장치
US8693260B2 (en) * 2011-04-19 2014-04-08 Macronix International Co., Ltd. Memory array with two-phase bit line precharge
FR2985839B1 (fr) * 2012-01-16 2014-02-07 Soitec Silicon On Insulator Circuit et procede pour detecter une difference de tension sur une paire de lignes de signal duales, en particulier par un transistor d'egalisation
JP2014038678A (ja) 2012-08-17 2014-02-27 Ps4 Luxco S A R L 半導体装置
KR102070977B1 (ko) * 2013-08-01 2020-01-29 삼성전자주식회사 감지 증폭기 및 그것을 포함하는 메모리 장치

Also Published As

Publication number Publication date
KR20160099949A (ko) 2016-08-23
US20160240242A1 (en) 2016-08-18
US9767887B2 (en) 2017-09-19

Similar Documents

Publication Publication Date Title
US10410685B2 (en) Memory device for performing internal process and operating method thereof
US9747959B2 (en) Stacked memory devices, and memory packages and memory systems having the same
KR102479212B1 (ko) 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US9818707B2 (en) Stacked memory chip having reduced input-output load, memory module and memory system including the same
US10176852B2 (en) Semiconductor memory devices, methods of operation, and memory systems having reduced decoder width and core skew
US9335951B2 (en) Memory device for reducing a write fail, a system including the same, and a method thereof
KR102189757B1 (ko) 반도체 메모리 장치, 이를 포함하는 메모리 시스템, 및 이의 동작 방법
US9076549B2 (en) Semiconductor memory device and refresh method thereof
CN109754830B (zh) 半导体存储器设备及其数据路径配置方法
KR102292233B1 (ko) 메모리 장치, 이를 포함하는 메모리 모듈, 및 메모리 시스템
US10109344B2 (en) Semiconductor memory devices with banks with different numbers of memory cells coupled to their bit-lines and memory systems including the same
US9646676B1 (en) Semiconductor devices and semiconductor systems including the same
US20170148501A1 (en) Semiconductor memory device and memory system including the same
US11928363B2 (en) Operating method of host device and storage device and storage device
US20170287549A1 (en) Semiconductor device scheme for ensuring reliability by performing refresh during active operation
US9460766B2 (en) Memory device, and memory system including the same
US20210280233A1 (en) Memory device receiving data clock signals and operation method thereof
US9659611B1 (en) Semiconductor devices and semiconductor systems including the same
US12190937B2 (en) Anti-row-hammer memory device
KR102070626B1 (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US8842483B2 (en) Semiconductor device and method of operating the same
CN107301872B (zh) 半导体存储器装置的操作方法
CN103632709B (zh) 半导体存储器件
KR20230115012A (ko) 메모리 장치
CN105206296A (zh) 半导体器件

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20150213

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20200116

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20150213

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20201207

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20210621

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20210817

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20210818

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20240729

Start annual number: 4

End annual number: 4