JP3225505B2

JP3225505B2 - 半導体メモリ

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Publication number: JP3225505B2
Application number: JP21300498A
Authority: JP
Inventors: 義史持田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-07-28
Filing date: 1998-07-28
Publication date: 2001-11-05
Anticipated expiration: 2018-07-28
Also published as: JP2000048557A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリに関
し、特に、左右のメモリセルアレイでセンスアンプを共
有するシェアードセンスアンプを備えた半導体メモリに
おいて、そのシェアードセンスアンプを駆動する方法及
び回路に関する。

【０００２】

【従来の技術】半導体メモリの大容量化に伴い、左右の
メモリセルアレイで、センスアンプを共有することによ
り、回路数の低減が図られている。そのようなシェアー
ドセンスアンプの一例が、特開平６−２４３６８３号公
報（「ダイナミック型ＲＡＭ」）に記載されている。

【０００３】図5に示すように、このダイナミック型メ
モリにおいては、ビット線対ＢＬＴ、ＢＬＢはワード線
ＷＬ１、ＷＬ２と垂直に交差している。そして、上記ビ
ット線ＢＬＴとワード線ＷＬ１の交点のＮＭＯＳトラン
ジスタＱ１とキャパシタＣ１とによって、メモリセルｍ
−ｃｅｌｌ１が構成されている。同様に、上記ビット線
ＢＬＴとワード線ＷＬ２の交点ＮＭＯＳトランジスタＱ
２とキャパシタＣ２とによって、メモリセルｍ−ｃｅｌ
ｌ２が構成されている。更に、上記ビット線対ＢＬＴ、
ＢＬＢが活性化したときにメモリセルｍ−ｃｅｌｌ１あ
るいはｍ−ｃｅｌｌ２に記憶されたデータを増幅するＣ
ＭＯＳセンスアンプが上記ビット線対ＢＬＴ，ＢＬＢに
接続されている。このセンスアンプがシェアードセンス
アンプであり、ＰＭＯＳトランジスタＱ６，Ｑ７とＮＭ
ＯＳトランジスタＱ４，Ｑ５によって、構成されてい
る。

【０００４】図６は、このような従来のシェアード型シ
ェアードセンスアンプＳＡの動作を説明するためのタイ
ムチャートである。図5に示すように、まず、列アドレ
ス信号が入力されて、列アドレスストローブＲＡＳＢが
「ｌｏｗ」になり、マットセレクト信号ＭＳＲを「ｌｏ
ｗ」とするとともに、マットセレクト信号ＭＳＬを「ｈ
ｉｇｈ」とすることにより、左側のメモリマットｍ−ｃ
ｅｌｌ１が選択される。そして、ワード線ＷＬ１が選択
され、ｍ−ｃｅｌｌ１に記憶されたデータがビット線に
現れる。更に、シェアードセンスアンプ４０制御信号Ｓ
ＡＴを「ｈｉｇｈ」、シェアードセンスアンプ４０制御
信号ＳＡＢを「ｌｏｗ」とすることにより、ＮＭＯＳト
ランジスタＱ１３及びＰＭＯＳトランジスタＱ１４が
「ｏｎ」し、シェアードセンスアンプ４０ＳＡが「ｏ
ｎ」する。一方、マットセレクト信号ＭＳＲの「ｌｏ
ｗ」，ＭＳＬの「ｈｉｇｈ」にそれぞれ対応して、シェ
アード信号ＳＨＲが「ｌｏｗ」、ＳＨＬが「ｈｉｇｈ」
とされる。そして、行アドレス信号が入力され、行アド
レスストローブＣＡＳＢを「ｌｏｗ」とすることによ
り、行アドレス信号が取り込まれる。そして、Ｙセレク
ト信号ＹＳを「ｌｏｗ」として、Ｙセレクト線３が活性
化され、共通データ線Ｉ／Ｏ１、Ｉ／Ｏ２からメモリセ
ルｍ−ｃｅｌｌ１に記憶されたデータが読み出される。
更に、上記Ｙセレクト信号ＹＳを「ｌｏｗ」とすること
により、メモリセルｍ−ｃｅｌｌ１へのデータ再書き込
みを行う。

【０００５】このように、シェアードセンスアンプＳＡ
を用いる場合には、列アドレス信号で、非選択となった
セルプレート側の選択信号を「ｌｏｗ」のまま保持し
て、シェアードセンスアンプSAと非接続とするととも
に、選択されたセルプレート側の選択信号を「ｈｉｇ
ｈ」のまま保持し、シェアードセンスアンプSAと接続す
る。

【０００６】ところが、メモリセルの微細化が進むにつ
れて、隣接する列アドレスに対応するビット線同士の隣
接容量Ｃｎが大きくなり、ビット線対ＢＬＢとＢＬＴ間
のビット線容量Ｃと同等又はそれ以上となる場合があ
る。この場合、上述した従来のシェアードセンスアンプ
のように、左右いずれかのメモリセルを選択するマット
セレクト信号ＭＳＬ、ＭＳＲのいずれかを「ｈｉｇｈ」
のまま保持したのでは、隣接列のビット線からの容量カ
ップリングのため、メモリセルに記憶された信号を誤セ
ンスするという問題が生じる。

【０００７】その対策として、まず、ビット線のツイス
トを行い隣接容量をキャンセルすることも考えられる
が、ビット線をツイストするための領域が必要となり配
線面積の増大を招くことになる。

【０００８】又、左右のメモリセルを選択する信号のい
ずれかを「ｈｉｇｈ」のまま保持するのではなく、他の
信号と組み合わせてオンオフすることも考えられる。そ
こで、このメモリセル選択信号のクロッキング方法を図
７に示す。図７においては、左側メモリセルアレイを選
択する信号ＴＧＬ及び右側メモリセルアレイを選択する
信号ＴＧＲを総称して左右選択信号ＴＧとする。

【０００９】図７に示すように、このクロッキング方法
においては、ビット線対ＢＴ／ＢＮに十分セルデータが
伝達される時刻ｔ１で、一度左右選択信号ＴＧを「ｌｏ
ｗ」にする。そして、センス終了後時刻ｔ２で左右選択
信号ＴＧを再度「ｈｉｇｈ」にし、シェアードセンスア
ンプで増幅されたデータをビット線対ＢＴ／ＢＮに伝達
するものである。すなわち、このクロッキング方法にお
いては、センス時に左右選択信号ＴＧがオフしているた
め、隣接ビット線からのカップリングを受けることなく
センスすることが可能である。また、左右選択信号ＴＧ
が再度「ｈｉｇｈ」となる際もビット線対ＢＴ／ＢＮに
十分電位差がついているため、隣接アドレスからのカッ
プリングで、シェアードセンスアンプ内のデータが破壊
されることもない。しかし、時刻ｔ２において、左右選
択信号ＴＧを再度「ｈｉｇｈ」にする際、ビット線とシ
ェアードセンスアンプ内の容量カップリングが生じ、シ
ェアードセンスアンプ４０内でビット線対ＢＴ／ＢＮの
電位の差が小さくなる。

【００１０】そこで、更に、図７を参照して、シェアー
ドセンスアンプ内でのビット線対ＢＴ／ＢＮの電位変化
について説明する。

【００１１】図７（ａ）は、左右選択信号ＴＧが「ｈｉ
ｇｈ」に活性化された時刻ｔ１後に時刻ｔ３で行選択信
号ＹＳＷ「ｈｉｇｈ」に活性化される場合である。この
場合、時刻ｔ２後に左右選択信号ＴＧが「ｈｉｇｈ」に
活性化されるので、シェアードセンスアンプ４０内での
ビット線対ＢＴ／ＢＮの電位の差は、点線で示すよう
に、一旦小さくなる。しかし、その後シェアードセンス
アンプでその電位の差は増幅される。その後、時刻ｔ３
で行選択信号ＹＳＷが「ｈｉｇｈ」に活性化され、入出
力線対ＩＯＴ／ＩＯＮにその増幅された大きな電位の差
が出力される。

【００１２】図７（ｂ）は、時刻ｔ３で行選択信号ＹＳ
Ｗが「ｈｉｇｈ」に活性化された後に左右選択信号ＴＧ
が「ｈｉｇｈ」に活性化される場合である。この場合、
行選択信号ＹＳＷが「ｈｉｇｈ」に活性化されることに
より、シェアードセンスアンプ４０内におけるＢＴ／Ｂ
Ｎの電位の差は、点線で示すように、一旦小さくなる。
しかし、その後シェアードセンスアンプでその電位の差
は増幅され、図６（ａ）の場合と同様に、入出力線対Ｉ
ＯＴ／ＩＯＮには、その増幅された大きな電位の差が出
力される。

【００１３】一方、図７（ｃ）は、左右選択信号ＴＧが
「ｈｉｇｈ」に活性化されるタイミングと行選択信号Ｙ
ＳＷが「ｈｉｇｈ」に活性化されるタイミングがが重な
る場合である。この場合、シェアードセンスアンプ内の
ビット線とシェアードセンスアンプのカップリング及び
隣接アドレスビット線とシェアードセンスアンプのカッ
プリングが同時に生じるため、ビット線対ＢＴ／ＢＮ及
び入出力線対ＩＯＴ／ＩＯＮの電位の差は小さくなって
いる。

【００１４】以上、説明した通り、図７（ｃ）の場合の
ように、左右選択信号ＴＧ「ｈｉｇｈ」の立ち上がりと
行選択信号ＹＳＷ「ｈｉｇｈ」の立ち上がりが重なる場
合には入出力線対の電位の差が小さくなるため、データ
を正しく読み出すことができない状態、いわゆる穴抜け
不良が生じる。

【００１５】しかし、この穴抜け不良も、メモリセルを
読み出す指示を行う読み出しコマンドＲＣＭＤに基づい
て、所定の場合には、行選択信号ＹＳＷを受け付けない
ことすれば、防止することはできる。すなわち、読み出
しコマンドＲＣＭＤが活性化されている時間間隔の下限
値ＴＲＷＬを予め設定しておいて、それより短い時間間
隔の読み出しコマンドＲＣＭＤが入力されても、読み出
し動作をさせないこととすればよい。

【００１６】そこで更に、図８を参照して、この穴抜け
防止方法について説明する。

【００１７】図８は、読み出しコマンドＲＣＭＤが活性
化されている時間間隔の下限値ＴＲＷＬを予め設定した
場合の、左右選択信号ＴＧと行選択信号ＹＳＷとの関係
を示すタイムチャートである。このタイムチャートは、
アクティブコマンドＡＣＴＣＭＤの入力を時間原点とし
て描かれている。

【００１８】図８（ａ）は、アクティブコマンドＡＣＴ
ＣＭＤが入力されてから読み出しコマンドＲＣＭＤが活
性化されるまでの時間間隔ＴＲＷが、予め設定しておい
た下限値ＴＲＷＬより長い場合である。この場合、アク
ティブコマンドＡＣＴＣＭＤが入力された後、下限値Ｔ
ＲＷＬだけ時間が経過した時点での時刻ｔ４で、アクテ
ィブコマンドＡＣＴＣＭＤを遅延させた遅延アクティブ
コマンドＳＥＥＮＤ信号が「ｈｉｇｈ」に活性化され、
その後、ｔ５で、読み出しコマンドＲＣＭＤが「ｈｉｇ
ｈ」に活性化され、次いで行選択信号ＹＳＷが「ｈｉｇ
ｈ」に活性化されて、メモリセルの読み出しが行われ
る。

【００１９】又、図８（ｂ）は、アクティブコマンドＡ
ＣＴＣＭＤが入力されてから読み出しコマンドＲＣＭＤ
が活性化されるまでの時間間隔ＴＲＷが、予め設定して
おいた下限値ＴＲＷＬに等しい場合である。この場合
も、時刻ｔ４で、遅延アクティブコマンドＳＥＥＮＤ信
号が「ｈｉｇｈ」に活性化されるとともに、読み出しコ
マンドＲＣＭＤも「ｈｉｇｈ」に活性化され、次いで行
選択信号ＹＳＷが「ｈｉｇｈ」に活性化されて、メモリ
セルの読み出しが行われる。

【００２０】この際、遅延アクティブコマンドＳＥＥＮ
Ｄが「ｈｉｇｈ」に活性化される時刻は、左右選択信号
ＴＧ及び行選択信号ＹＳＷが「ｈｉｇｈ」に活性化され
るタイミングと重ならないよう、マージンをとってい
る。

【００２１】

【発明が解決しようとする課題】しかし、読み出しコマ
ンドＲＣＭＤが活性化されている時間間隔の下限値ＴＲ
ＷＬを予め設定しておいて、それより短い時間間隔の読
み出しコマンドＲＣＭＤが入力されても、読み出し動作
をさせないこととしたために、半導体メモリそのものが
高速動作し得る性能を持っていても、下限値ＴＲＷＬで
定まるクロック以上の高速のクロックでその半導体メモ
リを動作させることはできなくなる。

【００２２】そこで、本発明は、半導体メモリを読み出
す際の穴抜けを防止した上で、より高速でその半導体メ
モリを動作させることを課題としている。

【００２３】

【課題を解決するための手段】上記課題を解決するため
の本発明の半導体メモリは、メモリセルを行列配置した
左右１対のメモリセルアレイと、前記メモリセルアレイ
を読み出すシェアードセンスアンプと、前記メモリセル
アレイのいずれかを選択する左ドライバ及び右ドライバ
と、前記左ドライバ及び右ドライバを駆動するドライバ
制御回路と、前記ドライバ制御回路にアクティブコマン
ド及び読み出しコマンドを送出するコマンドデコーダと
を備えた半導体メモリであって、左右いずれかの前記メ
モリセルを選択する左右選択信号の立ち上げ時刻を、前
記メモリセルアレイの行を選択する行選択信号の立ち上
げ時刻より遅らせるようにしている。

【００２４】又、本発明の半導体メモリの読み出し方法
は、メモリセルを行列配置した左右１対のメモリセルア
レイと、前記メモリセルアレイの行を選択する行アドレ
スラッチ回路及び行デコーダと、前記メモリセルアレイ
の列を選択する列アドレスラッチ回路及び列デコーダ
と、前記メモリセルアレイを読み出すシェアードセンス
アンプと、前記メモリセルアレイの内のいずれかを選択
する左ドライバ及び右ドライバと、前記左ドライバ及び
右ドライバを駆動するドライバ制御回路と、前記ドライ
バ制御回路にアクティブコマンド及び読み出しコマンド
を送出するコマンドデコーダとを備えた半導体メモリを
用い、前記アクティブコマンド活性化後に、読み出しコ
マンドを活性化し、前記アクティブコマンドを前記列ア
ドレスラッチ回路に入力し、前記列アドレスラッチ回路
の出力と前記ドライバ回路の出力とに基づき前記左ドラ
イバ及び前記右ドライバを駆動して前記メモリセルアレ
イのいずれか一方を選択し、前記読み出しコマンドを前
記行アドレスラッチ回路に入力し、前記行アドレスラッ
チ回路の出力を行デコーダに入力して行選択信号を生成
して、選択された前記メモリセルを読み出す前記半導体
メモリの読み出し方法であって、前記ドライバ制御回路
の出力信号の立ち上がりから前記左ドライバ又は右ドラ
イバの出力信号の立ち上がりまでの時間を、前記読み出
しコマンドの立ち下がりから前記行選択信号の立ち上が
りまでの時間より長くするとともに、前記読み出しコマ
ンドの立ち上がりから前記行選択信号の立ち上がりまで
の時間より短くしている。

【００２５】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。

【００２６】図１は、本発明の半導体メモリの構成を示
すブロック図である。図１に示すように、本発明の半導
体メモリは、メモリセルを行列配置した左右１対のメモ
リセルアレイ１０，１１と、前記メモリセルアレイ１
０，１１の行を選択する行アドレスラッチ回路２０及び
行デコーダ２１と、前記メモリセルアレイ１０，１１の
列を選択する列アドレスラッチ回路３０及び列デコーダ
３１，３２と、前記メモリセルアレイ１０，１１の内の
いずれかを選択して読み出すシェアードセンスアンプ４
０と、前記シェアードセンスアンプ４０を駆動する左ド
ライバ５０及び右ドライバ５１と、前記左ドライバ５０
及び右ドライバ５１を駆動するドライバ制御回路７０
と、前記ドライバ制御回路７０にアクティブコマンドＡ
ＣＴＣＭＤ及び読み出しコマンドＲＣＭＤを送出するコ
マンドデコーダ６０とを備えている。

【００２７】ここで、図２に示すように、コマンドデコ
ーダ６０は、チップセレクトＣＳと、列アドレスストロ
ーブＣＡＳＢの反転信号と、行アドレスストローブＲＡ
ＳＢとを入力する第１ＮＡＮＤ回路６５と、前記第１Ｎ
ＡＮＤ回路６５の出力の反転信号と、クロックＣＬＫと
を入力する第２ＮＡＮＤ回路６６を備え、前記第２ＮＡ
ＮＤ回路６６の出力の反転信号を前記読み出し込コマン
ドＲＣＭＤとしている。

【００２８】又、図３に示すように、前記ドライバ制御
回路７０は、前記アクティブコマンドＡＣＴＣＭＤを入
力して制御クロックＴＧＣＬＫを出力するタイミング制
御回路７５と、前記読み出しコマンドＲＣＭＤを反転さ
せる第１インバータ７６と、前記タイミング制御回路７
５の出力端子を自身のソースに接続し、前記第１インバ
ータ７６の出力端子を自身のゲートに接続するトランジ
スタ７７と、前記トランジスタ７７のドレインを自身の
入力端子に接続するラッチ７８と、前記ラッチ７８の出
力を入力する第２インバータ７９とを備え、前記第２イ
ンバータ７９の出力を前記ドライバ回路７１の出力とし
ている。

【００２９】以上、本発明の半導体メモリの構成につい
て説明した。次に、本発明の半導体メモリの動作につい
て説明する。

【００３０】図４は、本発明の半導体メモリの動作を説
明するためのタイムチャートである。

【００３１】まず、図４（ａ）に示すタイミングチャー
トは、アクティブコマンドＡＣＴＣＭＤの立ち上がりか
ら読み出しコマンドＲＣＭＤまでの時間間隔ＴＲＷが、
予め設定した時間間隔ＴＲＷＬよりも長い場合である。

【００３２】アクティブコマンドＡＣＴＣＭＤが入力さ
れた後、その後列アドレスで選択されたワードが「ｈｉ
ｇｈ」に活性化され、選択されたセルデータがビット線
に伝達され、シェアードセンスアンプ４０内に十分電位
の差がつくタイミングでタイミング制御回路７５の出力
クロックＴＧＣＬＫが「ｈｉｇｈ」に活性化される。

【００３３】その後センスが完了するタイミングで、ド
ライバ制御信号TGS信号が再び「ｈｉｇｈ」に活性化さ
れる。

【００３４】この間、未だ読み出しは指示されておら
ず、読み出しコマンドＲＣＭＤは「ｌｏｗ」の非活性化
状態にある。この状態では、図３に示すように、ドライ
バ制御回路７０におけるトランジスタ７７がオンするの
で、タイミング制御回路７５の出力クロックＴＧＣＬＫ
がそのままドライバ制御信号TGSとなる。従って、この
ドライバ制御信号TGSが「ｈｉｇｈ」に活性化されるこ
とにより、左右選択信号ＴＧも再度「ｈｉｇｈ」に活性
化される。

【００３５】その後、読み出しコマンドＲＣＭＤが「ｈ
ｉｇｈ」に活性化されると、図３に示すように、ドライ
バ制御回路７０におけるトランジスタ７７がオフするの
で、タイミング制御回路７５の出力クロックＴＧＣＬＫ
が「ｈｉｇｈ」のままラッチ７８にラッチされる。従っ
て、左右選択信号ＴＧも「ｈｉｇｈ」を保持し続ける。
この状態で、読み出しコマンドＲＣＭＤ活性化時に行ア
ドレスラッチ回路２０がラッチした行アドレスを選択さ
せる行選択信号ＹＳＷが左メモリセルアレイ１０と、右
メモリセルアレイ１１に送出される。

【００３６】このように選択されたワード線とビット線
においては、図７（ａ）に示すように、左右選択信号TG
活性化後に行選択信号YSWが活性化されており、行選択
信号ＹＳＷが「ｌｏｗ」に非活性化される時点でビット
線対に接続された入出力線対ＩＯＴ、ＩＯＮの電位の差
が大きくなり、メモリセルのデータが誤りなく読み出せ
る。

【００３７】次に、図４（ｂ）に示すタイミングチャー
トは時間間隔ＴＲＷが予め接地した時間間隔ＴＲＷＬに
等しい場合である。

【００３８】アクティブコマンドＡＣＴＣＭＤが入力さ
れた後、その後列アドレスで選択されたワードが「ｈｉ
ｇｈ」に活性化され、選択されたセルデータがビット線
に伝達され、シェアードセンスアンプ４０内に十分電位
の差がつくタイミングでタイミング制御回路７８の出力
クロックＴＧＣＬＫが「ｈｉｇｈ」に活性化される。そ
れと同時に、読み出しコマンドＲＣＭＤが活性化されて
おり、、図３に示すように、ドライバ制御回路７０にお
けるトランジスタ７７がオフするので、タイミング制御
回路７５の出力クロックＴＧＣＬＫが「ｈｉｇｈ」のま
まラッチ７８にラッチされドライバ制御信号ＴＧＳとな
って、ドライバ制御回路から出力される。

【００３９】ところで、本発明においては、ドライバ制
御信号TGSの立ち上がりから左右選択信号TGの立ち上が
りまでの時間は、読み出しコマンドRCMDの立ち上がりか
ら行選択信号YSWの立ち上がりまでの時間より短くす
る。

【００４０】そのためには、アクティブコマンドＡＣＴ
ＣＭＤをタイミング制御回路７５において所定時間だけ
遅延し、所定時間持続するパルス信号に変換して、ドラ
イバ制御信号ＴＧＳとして出力すればよい。このように
して、左右選択信号ＴＧが立ち上がった後で選択信号Ｙ
ＳＷが立ち上がるようマージンを確保する。

【００４１】このように選択されたワード線とビット線
においては、図７（a）に示すように、左右選択信号TG
活性化後に行選択信号YSWが活性化されており、行選択
信号ＹＳＷが「ｌｏｗ」に非活性化される時点でビット
線対に接続された入出力線対ＩＯＴ、ＩＯＮの電位の差
が大きくなり、メモリセルのデータが誤りなく読み出せ
る。

【００４２】又、図４（ｃ）に示すタイミングチャート
は、時間間隔ＴＲＷが、予め設定した時間間隔ＴＲＷＬ
より短い場合である。

【００４３】アクティブコマンドＡＣＴＣＭＤ入力後列
アドレスで選択されたワードが上がり、選択されたセル
データがビット線に伝達され、シェアードセンスアンプ
４０内に十分差電位がつくタイミングでＴＧＣＬＫ信号
が「ｈｉｇｈ」となる。

【００４４】そして、読み出しコマンドＲＣＭＤが「ｈ
ｉｇｈ」の時はドライバ制御信号ＴＧＳは「ｌｏｗ」デ
ータを保持し、読み出しコマンドＲＣＭＤが「ｌｏｗ」
の時は、ＴＧＣＬＫ信号の「ｈｉｇｈ」レベルがドライ
バ制御信号ＴＧＳとなり、左右選択信号ＴＧも「ｈｉｇ
ｈ」となる。

【００４５】ところで、本発明においては、ドライバ制
御信号TGSの立ち上がりから左右選択信号TGの立ち上が
りまでの時間は、読み出しコマンドRCMDの立ち下がりか
ら行選択信号YSWの立ち上がりまでの時間より長くす
る。

【００４６】そのためには、アクティブコマンドＡＣＴ
ＣＭＤをタイミング制御回路７５において所定時間だけ
遅延し、所定時間持続するパルス信号に変換して、ドラ
イバ制御信号ＴＧＳとして出力すればよい。このように
して、左右選択信号ＴＧが立ち上がった後で選択信号Ｙ
ＳＷが立ち上がるようマージンを確保する。

【００４７】このように選択されたワード線とビット線
においては、図７（ｂ）に示すように、行選択信号YSW
が活性化された後に左右選択信号TGが活性化されてお
り、行選択信号ＹＳＷが「ｌｏｗ」に非活性化される時
点でビット線対に接続された入出力線対ＩＯＴ、ＩＯＮ
の電位の差が大きくなり、メモリセルのデータが誤りな
く読み出せる。

【００４８】以上、図４を参照して説明した通り、本発
明の半導体メモリは、読み出しコマンドＲＣＭＤを立ち
上げてから行選択信号を立ち上げ、しかも、左右選択信
号ＴＧと行選択信号が重なることのないように、これら
の信号をクロッキングしているのである。

【００４９】以上、本発明の実施の形態について説明し
たが、これに限らず、読み出しコマンドRCMDに替えて、
他のラッチ信号でタイミング制御回路75の出力TGCLKを
ラッチしてもよい。その場合、ドライバ制御信号TGSの
立ち上がりから左右選択信号TGの立ち上がりまでの時間
は、上記の他のラッチ信号の立ち下がりから行選択信号
YSWの立ち上がりまでの時間より長くするとともに、上
記の他のラッチ信号の立ち上がりから行選択信号YSWの
立ち上がりまでの時間より短くすればよい。

【００５０】

【発明の効果】以上説明した本発明によれば、アドレス
ストローブで生成した読み出しコマンドと、メモリセル
の行を選択する行選択信号と、左右いずれかののメモリ
セルを選択する左右選択信号ＴＧをクロッキングして、
左右選択信号と行選択信号が重ならないようにしたの
で、いわゆる穴抜けによる誤センスが生じない。

【００５１】又、本発明によれば、クロック１周期内に
読み出しコマンドを活性化してもデータを読み出すこと
ができるので、高速のデータ読み出しが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体メモリの構成を示すブロック
図。

【図２】コマンドデコーダのブロック図。

【図３】ドライバ制御回路７０のブロック図。

【図４】本発明の半導体メモリの動作を説明するための
タイムチャート。

【図５】従来のシェアードセンスアンプの回路図。

【図６】従来のシェアードセンスアンプの動作を説明す
るためのタイムチャート。

【図７】誤センスが生じるタイミングを説明するための
タイムチャート。

【図８】誤センスを防止する方法を説明するためのタイ
ムチャート。

【符号の説明】

１０左メモリセルアレイ１１右メモリセルアレイ２０行アドレスラッチ回路２１行デコーダ３０列アドレスラッチ回路３１、３２列デコーダ４０シェアードセンスアンプ５０左ドライバ５１右ドライバ６０コマンドデコーダ７０ドライバ制御回路８０アドレスバッファ９０入出力回路

Claims

(57)【特許請求の範囲】

【請求項１】メモリセルを行列配置した左右１対のメ
モリセルアレイと、前記メモリセルアレイを読み出すシ
ェアードセンスアンプと、前記メモリセルアレイのいず
れかを選択する左ドライバ及び右ドライバと、前記左ド
ライバ及び右ドライバを駆動するドライバ制御回路と、
前記ドライバ制御回路にアクティブコマンド及び読み出
しコマンドを送出するコマンドデコーダとを備えた半導
体メモリであって、左右いずれかの前記メモリセルを選択する左右選択信号
の立ち上げ時刻を、前記メモリセルアレイの行を選択す
る行選択信号の立ち上げ時刻より遅らせることを特徴と
する半導体メモリ。
【請求項２】前記読み出しコマンドが活性化されてい
る時間間隔の下限値より短い時間間隔の前記読み出しコ
マンドが入力された際、左右いずれかの前記メモリセル
を選択する左右選択信号の立ち上げ時刻を、前記メモリ
セルアレイの行を選択する行選択信号の立ち上げ時刻よ
り遅らせることを特徴とする請求項１記載の半導体メモ
リ。
【請求項３】前記ドライバ制御回路は、前記アクティ
ブコマンドを入力して制御クロックを出力するタイミン
グ制御回路と、前記読み出しコマンドを反転させる第１
インバータと、前記タイミング制御回路の出力端子をソ
ースに接続し前記第１インバータの出力端子をゲートに
接続するトランジスタと、前記トランジスタのドレイン
を入力端子に接続するラッチと、前記ラッチの出力を入
力する第２インバータとを備え、前記第２インバータの出力を前記ドライバ回路の出力と
することを特徴とする請求項１記載の半導体メモリ。
【請求項４】メモリセルを行列配置した左右１対のメ
モリセルアレイと、前記メモリセルアレイの行を選択す
る行アドレスラッチ回路及び行デコーダと、前記メモリ
セルアレイの列を選択する列アドレスラッチ回路及び列
デコーダと、前記メモリセルアレイを読み出すシェアー
ドセンスアンプと、前記メモリセルアレイの内のいずれ
かを選択する左ドライバ及び右ドライバと、前記左ドラ
イバ及び右ドライバを駆動するドライバ制御回路と、前
記ドライバ制御回路にアクティブコマンド及び読み出し
コマンドを送出するコマンドデコーダとを備えた半導体
メモリを用い、前記アクティブコマンド活性化後に、読
み出しコマンドを活性化し、前記アクティブコマンドを
前記列アドレスラッチ回路に入力し、前記列アドレスラ
ッチ回路の出力と前記ドライバ回路の出力とに基づき前
記左ドライバ及び前記右ドライバを駆動して前記メモリ
セルアレイのいずれか一方を選択し、前記読み出しコマ
ンドを前記行アドレスラッチ回路に入力し、前記行アド
レスラッチ回路の出力を前記行デコーダに入力して行選
択信号を生成し、前記読み出しコマンド非活性化後に、
前記行デコーダから行選択信号を送出して、選択された
前記メモリセルを読み出す前記半導体メモリの読み出し
方法であって、前記ドライバ制御回路の出力信号の立ち上がりから前記
左ドライバ又は右ドライバの出力信号の立ち上がりまで
の時間を、前記読み出しコマンドの立ち下がりから前記
行選択信号の立ち上がりまでの時間より長くするととも
に、前記読み出しコマンドの立ち上がりから前記行選択
信号の立ち上がりまでの時間より短くすることを特徴と
する半導体メモリの読み出し方法。
【請求項５】前記読み出しコマンドの反転信号によっ
て、前記アクティブコマンドを反転させるとともに遅延
させた反転遅延アクティブコマンド信号をラッチするこ
とを特徴とする請求項４記載の半導体メモリの読み出し
方法。