CN100583417C - 互补式金属氧化物半导体薄膜晶体管的制造方法 - Google Patents
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Abstract
本发明是有关于一种半导体元件的制造方法。该方法以两次微影蚀刻的制造工艺步骤，包括进行第一次微影蚀刻形成一具有至少两种不同厚度的第一光刻胶层，通过该第一光刻胶层定义出P型金属氧化物半导体(PMOS)元件与N型金属氧化物半导体(NMOS)元件的半导体层，再通过被灰化的该第一光刻胶层定义出PMOS元件的源/漏极；以及进行第二次微影蚀刻形成一第二光刻胶层，通过该第二光刻胶层定义出PMOS元件与NMOS元件的栅极，再通过被灰化的该第二光刻胶层定义出NMOS元件的轻掺杂漏极(LDD)。
Description
技术领域
本发明关于一种液晶显示器的制造方法，尤指一种适用于液晶显示器的互补式金属氧化物半导体薄膜晶体管(CMOS TFT)的制造方法。
背景技术
随着数字时代的来临与平面显示器的兴起，低温复晶硅技术已成为高画质显示器的代名词。在轻、薄、低耗电等产品需求下，具备高效能、高解析等特点的低温复晶硅显示器产品备受瞩目，应用领域包括可携式信息产品、数字相机、数字摄影机、笔记型计算机、行动电话与高解析大型视频家电等等。
由于低温复晶硅薄膜晶体管可克服移动率的问题，并提供互补式(Complementary)电路技术，在元件缩小化、面板开口率、画面质量与分辨率上也具有绝对的优势。因此，主动式液晶显示装置逐渐朝向采用互补式金属氧化物半导体薄膜晶体管(CMOS TFT)，作为周边电路以及像素的开关元件。然而，由于互补式金属氧化物半导体薄膜晶体管中，N型金属氧化物半导体场效晶体管会因为热载子作用，而在关状态(off state)时有栅极漏电流的问题，所以N型金属氧化物半导体场效晶体管通常会设计有轻掺杂栅极(lightlydoped drain，LDD)区域，用来减低栅极漏电流。
图1A至图1F为现有采用互补式金属氧化物半导体薄膜晶体管的薄膜晶体管阵列基板的制作方法示意图。以设计有轻掺杂漏极的互补式金属氧化物半导体薄膜晶体管为例，此薄膜晶体管阵列基板最常见的制造工艺步骤需要八道光罩的制造工艺。
首先，请参阅图1A，提供一基板100，该基板100具有一N型金属氧化物半导体(NMOS)区210以及一P型金属氧化物半导体(PMOS)区220，其中该NMOS区210包含第一掺杂区211、轻掺杂区212、第一栅极区213与电容区214，该PMOS区220包含第二掺杂区221与第二栅极区222。
继续参阅图1A，于该基板上形成一缓冲层110。接着，于该缓冲层110上形成一低温复晶硅层(图未示)，再进行一次微影蚀刻以图案化该低温复晶硅层(图未示)，而形成第一半导体层121与第二半导体层122，其中该第一半导体层121位于该NMOS区210中，该第二半导体层122位于该PMOS区220中。然后，于该基板100上形成一介电层130(例如氮化硅)，使该介电层130覆盖于该第一半导体层121、该第二半导体层122与部分该基板100上。
接着，请参阅图1B，经由一次曝光显影，形成一图案化的第一光刻胶层141于该介电层130上，使该NMOS区210的第一掺杂区211露出。然后，以该第一光刻胶层141为罩幕，进行N型离子(例如磷离子或砷离子)的重掺杂离子植入910(n+-ions implantation)，藉此形成NMOS元件的源极/漏极121a。
其次，请参阅图1C，移除该第一光刻胶层141。然后，进行一次微影蚀刻，形成一图案化的金属层150于该介电层130上，该金属层150覆盖于该第一栅极区213、该电容区214与该第二栅极区222上。接着，以该金属层150为罩幕，进行N型离子的轻掺杂植入(n--ions implantation)920，藉此形成轻掺杂漏极(LDD)121b。
其次，请参阅图1D，进行一次曝光显影，形成一图案化的第二光刻胶层142覆盖于该金属层150与部分该介电层130上，并使该PMOS的第二掺杂区221露出。然后，以该第二光刻胶层142与该金属层150为罩幕，进行P型离子(例如硼离子)的重掺杂离子植入(P+-ions implantation)930，藉此形成PMOS元件的源极/漏极122a。最后，再移除该第二光刻胶层142，即完成包含互补式金属氧化物半导体薄膜晶体管与储存电容的驱动电路。
其次，请参阅图1E，于该基板100上形成一保护层160。然后，利用一次微影蚀刻定义出贯穿该保护层160与该介电层130的通孔160a，以显露N型金属氧化物半导体的部分源极/漏极121a与P型金属氧化物半导体的部分源极/漏极122a。接着，沉积金属于该保护层160上与该通孔160a中，再进行一次微影蚀刻定义出源极/漏极导线170。在本实施例中，该源极/漏极导线170填满该通孔160a且覆盖于该保护层160的部分表面。
最后，如图1F所示，于该保护层160上形成一平坦层180，再利用一次微影蚀刻定义出贯穿该平坦层180的通孔180a。然后，沉积一透明电极层190，再利用一次微影制造工艺使其图案化，即完成一液晶显示装置的薄膜晶体管阵列基板。
然而，由于制作过程冗长且复杂，因此不仅成本昂贵，并且容易引发制造工艺缺陷，因此如何减少光罩道数已成为薄膜晶体管阵列基板制作发展的重要课题。
此故，目前亟需一种互补式金属氧化物半导体薄膜晶体管的制作方法，可简化微影蚀刻的制造工艺步骤以降低制造工艺困难度，以达到提高产能与降低制造成本的双重效果。
发明内容
有鉴于此，本发明提供一种半导体元件的制造方法，使半导体元件所需的光罩道数减少至两道，藉此简化微影蚀刻的制造工艺步骤、提高产能与降低制造成本。
本发明提供一种半导体元件的制造方法，包括下列步骤：(A)提供一基板，该基板具有一N型金属氧化物半导体(NMOS)区、与一P型金属氧化物半导体(PMOS)区，其中该NMOS区包含一第一掺杂区、一轻掺杂区与一第一栅极区，该PMOS区包含一第二掺杂区与一第二栅极区；(B)于该基板上全面性形成一半导体层；(C)于该NMOS区与该PMOS区上的该半导体层上形成一第一光刻胶层，其中于该NMOS区与该PMOS区的该第二栅极区上的该第一光刻胶层的厚度大于其余该第一光刻胶层的厚度；(D)去除未被该第一光刻胶层覆盖的该半导体层；(E)减少该第一光刻胶层的厚度，以暴露该PMOS区的该第二掺杂区上的该半导体层；(F)以剩余的该第一光刻胶层为罩幕，进行P型离子的重掺杂离子植入而形成一第一源极/漏极；(G)移除剩余的该第一光刻胶层；(H)依序于该基板与该半导体层上全面性形成一介电层与一金属层；(I)于该NMOS区的该第一栅极区与该轻掺杂区上与该PMOS区的该第二栅极区上形成一第二光刻胶层；(J)去除未被该第二光刻胶层覆盖的该金属层；(K)以该第二光刻胶层为罩幕，进行N型离子的重掺杂离子植入而形成一第二源极/漏极；(L)缩小该第二光刻胶层的宽度，使于该NMOS区的该轻掺杂区上的该金属层暴露出来；(M)去除未被该第二光刻胶层覆盖的该金属层；(N)以剩余的该第二光刻胶层为罩幕，进行N型离子的轻掺杂离子植入；以及(O)移除该第二光刻胶层，而形成一第一栅极与一第二栅极。
承上，本发明的半导体元件的制造方法，可再包括下列步骤：
形成一保护层于该介电层上，使其覆盖该第一栅极与该第二栅极；
形成多个第一通孔于该保护层与该介电层中，所述的这些第一通孔暴露出部分该第一源极/漏极以及该第二源极/漏极；以及
形成一第一源极/漏极导线以及一第二源极/漏极导线于所述的这些第一通孔中，该第一源极/漏极导线与该第二源极/漏极导线分别电性连接到所对应的该第一源极/漏极与该第二源极/漏极。
承上，本发明的半导体元件的制造方法，还可再包括下列步骤：
形成一平坦层于该保护层上，使其覆盖该第一源极/漏极导线与该第二源极/漏极导线；
形成一第二通孔于该平坦层中，该第二通孔暴露出该第二源极/漏极导线；以及
形成一透明电极层于该平坦层上，其中该透明电极层经由该第二通孔连接到该第二源极/漏极导线。
在本发明的半导体元件的制造方法中，该基板的材料不限定，较佳为一玻璃基板或一石英基板。
在本发明的半导体元件的制造方法中，该基板与该半导体层之间可选择性包含有一缓冲层，且该缓冲层中含有N型离子与P型离子。该缓冲层用以阻隔玻璃基板中的金属离子扩散至该半导体层中，降低扮演缺陷中心形成与漏电流产生。因此，该缓冲层的材料不限定，较佳为单层二氧化硅(SiOx)或双层二氧化硅/氮化硅(SiOx/SiNx)。
在本发明的半导体元件的制造方法中，该半导体层为一复晶硅(Polysilicon)层。该步骤(B)中该复晶硅层的形成方法不限定，可以任何现有的方法形成复晶硅；该步骤(B)的一较佳实施方式为：以化学气相沉积(Chemicalvapor deposition)，于该基板表面形成一非晶硅(amorphous silicon)层；以及以激光回火(Laser annealing)，使该非晶硅层变成一复晶硅层。
在本发明的半导体元件的制造方法中，该步骤(C)中该第一光刻胶层以半调式(Half-tone)光罩或灰调式光罩(Gray-tone)曝光显影形成，藉以该第一光刻胶层具有两种以上的不同厚度。
在本发明的半导体元件的制造方法中，该介电层的材料不限定，较佳为氧化硅(SiOx)层、氮化硅层(SiNx)或其组合。
在本发明的半导体元件的制造方法中，该金属层的材料不限定，较佳选自由铝、钨、铬、钼、钛及其组合所组成的群组。
在本发明的半导体元件的制造方法中，该步骤(E)减少该第一光刻胶层厚的方法不限定，较佳利用灰化(Ash)减少该第一光刻胶层的厚度。
在本发明的半导体元件的制造方法中，该步骤(F)中P型离子的重掺杂离子植入制造工艺是植入硼离子。
在本发明的半导体元件的制造方法中，该步骤(I)中该第二光刻胶层的形成方法不限定，较佳以一曝光显影制造工艺形成。
在本发明的半导体元件的制造方法中，该步骤(I)中该第二光刻胶层与该第二掺杂区可部分重叠或不重叠，较佳为该第二光刻胶层与该第二掺杂区部分重叠，以利于后续制作重叠(Overlap)型PMOS元件。
因此，在本发明的半导体元件的制造方法中，于步骤(J)，未被该第二光刻胶层覆盖的该金属层被去除后，剩余的该金属层与该第二掺杂区可部分重叠或不重叠，较佳为剩余的该金属层与该第二掺杂区部分重叠，形成一重叠(Overlap)型PMOS元件，以提高PMOS元件的载子移动率与输出特性。
在本发明的半导体元件的制造方法中，该步骤(K)中N型离子的重掺杂离子植入制造工艺是植入砷离子或磷离子。
在本发明的半导体元件的制造方法中，该步骤(L)缩小该第二光刻胶层宽度的方法不限定，较佳以灰化缩小该第二光刻胶层的宽度。
在本发明的半导体元件的制造方法中，该步骤(N)中N型离子的轻掺杂离子植入制造工艺是植入砷离子或磷离子。
本发明的半导体元件的制造方法所形成的NMOS元件可位于该基板的像素阵列区内，用来作为一液晶显示装置的像素单元的开关元件。
本发明的半导体元件的制造方法所形成的PMOS元件与NMOS元件可位一液晶显示装置的周边电路区内，用来作为该液晶显示装置的周边电路的逻辑元件。
附图说明
图1A至图1F是现有采用互补式金属氧化物半导体薄膜晶体管的薄膜晶体管阵列基板的制作方法剖面示意图；
图2A至图2I绘示本发明的一种半导体元件的一实施例的制作方法。
附图标号；
10 NMOS元件
20 PMOS元件
30 储存电容
100、300 基板
110、310 缓冲层
121、321 第一半导体层
121a、321a NMOS元件的源极/漏极
121b、321b 轻掺杂漏极
122、322 第二半导体层
122a、322a PMOS元件的源极/漏极
130、330 介电层
141、341 第一光刻胶层
142、342 第二光刻胶层
150、350 金属层
160、360 保护层
160a、180a、360a、380a 通孔
170、370 源极/漏极导线
180、380 平坦层
190、390 透明电极层
210、510 N型金属氧化物半导体(NMOS)区
211、511 第一掺杂区
212、512 轻掺杂区
213、513 第一栅极区
214、530 电容区
220、520 P型金属氧化物半导体(PMOS)区
221、521 第二掺杂区
222、522 第二栅极区
320 复晶硅层
323 第三半导体层
351 第二栅极
352 第一栅极
371 第二源极/漏极导线
372 第一源极/漏极导线
810、910 N型离子的重掺杂离子植入
820、920 N型离子的轻掺杂离子植入
830、930 P型离子的重掺杂离子植入
具体实施方式
图2A至图2H绘示本发明的一种半导体元件的一实施例的制作方法。本实施例为采用互补式金属氧化物半导体薄膜晶体管的薄膜晶体管阵列基板的制作方法示意图。本实施例制作的薄膜晶体管阵列基板中，互补式金属氧化物半导体薄膜晶体管与储存电容的制作仅需要使用两道光罩，并且设计有轻掺杂漏极(LDD)型的NMOS元件与重叠(Overlap)型的PMOS元件，以有效提升互补式金属氧化物半导体薄膜晶体管的效能。
首先，请参阅图2A，提供一基板300，该基板300具有一N型金属氧化物半导体(NMOS)区510、一P型金属氧化物半导体(PMOS)区520与一电容区530，其中该NMOS区510包含一第一掺杂区511、一轻掺杂区512与一第一栅极区513，该PMOS区520包含一第二掺杂区521与一第二栅极区522。本实施例采用的基板300为一玻璃基板。
继续参阅图2A，于该基板上沉积二氧化硅(SiO2)作为缓冲层310。接着，以化学气相沉积(Chemical vapor deposition)于该缓冲层310上形成一非晶硅(amorphous silicon)层(图中未示)；再以激光回火(Laser annealing)使该非晶硅层变成一复晶硅层320。然后，于该复晶硅层320上形成一光刻胶层(图未示)，随之对该光刻胶层(图未示)进行一次半色调曝光显影，形成具有两种以上不同厚度的第一光刻胶层341。在本实施例中，该第一光刻胶层341位于该NMOS区510、该PMOS区520与该电容区530上，并且该NMOS区510以及该PMOS区520的第二栅极区522上的第一光刻胶层341厚度大于该电容区530以及该PMOS区520的第二掺杂区521上的第一光刻胶层341厚度。另外，该第一光刻胶层341的周缘最好略微大于该NMOS区510、该PMOS区520与该电容区530，以避免通道掺杂的情形发生。
其次，请参阅图2B，以该第一光刻胶层341为罩幕，利用干或湿蚀刻去除部分复晶硅层320，而形成位于该NMOS区510上的第一半导体层321、位于该PMOS区520上的第二半导体层322与位于该电容区530上的第三半导体层323。在本实施例中，该复晶硅层320被过度蚀刻，以符合该NMOS区510、该PMOS区520与该电容区530。
其次，请参阅图2C，利用灰化(Ash)来减少该第一光刻胶层341的厚度，以暴露该第三半导体层323以及位于该PMOS区520的第二掺杂区521上的第二半导体层322。
其次，请参阅图2D，以剩余的第一光刻胶层341为罩幕，进行P型离子(硼离子)的重掺杂离子植入830。藉此，于该第二半导体层322中形成PMOS元件的源极/漏极322a。需别注意的是，PMOS元件的源极/漏极322a在后续N型离子的重掺杂离子植入810与N型离子的轻掺杂离子植入820时会裸露出来，故P型离子的浓度必须远高于后续N型离子的浓度，以避免极性改变。
其次，参阅图2E，移除剩余的第一光刻胶层341。然后，形成一层氮化硅(SiNx)或氧化硅(SiOx)或两者的组合覆盖于部分该缓冲层310、该第一半导体层321、该第二半导体层322与该第三半导体层323上作为介电层330。接着，于该NMOS区510的该第一栅极区513与该轻掺杂区512上、该PMOS区520的该第二栅极区522上以及部分该电容区530上形成一图案化的金属层350与一图案化的第二光刻胶层342。在本实施例中，该第二光刻胶层342经由一次曝光显影形成；该金属层350以该第二光刻胶层342为罩幕，经由蚀刻去除其未被该第二光刻胶层342覆盖的部分所形成。另外，为了制作重叠(Overlap)型PMOS元件，本实施例的该第二光刻胶层342以及该金属层350的周缘会略大于该PMOS区520的该第二栅极区522，也就是与该第二掺杂区521部分重叠。
继续参阅图2E。随后，以该第二光刻胶层342与该金属层350为罩幕，进行N型离子(砷离子)的重掺杂离子植入810。藉此，于该第一半导体层321中形成NMOS元件的源极/漏极321a。这里需特别提醒的是，由于PMOS元件的源极/漏极322a此时裸露出来，所以需注意于控制N型离子的植入浓度与深度。另外，由于该缓冲层310此时亦裸露出来，因此该缓冲层310中会同时含有N型离子与P型离子。
其次，参阅图2F，利用灰化(Ash)来缩小该第二光刻胶层342的宽度，以暴露出位于该NMOS区510的该轻掺杂区512上的该金属层350；再以该被缩小宽度的第二光刻胶层342为罩幕，将暴露出来的金属层350去除。然后，以被缩小宽度的第二光刻胶层342以及金属层350为罩幕，进行N型离子(磷离子)的轻掺杂离子植入820。藉此，于该第一半导体层321中形成轻掺杂漏极(LDD)321b。同样的，由于PMOS元件的源极/漏极322a此时裸露出来，所以这里也需注意控制N型离子的植入浓度与深度。
其次，参阅图2G，去除该第二光刻胶层342以形成第一栅极352与第二栅极351，从而形成包含NMOS元件10与PMOS元件20的互补式金属氧化物半导体薄膜晶体管以及储存电容30。在本实施例中，部分该NMOS元件10设置于液晶显示装置的显示区内，用来作为像素单元的开关元件，部分该PMOS元件20与该NMOS元件10设置液晶显示装置的周边电路，用来作为周边电路的逻辑元件。
其次，请参阅图2H，于该基板300上形成一保护层360。然后，利用一次微影蚀刻定义出贯穿该保护层360与该介电层330的通孔360a，以显露NMOS元件的部分源极/漏极321a、PMOS元件的部分源极/漏极322a以及部分第三半导体层323。接着，沉积金属于该保护层360上与该通孔360a中，再进行一次微影蚀刻定义出第一源极/漏极导线372以及第二源极/漏极导线371。在本实施例中，该第一源极/漏极导线372以及该第二源极/漏极导线371填满该通孔360a且覆盖于该保护层360的部分表面。
最后，如图2I所示，于该保护层360上形成一平坦层380，再利用一次微影蚀刻定义出贯穿该平坦层380的通孔380a。然后，沉积一透明电极层390，再进行一次微影蚀刻使其图案化，而形成一液晶显示装置的薄膜晶体管阵列基板。
由本实施例可见，本实施例制作互补式金属氧化物半导体薄膜晶体管仅需两道光罩，而制作薄膜晶体管阵列基板则需六道光罩，因此，可简化微影蚀刻的制造工艺步骤以降低制造工艺困难度，以达到提高产能与降低制造成本的双重效果。
上述实施例仅为了方便说明而举例而已，本发明所主张的权利范围自应以权利要求范围所述为准，而非仅限于上述实施例。
Claims (17)
1.一种半导体元件的制造方法，所述的方法包括下列步骤：
(A)提供一基板，所述的基板具有一N型金属氧化物半导体NMOS区、与一P型金属氧化物半导体PMOS区，其中所述的NMOS区包含一第一掺杂区、一轻掺杂区与一第一栅极区，所述的PMOS区包含一第二掺杂区与一第二栅极区；
(B)于所述的基板上全面性形成一半导体层；
(C)于所述的NMOS区与所述的PMOS区上的所述的半导体层上形成一第一光刻胶层，其中于所述的NMOS区与所述的PMOS区的所述的第二栅极区上的所述的第一光刻胶层的厚度大于其余所述的第一光刻胶层的厚度；
(D)去除未被所述的第一光刻胶层覆盖的所述的半导体层；
(E)减少所述的第一光刻胶层的厚度，以暴露所述的PMOS区的所述的第二掺杂区上的所述的半导体层；
(F)以剩余的所述的第一光刻胶层为罩幕，进行P型离子的重掺杂离子植入而形成一第一源极/漏极；
(G)移除剩余的所述的第一光刻胶层；
(H)依序于所述的基板与所述的半导体层上全面性形成一介电层与一金属层；
(I)于所述的NMOS区的所述的第一栅极区与所述的轻掺杂区上与所述的PMOS区的所述的第二栅极区上形成一第二光刻胶层；
(J)去除未被所述的第二光刻胶层覆盖的所述的金属层；
(K)以所述的第二光刻胶层为罩幕，进行N型离子的重掺杂离子植入而形成一第二源极/漏极；
(L)缩小所述的第二光刻胶层的宽度，使于所述的NMOS区的所述的轻掺杂区上的所述的金属层暴露出来；
(M)去除未被所述的第二光刻胶层覆盖的所述的金属层；
(N)以剩余的所述的第二光刻胶层为罩幕，进行N型离子的轻掺杂离子植入；以及
(O)移除所述的第二光刻胶层，而形成一第一栅极与一第二栅极。
2.如权利要求1所述的半导体元件的制造方法，所述的方法更包括：
形成一保护层于所述的介电层上，使其覆盖所述的第一栅极与所述的第二栅极；
形成多个第一通孔于所述的保护层与所述的介电层中，所述的这些第一通孔暴露出部分所述的第一源极/漏极以及所述的第二源极/漏极；以及
形成一第一源极/漏极导线以及一第二源极/漏极导线于所述的这些第一通孔中，所述的第一源极/漏极导线与所述的第二源极/漏极导线分别电性连接到所对应的所述的第一源极/漏极与所述的第二源极/漏极。
3.如权利要求2所述的半导体元件的制造方法，所述的方法更包括：
形成一平坦层于所述的保护层上，使其覆盖所述的第一源极/漏极导线与所述的第二源极/漏极导线；
形成一第二通孔于所述的平坦层中，所述的第二通孔暴露出所述的第二源极/漏极导线；以及
形成一透明电极层于所述的平坦层上，其中所述的透明电极层经由所述的第二通孔连接到所述的第二源极/漏极导线。
4.如权利要求1所述的半导体元件的制造方法，其中所述的基板与所述的半导体层之间另包含有一缓冲层，且所述的缓冲层中含有N型离子与P型离子。
5.如权利要求1所述的半导体元件的制造方法，其中所述的半导体层为一复晶硅层。
6.如权利要求1所述的半导体元件的制造方法，其中所述的步骤(B)中形成所述的半导体层的步骤，包括：
以化学气相沉积，于所述的基板表面形成一非晶硅层；以及
以激光回火，使所述的非晶硅层变成一复晶硅层。
7.如权利要求1所述的半导体元件的制造方法，其中所述的步骤(C)中所述的第一光刻胶层是以半色调曝光显影形成。
8.如权利要求1所述的半导体元件的制造方法，其中所述的介电层的材料为氧化硅层、氮化硅层、或其组合。
9.如权利要求1所述的半导体元件的制造方法，其中所述的金属层的材料选自由铝、钨、铬、钼及其组合所组成的群组。
10.如权利要求1所述的半导体元件的制造方法，其中所述的步骤(E)以灰化减少所述的第一光刻胶层的厚度。
11.如权利要求1所述的半导体元件的制造方法，其中所述的步骤(F)中P型离子的重掺杂离子植入制造工艺是植入硼离子。
12.如权利要求1所述的半导体元件的制造方法，其中所述的步骤(I)中所述的第二光刻胶层以一曝光显影制造工艺形成。
13.如权利要求1所述的半导体元件的制造方法，其中所述的步骤(I)中所述的第二光刻胶层与所述的第二掺杂区部分重叠。
14.如权利要求1所述的半导体元件的制造方法，其中所述的步骤(J)中，未被所述的第二光刻胶层覆盖的所述的金属层被去除后，剩余的所述的金属层与所述的第二掺杂区部分重叠，而形成一重叠型PMOS元件。
15.如权利要求1所述的半导体元件的制造方法，其中所述的步骤(K)中N型离子的重掺杂离子植入制造工艺是植入砷离子或磷离子。
16.如权利要求1所述的半导体元件的制造方法，其中所述的步骤(L)是以灰化缩小所述的第二光刻胶层的宽度。
17.如权利要求1所述的半导体元件的制造方法，其中所述的步骤(N)中N型离子的轻掺杂离子植入制造工艺是植入砷离子或磷离子。
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