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CN104362127A - 薄膜晶体管基板的制作方法及制造设备 - Google Patents

薄膜晶体管基板的制作方法及制造设备 Download PDF

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CN104362127A
CN104362127A CN201410677405.9A CN201410677405A CN104362127A CN 104362127 A CN104362127 A CN 104362127A CN 201410677405 A CN201410677405 A CN 201410677405A CN 104362127 A CN104362127 A CN 104362127A
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CN
China
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semiconductor
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drain
semiconductor layer
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Application number
CN201410677405.9A
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吕晓文
李文辉
石龙强
苏智昱
曾志远
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TCL China Star Optoelectronics Technology Co Ltd
Original Assignee
Shenzhen China Star Optoelectronics Technology Co Ltd
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Publication date
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Abstract

本发明公开了一种薄膜晶体管基板的制作方法及制造设备，所述方法中，在形成薄膜晶体管的栅极和栅极绝缘层之后，依次沉积半导体层和第一保护层，在对第一保护层图案化之后，利用图案化之后的第一保护层为光罩对半导体层进行图案化，以形成薄膜晶体管的半导体通道。通过上述方式，本发明能够减少光罩数目，有利于降低成本。

Description

薄膜晶体管基板的制作方法及制造设备
技术领域
本发明涉及显示技术领域，特别是涉及一种薄膜晶体管基板的制作方法及制造设备。
背景技术
目前，显示器主要分为LCD(Liquid Crystal Display，液晶显示)液晶显示器和OLED(Organic Light Emitting Display，有机电激光显示)显示器，两种主要的区别在于LCD液晶显示器需要背光源照射才能够显示，而OLED则是自发光。与LCD液晶显示器相比，OLED显示器具有宽视角、响应快、更轻薄、更省电等优点，将是继LCD显示技术之后的下一代显示技术的主流。
无论是LCD液晶显示器还是OLED显示器，通常都是采用TFT(ThinFilm Transistor，薄膜晶体管)进行驱动，而氧化物半导体TFT具有较高的迁移率，同时是非晶结构，使得其与目前a-Si制程工艺兼容性高，因此在大尺寸显示面板中得到广泛应用。目前，氧化物半导体TFT常使用的结构为蚀刻阻止(ESL)结构。蚀刻阻止结构具有制作简单、器件稳定性较高的优点，但是在制造过程中需要较多的光罩数，制程复杂。
以OLED显示器为例，如图1所示，在制作蚀刻阻止结构的氧化物半导体TFT的过程中，步骤S101中，在基板10上沉积第一金属层11，并利用第一道光罩对第一金属层11进行图案化，以形成薄膜晶体管的栅极。步骤S102中，在栅极上沉积绝缘层12，并利用第二道光罩对绝缘层12进行图案化以形成薄膜晶体管的栅极绝缘层。步骤S103中，在栅极绝缘层上沉积半导体层13，并利用第三道光罩对半导体层13进行图案化以形成薄膜晶体管的半导体通道。步骤S104中，在半导体通道上沉积第一保护层14，并利用第四道光罩对第一保护层14进行图案化。步骤S105中，在半导体通道上沉积第二金属层15，并利用第五道光罩对第二金属层15进行图案化以形成源极和漏极。此外，步骤S106中，还分别需要一道光罩形成第二保护层16和像素电极层17。因此，在形成薄膜晶体管的栅极、栅极绝缘层、半导体层、第一保护层以及源漏极的过程中，至少需要五道光罩，光罩数较多，制程复杂，不利于成本降低。
发明内容
本发明主要解决的技术问题是提供一种薄膜晶体管基板的制作方法及制造设备，能够减少光罩数目，降低工艺的复杂性。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种薄膜晶体管基板的制作方法，包括：在基板上依次沉积并图案化第一金属层和绝缘层，以分别形成薄膜晶体管的栅极和栅极绝缘层；在所述栅极绝缘层上依次沉积半导体层和第一保护层；对所述第一保护层进行图案化以除去部分所述第一保护层，并至少保留位于用于形成所述薄膜晶体管的半导体通道的半导体层上的第一保护层；利用图案化之后的所述第一保护层为光罩对所述半导体层进行图案化，以除去没有被所述第一保护层覆盖的半导体层，进而在所述栅极绝缘层上形成所述薄膜晶体管的半导体通道；在所述半导体通道上沉积并图案化第二金属层，以形成所述薄膜晶体管的源极和漏极，所述源极和所述漏极分别与所述半导体通道接触。
其中，所述对所述第一保护层进行图案化的步骤包括：使覆盖用于形成所述半导体通道的半导体层的第一保护层中，覆盖用于形成与所述源极、漏极接触的半导体通道的半导体层的第一保护层的厚度小于覆盖其他半导体层的第一保护层的厚度；在所述利用图案化之后的所述第一保护层为光罩对所述半导体层进行图案化，以除去没有被所述第一保护层覆盖的半导体层的步骤之后，包括：对所述覆盖用于形成所述半导体通道的半导体层的第一保护层进行蚀刻，以除去所述覆盖用于形成与所述源极、漏极接触的半导体通道的半导体层的第一保护层，进而暴露用于形成与所述源极、漏极接触的半导体通道的半导体层；利用蚀刻之后的第一保护层为光罩对暴露的所述用于形成与所述源极、漏极接触的半导体通道的半导体层进行金属化，进而在所述栅极绝缘层上形成所述薄膜晶体管的半导体通道。
其中，所述半导体层的材料为氧化铟镓锌；所述对所述第一保护层进行图案化的步骤包括：对所述第一保护层进行图案化，以保留位于用于形成存储电容的第一电极的半导体层上的第一保护层，且所述位于用于形成存储电容的第一电极的半导体层上的第一保护层的厚度小于所述覆盖其他半导体层的第一保护层的厚度；所述对所述覆盖用于形成所述半导体通道的半导体层的第一保护层进行蚀刻的步骤，还包括：除去所述位于用于形成存储电容的第一电极的半导体层上的第一保护层，以暴露所述用于形成存储电容的第一电极的半导体层；所述利用蚀刻之后的第一保护层为光罩对暴露的所述用于形成与所述源极、漏极接触的半导体通道的半导体层进行金属化的步骤，还包括：利用蚀刻之后的第一保护层为光罩对暴露的所述用于形成存储电容的第一电极的半导体层进行金属化，以形成所述存储电容的第一电极。
其中，所述位于用于形成存储电容的第一电极的半导体层上的第一保护层的厚度和覆盖用于形成与所述源极、漏极接触的半导体通道的半导体层的第一保护层的厚度相同，且为所述覆盖其他半导体层的第一保护层的厚度的二分之一。
其中，所述在所述半导体通道上沉积并图案化第二金属层，以形成所述薄膜晶体管的源极和漏极的步骤之后，包括：在形成所述源极和漏极的基板上形成第二保护层；在所述漏极之上的第二保护层中设置导通孔；在所述第二保护层上形成作为所述存储电容的第二电极的透明导电层，并使所述透明导电层通过所述导通孔与所述漏极连接。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种薄膜晶体管基板的制造设备，包括：涂布机构；第一光罩，用于在所述涂布机构在基板上涂布第一金属层后对所述第一金属层进行图案化，以形成薄膜晶体管的栅极；第二光罩，用于在所述涂布机构在所述栅极上涂布绝缘层后，对所述绝缘层进行图案化，以形成所述薄膜晶体管的栅极绝缘层；第三光罩，用于在所述涂布机构在所述栅极绝缘层上依次涂布半导体层和第一保护层后，对所述第一保护层进行图案化以除去部分所述第一保护层，并至少保留位于用于形成所述薄膜晶体管的半导体通道的半导体层上的第一保护层，以利用保留的第一保护层为光罩对所述半导体层进行图案化，以除去没有被所述第一保护层覆盖的半导体层，进而在所述栅极绝缘层上形成所述薄膜晶体管的半导体通道；第四光罩，用于在所述涂布机构在所述半导体通道上涂布第二金属层后，对所述第二金属层进行图案化，以形成所述薄膜晶体管的源极和漏极，所述源极和所述漏极分别与所述半导体通道接触。
其中，所述第三光罩用于对所述第一保护层进行图案化，以使覆盖用于形成所述半导体通道的半导体层的第一保护层中，覆盖用于形成与所述源极、漏极接触的半导体通道的半导体层的第一保护层的厚度小于覆盖其他半导体层的第一保护层的厚度；所述制造设备还包括：蚀刻机构，用于对所述覆盖用于形成所述半导体通道的半导体层的第一保护层进行蚀刻，以除去所述覆盖用于形成与所述源极、漏极接触的半导体通道的半导体层的第一保护层，进而暴露用于形成与所述源极、漏极接触的半导体通道的半导体层；金属化机构，用于利用蚀刻之后的第一保护层为光罩对暴露的所述用于形成与所述源极、漏极接触的半导体通道的半导体层进行金属化，进而在所述栅极绝缘层上形成所述薄膜晶体管的半导体通道。
其中，所述半导体层的材料为氧化铟镓锌；所述第三光罩还用于对所述第一保护层进行图案化，以保留位于用于形成存储电容的第一电极的半导体层上的第一保护层，且所述位于用于形成存储电容的第一电极的半导体层上的第一保护层的厚度小于所述覆盖其他半导体层的第一保护层的厚度；所述蚀刻机构还用于对所述位于用于形成存储电容的第一电极的半导体层上的第一保护层进行蚀刻，以除去所述位于用于形成存储电容的第一电极的半导体层上的第一保护层，进而暴露所述用于形成存储电容的第一电极的半导体层；所述金属化机构还用于利用蚀刻之后的第一保护层为光罩对暴露的所述用于形成存储电容的第一电极的半导体层进行金属化，以形成所述存储电容的第一电极。
其中，所述位于用于形成存储电容的第一电极的半导体层上的第一保护层的厚度和覆盖用于形成与所述源极、漏极接触的半导体通道的半导体层的第一保护层的厚度相同，且为所述覆盖其他半导体层的第一保护层的厚度的二分之一。
其中，所述涂布机构还用于在形成所述源极和漏极的基板上涂布第二保护层；所述制造设备还包括第五光罩，用于对所述第二保护层进行图案化，以在所述漏极之上的第二保护层中形成导通孔；所述涂布机构还用于在所述第二保护层上涂布作为所述存储电容的第二电极的透明导电层，并使所述透明导电层通过所述导通孔与所述漏极连接。
本发明的有益效果是：区别于现有技术的情况，本发明薄膜晶体管基板的制作方法中，在形成薄膜晶体管的栅极和栅极绝缘层之后，依次沉积半导体层和第一保护层，在对第一保护层图案化之后，利用图案化之后的第一保护层为光罩对半导体层进行图案化，以形成薄膜晶体管的半导体通道，由此不需要增加另外的半导体通道光罩对半导体层进行曝光，能够减少光罩数目，有利于降低成本，同时能够减少对位误差和电容耦合。
附图说明
图1是现有技术中一种薄膜晶体管基板的制作方法示意图；
图2是本发明薄膜晶体管基板的制作方法一实施方式的流程图；
图3是本发明薄膜晶体管基板的制作方法一实施方式的截面图；
图4是本发明薄膜晶体管基板的制作方法另一实施方式的截面图；
图5是本发明薄膜晶体管基板的制作方法又一实施方式的截面图；
图6是本发明薄膜晶体管基板的制作方法又一实施方式的截面图；
图7是本发明薄膜晶体管基板的制造设备一实施方式的结构示意图；
图8是本发明薄膜晶体管基板的制造设备另一实施方式的结构示意图；
图9是本发明薄膜晶体管基板的制造设备又一实施方式的结构示意图。
具体实施方式
下面将结合附图及实施方式对本发明进行详细说明。
参阅图2，本发明薄膜晶体管基板的制作方法一实施方式中，薄膜晶体管基板为应用于OLED显示面板的薄膜晶体管基板。由于OLED为电流型驱动，因此每个像素需要两个薄膜晶体管驱动，一个薄膜晶体管作为开关作用，以进行开启、关闭的控制，另一薄膜晶体管作为像素发光的驱动电流的提供者，用以控制OLED的电流大小。因此，本实施方式中，薄膜晶体管基板上每个像素对应两个薄膜晶体管，其制作过程包括如下步骤：
步骤S201：在基板上依次沉积并图案化第一金属层和绝缘层，以分别形成薄膜晶体管的栅极和栅极绝缘层。
结合图3，图3是本发明薄膜晶体管基板的制作方法的示意图。如图3所示的步骤S301，该步骤为第一道光罩制程，在基板30上首先沉积第一金属层，并利用具有形成栅极图案的光罩对第一金属层进行曝光，以分别形成两个薄膜晶体管的栅极31a、31b，其中栅极31a为用于开关的薄膜晶体管Q1的栅极，栅极31b为用于控制OLED电流的薄膜晶体管Q2的栅极。第一金属层可以为铜金属层。
步骤S302为第二道光罩制程，在栅极31a、31b上沉积绝缘层，并利用具有形成栅极绝缘层图案的光罩对绝缘层进行曝光，以形成薄膜晶体管Q1、Q2的栅极绝缘层32，且在栅极31a上方的栅极绝缘层32上形成导通孔32a。栅极绝缘层32覆盖栅极31a、31b。
步骤S202：在栅极绝缘层上依次沉积半导体层和第一保护层。
如图3所示的步骤S303，在栅极绝缘层32上依次沉积半导体层33和第一保护层34。半导体层33覆盖栅极绝缘层32，第一保护层34覆盖半导体层33。其中，半导体层33用于形成薄膜晶体管Q1、Q2的有源层，即半导体通道，第一保护层34为蚀刻阻挡层(ES，Etch-Stopper)，具体可以为氮化硅材料层，当然，也可以是二氧化硅等其他材料层。
步骤S203：对第一保护层进行图案化以除去部分第一保护层，并至少保留位于用于形成薄膜晶体管的半导体通道的半导体层上的第一保护层。
对应于图3所示的步骤S304，该步骤为第三道光罩制程，本步骤中，利用第三道光罩对第一保护层34进行曝光，以除去部分第一保护层34，且保留位于用于形成薄膜晶体管Q1、Q2的半导体通道的半导体层上的第一保护层34a、34b。其中，除了位于用于形成薄膜晶体管Q1、Q2的半导体通道的半导体层上的第一保护层34a、34b之外，其他第一保护层34均去除。
步骤S204：利用图案化之后的第一保护层为光罩对半导体层进行图案化，以除去没有被第一保护层覆盖的半导体层，进而在栅极绝缘层上形成薄膜晶体管的半导体通道。
对应于图3所示的步骤S305，该步骤相当于第四道光罩制程，但在本步骤中，并不需要另外的光罩对半导体层33进行曝光。在步骤S303中，对第一保护层34进行曝光后，在基板上保留了位于用于形成半导体通道的半导体层上的第一保护层34a、34b，而半导体层33则是用于形成半导体通道，即在基板上只需保留用于形成半导体通道的半导体层即可。因此，本实施方式中，利用保留的第一保护层34a、34b为自对准光罩对半导体层33进行曝光，以将没有被第一保护层34覆盖的半导体层33除去，而保留了被第一保护层34a、34b所覆盖的半导体层33，从而分别形成了两个薄膜晶体管Q1、Q2的半导体通道33a、33b。而第一保护层34a、34b为蚀刻阻挡层，例如可以为氮化硅层，对半导体通道33a、33b形成保护作用，有利于防止半导体通道33a、33b的腐蚀和凹陷，且能够提高击穿电压和器件可靠性。
步骤S205：在半导体通道上沉积并图案化第二金属层，以形成薄膜晶体管的源极和漏极，源极和漏极分别与半导体通道接触。
对应于图3所示的步骤S306，利用具有源极和漏极图案的光罩对第二金属层进行曝光，以形成薄膜晶体管Q1的源极35b和漏极35a，以及形成薄膜晶体管Q2的源极35b’和35a’。其中，源极35b和漏极35a与相对应的薄膜晶体管Q1的半导体通道33a接触，源极35b’和35a’与相对应的薄膜晶体管Q2的半导体通道33b接触。此外，作为开关作用的薄膜晶体管Q2的漏极35a’通过导通孔32a与用于控制OLED的薄膜晶体管Q1的栅极31连接。通过半导体通道33a、33b的作用可分别实现两个薄膜晶体管的源极和漏极电性连接或电性绝缘。
现有技术中，在形成薄膜晶体管的过程中，首先利用一道光罩来形成半导体通道，然后在半导体通道上沉积蚀刻阻止层，并利用另一道光罩对蚀刻阻止层进行曝光，因此现有技术形成栅极、栅极绝缘层、半导体通道、蚀刻阻止层、源漏极的过程中共需要五道光罩，所需光罩数目较多。与现有技术相比，本实施方式中，在形成半导体通道时利用图案化之后的第一保护层34a、34b作为自对准光罩对半导体层33进行曝光，以形成半导体通道33a、33b，由此不需要单独的光罩对半导体层进行曝光，可减少半导体层的光罩，因此能够减少光罩数目，有利于降低成本，同时还能够减少光罩对位误差及电容耦合。
上述实施方式中，源极35b、35b’和漏极35a、35a’与半导体通道33a、33b的侧面相接触。为了提高半导体通道和源漏极之间接触的可靠性，在本发明薄膜晶体管基板的制作方法另一实施方式中，采用half-tonemask(半色调光罩)技术对第一保护层34进行图案化，以增大源漏极和半导体通道之间的接触面积。参阅图4，其中，相同的步骤可参考上述实施方式进行，此处不进行一一赘述，本实施方式中，使源极35b、35b’和漏极35a、35a’与半导体通道33a、33b靠近第一保护层34a、34b的上表面相接触，以增大接触面积。具体地，在步骤S404中，采用半色调光罩作为第三道光罩对第一保护层34进行曝光，使得保留的位于用于形成半导体通道的半导体层33上的第一保护层34a、34b中，覆盖用于形成与源极35b、35b’和漏极35a、35a’接触的半导体通道的半导体层的第一保护层的厚度小于覆盖其他半导体层的第一保护层的厚度。进一步而言，对第一保护层34曝光时，需要保留的位于用于形成半导体通道的半导体层33上的第一保护层34a、34b中，中间部分的第一保护层34为全不曝光，厚度保留最厚，两端的第一保护层34为一定程度的曝光以除去部分厚度的第一保护层，以保留具有一定厚度的第一保护层在半导体层33上。其中，两端的第一保护层即为覆盖用于形成与源极35b、35b’和漏极35a、35a’接触的半导体通道的半导体层的第一保护层，其在半导体层33上的位置即为源极和漏极与半导体通道的上表面相接触的位置
接着在步骤S405中利用图案化之后的第一保护层34a、34b为光罩对半导体层33进行曝光，以除去没有被第一保护层34a、34b覆盖的半导体层，而保留了被第一保护层34a、34b所覆盖的半导体层，保留的半导体层即形成半导体通道33a、34b。在步骤S406中，对覆盖用于形成半导体通道的半导体层33的第一保护层34a、34b进行蚀刻，以除去覆盖用于形成与源极35b、35b’和漏极35a、35a’接触的半导体通道的半导体层的第一保护层，进而暴露用于形成与源极35b、35b’和漏极35a、35a’接触的半导体通道的半导体层。由于覆盖用于形成与源极35b、35b’和漏极35a、35a’接触的半导体通道的半导体层的第一保护层的厚度小于中间的第一保护层的厚度，因此在对半导体通道33a、33b上的第一保护层34a、34b进行蚀刻时，通过控制蚀刻条件可以将两端较小厚度的第一保护层完全去除，进而暴露两端的半导体通道，而中间厚度较厚的第一保护层仅是被除去一部分，被除去的量与厚度较小的第一保护层的量基本相同，因此中间的第一保护层仍能保留部分在半导体通道33a、33b上，以保护半导体通道33a、33b。
在步骤S407中，在半导体通道33a、33b上沉积并图案化第二金属层，以形成源极35b、35b’和漏极35a、35a’。其中，在薄膜晶体管Q1中，第一保护层34a位于源极35b和漏极35a之间，源极35b和漏极35a均与半导体通道33a的靠近第一保护层34a的上表面相接触；在薄膜晶体管Q2中，第一保护层34b位于源极35b’和漏极35a’之间，源极35b’和漏极35a’均与半导体通道33b的靠近第一保护层34b的上表面相接触，由此可以增大接触面积，有利于提高器件的可靠性。
在本发明薄膜晶体管基板的制造方法的实施方式中，半导体层为非晶IGZO(氧化铟镓锌)材料层，从而可以提高载流子迁移率，进而可大大提高像素电极的充放电速率。当然，在其他实施方式中，半导体层也可以是非晶硅(a-Si)材料层。
在使用非晶IGZO材料形成半导体层时，由于氧化物半导体和金属材料接触处有势垒的存在，影响器件电子传输，因此，在本发明薄膜晶体管基板的制造方法的又一实施方式中，如图5所示，与图4所示的实施方式不同的是，增加了一道金属化制程，即图5所示的步骤S507。在步骤S506中，对第一保护层34a、34b进行蚀刻以除去覆盖用于形成与源极35b、35b’和漏极35a、35a’接触的半导体通道的半导体层的第一保护层之后，执行步骤S507，利用蚀刻之后的第一保护层34a、34b为光罩对暴露的用于形成与源极35b、35b’和漏极35a、35a’接触的半导体通道的半导体层进行金属化，进而形成半导体通道33a、33b。在对暴露的半导体通道进行金属化之后，沉积并图案化第二金属层以形成源极和漏极。其中，源极和漏极与金属化之后的半导体层接触。
通过对半导体层进行金属化，能够降低半导体通道和源极35b、35b’和漏极35a、35a’接触处的阻抗，从而进一步提高器件的性能。此外，在本实施方式中，利用蚀刻之后的第一保护层34a、34b为自对准光罩对半导体层进行金属化，不需要增加额外的光罩来进行金属化，与单独增加一道光罩进行金属化的方案相比，能够减少光罩数目，有利于降低制造成本。
在薄膜晶体管的制作过程中，通常会设置存储电容，用以保持电位，以使得显示面板能够正常显示。现有技术中，通常是以金属电极夹置绝缘层制作，然而金属为不透光材料，会造成面板开口率降低。本发明薄膜晶体管基板的制作方法的实施方式中，采用透明的IGZO形成半导体层和存储电容的一个电极，以提高开口率。具体地，参阅图6，其中步骤S601为形成栅极31a、31b，步骤S602为形成栅极绝缘层32，步骤S603为依次沉积半导体层33和第一保护层34。
在步骤S604中，对第一保护层34进行图案化。具体为利用半色调光罩对第一保护层34进行曝光，以除去部分第一保护层，且除了保留位于用于形成半导体通道的半导体层上的第一保护层外，还保留位于用于形成存储电容的第一电极的半导体层上的第一保护层。其中，覆盖在后续制程中需要完全除去的半导体层的第一保护层为全曝光，而覆盖在后续制程中用于形成与源极和漏极接触的半导体通道的半导体层的第一保护层以及位于用于形成存储电容的第一电极的半导体层上的第一保护层为部分程度曝光，覆盖在后续制程中用于形成保护半导体通道的半导体层的第一保护层为全不曝光。所述的用于形成保护半导体通道的半导体层即为位于用于形成半导体通道的半导体层中，除用于形成与源极和漏极接触的半导体通道的半导体层之外的其他半导体层。经过上述曝光之后，全曝光的第一保护层被完全除去，以使得对应的半导体层暴露，而全不曝光的第一保护层则保留原始的厚度，部分程度曝光的第一保护层被除去一部分，保留具有一定厚度的第一保护层，且该具有一定厚度的第一保护层的厚度小于全不曝光的第一保护层的厚度。
因此，如图6所示的步骤S604，曝光之后的第一保护层的图案包括位于用于形成半导体通道的半导体层33上的呈阶梯状的第一保护层34a、34b，以及位于用于形成存储电容的第一电极的半导体层33上的第一保护层34c。呈阶梯状的第一保护层34a、34b中，厚度较小的第一保护层为覆盖用于形成与源极漏极接触的半导体通道的半导体层的第一保护层。
进一步地，为了更好地控制曝光条件，本实施方式中，部分程度曝光的第一保护层为半曝光，以除去一半厚度的第一保护层，从而使得覆盖用于形成与源极漏极接触的半导体层的第一保护层的厚度和覆盖用于形成存储电容的第一电极的半导体层的第一保护层的厚度为全不曝光的第一保护层的厚度的一半，即该具有一定厚度的第一保护层的厚度为原始厚度的一半。当然，在其他实施方式中，覆盖用于形成与源极漏极接触的半导体层的第一保护层的厚度和覆盖用于形成存储电容的第一电极的半导体层的第一保护层的厚度也可以不相等，且其厚度也可不限于为原始厚度的一半，可根据实际需要进行设定，只要满足其小于全不曝光的第一保护层的厚度且能够确保完全遮挡半导体层即可。
步骤S605中，以曝光之后的第一保护层34a、34b、34c为光罩对半导体层33进行曝光，从而除去没有被第一保护层34a、34b、34c覆盖的半导体层，并保留了被第一保护层34a、34b、34c覆盖的半导体层，以用于形成半导体通道和存储电容的第一电极。
步骤S606中，对第一保护层34a、34b、34c进行蚀刻，以除去覆盖用于形成与源极漏极接触的半导体通道的半导体层的第一保护层34a、34b和覆盖用于形成存储电容的第一电极的半导体层的第一保护层34c，以使得用于形成与源极漏极接触的半导体通道的半导体层和用于形成存储电容的第一电极的半导体层暴露。而由于覆盖用于形成保护半导体通道的半导体层的第一保护层34a、34b的厚度比其他第一保护层的厚度大，因此通过控制蚀刻条件，在其他厚度较小的第一保护层被蚀刻掉之后，覆盖用于形成保护半导体通道的半导体层的第一保护层34a、34b仍能保留部分在半导体通道上，以保护半导体通道。
步骤S607中，以蚀刻之后的第一保护层34a、34b为光罩，对暴露的半导体层进行金属化，从而形成薄膜晶体管Q1的半导体通道33a、薄膜晶体管Q2的半导体通道33b以及存储电容的第一电极33c。其中，可以通过H扩散、离子注入或Plasma电浆处理等方式对半导体层进行金属化。
步骤S608中，在半导体通道33a、33b上沉积并图案化第二金属层，以形成薄膜晶体管Q1的源极35b和漏极35a、薄膜晶体管Q2的源极35b’和漏极35a’。
更进一步地，本实施方式中，在形成源极35b、35b’和漏极35a、35a’之后，在步骤S608中，在形成源极35b、35b’和漏极35a、35a’的基板上形成第二保护层36，并利用光罩对第二保护层36进行图案化，以在薄膜晶体管Q2的漏极35a上的第二保护层36中形成导通孔36a。其中，第二保护层为绝缘层或钝化层，可以使用二氧化硅材料制成。之后，在第二保护层36上形成透明导电层37，该透明导电层37用于形成像素电极，其通过导通孔36a与薄膜晶体管Q2的漏极35a连接。此外，该透明导电层37作为存储电容的第二电极，与第一电极33c通过夹置第二保护层36而形成存储电容。
通过本实施方式，通过利用图案化之后的第一保护层34a、34b、34c作为自对准光罩对半导体层33进行曝光，由此能够减少半导体层33曝光的光罩，同时能减少对位误差和电容耦合，且利用蚀刻之后的第一保护层34a、34b为光罩进行金属化，能够进一步减少一道金属化光罩，有利于降低成本。此外，通过对与源漏极接触的部分半导体通道进行金属化，能够减少源漏极和半导体通道接触处的阻抗，有利于提高电子传输。并且，存储电容为使用透明的IGZO半导体层和透明导电层形成，与采用不透光的金属形成的存储电容相比，有利于提高开口率。
在本发明薄膜晶体管基板的制造方法的另一实施方式中，薄膜晶体管基板还可以是用于液晶显示面板的阵列基板，其与上述用于OLED的薄膜晶体管基板的实施方式不同的是，基板中的薄膜晶体管的数量为1个，即用于开关作用的薄膜晶体管Q1，此时用于形成像素电极的透明导电层与薄膜晶体管Q1的漏极连接，具体的制作过程与上述各实施方式相类似，此处不进行一一赘述。
本发明还提供薄膜晶体管基板的一实施方式，所述薄膜晶体管基板为通过利用上述任一实施方式所述的薄膜晶体管基板的制作方法所制成。其中，薄膜晶体管基板包括存储电容，该存储电容的第一电极为利用氧化铟镓锌制成，第二电极为作为像素电极的透明导电层形成。
参阅图7，本发明薄膜晶体管基板的制作设备一实施方式中，包括涂布机构70、第一光罩71、第二光罩72、第三光罩73以及第四光罩74。其中，涂布机构70用于涂布第一金属层、绝缘层、半导体层、第一保护层以及第二金属层。第一光罩71用于在涂布机构70在基板上涂布第一金属层后对第一金属层进行图案化，以形成薄膜晶体管的栅极。第二光罩72用于在涂布机构在栅极上涂布绝缘层后，对绝缘层进行图案化，以形成薄膜晶体管的栅极绝缘层。第三光罩73用于在涂布机构在栅极绝缘层上依次涂布半导体层和第一保护层之后，对第一保护层进行图案化以除去部分第一保护层，并至少保留用于形成薄膜晶体管的半导体通道的半导体层上的第一保护层，以利用保留的第一保护层为光罩对半导体层进行图案化，以除去没有被第一保护层覆盖的半导体层，进而在栅极绝缘层上形成薄膜晶体管的半导体通道。其中，第一保护层为蚀刻阻挡层(ES)。第四光罩74用于在涂布机构在半导体通道上涂布第二金属层后，对第二金属层进行图案化，以形成薄膜晶体管的源极和漏极，源极和漏极分别与半导体通道接触。
通过上述方式，在形成栅极、栅极绝缘层、半导体通道、第一保护层以及源极漏极的过程中，与现有的需要五道光罩相比，本实施方式中，通过利用图案化之后的第一保护层为自对准光罩对半导体层进行图案化，由此只需四道光罩即可完成上述过程，能够减少光罩数目，同时可以减少对位误差和电容耦合。
在本发明薄膜晶体管基板的制造设备另一实施方式中，如图8所示，与上述实施方式的主要不同之处在于，制造设备还包括蚀刻机构85和金属化机构86。第三光罩83用于对第一保护层进行图案化，并使得所保留的位于用于形成半导体通道的半导体层上的第一保护层中，覆盖用于形成与源极、漏极接触的半导体通道的半导体层的第一保护层的厚度小于覆盖其他半导体层的第一保护层的厚度。在利用图案化之后的第一保护层对半导体层进行图案化以除去没有被第一保护层覆盖的半导体层之后，蚀刻机构85用于对覆盖用于形成半导体通道的半导体层的第一保护层进行蚀刻，以除去覆盖用于形成与源极、漏极接触的半导体通道的半导体层的第一保护层，进而暴露用于形成与源极、漏极接触的半导体通道的半导体层。金属化机构86用于利用蚀刻之后的第一保护层为光罩对暴露的用于形成与源极、漏极接触的半导体通道的半导体层进行金属化，进而在栅极绝缘层上形成薄膜晶体管的半导体通道。对暴露的半导体层进行金属化之后，涂布机构80在所形成的半导体通道上涂布第二金属层，第四光罩84用于对第二金属层进行图案化以形成源极和漏极。其中，源极和漏极与金属化之后的半导体层接触。通过对半导体层进行金属化，能够减小半导体通道与源极和漏极接触处的阻抗，有利于提高电子传输效率。
在本发明薄膜晶体管基板的制造设备又一实施方式中，薄膜晶体管基板上还形成存储电容，本实施方式中，半导体层的材料为氧化铟镓锌，利用半导体层形成存储电容，由此可提高开口率。具体地，参阅图9，与上述实施方式不同的是，在利用第三光罩93对第一保护层进行图案化时，除了保留位于用于形成半导体通道的半导体层上的第一保护层之外，还保留位于用于形成存储电容的第一电极的半导体层上的第一保护层。其中，覆盖在后续制程中需要完全除去的半导体层的第一保护层为全曝光，而覆盖在后续制程中用于形成与源极和漏极接触的半导体通道的半导体层的第一保护层以及位于用于形成存储电容的第一电极的半导体层上的第一保护层为部分程度曝光，覆盖在后续制程中用于形成保护半导体通道的半导体层的第一保护层为全不曝光。所述的用于形成保护半导体通道的半导体层即为位于用于形成半导体通道的半导体层中，除用于形成与源极和漏极接触的半导体通道的半导体层之外的其他半导体层。经过上述曝光之后，全曝光的第一保护层被完全除去，以使得对应的半导体层暴露，而全不曝光的第一保护层则保留原始的厚度，部分程度曝光的第一保护层被除去一部分，保留具有一定厚度的第一保护层，且该具有一定厚度的第一保护层的厚度小于全不曝光的第一保护层的厚度。
曝光之后的第一保护层的图案包括位于用于形成半导体通道的半导体层上的呈阶梯状的第一保护层，以及位于用于形成存储电容的第一电极的半导体层上的第一保护层。呈阶梯状的第一保护层中，厚度较小的第一保护层为覆盖用于形成与源极漏极接触的半导体通道的半导体层的第一保护层。
进一步地，为了更好地控制曝光条件，本实施方式中，部分程度曝光的第一保护层为半曝光，以除去一半厚度的第一保护层，从而使得覆盖用于形成与源极漏极接触的半导体层的第一保护层的厚度和覆盖用于形成存储电容的第一电极的半导体层的第一保护层的厚度为全不曝光的第一保护层的厚度的一半，即该具有一定厚度的第一保护层的厚度为原始厚度的一半。当然，在其他实施方式中，覆盖用于形成与源极漏极接触的半导体层的第一保护层的厚度和覆盖用于形成存储电容的第一电极的半导体层的第一保护层的厚度也可以不相等，且其厚度也可不限于为原始厚度的一半，可根据实际需要进行设定，只要满足其小于全不曝光的第一保护层的厚度且能够确保完全遮挡半导体层即可。
此外，为了更好地控制曝光条件，本实施方式中，部分程度曝光的第一保护层为半曝光，以除去一半厚度的第一保护层，从而使得覆盖用于形成与源极漏极接触的半导体层的第一保护层的厚度和覆盖用于形成存储电容的第一电极的半导体层的第一保护层的厚度为全不曝光的第一保护层的厚度的一半，即该具有一定厚度的第一保护层的厚度为原始厚度的一半。当然，在其他实施方式中，覆盖用于形成与源极漏极接触的半导体层的第一保护层的厚度和覆盖用于形成存储电容的第一电极的半导体层的第一保护层的厚度也可以不相等，且其厚度也可不限于为原始厚度的一半，可根据实际需要进行设定，只要满足其小于全不曝光的第一保护层的厚度且能够确保完全遮挡半导体层即可。
在利用图案化之后的第一保护层对半导体层进行图案化之后，蚀刻机构95用于对覆盖用于形成与源极漏极接触的半导体层的第一保护层和覆盖用于形成存储电容的第一电极的半导体层进行蚀刻，以除去覆盖用于形成与源极漏极接触的半导体层的第一保护层和覆盖用于形成存储电容的第一电极的半导体层，进而暴露用于形成与源极漏极接触的半导体层和用于形成存储电容的第一电极的半导体层。金属化机构96用于利用蚀刻之后的第一保护层为光罩对暴露的半导体层进行金属化，从而形成薄膜晶体管的半导体通道和存储电容的第一电极。
形成薄膜晶体管的半导体通道和存储电容的第一电极之后，涂布机构90在半导体通道上涂布第二金属层，第四光罩94用于对第二金属层进行图案化以形成薄膜晶体管的源极和漏极。
此外，本实施方式中，制造设备进一步还包括第五光罩97。在形成薄膜晶体管的源极和漏极之后，涂布机构90用于在源极和漏极上涂布第二保护层，该第二保护层可以为绝缘层或钝化层，可以使用二氧化硅材料制成。第五光罩97用于对第二保护层进行图案化，以在薄膜晶体管的漏极上的第二保护层中形成导通孔。涂布机构90还用于在第二保护层上涂布作为存储电容的第二电极的透明导电层，并使该透明导电层通过导通孔与漏极连接。其中，该透明导电层同时也作为像素电极以实现显示。
本实施方式中，通过使用透明的氧化铟镓锌和透明导电层通过夹置第二保护层以形成存储电容，与现有的采用不透光的金属形成存储电容的技术相比，能够提高开口率。同时，本实施方式利用图案化之后的第一保护层为自对准光罩对半导体层进行曝光，能够减少半导体层的光罩，且减少对位误差和电容耦合，且利用蚀刻之后的第一保护层为自对准光罩对半导体层进行金属化，能够减少金属化所需的光罩，进一步减少光罩数目。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种薄膜晶体管基板的制作方法，其特征在于，包括：
在基板上依次沉积并图案化第一金属层和绝缘层，以分别形成薄膜晶体管的栅极和栅极绝缘层；
在所述栅极绝缘层上依次沉积半导体层和第一保护层；
对所述第一保护层进行图案化以除去部分所述第一保护层，并至少保留位于用于形成所述薄膜晶体管的半导体通道的半导体层上的第一保护层；
利用图案化之后的所述第一保护层为光罩对所述半导体层进行图案化，以除去没有被所述第一保护层覆盖的半导体层，进而在所述栅极绝缘层上形成所述薄膜晶体管的半导体通道；
在所述半导体通道上沉积并图案化第二金属层，以形成所述薄膜晶体管的源极和漏极，所述源极和所述漏极分别与所述半导体通道接触。
2.根据权利要求1所述的制作方法，其特征在于，
所述对所述第一保护层进行图案化的步骤包括：
使覆盖用于形成所述半导体通道的半导体层的第一保护层中，覆盖用于形成与所述源极、漏极接触的半导体通道的半导体层的第一保护层的厚度小于覆盖其他半导体层的第一保护层的厚度；
在所述利用图案化之后的所述第一保护层为光罩对所述半导体层进行图案化，以除去没有被所述第一保护层覆盖的半导体层的步骤之后，包括：
对所述覆盖用于形成所述半导体通道的半导体层的第一保护层进行蚀刻，以除去所述覆盖用于形成与所述源极、漏极接触的半导体通道的半导体层的第一保护层，进而暴露用于形成与所述源极、漏极接触的半导体通道的半导体层；
利用蚀刻之后的第一保护层为光罩对暴露的所述用于形成与所述源极、漏极接触的半导体通道的半导体层进行金属化，进而在所述栅极绝缘层上形成所述薄膜晶体管的半导体通道。
3.根据权利要求2所述的制作方法，其特征在于，
所述半导体层的材料为氧化铟镓锌；
所述对所述第一保护层进行图案化的步骤包括：
对所述第一保护层进行图案化，以保留位于用于形成存储电容的第一电极的半导体层上的第一保护层，且所述位于用于形成存储电容的第一电极的半导体层上的第一保护层的厚度小于所述覆盖其他半导体层的第一保护层的厚度；
所述对所述覆盖用于形成所述半导体通道的半导体层的第一保护层进行蚀刻的步骤，还包括：
除去所述位于用于形成存储电容的第一电极的半导体层上的第一保护层，以暴露所述用于形成存储电容的第一电极的半导体层；
所述利用蚀刻之后的第一保护层为光罩对暴露的所述用于形成与所述源极、漏极接触的半导体通道的半导体层进行金属化的步骤，还包括：
利用蚀刻之后的第一保护层为光罩对暴露的所述用于形成存储电容的第一电极的半导体层进行金属化，以形成所述存储电容的第一电极。
4.根据权利要求3所述的制作方法，其特征在于，
所述位于用于形成存储电容的第一电极的半导体层上的第一保护层的厚度和覆盖用于形成与所述源极、漏极接触的半导体通道的半导体层的第一保护层的厚度相同，且为所述覆盖其他半导体层的第一保护层的厚度的二分之一。
5.根据权利要求3所述的制作方法，其特征在于，
所述在所述半导体通道上沉积并图案化第二金属层，以形成所述薄膜晶体管的源极和漏极的步骤之后，包括：
在形成所述源极和漏极的基板上形成第二保护层；
在所述漏极之上的第二保护层中设置导通孔；
在所述第二保护层上形成作为所述存储电容的第二电极的透明导电层，并使所述透明导电层通过所述导通孔与所述漏极连接。
6.一种阵列基板的制造设备，其特征在于，包括：
涂布机构；
第一光罩，用于在所述涂布机构在基板上涂布第一金属层后对所述第一金属层进行图案化，以形成薄膜晶体管的栅极；
第二光罩，用于在所述涂布机构在所述栅极上涂布绝缘层后，对所述绝缘层进行图案化，以形成所述薄膜晶体管的栅极绝缘层；
第三光罩，用于在所述涂布机构在所述栅极绝缘层上依次涂布半导体层和第一保护层后，对所述第一保护层进行图案化以除去部分所述第一保护层，并至少保留位于用于形成所述薄膜晶体管的半导体通道的半导体层上的第一保护层，以利用保留的第一保护层为光罩对所述半导体层进行图案化，以除去没有被所述第一保护层覆盖的半导体层，进而在所述栅极绝缘层上形成所述薄膜晶体管的半导体通道；
第四光罩，用于在所述涂布机构在所述半导体通道上涂布第二金属层后，对所述第二金属层进行图案化，以形成所述薄膜晶体管的源极和漏极，所述源极和所述漏极分别与所述半导体通道接触。
7.根据权利要求6所述的制造设备，其特征在于，
所述第三光罩用于对所述第一保护层进行图案化，以使覆盖用于形成所述半导体通道的半导体层的第一保护层中，覆盖用于形成与所述源极、漏极接触的半导体通道的半导体层的第一保护层的厚度小于覆盖其他半导体层的第一保护层的厚度；
所述制造设备还包括：
蚀刻机构，用于对所述覆盖用于形成所述半导体通道的半导体层的第一保护层进行蚀刻，以除去所述覆盖用于形成与所述源极、漏极接触的半导体通道的半导体层的第一保护层，进而暴露用于形成与所述源极、漏极接触的半导体通道的半导体层；
金属化机构，用于利用蚀刻之后的第一保护层为光罩对暴露的所述用于形成与所述源极、漏极接触的半导体通道的半导体层进行金属化，进而在所述栅极绝缘层上形成所述薄膜晶体管的半导体通道。
8.根据权利要求7所述的制造设备，其特征在于，
所述半导体层的材料为氧化铟镓锌；
所述第三光罩还用于对所述第一保护层进行图案化，以保留位于用于形成存储电容的第一电极的半导体层上的第一保护层，且所述位于用于形成存储电容的第一电极的半导体层上的第一保护层的厚度小于所述覆盖其他半导体层的第一保护层的厚度；
所述蚀刻机构还用于对所述位于用于形成存储电容的第一电极的半导体层上的第一保护层进行蚀刻，以除去所述位于用于形成存储电容的第一电极的半导体层上的第一保护层，进而暴露所述用于形成存储电容的第一电极的半导体层；
所述金属化机构还用于利用蚀刻之后的第一保护层为光罩对暴露的所述用于形成存储电容的第一电极的半导体层进行金属化，以形成所述存储电容的第一电极。
9.根据权利要求8所述的制造设备，其特征在于，
所述位于用于形成存储电容的第一电极的半导体层上的第一保护层的厚度和覆盖用于形成与所述源极、漏极接触的半导体通道的半导体层的第一保护层的厚度相同，且为所述覆盖其他半导体层的第一保护层的厚度的二分之一。
10.根据权利要求8所述的制造设备，其特征在于，
所述涂布机构还用于在形成所述源极和漏极的基板上涂布第二保护层；
所述制造设备还包括第五光罩，用于对所述第二保护层进行图案化，以在所述漏极之上的第二保护层中形成导通孔；
所述涂布机构还用于在所述第二保护层上涂布作为所述存储电容的第二电极的透明导电层，并使所述透明导电层通过所述导通孔与所述漏极连接。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024907A (zh) * 2016-07-25 2016-10-12 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、显示基板及显示装置
WO2017177493A1 (zh) * 2016-04-13 2017-10-19 深圳市华星光电技术有限公司 薄膜晶体管阵列面板及其制作方法
CN107978615A (zh) * 2017-11-24 2018-05-01 成都捷翼电子科技有限公司 一种柔性有机薄膜晶体管基板的制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104810321A (zh) * 2015-04-30 2015-07-29 京东方科技集团股份有限公司 一种tft阵列基板及显示装置的制备方法
KR20170031620A (ko) * 2015-09-11 2017-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 그 제작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101150092A (zh) * 2007-11-08 2008-03-26 友达光电股份有限公司 互补式金属氧化物半导体薄膜晶体管的制造方法
US20080131985A1 (en) * 2005-03-29 2008-06-05 Samsung Electronics Co., Ltd., Method of manufacturing a thin film transistor array panel
CN103178004A (zh) * 2011-12-22 2013-06-26 群康科技(深圳)有限公司 薄膜晶体管基板及其制作方法、显示器
CN103928343A (zh) * 2014-04-23 2014-07-16 深圳市华星光电技术有限公司 薄膜晶体管及有机发光二极管显示器制备方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100656497B1 (ko) * 2004-02-09 2006-12-11 삼성에스디아이 주식회사 유기전계발광표시장치 및 그의 제조방법
JP5052370B2 (ja) * 2008-02-25 2012-10-17 パナソニック株式会社 薄膜トランジスタアレイ基板の製造方法及び閾値補正方法
TWI387109B (zh) * 2008-06-10 2013-02-21 Taiwan Tft Lcd Ass 薄膜電晶體的製造方法
KR101518318B1 (ko) * 2008-12-10 2015-05-07 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
WO2010109558A1 (ja) * 2009-03-24 2010-09-30 シャープ株式会社 Ｔｆｔ基板及びこれを用いた液晶表示装置
KR101597214B1 (ko) * 2010-01-14 2016-02-25 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101824537B1 (ko) * 2010-10-01 2018-03-15 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 유기 발광 디스플레이
TWI432865B (zh) * 2010-12-01 2014-04-01 Au Optronics Corp 畫素結構及其製作方法
TWI460864B (zh) * 2011-11-11 2014-11-11 Au Optronics Corp 薄膜電晶體及其製造方法
TWI515910B (zh) * 2011-12-22 2016-01-01 群創光電股份有限公司 薄膜電晶體基板與其製作方法、顯示器
CN102709239B (zh) * 2012-04-20 2014-12-03 京东方科技集团股份有限公司 显示装置、阵列基板及其制造方法
CN102723279A (zh) * 2012-06-12 2012-10-10 华南理工大学 一种金属氧化物薄膜晶体管的制作方法
KR101971925B1 (ko) * 2012-09-19 2019-08-19 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치
CN102881712B (zh) * 2012-09-28 2015-02-25 京东方科技集团股份有限公司 一种阵列基板及其制造方法、oled显示装置
KR101973164B1 (ko) * 2012-10-08 2019-08-27 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치
KR101942489B1 (ko) * 2012-10-17 2019-01-28 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 유기 발광 표시 장치
KR20140056565A (ko) * 2012-10-29 2014-05-12 삼성디스플레이 주식회사 유기 발광 표시 장치, 박막 트랜지스터 표시판 및 그 제조 방법
CN103715226A (zh) * 2013-12-12 2014-04-09 京东方科技集团股份有限公司 Oled阵列基板及其制备方法、显示面板及显示装置
CN104022079A (zh) * 2014-06-19 2014-09-03 深圳市华星光电技术有限公司 薄膜晶体管基板的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080131985A1 (en) * 2005-03-29 2008-06-05 Samsung Electronics Co., Ltd., Method of manufacturing a thin film transistor array panel
CN101150092A (zh) * 2007-11-08 2008-03-26 友达光电股份有限公司 互补式金属氧化物半导体薄膜晶体管的制造方法
CN103178004A (zh) * 2011-12-22 2013-06-26 群康科技(深圳)有限公司 薄膜晶体管基板及其制作方法、显示器
CN103928343A (zh) * 2014-04-23 2014-07-16 深圳市华星光电技术有限公司 薄膜晶体管及有机发光二极管显示器制备方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017177493A1 (zh) * 2016-04-13 2017-10-19 深圳市华星光电技术有限公司 薄膜晶体管阵列面板及其制作方法
CN106024907A (zh) * 2016-07-25 2016-10-12 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、显示基板及显示装置
CN107978615A (zh) * 2017-11-24 2018-05-01 成都捷翼电子科技有限公司 一种柔性有机薄膜晶体管基板的制造方法

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Publication number Publication date
JP6440228B2 (ja) 2018-12-19
WO2016078112A1 (zh) 2016-05-26
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