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CN100508175C - 半导体器件 - Google Patents

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CN100508175C
CN100508175C CNB2007100914563A CN200710091456A CN100508175C CN 100508175 C CN100508175 C CN 100508175C CN B2007100914563 A CNB2007100914563 A CN B2007100914563A CN 200710091456 A CN200710091456 A CN 200710091456A CN 100508175 C CN100508175 C CN 100508175C
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CN
China
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lead
semiconductor chip
leads
power supply
semiconductor device
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CNB2007100914563A
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佐佐木敏夫
伊藤富士夫
铃木博通
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
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Publication date
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    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

借助于分隔和连接半导体芯片(22)内部各个电路区的汇流条(21d)，本发明能够为各个电路区供应电源，此外，借助于进一步形成能够连接到汇流条(21d)而不管内引线(21b)间距的最佳特性，借助于使焊点(22a)的间距小于内引线(21b)的间距，或借助于将焊点(22a)形成为锯齿排列，能够增加电源焊点(22a)的数目，或能够将常规地用于电源的引线(21a)用于信号。

Description

半导体器件
本申请是申请人为株式会社瑞萨科技、申请日为2003年5月16日、申请号为03816623.2、发明名称为“半导体器件”的发明专利申请的分案申请。
技术领域
本发明涉及到采用汇流条或环形汇流条的半导体器件，具体地说是涉及到半导体芯片的布局和汇流条或环形汇流条的安置。
背景技术
在例如日本专利申请公开No.2002-190488或日本专利申请公开No.2002-270723中，指出了有关采用多层布线电路板的BGA(网格焊球阵列)型半导体器件，并已经被用作具有100个或更多的管脚的多管脚半导体器件，但精加工的多层布线电路板的成本高且性能价格比低。
此外，在例如日本专利申请公开No.11-54658中，指出了一种采用具有单层布线的带式布线电路板的CSP(芯片尺寸封装)型半导体器件，并已经被用作几乎等于常规芯片尺寸的小尺寸半导体器件，但由于其结构难以形成公用的电源/GND电极等，故存在着外部端子数目随半导体芯片电极数目的增大而增大的问题。结果，芯片电极数目的增大就要与封装尺度由于管脚数目增大而增大进行协调，导致对芯片电极数目的很大限制以及低的性能价格比。
本发明人研究了一种半导体器件的构造，此构造提供了比这些常规BGA/CSP更高的性能价格比。
此外，本申请人以基于本发明结果的第一观点“多个引线的末端被连接”和第二观点“连接到电源或GND的总线被安置在多个引线与芯片之间”进行了研究。结果，本发明人发现了第一观点的日本专利申请公开No.9-252072(第20段，图8和图9)以及第二观点的日本专利申请公开No.11-168169(第61段，图3)。但在这些文献中，当前只是说BGA和CSP适合于与目前IC(集成电路)提高了的复杂化相关的增多了的外部端子管脚，但并未论及目前要解决的应用问题，亦即以低的成本和高的质量来对付许多管脚的问题。此外，并未研究有关内部电源电压延伸布线的电源下降以及封装组合的问题。
发明内容
本发明的目的是提供一种改善性价比的半导体器件。
本发明的另一目的是提供一种能够对产品进行小型化的半导体器件。
本发明的另一目的是提供一种能够缩短产品发货之前所需时间(TAT，即周转时间)的半导体器件。
本发明的另一目的是提供一种能够达到增大的管脚数目的半导体器件。
结合附图，从下列描述中，本发明的其它新的特点和优点是显而易见的。
本发明包含半导体芯片，它具有主面、背面、以及多个形成在主面上的电极；多个排列在半导体芯片周围的内引线；分别与多个内引线整体制作的多个外引线；分别连接多个电极和多个内引线的多个键合焊线；以及包封半导体芯片、多个内引线、以及多个键合焊线的树脂包封材料，其中，多个内引线和多个键合焊线的连接部分被排列成锯齿图形，且其中多个内引线和多个键合焊线的连接部分经由粘合层被固定到包封在树脂包封材料内部的衬底。
此外，本发明包含形成为包括在第一电位与第二电位之间具有电流通道的晶体管的第一电路区、形成为包括在第三电位与第四电位之间具有电流通道的晶体管的第二电路区、将第一电位馈送到第一电路区的第一焊点、将第二电位馈送到第一电路区的第二焊点、将第三电位馈送到第二电路区的第三焊点、将第四电位馈送到第二电路区的第四焊点、包含第一和第二电路区的芯片、以及排列在多个内引线之间并将第一电位馈送到第一电路区的第一引线。
附图说明
图1是剖面图，示出了根据本发明实施方案1的半导体器件(QFP)中的最小尺寸芯片安装结构的一个例子；
图2是剖面图，示出了QFP中的最大尺寸芯片安装结构的一个例子；
图3-6是剖面图，分别示出了根据本发明实施方案1的修正例子的QFP结构；
图7是局部平面图，示出了用于图1所示QFP组件的引线框的框架材料结构的一个例子；
图8是图7所示框架材料的背面图；
图9是局部平面图，示出了借助于将带状部件固定到图7所示框架材料而制造的引线框的结构；
图10是图9所示引线框的背面图；
图11是局部平面图，示出了在切割图9所示引线框的第一耦合部分之后的结构；
图12是图11所示引线框的背面图；
图13是局部平面图，示出了在切割图9所示引线框的第二耦合部分之后的结构；
图14是图13所示引线框的背面图；
图15是局部平面图，示出了图13所示引线框的最小可安装的芯片尺寸和最大可安装的芯片尺寸；
图16是局部平面图，示出了当最小尺寸的半导体芯片被安装到
图13所示引线框时，在焊线键合之后的结构的一个例子；
图17是局部平面图，示出了当最大尺寸的半导体芯片被安装到
图13所示引线框时，在焊线键合之后的结构的一个例子；
图18是局部平面图，示出了根据本发明实施方案1的修正例子的引线框的框架材料结构；
图19是图18所示框架材料的背面图；
图20是局部平面图，示出了借助于将带状部件固定到图18所示框架材料而制造的引线框的结构；
图21是图20所示引线框的背面图；
图22是局部平面图，示出了在切割图20所示引线框的第一耦合部分之后的结构；
图23是图22所示引线框的背面图；
图24是局部平面图，示出了在切割图20所示引线框的第二耦合部分之后的结构；
图25是图24所示引线框的背面图；
图26是局部平面图，示出了图24所示引线框的最小可安装的芯片尺寸和最大可安装的芯片尺寸；
图27是局部平面图，示出了当最小尺寸的半导体芯片被安装到图24所示引线框时，在焊线键合之后的结构的一个例子；
图28是局部平面图，示出了当最大尺寸的半导体芯片被安装到图24所示引线框时，在焊线键合之后的结构的一个例子；
图29是局部平面图，示出了根据本发明实施方案1的修正例子的引线框的框架材料结构；
图30是局部背面图，示出了借助于将带状部件固定到图29所示框架材料而制造的引线框的结构；
图31是局部背面图，示出了在切割图30所示引线框的第一耦合部分之后的结构；
图32是局部侧面图，示出了当图13所示引线框被制造时，采用冲孔机的冲孔方法的一个例子；
图33是局部侧面图，示出了在图32所示冲孔方法之后的精压方法；
图34是局部剖面图，示出了根据本发明实施方案1的修正例子的引线框的结构；
图35是剖面图，示出了根据本发明实施方案2的半导体器件(QFP)中的其上安装最小尺寸芯片的结构的一个例子；
图36是剖面图，示出了根据本发明实施方案2的半导体器件(QFP)中的其上安装最大尺寸芯片的结构的一个例子；
图37是剖面图，示出了根据本发明实施方案2的修正例子的QFP的结构；
图38是局部平面图，示出了用于图35所示QFP装配件的的引线框的框架材料结构；
图39是图38所示框架材料的背面图；
图40是局部平面图，示出了借助于将带状部件固定到图38所示框架材料而制造的引线框的结构；
图41是图40所示引线框的背面图；
图42是局部平面图，示出了在切割图40所示引线框的第一耦合部分之后的结构；
图43是图42所示引线框的背面图；
图44是局部平面图，示出了图42所示引线框的最小可安装的芯片尺寸和最大可安装的芯片尺寸；
图45是局部平面图，示出了当最小尺寸的半导体芯片被安装到图42所示引线框时，在焊线键合之后的结构的一个例子；
图46是局部平面图，示出了当最大尺寸的半导体芯片被安装到图42所示引线框时，在焊线键合之后的结构的一个例子；
图47、图48、以及图49是局部平面图，分别示出了根据本发明实施方案2的修正例子的引线框结构；
图50是局部平面图，示出了图49所示引线框的焊线键合条件的一个例子；
图51是局部平面图，示出了根据本发明实施方案2的修正实施例的引线框的结构；
图52是一个说明焊线连接对应的表格，示出了当采用图51所示的引线框时的连接条件的一个例子；
图53是剖面图，示出了根据本发明另一实施方案的半导体器件(QDN)的结构的一个例子；
图54是剖面图，示出了根据本发明实施方案2的修正实施例的QFP的结构；
图55是放大的局部平面图，示出了图54所示QFP的布线状态的一个例子；
图56是一种具有被数字电路区和模拟电路区分隔开的汇流条的布局图；
图57是沿图56的半导体器件的A-A线的剖面图；
图58是沿图56的半导体器件的B-B线的剖面图；
图59是图56的数字/模拟混合电路的电路图；
图60是当本发明被应用于QFN时的布局图；
图61是当本发明被应用于QFN时沿图56的A-A线的剖面图；
图62是另一种具有被数字电路区和模拟电路区分隔开的汇流条的布局图；
图63是一种布局图，其中，模拟电路被分隔成一个电源系统，而数字电路被分隔成二个电源系统；
图64是一种布局图，其中，数字电路的电源被连接到汇流条，且数字电路被连接到内引线；
图65是一种布局图，其中，数字电路被分隔成二个电源电路区；
图66是图65的电路图；
图67中，图56的焊点被排列在锯齿图形中，并被焊线键合到锯齿图形中的内引线和汇流条；
图68是图67的一个修正实施例；
图69是沿图68的A-A线的剖面图；
图70是平面图，其中，IO焊点和电源焊点被交替地排列；
图71是局部平面图，示出了当内部降压电路被用于电路时的焊线键合，其中的内部降压电路可以由焊线键合选择性地形成；
图72是局部平面图，示出了当内部降压电路不被用于电路时的焊线键合，其中的内部降压电路可以由焊线键合选择性地形成；
图73是电路图，其中的降压电路可以选择性地形成；
图74是当芯片周围的焊点和内部电路被引出布线连接时，当焊点被安置在芯片中心附近时，以及当靠近芯片中心的焊点、芯片端部的焊点、和汇流条在二个阶段中被焊线键合时的一种布局图；
图75是平面图，示出了根据本发明实施方案9的半导体器件中的引线图形和部分布线状态；
图76是平面图，示出了用于图75所示半导体器件的引线框的结构的一个例子；
图77是平面图，示出了根据本发明实施方案10的半导体器件中的引线图形和部分布线状态；
图78是平面图，示出了用于图77所示半导体器件的引线框的结构的一个例子；
图79是平面图，示出了根据本发明实施方案11的半导体器件中的引线图形和部分布线状态；
图80是平面图，示出了根据本发明实施方案12的半导体器件中的引线图形和部分布线状态以及电源降压图；
图81是平面图，示出了用于图80所示半导体器件的引线框的结构的一个例子；
图82是放大的局部平面图，示出了图80所示半导体器件中的芯片内部电路与汇流条的连接状态的一个例子；
图83是平面图，示出了根据本发明实施方案13的半导体器件中的引线图形和部分布线状态以及电源降压图；
图84是平面图，示出了用于图83所示半导体器件的引线框的结构的一个例子；
图85是平面图，示出了根据本发明实施方案14的半导体器件中的引线图形和部分布线状态以及电源降压图；
图86是平面图，示出了根据本发明实施方案15的半导体器件中的引线图形和部分布线状态以及电源降压图；
图87是平面图，示出了根据本发明实施方案16的半导体器件中的引线图形和部分布线状态；
图88是平面图，示出了根据本发明实施方案17的半导体器件中的引线图形和部分布线状态；
图89是平面图，示出了根据本发明实施方案18的半导体器件中的引线图形和部分布线状态以及电源降压图；
图90是放大的局部平面图，示出了图89所示半导体器件中的芯片内部电路与汇流条的连接状态的一个例子；
图91是平面图，示出了根据本发明实施方案19的半导体器件中的引线图形和部分布线状态以及电源降压图；而
图92是平面图，示出了根据本发明实施方案20的半导体器件中的引线图形和部分布线状态。
具体实施方式
以下参照附图来详细描述根据本发明的各个实施方案。
在下列各个实施方案中，若为了方便起见，除非另有规定，将分成多个部分或实施方案来进行描述，它们不是彼此无关的，而是一个是另一个的部分或全部修正实施例、细节、补充解释等。
此外，在下列各个实施方案中，当提到元件的数目等(包括数量、数值、量、范围等)时，除非被确切地规定或原则上显然被限制为具体的数目，都不应该被局限于具体的数目，而是可以大于和小于具体的数目。
而且，在下列各个实施方案中，原则上除了被确切地规定以及是明显地强制性的情况之外，都不总是强制性的。
同样，在下列各个实施方案中，当提到组成元件等的形状和位置关系等时，除非另有规定或除了它们原则上明显地无关的情况之外，应该包括实际上相似形状等的组成元件。这同样适用于上述的数值和范围。
此外，在所有用来解释实施方案的附图中，所有相似的参考号表示相似的或对应的零件，且重复的解释将被省略。
(实施方案1)
根据实施方案1的半导体器件是树脂包封型的，并利用引线框1来装配，且在本实施方案1中，具有比较大数量管脚的QFP(四方扁平封装)6被取为这种半导体器件的一个例子而加以解释。
首先，对图1所示QFP 6的结构进行解释。QFP 6包含延伸到半导体芯片2附近的多个内引线1b和半导体芯片2；键合到有关内引线1b的前端区的带状部件5；用来电连接作为形成在半导体芯片2的主面2b上的表面电极的焊点2a与对应于此的内引线1b的键合焊线4；借助于用树脂包封半导体芯片2和多个焊线4以及带状部件5而形成的包封区(也称为树脂包封的材料)3；以及连接到内引线1b且作为沿4个方向从包封区3突出到外部的多个外引线1c，且此外引线1c被弯曲成鸥翅形。
而且，在QFP 6中，带状部件5被键合到作为各个内引线1b的主面的焊线连接的表面1f，且带状部件5被排列在内引线1b的上侧上。此带状部件5具有对应于内引线1b行的形状，因而在QFP 6中，带状部件5被形成为四边形。
此外，带状部件5是绝缘的，并经由形成在此带状部件5上的粘合层5a被键合到各个内引线1b的前端区。粘合层5a例如由丙烯酸粘合剂等组成。
此外，带状部件5具有芯片安装功能，且半导体芯片2经由银胶8被固定到由各个内引线1b的前端区所环绕的区域的芯片承载表面5b。
因此，半导体芯片2经由作为与键合表面5c相反的芯片承载表面5b上的银胶8，被安装到带状部件5中的内引线1b。
顺着多个内引线1b到对应于半导体芯片2的角部的4个角部的各个路径，如图14所示，提供了延伸到带状部件5中心附近的角部引线1g。亦即，在对应于半导体芯片2的角部的位置处，角部引线1g被排列成邻近由第一耦合区1耦合以便与半导体芯片2的各个边匹配的多个内引线1b组。
因此，带状部件5由这4个角部引线1g支持，且半导体芯片2经由带状部件5和银胶8被安装在4个角部引线1g上。
此外，如图1和图14所示，第一通孔5e和第二通孔5f被形成到带状部件5。第一通孔5e被制作成沿邻近各个内引线1b前端区的内引线1b行的方向。因此，4个第一通孔5e被制作成对应于四边形带状部件5的各个边。
另一方面，如图1所示，第二通孔5f被制作成几乎环绕QFP 6的中心，并被排列到半导体芯片2的背面2c。
而且，在各个内引线1b的焊线连接表面1f内，从内侧上的前端区到外侧的区域被用来连接金丝和其它焊线4的银镀层7覆盖。因此，银镀层7必须从带状部件5镀到外侧区域，并被镀到可能进行焊线键合的范围。
这样，在根据本实施方案1的QFP 6中，焊线4被连接到用各个内引线1b的焊线连接表面1f中带状部件5外侧的银镀层7覆盖的区域。
同时，在QFP 6中，各种尺寸的半导体芯片2能够被安装在带状部件5上，且各种尺寸的半导体芯片2能够被安装在如图15所示的范围内。
因此，图1是其中最小可安装尺寸的半导体芯片2被安装的情况，而图2是其中最大可安装尺寸的半导体芯片2被安装的情况。
以这种方式，在根据本实施方案1的QFP 6中，各种尺寸的半导体芯片2能够被安装，从而改善了图14所示引线框1的通用性。
图3-6示出了本实施方案1的修正实施例的QFP 6的结构。
图3和图4示出了在图1的带状部件5的位置安装有散热器5d的结构的QFP 6，且借助于安装散热器5d，改善了散热能力。
同时，在图3所示的QFP 6中，粘合层5a被安置在散热器5d的正面和背面上，且内引线1b和散热器5d经由此粘合层5a被固定，半导体芯片2从而经由银胶8被固定。
与此相反，图4所示的QFP 6的经由粘合层固定的半导体芯片2被安装到散热器5d，而不采用诸如银胶8之类的管芯键合材料。亦即，经由被安装在散热器5d一个表面上的粘合层5a，内引线1b和散热器5d被键合，而且，半导体芯片2经由提供在另一表面上的粘合层5a被固定。
此外，图5是其表面除了各个内引线1b和各个外引线1c的切割表面之外被钯镀层9覆盖的QFP 6。
此外，图6示出了一种结构，其中，半导体2从图2所示QFP 6中的带状部件5突出地被安装。亦即，由于带状部件5被排列在内引线1b的上侧上，故即使半导体芯片2大于带状部件5，仍然被安装在带状部件5上的半导体芯片2，也能够被安装，且示出了一种结构，其中半导体芯片2具有大于带状部件5的主面。
接下来讨论的是根据本实施方案1的QFP 6的制造方法以及用于QFP 6的引线框的制造方法。
首先制备图7所示的框架材料1a。
此框架材料1a是一种薄片状金属部件，且彼此整体耦合多个对应于待要安装的半导体芯片2的焊点2a行排列的内引线1b；多个整体制作到内引线1b的多个外引线1c；用来彼此整体耦合多个内引线1b的前端区的第一耦合区1d；以及用来彼此整体耦合除了被第一耦合区1d耦合的内引线1b之外但包括至少排列在QFP 6角部处的内引线1b(角部引线1g)的其它多个内引线1b的第二耦合区1e，且第二耦合区1e被排列在第一耦合区1d的内侧处。
亦即，除了多个内引线1b和外引线1c之外，框架材料1a还包含耦合对应于半导体芯片2一侧的多个内引线1b的前端区的第一耦合区1d和耦合作为排列在第一耦合区1d内封装中心附近角部处的4个内引线1b的角部引线1g的第二耦合区1e。
同时，框架材料1a由例如铜等组成，并在各个内引线1b的焊线连接表面1f中，用银镀层7涂敷从有关前端区到以焊线4进行连接的部分的区域。此时，第一耦合区1d被银镀层7涂敷。
此外，如图8所示，在与框架材料1a的焊线连接表面1f相反的表面(以下称此表面为背面1k)上，不提供图7所示的银镀层7。
然后，如图9所示，多个内引线1b的前端区、第一耦合区1d和第二耦合区1e、以及带状部件5，被固定到多个内引线1b的焊线连接表面1f。
亦即，带状部件5被固定到内引线1b的焊线连接表面的前端区以及第一耦合区1d和第二耦合区1e。
此时，例如带状部件5经由预先安置到带状部件5的粘合层5a被固定到框架材料1a。图10示出了从背面1k侧看框架材料1a时的结构。
然后，沿多个内引线1b的前端区切割第一耦合区1d，并同时切割第二耦合区1e。
在带状部件5被固定到框架材料1a之后对各个内引线1b的端部进行的切割，能够防止出现引线端部被弯曲从而引起引线间距在引线框制造过程中不对准而影响焊线键合致使降低引线框制造工艺的成品率的问题。
同时，涉及到第一耦合区1d的切割以及涉及到第二耦合区1e的切割被分别进行。在此工艺中，如图11所示，首先，图10所示的第一耦合区1d被切割，此第一耦合区1d从框架材料1a被清除，且4个第一通孔5e被形成，致使如图12所示使之在有关内引线1b的前端区中彼此独立。
然后，如图13所示，图12所示的第二耦合区1e被切割，此第二耦合区1e从框架材料1a被清除，且形成第二通孔5f，从而如图14所示使有关的角部引线1g彼此独立。
然后，关于第一耦合区1d和第二耦合区1e的切割，可以首先切割清除第二耦合区1e，然后可以切割第一耦合区1d，或可以同时切割第一耦合区1d和第二耦合区1e。同时切割各个耦合区能够得到效率高的切割。
由于在根据本实施方案1的引线框1中，排列在4个角部处的角部引线1g延伸到带状部件5的中心附近，故能够提高带状悬挂区5g的强度，同时还能够提高整个带状部件5的刚性。利用这种做法，能够防止带状部件5在切割第二耦合区1e时出现摆动，从而能够改善引线框1的制造成品率。
利用这种做法，即使带状部件5的材料是柔软的，也有可能制造引线框1而不降低成品率。
然后进行管芯键合，以便将半导体芯片2安装到与带状部件5的内引线1b的键合表面5c相反的表面上。
此时，如图1或图2所示，例如银胶8被涂敷到带状部件5，并用此银胶8来固定半导体芯片2。
然后进行焊线键合，以便用焊线4将半导体芯片2的焊点2a连接到相应的内引线1b。
此时，在焊线连接中，亦即焊线4到内引线1b的第二键合中，如图1所示，内引线1b的焊线连接表面1f的带状部件5外侧部分上形成了银镀层7的部分被连接到焊线4。此时，由于在根据本实施方案1的半导体器件制造方法中带状部件5被固定到各个内引线1b的焊线连接表面1f侧且带状部件5被排列在各个内引线1b的上侧上，故当进行焊线键合时，各个内引线1b能够直接被排列在键合平台上。
利用这种做法，超声波和热能够在焊线键合时被充分地施加到各个内引线1b。
结果，能够可靠地进行第二键合，并能够减少有缺陷的第二键合。
利用这种做法，能够改善QFP 6的制造成品率。
由于各个内引线1b能够被直接排列在键合平台上并能够可靠地进行第二键合，故可以形成由比较柔软的丙烯酸、聚酰亚胺、环氧树脂、橡胶、以及其它粘合剂组成的粘合层5a，且即使在这种情况下，也能够可靠地进行第二键合。由于丙烯酸粘合剂价廉，故能够降低引线框1的成本。
在完成焊线键合之后，利用用来包封以形成包封区3的树脂来包封半导体芯片2和多个焊线4。
然后分别切割多个外引线1c，以便从引线框1分离，同时，外引线1c被弯曲成形，从而完成QFP 6的装配件。
同时，图15示出了图13所示引线框1中的最小芯片安装区17和最大芯片安装区18，而且，图16示出了一种其中最小的半导体芯片2被安装并焊线键合的结构，而图17示出了一种其中最大的半导体芯片2被安装并焊线键合的结构。
以这种方式用于本实施方案1的引线框1能够安装各种尺寸的半导体芯片2，因而能够提高引线框1的通用性。
此外，如图6的QFP 6所示，由于带状部件5被排列到内引线1b的上侧，故借助于使半导体芯片2能够从带状部件5突出，有可能安装比带状部件5更大的半导体芯片2，而且能够提高引线框1的通用性。
现在来描述图18-图25所示的本实施方案1的修正实施例的引线框的制造方法。
图18和图19示出了修正实施例的框架材料1a，由第二耦合区1e耦合的内引线1b的数目被增加到8。除了排列在角部处的4个内引线1b(角部引线1g)之外，还分别在从角部引线1g45°θ旋转的位置处耦合了4个内引线1b，从而总共8个内引线1b被第二耦合区1e耦合。
此外，第一耦合区1d是一种被排列在二个角部之间的中心附近的内引线1b分成二侧且形成总共8个第一耦合区1d的结构。
同时，如图7的情况那样，银镀层7被提高在内引线1b的焊线连接表面1f上。
图20和图21示出了带状部件5被固定的状态。
而且，图22示出了第一耦合区1d被切割且形成8个第一通孔5e的状态，而图23是背面图。
此外，图24示出了第二耦合区1e被切割且形成一个第二通孔5f的状态，而图25是背面图。
在图24所示的引线框1中，图21所示第一耦合区1d和第二耦合区1e也可以同时被切割，或首先切割一个，随后切割另一个。
此外，图26-图28示出了芯片安装范围和焊线键合状态。图26示出了图24所示引线框1中的最小芯片安装区17和最大芯片安装区18，而且，图27示出了其中安装和焊线键合最小半导体芯片2的结构，而图28示出了其中安装和焊线键合最大半导体芯片2的结构。
以这种方式，即使图24所示的修正实施例的引线框1，也能够安装各种尺寸的半导体芯片2，从而能够提高引线框1的通用性。
而且，由于包括4个角部引线1g的总共8个内引线1b延伸到带状部件5的中心附近，故能够提高带状部件5的刚性。
下面描述图29-图31所示的修正实施例的引线框1。
图29是形成图31所示修正实施例的引线框1的框架材料1a，它包含多个内引线1b；整体形成到内引线1b的外引线1c；用来彼此整体耦合多个内引线1b的前端区的第一耦合区1d；以及排列在邻近由第一耦合区1d的多个内引线1b组的封装角部处来将内引线1b(角部引线1g)连接到第一耦合区1d且排列在第一耦合区1d内部的多个第二耦合区1e。
亦即，提供在4个角部处的角部引线1g不被彼此耦合，而是经由第二耦合区1e被耦合到彼此邻近的第一耦合区1d，在此情况下，第二耦合区1e被排列成沿U字形从第一耦合区1d向内延伸到中心。
利用图29所示的框架材料1a，多个内引线1b的焊线连接表面侧上的前端区、第一耦合区1d和第二耦合区1e、以及带状部件5，如图30所示被固定。
在固定之后，第一耦合区1d沿多个内引线1b的前端区被切割，以便从框架材料1a清除第一耦合区1d，用这种做法，形成了图31所示的4个第一通孔5e，从而制造了引线框1。
亦即，借助于切割框架材料1a中的4个第一耦合区1d，如图30所示，包括角部引线1g的各个多个内引线1b在其端部侧处被分离。
然后，与采用图13所示引线框1的装配件相同，用图31所示修正实施例的引线框1，半导体芯片2被安装在带状部件5的芯片承载表面侧(与排列有各个内引线1b的表面相反的侧)上，并进行焊线键合、树脂包封、以及切割和形成外引线1c，从而装配与本实施方案1相同的QFP 6(见图1)的半导体器件。
在图31所示修正实施例的引线框1的制造中，仅仅进行第一耦合区1d的切割而不进行第二耦合区1e的切割，致使能够简化切割耦合区的工艺，并能够简化引线框1的制造工艺。
此外，图31所示修正实施例的引线框1能够提高带状悬挂区5g的强度，但由于第二耦合区1e到内部中心附近的延伸量比较小，故当采用包含玻璃环氧树脂等的高强度带状部件5时是有效的。
现在来描述图32-图34所示的本实施方案1的引线框的制造方法的修正实施例。
图32示出了当在引线框1的制造中冲去第一耦合区1d或第二耦合区1e时的冲压方向，从而制备具有由第一耦合区1d彼此整体形成的多个内引线1b的前端区的框架材料1a，并在将带状部件5固定到此之后，框架材料1a被排列在管芯13上，然后用冲孔的冲孔机，沿多个内引线b的前端区从芯片安装侧冲去第一耦合区1d，并切割和从框架材料1a清除第一耦合区1d。
利用这种做法，如图33所示，切割的毛刺14能够突出到与框架材料1a或带状部件5的芯片安装侧相反的表面，致使能够在管芯键合时防止出现切割毛刺14进入到带状部件5与半导体芯片2之间的不利效果。
而且，如图33所示，在冲孔之后，最好用压块15等精压内引线1b与带状部件5之间的键合区，用这种做法，能够粉碎切割形成的切割毛刺14，以便整平切割区。
而且，图34使用了带有预先形成的热塑粘合层5a的带状部件5并将此带状部件5固定到框架材料1a，并经由热塑粘合层5a执行内引线1b与带状部件5之间的键合以及半导体芯片2与带状部件5之间的键合。在图4的修正实施例中，示出了利用这种引线框1装配的QFP 6。
利用预先形成在带状部件5上的热塑粘合层5a，不需要管芯键合材料，从而能够降低成本，并能够简化管芯键合工艺。
在这种情况下，带状部件5的基底材料包含例如高度抗热的聚酰亚胺树脂等。
此外，当利用如图34所示具有预先形成在带状部件5上的热塑粘合层5a的引线框1来进行管芯键合时，最好用专用夹具来固定多个内引线1b的各个前端区以进行管芯键合。
这用于防止出现不共形，在这种不共形中，热塑粘合剂在管芯键合时被热软化，各个内引线1b因而移动，使引线位置改变。
此外，在管芯键合时，最好用例如激光器等仅仅局部地加热带状部件5中的芯片安装区以执行管芯键合。
用这种做法，各个内引线1b的前端区附近不必被加热，从而能够防止出现不共形，在这种不共形中，各个内引线1b移动，使引线位置改变。
此外，可以利用具有预先提供在整个表面上的钯镀层9的框架材料1a(见图5)来制造引线框1，并可以用这种引线框1来装配QFP 6。
借助于用具有提供在整个表面上的钯镀层9的引线框1来装配QFP 6，与铜相比，钯提供了对用来固定内引线的粘合剂材料更高的粘合性，在用图32所示冲孔机12进行冲孔时就不容易出现内引线1b在冲孔时从带状部件5的剥离。
而且，由于整个表面被钯镀层9涂敷，故不需要银镀层7或外部镀层，且与铜相比，钯提供了更高的熔点，因而能够改善抗热性。利用这种做法，能够得到无铅安装。
同时，用具有预先提供在整个表面上的钯镀层9的引线框1装配的QFP 6，是图5所示的。但不言自明，在装配之后的QFP 6中，外引线1c或内引线1b的切割表面是没有任何钯镀层9的。
(实施方案2)
图35、图36、以及图37所示的本实施方案2的半导体器件是与实施方案1的QFP 6相同的在带状部件5上安装有半导体芯片2的多管脚QFP 16，但与实施方案1的QFP 6不同之处在于，半导体芯片2被安装在和内引线1b与带状部件5的键合表面5c相同的表面上。亦即，带状部件5被固定到内引线1b的下侧，且半导体芯片2被安装在此带状部件5上。
而且，它具有作为公共引线的杆状引线(汇流条引线)来加固(稳定)电源和地。
因此，本实施方案2的QFP 16具有多个管脚，并具有有效的结构来加固电源和地，但意图是加固(稳定)电源和地而不增加从包封区3暴露作为外部端子的电源和地的端子数目。
首先，如图38所示，图35所示的QFP 16是这样一种结构，它包含作为排列在内引线1b组内部的环状公共引线的第一杆状引线1h；耦合到第一杆状引线1h且排列在4个角部处的角部引线1g；以及形成在第一杆状引线1h与各个内引线1b的端部之间的第一通孔5e，且对应于最小可安装尺寸的最小尺寸的半导体芯片2被安装在带状部件5上。
现在，在图35所示的QFP 16中，用焊线4形成半导体芯片2的各个焊点2a与其对应的有关内引线1b之间的连接，以及半导体芯片2的地/电源焊点2a与第一杆状引线1h之间连接。
此外，图36示出了一种结构，其中对应于最大可安装尺寸的最大尺寸半导体芯片2被安装在图35所示的QFP 16中。
而且，在图37所示的QFP 16中，用焊线4进行半导体芯片2的各个焊点2a与其对应的有关内引线1b之间的连接，半导体芯片2的地或电源焊点2a与第一杆状引线1h之间的连接，以及第一杆状引线1h与内引线1b之间的连接。
因此，半导体芯片2的地或电源的焊点2a经由第一杆状引线1h即公共引线，被连接到公共的地或电源端子，且第一杆状引线1h经由4个角部引线1g被连接到外部安装衬底等。
下面讨论的是制造本实施方案2的QFP 16的方法以及制造用于QFP16的引线框1的方法。
首先制备图38所示的框架材料1a。
此框架材料1a彼此整体耦合多个对应于待要安装的半导体芯片2的焊点2a行而排列的内引线1b；多个整体形成到内引线1b的外引线1c；用来彼此整体耦合多个内引线1b的前端区的耦合区1j；以及环状第一杆状引线1h，此环状第一杆状引线1h对排列在邻近由耦合区1j耦合的多个内引线组的角部处的另外4个角部引线1g进行耦合，并被排列在耦合区1j的内侧处。
亦即，除了多个内引线1b和外引线1c之外，框架材料1a还包含耦合对应于半导体芯片2一侧的多个内引线1b的前端区的耦合区1j；以及排列在耦合区1j内侧处且耦合作为排列在角部处的4个内引线1b的角部引线1g的环状第一杆状引线1h。
同时，从各个前端区到在包括4个角部引线1g的各个内引线1b的焊线连接表面1f上进行焊线连接处的区域中，银镀层7被提供到框架材料1a。在此情况下，耦合区1j和第一杆状引线1h被银镀层7涂敷。
此外，如图39所示，没有图38所示的银镀层7被提供到框架材料1a的背面1k。
然后，如图40所示，多个内引线1b前端区的有关背面1k、耦合区1j、以及第一杆状引线1h，被固定到带状部件5。图41所示的是固定带状部件之后从框架材料1a的背面1k看到的框架材料1a的结构。
然后，沿多个内引线1b的前端区切割耦合区1j，耦合区1j被从框架材料1a清除，从而形成图42所示的4个第一通孔5e。
利用这种做法，就制造了图42所示的引线框1。
在根据本实施方案2的引线框1中，第一杆状引线1h即公共引线被安置到4个第一通孔5e的各个内部，致使由于排列在4个角部处的角部引线1g被环状第一杆状引线1h整体耦合而能够提高带状部件5的芯片安装区的刚性，以及能够改善用作公共引线的杆状引线的强度。
利用这种做法，能够防止带状部件5的摆动，从而能够改善引线框1的制造成品率。
然后，在与带状部件5到内引线1b的键合表面5c相同的表面上进行用来安装半导体芯片2的管芯键合。
在此情况下，如图35所示，例如用银胶8来固定半导体芯片2。
然后，用焊线4进行焊线键合，以便将半导体芯片2的焊点2a连接到对应于此的内引线1b。
在此情况下，如图38所示，在焊线4与内引线1b之间的焊线连接中，亦即在第二键合处，在内引线1b的焊线连接表面1f上形成有银镀层7的部分被连接到焊线4。
在完成焊线键合之后，用包封树脂对半导体芯片2和多个焊线4进行树脂包封，从而形成包封区3。
然后，多个外引线1c被切割，以便将其分离于引线框1，同时借助于弯曲而形成外引线1c，从而完成QFP 16的装配件。
另外，图44示出了图42所示引线框1中的最小芯片安装区17和最大芯片安装区18，而且，图45示出了其中以安装最小半导体芯片2来进行焊线键合的结构，而图46示出了其中以安装最大半导体芯片2来进行焊线键合的结构。
以这种方式，在用于本实施方案2的引线框1中，能够安装各种尺寸的半导体芯片2，从而能够提高引线框1的通用性。
同时，由于4个角部引线1g与图42所示引线框1中的环状第一杆状引线1h被整体耦合，故此第一杆状引线1h被用于公共电源或公共地。
根据本实施方案2的QFP 16，能够加固电源或地而无需增加那么多从包封区3暴露作为外部端子的电源或地端子的数目。
例如，由于日本专利申请公开No.9-252072所述的图8所示众所周知的例子的情况下，当作为电源或地的总线50的公共引线对应于四边形半导体芯片各边被安置时，必须安置耦合到公共引线且暴露于外部的引线，故需要8个内引线的空间，对由内引线前端宽度减小而引起的意欲提高管脚数目或意欲缩短焊线长度起阻碍作用。
在利用本实施方案2的图42所示引线框1装配的QFP 16的情况下，暴露于外面的4个外部端子被安置成电源或地的公共引线，使得能够减少作为电源或地的公共引线的4个外部端子，且同时由于其上能够固定内引线1b的前端的区域更大，故有可能将内引线前端配置得更靠近半导体芯片2。
此外，由于第一杆状引线1h被形成为框架形式，故能够提高整个带状部件5的刚性。
而且，令暴露于外面的总外部端子的数目相同；则与所知的例子相比，在本实施方案2的QFP 16的情况下，多于4个信号端子能够被用作信号端子，因此，本实施方案2的QFP 16对于多管脚封装是明显地有效的。
现在来描述本实施方案2的修正实施例的引线框1。
图47所示修正实施例的引线框1具有的管脚数目比图42所示引线框1减少了，其它的结构与图42的相同。
此外，图48所示修正实施例的引线框1是其中用作公共引线的第二杆状引线Ii被提供在第一杆状引线1h的外面。亦即，利用具有第二杆状引线Ii的框架材料1a来制造半导体器件，此第二杆状引线的二端耦合到图38所示的耦合区1j与第一杆状引线1h之间的内引线1b，且当耦合区1j在固定带状部件5之后被切割和清除时，耦合区1j以这样的方式被切割，即对于其余对准在一行中的多个内引线1b，允许与耦合到第二杆状引线1i的二端的内引线1b的第二杆状引线Ii的耦合，而排列在其内部的多个内引线1b与耦合区1j之间的耦合被消除，且耦合区1j从框架材料1a被清除，并形成4个第一通孔5e，以便制造引线框1。
由于二种公共引线被安置在图48所示修正实施例的引线框1中，故公共引线能够被用作二个公共电源或二个公共地或二者之一的组合。因此，对于多管脚半导体器件是有效的。
图49所示修正实施例的引线框1具有留在带状部件5上的耦合区1j，因此，在带状部件5被固定到框架材料1a之后，不切割耦合区1j，而是沿耦合区1j以此耦合区1j保留在带状部件5上的方式切割连接到耦合区1j的多个内引线1b的前端区。
由于如图50所示这使得能够得到半导体芯片2的焊点2a(见图35)与耦合区1j之间的焊线连接以及耦合区1j与内引线1b之间在任何位置处的焊线连接，故提高了焊线4的配置和焊点2a的配置的自由度，这一点能够被有效地用于多管脚半导体器件中。
接着，图51和图52示出了当采用实施方案2的修正实施例的引线框1和公共引线使用条件的一个例子时，芯片上焊点2a与内引线1b之间的对应关系，且在图51和图52中，焊点数字(主侧)由(1)、...表示，而引线数字(次侧)由1、...、100表示。而且，在图52所示的次侧引线数字中，数字被加阴影的引线被用作电源或地。
如图52所示，由于次侧的大数字能够被提供为公共引线，故对于增加管脚是有效的。
接着，图54所示的结构是有关内引线1b上焊线4的连接位置和半导体芯片2上焊点2的排列被形成为本实施方案2的图35中的锯齿图形时的修正实施例的图，且图55所示的结构是平面图，具有在图54所示修正实施例被放大的部分。
近年来，本发明人研究了借助于配置位置以便将焊线4键合在锯齿图形中的内引线和半导体芯片上并保持外引线4的回路高度高于内引线4的回路高度，来确保各个焊线之间的间距和焊线4被键合的位置间距以及防止由焊线本身的接触或焊线4与焊线键合夹具的接触而引起的失效的技术。
在以这种方式配置位置以便将焊线4键合在锯齿图形中的情况下，出现一种现象，即形成外回路的焊线4的长度变得比用来键合焊线4的位置被线性对准的情况更长。
具有长的回路形式的焊线4容易在采用转移注模方法的树脂包封工艺中引起焊线4的变形，因而难以防止由二个焊线的接触引起的失效。
因此，当焊线键合位置被配置成锯齿图形时，能够采用本修正实施例所述的结构，其中，内引线1b的前端经由粘合层5a被固定在带状部件5上。亦即，由于在本修正实施例中内引线1b的前端被固定到带状部件5，故有可能以更精细的间距来配置内引线1b的前端，并有可能将预定数目的内引线1b前端配置得更靠近小的半导体芯片2的外围，且有可能保持焊线4的长度短于内引线1b前端被稀疏地配置的情况下的长度。用这种做法，即使在具有内外焊线回路的半导体器件中，也有可能有效地防止焊线4在采用转移注模方法的树脂包封工艺中的变形。
在本修正实施例中，描述了这样一种情况，其中，焊线4在内引线1b上被键合的部分和半导体芯片2上的焊点2a二者被排列成锯齿图形，但本发明不仅仅局限于这种情况，而是能够被应用于这样的情况，其中即使当焊线4在内引线1b上被键合的部分或焊线4在半导体芯片2上被键合的部分被排列成锯齿图形时，内引线Ib的前端被固定到带状部件5且内引线1b前端间距的改善具有促使减小焊线回路长度的作用。
同时，在实施方案1和2中，描述了作为半导体器件的QFP 6和16，但若利用引线框来装配，则对于半导体器件，可能得到图53的修正实施例所示的半导体器件QFN(四方扁平无引线封装)10等。
QFN 10是一种小尺寸半导体封装，以部分内引线1b埋置在包封区3中暴露于包封区3背面3a作为连接区1m，并且是一种其中此连接区1m被连接到焊料11的结构。
根据实施方案1和2的制造方法能够被应用于这种小尺寸的QFN10。
接着来描述实施方案3-8。顺便说一下，在实施方案3-8中，主要解释其中本发明被应用于具有从封装4个方向的侧表面突出的鸥翅形引线的四方扁平封装(QFP)的实施例。QFP具有特定的封装形状，且借助于缩短引线间距能够增大管脚的数目。此外，本发明可应用于四方扁平无引线封装(QFN)，它具有一种几乎相似于QFP但没有从封装侧表面突出的引线的树脂包封的封装内部的结构。由于相似于QFP，故实施方案中就不再解释，但应该指出的是，本发明可应用于具有固定到QFP的热沉的类型的具有热沉的四方扁平封装(HQFP)。
(实施方案3)
根据图56-图58所示实施方案3的半导体器件是这样一种类型的QFP 26，其中，半导体芯片22、引线21a(内引线21b和外引线21c)、以及汇流条21d(杆状引线，或可以简称引线)被安装在衬底25(主要采用绝缘带状部件或散热器衬底)的上表面上。目前对于汇流条21d，可使用的有数字电源VddD1、VddD2、VssD以及模拟电源VddA1、VddA2、VssA。对于这种类型，仅仅利用半导体芯片22与引线21a之间的很小高程差，就能够缩短将焊点22a连接到引线21a的焊线24(通常使用金丝)，且不容易出现键合时的接触失效或树脂包封时的焊线24滑动。
衬底25具有经由形成在衬底顶部表面上的粘合层25a键合的半导体芯片22、引线21a、以及汇流条21d。粘合层25a由例如丙烯酸粘合剂等组成。多个引线21a和汇流条21d原来以整体状态被固定到衬底25作为引线框，然后，借助于与衬底25一起冲去各个耦合部分，切割区21f切割多个引线21a和汇流条21d。
图56中与切割区21f成一整体的汇流条切割区21g，在数字电路区22c与模拟电路区22e之间的边界附近处切割汇流条21d，并使之电绝缘。由于切割区21f和汇流条切割区21g成一整体，故能够被同时冲出。由于汇流条切割区21h切割与外汇流条21d(VssD)成一整体的内汇流条21d(VddD1、VddD2)，故耦合部分与衬底25一起被冲去。在内外汇流条21d的耦合区位于被汇流条切割区21g冲出的部分的情况下，可以不制备汇流条切割区21h。
多个引线21a包括模拟电路输入2k、模拟电路输出21、数字电路输入2i、以及数字电路输出2j。引线21a被连接到电源(VddD1、VddD2、VssD、VddA1、VddA2、VssA)。
半导体芯片22包含工作于数字电源(VddD1、VssD)的数字I/O电路区22b；工作于数字电源(VddD2、VssD)的数字电路区22c和存储器22h(典型为静态随机存取存储器SRAM)，非易失ROM(只读存储器)等；工作于模拟电源(VddA1、VssA)的模拟I/O电路区22d；工作于模拟电源(VddA2、VssA)的模拟电路区22e；以及焊点22a。这些电路不受特别的限制，但典型地包含利用集成电路技术制作在硅芯片上的N型MOS(金属氧化物半导体)晶体管和P型MOS晶体管。但不局限于此，而是可以用双极晶体管工艺或Bi-CMOS工艺来制作。
数字I/O电路区22b被未示出的布线连接到供应VddD1和VssD的焊点22a。同样，数字电路区22c被连接到供应VddD2和VddD的焊点22a，且模拟I/O电路区22d被连接到供应VddA1和VssA的焊点22a，模拟电路区22e被连接到供应VddA2和VssA的焊点22a。
位于最外位置的汇流条21d(VssD、VssA)具有形状相似于引线21a的引线区21e(图56中的4个角部)，且电源通过此引线区21e供应。汇流条21d(VddD1、VddD2、VddA1、VddA2)内部被焊线键合连接到电源的引线21a。如图56中4个角部附近的焊线4所示，在此情况下，一根引线21a和汇流条21d被二个焊线24连接，以便降低阻抗。
以这种方式，当电源的引线21a和汇流条21d通过90度或180度旋转对称时，即使封装在被安装时被旋转安装，也不用担心相反地施加电源和地，因而能够防止毁坏器件。同时，在图56中，电源的引线21a和汇流条21d的连接位置被配置在各侧的端部处，但不局限于端部。
如图57所示，顶部表面涂敷有银镀层27的引线21a、汇流条21d、以及半导体芯片22，被粘合层25a固定到衬底25的顶部表面。但银胶28可以被涂敷到半导体芯片22的底部表面。各个汇流条21d和内引线21b被分别配置并绝缘。在固定内引线21b和衬底25之后，用切割区21f一起冲去内引线21b和衬底25。用金丝和其它焊线24借助于焊线键合方法连接焊点22a和内引线21b以及汇流条21d。而且，用树脂23包封除了外引线21c之外的所有部分。
如图58所示，模拟电源和数字电源被汇流条切割区21g分隔开并绝缘。
图59是图56的数字/模拟混合电路的电路图。数字电路被分隔成二个电源，且模拟电路被分隔成二个电源。数字第一电路区DC1和数字第二电路区DC2是图56的数字电路区22c内的电路区。
作为数字I/O电路区22b的IODC，响应于来自外部的数字信号而转换电平，并送到内部电路DC2。IODC的信号幅度通常在VssD与VddD1之间，而DC2的信号幅度小于此且位于VssD与VddD2之间。来自内部电路DC2的信号具有在IODC处转换的电平且输出到外部。DC1在作为模拟电路区22e的AC和DC2之间来回传送数字信号。DC2在DC1与IODC(数字I/O电路区22b)之间来回传送数字信号。DC1和DC2是图56的数字电路区22c内的电路区。
模拟电路区22e通常包含将来自外部的模拟信号InA转换成数字信号并送到DC1的A/D转换器以及将来自DC1的数字信号转换成模拟信号并输出到外部的D/A转换器。A/D转换器包含来自外部的模拟信号InA被输入其中的A/D转换器模拟区ADA以及接受来自ADA的信号并将此信号送到DC1的A/D转换器数字区ADD。D/A转换器包含来自DC1的信号被输入其中的D/A转换器数字区DAD以及接受来自DAD的信号并将模拟信号OutA输出到外部的D/A转换器模拟区DAA。
数字电路区22c的内部电源VddD2和模拟电路区22e的内部电源VddA2被分隔开，但通常被馈以相同的电位。数字电路区22c的外部电源VddD1和模拟电路区22e的外部电源VddA1应该仅仅满足VddD1>VddD2和VddA1>VddA2，且例如供应VddD1＝VddA1＝3.3V和VddD2＝VddA2＝1.5V。
数字电路区22c的GND侧电源VssD和模拟电路区22e的GND侧电源VssA被分隔开，但馈以相同的电位。在此情况下，一个例子中数字VssD和模拟VssA的GND侧被分隔开，但也有被共用的情况。
下面示出了用树脂23包封的封装中VddA1和VddD1以及VssA和VssD被分隔开的例子。通常，VddA1和VddD1被连接到外部电源V1(高电位侧)，而VssA和VssD被连接到电源V2(低电位侧)。
图60是当作为具有不从芯片侧表面突出的外引线21c类型的QFN 30被应用于本发明时的布局图。图61是沿图60的线A-A的剖面图。这与QFP 26的剖面结构几乎相同，但不同之处在于引线21a不从封装侧表面突出。引线21a的前端从封装背面(图60平面图的背面)出来，并被焊料29涂敷。
利用图55-图61所示的结构，能够得到下列效果。
首先，利用安置在内引线21b与半导体芯片22之间的电源汇流条21d，能够大幅度增加焊点22a的数目。这是因为到汇流条21d的焊线键合使得能够进行连接而不管内引线21b的间距如何，并使焊点22a的间距小于内引线21b的间距，从而能够根据内引线21b的数目来增加焊点22a的数目。借助于将电源的焊点22a连接到汇流条21d，电源引线21a的数目被大幅度减少。利用这种做法，能够用于信号的引线21a的数目被增加，从而能够增加用于信号的焊点22a的数目。
第二，借助于根据半导体芯片22内的电路区配置而分隔汇流条21d，有可能为各个电路区供应分隔的电源。近年来，由于LSI(大规模集成电路)不断的小型化，电路被排列得更加紧密，致使抗噪声措施已经成为重要课题。分隔数字电路区22c和模拟电路区22e的电源以防止数字电路区22c中产生的噪声与模拟电路区22e中产生的噪声彼此影响，是特别重要的。
第三，用来将电源馈送到电路区的电源布线(例如作为用来将VddD2馈送到DC和存储器2h的电源布线22g的VL)，仅仅借助于连接到低阻抗的汇流条21d而无需绕着半导体芯片22上的电路区外围延伸，就能够得到足够容量的电源。习惯上，借助于使电源布线VL环绕电路区外围来降低阻抗。
如图56所示，迄今，信号的布线是用不同于电源布线层的层与环状电源布线层的下层或上层相交，但借助于分隔配置电源布线VL而不环绕电路区外围，有可能在同一个布线层上分隔配置多种布线，从而能够减少布线层的数目。还有可能在同一个布线层中布局电源布线VL和作为信号布线22f的S1。
不言自明，使电源布线以常规方式进行环绕以及利用电源层的分隔层，能够提高信号布线22f的自由度。
此外，为了降低阻抗，要求厚的布线，但这引起增大布线面积的问题。若采用本发明，宽的汇流条21d能够用作环绕布线，致使能够减小半导体芯片22上的电源布线面积。当半导体芯片22被小型化到0.1微米工艺或以下时，布线也变得比较细小，本发明因而变得特别有效。
在如图56所示的引线21a的4个角部附近与汇流条21d成一整体的类型(电源管脚被安置在4个角部处作为封装的类型)被应用于原来具有半导体芯片22的焊点配置以及其中电源焊点22a被排列在4个角部处的芯片的情况下，在半导体芯片22中有很少的设计改变，因而是有优点的。例如，对于焊点22a的配置，电源焊点Vss、Vdd1(VddD1、VddA1)、Vdd2(VddD2、VddA2)、以及信号焊点IO，从一个角部以Vss、IO、IO、IO、Vdd1、IO、IO、IO、Vdd2、IO、IO、IO、Vss、...的方式被排列，然后安置几个电源管脚(在本实施方案3中是安置3个)，借助于以这种方式进行安置，IO中消耗的电流被尽可能补偿，同时，常常防止了电源下降，但在这种情况下，若存在汇流条21d，则方便了连接和对各个电源焊点的电源供应，因而是有优点的。
常规地说，由于在多管脚(例如208个管脚)类型的封装中考虑了电源下降，故电源管脚常常如上所述以几个间距被排列，本发明容易被应用。
图62是布局图的一个修正例子，它具有被图56的数字电路区22c和模拟电路区22e分隔开的汇流条21d。即使本发明被应用于不同于图56的电路配置的半导体芯片22，仅仅借助于改变被切割区21f分隔的汇流条21d的位置，也能够得到适当的配置。
此外，在图56中，彼此相邻地安置了VddD1和VddA1电源以及VddD2和VddA2电源的双焊线24，但在本实施方案中，它们被安置在彼此离开的位置处。利用彼此离开位置处的焊线键合以及从有距离的位置供应电源，各个电路消耗的电流被分散，因而能够更多地降低电阻。在此情况下，示出了双焊线24的情况，但焊线24可以是双重的或多重的。
图63是图62的修正例子。这是一个布局图，其中，模拟电路被分隔成一个电源系统(VddA、VssA)，且数字电路被分隔成二个电源系统(VddD1和VssD1系统以及VddD2和VssD2系统)。与图56和图62相同，采用了具有三重汇流条21d的类型，但此情况不同于图56和图62之处在于，汇流条21d不总是在各个电路区的边界附近被分隔。
由于在本实施方案中数字电路区22c要求4个汇流条21d，故最外面的汇流条21d被分隔成VssD1和VssD2，被用作数字应用。借助于与衬底25一起冲去最外面的汇流条21d的角部，与切割区21f成一整体的汇流条切割区21g在电学上分隔了汇流条21d。对于图63中的汇流条切割区21h，存在着切割与外汇流条21d成一整体的内汇流条21d(分隔VddD1和VddD2以及VddA2和VddA2)的角部处的汇流条切割区21h以及切割数字电路区22c与模拟电路区22e之间边界附近中的汇流条21d(分隔VddD1和VddA1以及VddD2和VddA2)的汇流条切割区21h。
在图63中，示出了一个例子，其中，最外面的汇流条21b被与切割区21f成一整体的汇流条切割区21g分隔，但当数字I/O电路区(IODC)22b和模拟电路区(DC)22c共用GND侧时，无需进行分隔。在此情况下，最外面的汇流条21d如环的形式中那样被使用。
图64是一种布局图，其中，图56的环状汇流条21d被用于数字应用而无需提供切口。数字I/O电路区(IODC)22b和数字电路区(DC)22c的电源被直接连接到汇流条21d，而模拟I/O电路区(IOAC)22d和模拟电路区(AC)22e的电源以其原来的方式被直接连接到内引线21b。在此情况下，模拟电路区22e可以如常规电路配置中那样被使用。
同时，当本发明被应用时，原则上，常规电路结构以及芯片中的配置不必改变，且电源焊点仅仅被连接到汇流条21d。此外，不言自明，借助于恰当地选择匹配电路配置结构的汇流条21d的配置，能够满足这一点。
(实施方案4)
图65是一个布局图，其中，数字电路被分隔成二个电源电路区，而图66是图65的数字电路的电路图。
例如当DC1和DC2工作于不同的内部电压时(D1的内部电压<D2的内部电压)，本实施方案4的电源分隔对于防止DC1受到噪声影响是有效的。例如，VddD1＝InD1＝OutD1＝3.3V，VddD2＝InD2＝OutD2＝3.3V，以及D1内部电压＝1.5V，D2内部电压＝3.3V的情况就属于此。此外，在数字I/O电路区(IO2)的I/O信号(InD2、OutD2)与IO1信号(InD1、OutD1)相比是非常大的电压(VddD1<<VddD2)的情况下，对于防止DC1受到噪声影响也是有效的。例如，VddD1＝InD1＝OutD1＝3.3V(或5V)，以及VddD2＝InD2＝OutD2＝7V(或10V)等的情况就属于此。
由于在图65和图66的情况下，电源的数目与图56、图62、以及图63相比是小的，且4个刚刚就足够，故采用双重型汇流条21d。在如DC1和DC2的内部电压馈自外部的情况等那样电源数目增加的情况下，可以增加汇流条21d的数目，或可以采用三重型汇流条21d。
在用于DC1和DC2的时钟频率不同或其它的情况下，从抗干扰噪声的观点看，电源分隔是有效的。
图56-图66示出了各种汇流条21d的形式和排列方法，但它们不局限于图中所示的形式和方法，而是能够根据电路布局方法考虑各种修正。
例如，环状汇流条21d不总是必须以四边形的形式沿半导体芯片22的各个边被配置，而是可以以八边形的形式环绕半导体芯片22来配置。在这种情况下，由于焊线24难以插入在芯片角部处，故焊点22a可以被配置到半导体芯片22的角部。
外部的汇流条21d与内部的汇流条21d之间的以及分隔各个连接的汇流条切割区21g或汇流条切割区21h，不应该局限于汇流条21d的角部，而是可以在任何地方。而且，可以根据电源的数目来增加或减少汇流条21d的数目。在各个实施方案中，示出了双重汇流条21d或三重(3-6个)汇流条21d，本发明应该不局限于这些。例如，因为至少一个汇流条21d达到此效果，故汇流条21d可以是一个。
而且，图中所示多个引线21a的数目和形状应该不局限于这些，而是可以考虑各种类型。而且，半导体芯片22的形状和尺寸应该不局限于本实施方案所示的例子，而是能够用各种芯片来达到本发明。
(实施方案5)
在图67中，图56的半导体器件的焊点22a被排列成锯齿图形，并在锯齿图形中被焊线键合到内引线21b和汇流条21d。用放大图部分地示出了焊线键合部分。
在本实施方案中，用焊线24连接到汇流条21d的电源焊点22a，被排列在第一行L1上，而连接到内引线21b的信号焊点22a被排列在第二行L2上。如放大图所示，第二行L2上的第三焊点22n位于第一焊点22a与作为第一行L1(X＝X)上的电源焊点22a的第二焊点22m的中间。用这种方法重复排列第一行L1上的第一焊点221和第二焊点22m以及第二行上的第三焊点22n，得到了图67所示的锯齿焊点配置。即使当焊点22a被排列在2行中且数目被增加，电源的焊点22a也被连接到汇流条21d，因此，内引线21b能够被用于信号。
图68是图67的修正例子，而图69是沿图68的A-A线的剖面图。在此情况下，采用了由4个边分隔的双重型汇流条21d。与图67不同，由焊线24连接到内引线21b的信号焊点22a被排列在芯片端侧上的第一行L1上，而连接到汇流条21d的电源焊点22a被排列在芯片内侧上的第二行L2上。在此情况下，信号焊点22a和电源焊点22a都能够防止焊线键合距离延伸。
在图67-图69中，示出了焊点锯齿图形的例子，但汇流条21d的数目可以根据电源的数目增加或减少，且汇流条21d可以不全部位于所有各侧上。也可以考虑各种修正的形状而不局限于所述的这些。整个芯片的焊点22a可以不排列成锯齿图形，而可以是其一部分。在图67中，信号焊点22a位于内部，但可以位于芯片端侧，此外，在图68中，信号焊点22a位于芯片端侧上，但也可以位于内部。
(实施方案6)
在图70中，信号焊点22a(IO)和电源焊点22a(Vdd、Vss)被交替地排列。
借助于提供内引线21b与半导体芯片22之间的电源汇流条21d，能够大幅度增加电源焊点22a。用这种做法，有可能交替地配置通常以几个间距配置的电源焊点22a，从而加固电源。而且，能够消除信号之间的串扰噪声。
此外，由于采用电源汇流条而变得过剩的NC(非连接)管脚可能仅仅被固定到引线侧上的适当电源，这在信号之间提供了更大的距离，因而不言自明，对于在I/O缓冲器工作时降低干扰噪声或降低电源噪声是有效的。
在图67-图69中，示出了焊点22a被排列在锯齿图形中且汇流条21d和内引线21b的焊线键合位置被排列在锯齿图形中的情况，但如图70所示，可以使焊线键合仅仅制作在汇流条21d和内引线21b侧的锯齿图形中。
(实施方案7)
图71和图72是一种能够用焊线键合选择或不选择内部降压电路的电路的布局图。在采用内部降压电路22i的图71所示的情况与不采用内部降压电路22i的图72所示的情况之间，焊线键合方法不同。连接到电路区A的内部电源布线22k(Vdd2AL)与连接到电路区B的内部电源布线22j(Vdd2BL)被分隔开。
在图71中，内部降压电路22i被用来将外部电源Vdd1降压到Vdd2A，用内部降压电路22i馈送到电路区A。利用焊线24，馈以外部电源Vdd1的引线21a被连接到Vdd1电源的汇流条21d，且Vdd1电源的汇流条21d被连接到连接于内部降压电路22i的焊点A22p。经由内部电源布线22k(Vdd2AL)连接到内部降压电路22i的焊点B22q，被键合到Vdd2A电源的汇流条21d，用来将内部电源Vdd2A馈送到电路区A。
在图72中，内部电源从Vdd2A电源的汇流条21d被馈送到电路区A，而无需使用内部降压电路22i。Vdd2A的汇流条21d和焊点B22q以与图71相同的方式被连接。与图71不同，馈以内部电源Vdd2A的引线21a被连接到Vdd2A电源的汇流条21d。在此情况下，焊点A22p不被焊线键合，但可以被连接到Vdd2A电源的汇流条21d之类。
图73是图71和图72的可选择内部降压电路22i的电路图。用草图示出了图71和图72的内部降压电路22i，但在图73中，示出了具体的例子。P1、P2表示P型MOS晶体管，而N1表示N型MOS晶体管。
当使用内部降压电路22i时(在图71的情况下)，焊点A22p被键合到高电位侧H(Vdd1)。利用这种做法，P1被关断而N1被开通，且比较电路22r工作于Vdd1与Vss之间。由于比较电路22r控制着P2的栅，P2将Vdd1降压到VddD2，并馈送到作为内部电路的数字电路区22c(见图56)。
另一方面，当不使用内部降压电路22i时(在图72的情况下)，焊点A22p被焊线键合到低电位侧L(Vss)或不被键合到低电位侧L(Vss)。用这种做法，N1被关断，比较电路22r因而不工作。在此情况下，对于电路A，利用键合到馈以Vdd2的汇流条21d的焊点B22q，Vdd2被馈送到内部电路。
在图71-图73中，讨论了连接到电路A的内部降压电路22i的一个例子，但本发明能够以同样的方式被应用于其它内部电路。
(实施方案8)
图74是布局图，示出了芯片周围的焊点22a和内部电路被引出布线连接的情况，焊点22a被安置在接近半导体芯片22的中心的情况，以及焊点22a靠近芯片中心、焊点22a位于芯片端区、以及汇流条21d在二个阶段中被焊线键合的情况。在图74中，从存储器(ME)22引出的布线被连接到VddD2电源的汇流条21d。
安置在模拟电路区(AC)22e内部的焊点22a，被直接焊线键合到VddA2电源的汇流条21d。
安置在数字电路区(DC)22c内部的焊点22a，经由VddD2电源的焊点22a，被焊线键合到VddD2电源的汇流条21d。由于焊线24和汇流条21d的直径面积比芯片内部布线的宽度更大，故如上所述的连接方法能够降低阻抗，从而得到减轻内部电路电源下降的效果。除了通常环绕电路区的电源环之外，当在内部电路中出现电源下降的问题时，这是特别有效的。
顺便说一下，已经讨论了汇流条21d作为电源是显著有用的，但由于有些制造厂家可能希望将半导体芯片22的焊点22a固定到特定的电平值，故不言自明，汇流条21d能够被用作电平固定端子。
(实施方案9)
解释实施方案9-20中的半导体器件(QFP)中有关引线图形的平面图，仅仅示出了作为半导体芯片22一部分的焊点22a的焊线24的连接状态，且为了便于解释而省略了其它焊点22a的焊线24的连接状态，但实际上，这些焊线24也被连接到其它的焊点22a(但焊线24可以不被连接到所有的焊点22a，且有时可以存在非接触的焊点22a)。
图75所示半导体器件的引线图形示出了三重环绕半导体芯片22排列的环状汇流条21d的引线图形，最外面的汇流条21d仅仅被耦合到一个外引线21c，且此外引线21c被排列在半导体器件的角部处。
亦即，这是电源焊点22a比较集中地排列到角部的半导体芯片被安装的情况，且在此情况下，角部处的电源焊点22a被焊线24连接到汇流条21d，且被焊线24进一步连接到角部附近排列的内引线21b。
用这种做法，能够放宽焊线24接近半导体芯片22的焊点22a的角度，并能够缩小芯片角部附近的焊点间距。结果，能够增加可配置的焊点的数目。
此外，借助于将电源焊点22a连接到公共引线汇流条21d，能够减少电源焊点22a的数目。用这种做法，产生了外引线21c的空白管脚，因此，借助于固定此电源管脚，并将其配置在信号管脚二侧，就能够降低LC元件引起的串扰噪声，并能够降低IO缓冲器工作所引起的电源噪声。
此外，在电源焊点22a中，借助于不直接利用焊线24，而是经由汇流条21d来连接焊点22a和内引线21b，能够缩短焊线24，并能够减少焊线在树脂包封时的滑动。
图76示出了用于图75所示半导体器件的引线框1的结构。在带状部件5的芯片安装区中，亦即在最内部的环状汇流条21d的内部区域中，固定了一个作为芯片安装区的接片21i。接片21i被耦合到4个悬挂的引线21j，但被悬挂的引线切割区21k分隔于和绝缘于悬挂引线21j和最内部的环状汇流条21d。
由于接片21i和包含诸如铜之类的金属片的悬挂引线21j以这种方式被固定到带状部件5的芯片安装区，除此之外能够提高带状部件5的芯片安装区的强度，并能够改善带状部件5的平坦度和改善管芯键合能力。
同时，由于图76所示的框架结构是一种小的接片结构，其接片21i的尺寸小于半导体芯片22的主面，且小接片结构的采用有助于树脂23(见图56)在树脂注模时达到芯片背面，故能够提高树脂23与芯片背面之间的粘合性，并能够改善半导体器件(QFP)的抗回流破裂性。
(实施方案10)
图77所示的半导体器件的引线图形具有四重环绕半导体芯片22排列的汇流条21d，且5个汇流条21d几乎分别从作为图56所示树脂包封材料的树脂23的4个边中的引线排列方向的中心被拉出，并分别被耦合到外引线21c，且同时在4个角部处每个汇流条21d分别被拉出并分别被耦合到外引线21c。亦即，这是一种电源管脚主要集中在半导体器件的树脂23的各边的中心附近并被安置的结构。
因此，当电源焊点22a集中在焊点行中心附近的半导体芯片22被安装时，本实施方案是最适合的。
根据这种结构，能够增大一组(5个)汇流条21d的宽度，借助于得到引线电阻的降低或L元件的减少，能够改善电学特性。
同时，当外引线21c的数目大于半导体芯片22的焊点数目时，为了降低电阻，借助于将电源外引线21c经由多个焊线24连接到多个汇流条21d，并进一步经由焊线24从各个汇流条21d连接到电源焊点22a，能够在自由位置处进行到电源焊点22a的连接。
结果，由于电源焊点22a能够被配置在适当位置处，且电源焊点22a和汇流条21d能够在最近位置处被连接，故能够降低布线电阻。
图78所示的框架结构还是这样一种结构，其中，接片21i和包含金属片的悬挂引线21j被固定到带状部件5的芯片安装区，但能够提高带状部件5的芯片安装区的强度，并能够改善平坦度和管芯键合能力。
而且，在图78所示的结构中，支持接片21i的4个悬挂引线21j被耦合到最内部的汇流条21d，因此，能够进一步提高带状部件5的强度。顺便说一下，由于接片21i经由引线21j被耦合到最内部的汇流条21d，故当芯片背面被隔离于接片21i时，使用绝缘的管芯键合材料，而当芯片背面被电连接到21i时，使用导电的管芯键合材料。
此外，由于图78所示的框架结构也是一种小接片结构，故能够改善树脂23与芯片背面之间的粘合性，并能够改善半导体器件(QFP)的抗回流破裂性。
(实施方案11)
图79所示的半导体器件的引线图形是这样一种情况，其中，4个电源焊点(Vdd、Vss、Vddq、Vssq)被排列在图77所示引线图形中的半导体器件的4个角部处。
在此情况下，与实施方案9相同，焊线24接近半导体芯片22的焊点22a的角度能够被放宽，并能够缩小芯片角部附近的焊点间距。结果，能够增大可配置焊点的数目。
而且，借助于将电源焊点22a连接到公共引线汇流条21d，能够减少电源焊点22a的数目。
此外，由于电源管脚被配置在4个角部处，故有可能从4个角部供电，并能够借助于得到电位下降速率的平衡而确保电路的电源工作裕度。
(实施方案12)
图80所示半导体器件的引线图形是电源馈自半导体器件一个角部的情况。
亦即，这是一种从排列在同一侧上的二个或多个外引线21c，例如经由汇流条21d从排列在引线行角部处的二个或多个相邻外引线21c馈送电源(Vdd、Vss)的结构。
在此结构中，当在图82所示排列在电源侧附近的电路A(图80中的点A)与排列在远离电源侧的反侧处的电路B(图80中的点B)之间如图80的电源下降图所示对Vdd与Vss的电源电位的改变进行比较时，Vdd下降而Vss上升，且二者的宽度从点A到点B逐渐变窄，但参考电平(Vref)能够在中心处保持恒定，且当Vref从外部被输入时，从参考的观点看，能够改善电源的对称性。
因此，当电路A和电路B是利用从外部输入的参考电平的电路，例如模拟电路或差分放大电路(图73所示的比较电路22r)时，本实施方案是适合的。
同时，馈送电源的外引线21c的位置应该不局限于半导体器件引线行的一个角部，而是可以经由二个或4个角部处的汇流条21d从二个或多个相邻的外引线21c馈送电源。
此外，在模拟区电源必须分隔于数字电路处，焊线24可以被直接连接到内引线21b。
而且，图81示出了用于图80所示半导体器件的引线框1的结构，且作为芯片安装区的接片21i被固定到带状部件5的芯片安装区亦即环状汇流条21d的内部区域。此接片21i是一种几乎等于或大于半导体芯片22的大的接片结构，并被悬挂引线切割区21k分隔于和隔离于内部环状汇流条21d。
由于包含诸如铜之类的金属片的接片21i被固定到带状部件5的芯片安装区，故能够提高带状部件5的芯片安装区的强度，同时由于大接片的面积远大于图76的小接片结构情况下的面积，故能够进一步提高带状部件5的强度，并还能够进一步改善平坦度和管芯键合能力。
此外，由于在大接片的情况下如图81所示面积大，故能够有效地散去半导体芯片22产生的热，从而能够改善半导体器件的热辐射能力。
当具有功耗特别大且芯片产生大量热的电路的芯片，例如逻辑电路的CPU等被安装时，为了降低从半导体芯片22到接片21i的热阻，最好使用诸如银胶之类的导电粘合剂或包含导电颗粒的粘合剂来将半导体芯片22固定到接片21i。此外，即使当导电粘合剂或包含导电颗粒的粘合剂被用作将这种半导体芯片22固定到接片21i上的粘合剂时，如图81所示，借助于用悬挂引线切割区21k在电学上将接片21i分隔于汇流条21d，也能够将暴露于半导体芯片22背面的有源层的电位(衬底电位)分隔于汇流条21d，从而能够改善设计半导体芯片22时的自由度。
(实施方案13)
图83所示的半导体器件的引线图形是当电源馈自半导体器件的二个相反的角部时的情况。
亦即，这是一种从各个相反的二个角部中的多个相邻外引线21c经由汇流条21d来馈送电源的结构。
由于在此结构中，对于电源下降图所示的中间位置处的点C的电位，Vdd下降而Vss上升，故与从一个角部馈送电源的图80所示的结构相比，能够降低电源下降的速率。
亦即，电源点的数目越多，降低的电源下降速率就越大，这是可取的。
此外，图84示出了用于图83所示半导体器件的引线框1的结构，且包含铜之类金属片的接片21i是一种几乎等于或大于半导体芯片22的大接片结构。顺便说一下，接片21i被4个悬挂引线21j耦合到内部环形汇流条21d。
由于接片21i是被4个悬挂引线21j耦合到内部环状汇流条21d的大接片，故能够进一步提高带状部件5的强度，并也能够进一步改善平坦度和管芯键合能力。
此外，由于是大接片，故能够满意地散去半导体芯片22产生的热，从而能够改善半导体器件的热辐射能力。
当具有功耗特别大且芯片产生大量热的电路的芯片，例如逻辑电路的CPU等被安装时，为了降低从半导体芯片22接片21i的热阻，最好使用诸如银胶之类的导电粘合剂或包含导电颗粒的粘合剂来将半导体芯片22固定到接片21i。
此外，由于在本实施方案13的结构中，借助于将半导体芯片22经由诸如银胶之类的导电粘合剂安装在接片21i上而使公共电源电位或地电位被馈送到内部周边上的汇流条21d和接片21i，故能够使半导体芯片22的衬底电位共用于内部周边上汇流条21d的电位。
而且，由于当在根据本实施方案13的结构中时，半导体芯片22经由绝缘粘合剂被安装在接片21i上，故利用粘合剂作为绝缘膜，能够在半导体芯片22的衬底电位与接片21i的电位之间形成电容，半导体芯片22的衬底电位能够被稳定，且同时能够分隔半导体芯片22的衬底电位和接片21i的电位，能够改善设计半导体芯片22时的自由度。
(实施方案14)
图85所示半导体器件的引线图形是将共有的Vss电源从汇流条21d取出到4个角部且将其分别耦合到外引线21c，以及将Vdd电源分别从独立的汇流条21d取出到各个角部且将其耦合到外引线21c的一种结构。
在此情况下，能够减少Vdd电源的焊点数目。
此外，如电源下降图所示，Vdd从点A向着点B上升，而从点A到中点C，Vss上升且从点C到点B再次向着点B下降。
(实施方案15)
图86所示半导体器件的引线图形示出了用来仅仅从半导体器件一边的中心供应电源(Vdd、Vss)的情况，且如电源下降图所示，当距离远离电源侧时，Vss电位上升更多，且Vdd下降更多。
在此情况下，与实施方案12相同，在中心可以恒定保持参考电平(Vref)，并能够改善电源的对称性。因此，本实施方案适用于使用来自外部的参考电平的电路，例如模拟电路或差分放大电路(图73所示的比较电路22r)。
顺便说一下，电源侧应该不局限于一种位置，而是可以从二个位置或4个位置馈送电源。并有可能借助于增加电源位置而降低电阻。
(实施方案16)
图87所示半导体器件的引线图形是模拟电路的汇流条21d和数字电路的汇流条21d被汇流条切割区21g分隔的情况。
亦即，这是模拟电路的汇流条21d从数字电路的汇流条21d分裂的一种结构，且用这种做法，不允许数字信号产生的噪声被模拟信号拾取，从而能够降低电源的串扰。
(实施方案17)
图88所示半导体器件的引线图形是模拟电路的汇流条21d和数字电路的汇流条21d被汇流条切割区21g分隔的情况，且同时，作为3个边上的半导体器件引线配置，耦合到数字电路汇流条21d的外引线21c，被排列在引线行中心处，而在此3边之外的一边上，连接到模拟电路汇流条21d的外引线21c，被排列在引线行的中心处。
用这种做法，能够进一步减少电源串扰。
(实施方案18)
图89所示半导体器件的引线图形是耦合到一对电源(Vdd、Vss)的汇流条21d的外引线21c分别被配置在与位于其间的信号外引线21c相反的侧上，且电源馈自相反的二侧的情况。
亦即，如图90所示，这是这样一种结构，其中，在包含Vdd和Vss的一对电源中，从有关电源汇流条21d拉出的一个电源外引线21c被置于一个角部，而从电源汇流条21d拉出的另一个电源外引线21c被置于与对角线上另一角部相反的角部，且电源从分别排列在彼此离开的二侧上的一对外引线21c被馈送到电路A和电路B，多个信号外引线21c被置于其间。在此情况下，例如电路A是排列在靠近点A的芯片中的电路，而B是排列在靠近点B的芯片中的电路。
由于在这种情况下，如图89的电源下降图所示，从点A到点B，Vdd和Vss的电源电位都下降，故二个电源的下降速率能够保持到相同的电平，亦即，能够使Vdd和Vss之间的幅度几乎恒定，从而能够降低数字电路中诸如由信号幅度下降所引起的速度之类的变化。
因此，能够得到大的电源驱动力，且适合于例如逻辑电路等。
同时，能够从4个角部供应电源，且一对电源在此情况下可以被用于模拟电路，并能够避免来自逻辑电路的影响。
(实施方案19)
图91所示半导体器件的引线图形是一对电源(Vdd、Vss)都从4个角部供应的一种结构。
亦即，这是将耦合到一对电源(Vdd、Vss)的汇流条21d的二个外引线21c排列在彼此相邻的4个角部处，且从4个角部的每一个馈送一对电源(Vdd、Vss)的一种结构。
如图91的电源下降图所示，从一个位置馈送电源引起Vss上升而Vdd下降，从而缩小了电位宽度，但借助于如图91所示引线图形的情况那样从4个位置馈送电源，能够降低电源下降速率。
在此情况下，借助于如差分放大电路(图73所示的比较电路22r)等那样从外部引入参考电平，由于输入0/1判断电平的读出电平位于接收侧上的中心处，故能够得到Vss/Vdd的平衡，并能够确保电路裕度。
(实施方案20)
图92所示半导体器件的引线图形是将用来馈送一对电源(Vdd、Vss)的汇流条21d被汇流条切割区21g分隔并分成数字系统和模拟系统，且耦合到这些汇流条21d的多个外引线21c被分别安置到4个角部。
在图92中，耦合到一对数字汇流条21d的外引线21c被配置在4个角部中的3个角部处，而耦合到一对模拟汇流条21d的外引线21c被配置在剩下的一个角部处。
利用这种结构，能够防止模拟信号拾取数字信号产生的噪声，从而能够降低电源串扰。
现在已经根据本发明的各个实施方案具体描述了本发明人提出的本发明，但可以理解的是，本发明不局限于本发明的上述各个实施方案，而是可以在本发明中作出各种改变和修正而不偏离其构思与范围。
在实施方案9-20中，作为例子，参照环绕半导体芯片22的双重、三重、以及四重汇流条21d，描述了本发明，但任何更大数目的汇流条21d都是可以接受的，只要至少包括一对汇流条21d即可。
工业应用可能性
如上所述，根据本发明的半导体器件适用于外引线耦合到汇流条的半导体封装，且特别适用于外引线沿4个方向延伸的半导体封装。

Claims (17)

1.一种半导体器件，它包含：
沿半导体芯片侧边排列在第一行上的第一和第二焊点；
环绕半导体芯片排列的多个内引线中的由第一焊线连接到第一焊点上的第一内引线；
上述多个内引线中的由第二焊线连接到第二焊点上且邻近第一内引线的第二内引线；
在沿半导体芯片侧边的第二行上且位于第一焊点与第二焊点之间的第三焊点；以及
沿半导体芯片排列在半导体芯片与第一和第二内引线之间的第一汇流条；
其中，第三焊点由通过第一焊线与第二焊线之间的第三焊线连接到第一汇流条。
2.根据权利要求1的半导体器件，其中，第一和第二焊点是信号焊点，第三焊点是馈送电源电位的焊点，且第一行被排列为比第二行更靠近半导体芯片的边沿侧上。
3.根据权利要求1的半导体器件，其中，第一和第二焊点是信号焊点，第三焊点是馈送电源电位的焊点，且第一行被排列为比第二行更靠近半导体芯片边沿侧上的内侧。
4.根据权利要求1的半导体器件，其中，第一和第二焊点被重复地排列在第一行上，且第三焊点被重复地排列在第二行上，从而形成锯齿图形的焊点排列。
5.一种半导体器件，它包含：
排列成环绕半导体芯片的多个内引线；
排列在半导体芯片的第一行上且由焊线连接到多个内引线的多个输入/输出焊点；
沿第一行方向排列在半导体芯片与多个内引线之间且馈以第一电位的第一汇流条；
沿第一行方向排列在半导体芯片与多个内引线之间且馈以第二电位的第二汇流条；以及
排列在多个输入/输出焊点中的每一个输入/输出焊点之间且由焊线连接到第一和第二汇流条的多个第一和第二电源焊点；
其中，以输入/输出焊点、第一电源焊点、输入/输出焊点和第二电源焊点的顺序进行排列。
6.一种半导体器件，它包含：
具有主面和背面的半导体芯片；
多个内引线和外引线；以及
沿半导体芯片排列的一对汇流条；
其中，半导体芯片包含形成在主面上的第一和第二电源电位用电极；以及
经由第一电源电位用电极电连接到一个汇流条且经由第二电源电位用电极进一步电连接到另一汇流条的电路；且
外引线被分别耦合到该对汇流条的每一个汇流条上且分别耦合到该对汇流条上的外引线被邻近排列。
7.根据权利要求6的半导体器件，其中的电路是模拟电路或差分放大电路。
8.根据权利要求7的半导体器件，其中的模拟电路从外部接收参考电平电位的电源。
9.一种半导体器件，它包含：
具有主面和背面的半导体芯片；
多个内引线和外引线；以及
沿半导体芯片排列的一对汇流条；
其中，半导体芯片包含信号电极和形成在主面上的第一和第二电源电位用电极；且
经由第一电源电位用电极电连接到一个汇流条且经由第二电源电位用电极进一步电连接到另一汇流条的电路；且
外引线被分别耦合到该对汇流条的每一个汇流条上且分别耦合到该对汇流条上的外引线被排列在相对侧上，将电连接到信号用电极的外引线夹在中间。
10.一种半导体器件，它包含：
具有主面、背面、以及形成在主面上的多个电极的半导体芯片；
排列在半导体芯片外围上的多个内引线；
分别与多个内引线整体形成的多个外引线；
分别连接多个电极和多个内引线的多个键合焊线；
连接到半导体芯片的片状芯片安装区；以及
将多个内引线中的每一个内引线的前端连接到芯片安装区的带状部件；
其中，芯片安装区小于半导体芯片的主面。
11.一种半导体器件，它包含：
具有主面、背面、以及形成在主面上的多个电极的半导体芯片；
排列在半导体芯片外围上的多个内引线；
分别与多个内引线整体形成的多个外引线；
分别连接多个电极和多个内引线的多个键合焊线；
连接到半导体芯片的片状芯片安装区；以及
将多个内引线中的每一个内引线的前端连接到芯片安装区的带状部件；
其中，芯片安装区大于半导体芯片的主面。
12.一种半导体器件，它包含：
具有主面和背面的半导体芯片；
多个内引线和外引线；
沿半导体芯片排列的一对汇流条；以及
用来包封半导体芯片和多个内引线的树脂包封材料；
其中，外引线被分别耦合到该对汇流条。
13.根据权利要求12的半导体器件，其中，分别耦合到该对汇流条的外引线被邻近排列。
14.根据权利要求12的半导体器件，其中，分别耦合到该对汇流条的外引线被排列在树脂包封材料的角部处。
15.根据权利要求12的半导体器件，其中，分别耦合到该对汇流条的外引线被排列在树脂包封材料侧表面上的引线排列方向的中央。
16.根据权利要求12的半导体器件，其中，分别耦合到该对汇流条的外引线被排列在树脂包封材料的4个角部处。
17.根据权利要求12的半导体器件，其中，分别耦合到该对汇流条的外引线从树脂包封材料侧表面上的多个位置突出。
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