JPH0547959A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0547959A JPH0547959A JP20825791A JP20825791A JPH0547959A JP H0547959 A JPH0547959 A JP H0547959A JP 20825791 A JP20825791 A JP 20825791A JP 20825791 A JP20825791 A JP 20825791A JP H0547959 A JPH0547959 A JP H0547959A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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Abstract
(57)【要約】
【目的】 ＰＧＡタイプの半導体装置のパッケージ構成
に関し、パッケージ基板の型格を削減して半導体装置と
しての生産性の向上を図ることを目的とする。 【構成】 導体層11a を介してチップ３を搭載するステ
ージ11b とその周辺外側近傍から放射状に拡がるリード
パターン11c とが片面に形成され、裏面には該各リード
パターン11c のアウタリード部に繋がる外部接続ピン
が、信号ピンと, ドレイン側電極に繋がる第１の電源ピ
ン, およびソース側電極に繋がる第２の電源ピンとに分
類されて等ピッチのグリッド状に突出して形成されてい
るパッケージ基板が、リードパターン形成面上のドレイ
ン側電極に繋がるリードパターンとソース側電極に繋が
るリードパターンの片側近傍の沿う方向に、一端で上記
ステージ11b と導通し且つ外部接続ピンを有しない独立
した線状の導体パターン 11c-d 1 ,11c-S1 を持つパッケ
ージ基板を具えて半導体装置を構成する。
に関し、パッケージ基板の型格を削減して半導体装置と
しての生産性の向上を図ることを目的とする。 【構成】 導体層11a を介してチップ３を搭載するステ
ージ11b とその周辺外側近傍から放射状に拡がるリード
パターン11c とが片面に形成され、裏面には該各リード
パターン11c のアウタリード部に繋がる外部接続ピン
が、信号ピンと, ドレイン側電極に繋がる第１の電源ピ
ン, およびソース側電極に繋がる第２の電源ピンとに分
類されて等ピッチのグリッド状に突出して形成されてい
るパッケージ基板が、リードパターン形成面上のドレイ
ン側電極に繋がるリードパターンとソース側電極に繋が
るリードパターンの片側近傍の沿う方向に、一端で上記
ステージ11b と導通し且つ外部接続ピンを有しない独立
した線状の導体パターン 11c-d 1 ,11c-S1 を持つパッケ
ージ基板を具えて半導体装置を構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置，特にピング
リッドアレイ（以下ＰＧＡとする）タイプのパッケージ
を具えた半導体装置のパッケージ構成に係り、特にパッ
ケージ基板としての型格を削減することで生産性の向上
を図った半導体装置とその製造方法に関する。
リッドアレイ（以下ＰＧＡとする）タイプのパッケージ
を具えた半導体装置のパッケージ構成に係り、特にパッ
ケージ基板としての型格を削減することで生産性の向上
を図った半導体装置とその製造方法に関する。
【０００２】最近の半導体装置分野では、ゲートアレイ
チップの品種拡大化に伴ってこれらのチップを搭載する
パッケージ基板も各半導体チップの特徴を生かしたもの
を供給しなければならないため必然的にその型格や種類
が増大してきている。
チップの品種拡大化に伴ってこれらのチップを搭載する
パッケージ基板も各半導体チップの特徴を生かしたもの
を供給しなければならないため必然的にその型格や種類
が増大してきている。
【０００３】本来半導体チップ（以下チップとする）は
その構造によってＮ型とＰ型に分類することができる
が、構成されているトランジスタの動作的な面からＮ型
チップが搭載される半導体装置ではパッケージ基板のス
テージ面での電位すなわちチップ基板の電位をドレイン
側電位（ＶDD) に接続する必要があり、またＰ型チップ
が搭載される半導体装置では上記チップ基板の電位をソ
ース側電位（ＶSS) に繋げる必要がある。
その構造によってＮ型とＰ型に分類することができる
が、構成されているトランジスタの動作的な面からＮ型
チップが搭載される半導体装置ではパッケージ基板のス
テージ面での電位すなわちチップ基板の電位をドレイン
側電位（ＶDD) に接続する必要があり、またＰ型チップ
が搭載される半導体装置では上記チップ基板の電位をソ
ース側電位（ＶSS) に繋げる必要がある。
【０００４】一方最近ではＮ型チップのバージョンアッ
プ版で同じレイアウトになるＰ型チップが実用化される
ようになってきているが、かかるチップではＮ型からＰ
型にバージョンアップされてもチップとしての外径サイ
ズやチップ上の接続電極（パッド）の配置位置，ボンデ
ィング箇所等が等しい。
プ版で同じレイアウトになるＰ型チップが実用化される
ようになってきているが、かかるチップではＮ型からＰ
型にバージョンアップされてもチップとしての外径サイ
ズやチップ上の接続電極（パッド）の配置位置，ボンデ
ィング箇所等が等しい。
【０００５】従って、このようなチップを搭載するパッ
ケージ基板にチップ搭載ステージやその周囲に位置する
リードパターン等が等しいものを使用すると、Ｎ型チッ
プの場合でもまたＰ型チップの場合でも同一のワイヤボ
ンディング配線装置が共用できるメリットがある。
ケージ基板にチップ搭載ステージやその周囲に位置する
リードパターン等が等しいものを使用すると、Ｎ型チッ
プの場合でもまたＰ型チップの場合でも同一のワイヤボ
ンディング配線装置が共用できるメリットがある。
【０００６】しかし、Ｎ型チップとＰ型チップでは上述
した如くそれぞれの基板電位を変える必要があるためＰ
ＧＡタイプの半導体装置に構成するパッケージ基板では
別々のものを使用している現状にあり、このことが生産
性の向上を阻害していることからその解決が望まれてい
る。
した如くそれぞれの基板電位を変える必要があるためＰ
ＧＡタイプの半導体装置に構成するパッケージ基板では
別々のものを使用している現状にあり、このことが生産
性の向上を阻害していることからその解決が望まれてい
る。
【０００７】
【従来の技術】図３はＰＧＡタイプ半導体装置を説明す
る概念図であり、図４はＮ型チップを搭載するパッケー
ジ構成と半導体装置への構成方法を示す図、図５はＰ型
チップを搭載するパッケージ構成と半導体装置への構成
方法を示す図である。
る概念図であり、図４はＮ型チップを搭載するパッケー
ジ構成と半導体装置への構成方法を示す図、図５はＰ型
チップを搭載するパッケージ構成と半導体装置への構成
方法を示す図である。
【０００８】なお図ではいずれもチップとしての外径サ
イズや接続電極の配置位置，ボンディング箇所等が等し
いＮ型およびＰ型チップの場合を例として説明してい
る。図３で（イ）はＰＧＡタイプ半導体装置を模式的に
示したものであり、（ロ）は（イ）を矢印ａ方向から見
た主要部拡大図、（ハ）は（イ）を矢印ｂ方向から見た
底面外観図である。
イズや接続電極の配置位置，ボンディング箇所等が等し
いＮ型およびＰ型チップの場合を例として説明してい
る。図３で（イ）はＰＧＡタイプ半導体装置を模式的に
示したものであり、（ロ）は（イ）を矢印ａ方向から見
た主要部拡大図、（ハ）は（イ）を矢印ｂ方向から見た
底面外観図である。
【０００９】図の（イ），（ロ）でＰＧＡタイプ半導体
装置１は、例えばセラミック等からなるパッケージ基板
２の片面すなわち図の上面2aの中央部に形成されている
角形凹孔からなるチップ搭載用のステージ2bにチップ３
を搭載固定した後、該チップ３の上面周辺に形成されて
いる複数の接続電極3aと該各電極3aに対応して上記パッ
ケージ基板上面2aのステージ2b周囲に放射状にパターン
形成されているリードパターン2cのインナリード2c-1部
とをボンディングワイヤ４でボンディング接続して該チ
ップ３を実装し、必要に応じて該チップ３を上記インナ
リード2c-1部と共に樹脂封止した後更に図示されないキ
ャップ等で全体を封入して構成されるものであるが、特
に上記パッケージ基板２の周辺近傍には等ピッチのグリ
ッド状に配置されて底面側に突出する複数の外部接続ピ
ン2dが上述したリードパターン2cのアウタリード2c-2部
と接続した状態で植設されている。
装置１は、例えばセラミック等からなるパッケージ基板
２の片面すなわち図の上面2aの中央部に形成されている
角形凹孔からなるチップ搭載用のステージ2bにチップ３
を搭載固定した後、該チップ３の上面周辺に形成されて
いる複数の接続電極3aと該各電極3aに対応して上記パッ
ケージ基板上面2aのステージ2b周囲に放射状にパターン
形成されているリードパターン2cのインナリード2c-1部
とをボンディングワイヤ４でボンディング接続して該チ
ップ３を実装し、必要に応じて該チップ３を上記インナ
リード2c-1部と共に樹脂封止した後更に図示されないキ
ャップ等で全体を封入して構成されるものであるが、特
に上記パッケージ基板２の周辺近傍には等ピッチのグリ
ッド状に配置されて底面側に突出する複数の外部接続ピ
ン2dが上述したリードパターン2cのアウタリード2c-2部
と接続した状態で植設されている。
【００１０】なお上述した角形凹孔からなるステージ2b
の周壁を含む全面は、上記チップ３が完全な接地電位面
に搭載し得るように導体層2eで被覆されている。また該
パッケージ基板２の裏面（図の下面）側には、リードパ
ターン2cのアウタリード2c-2部に繋がる複数の上記外部
接続ピン2dが例えば（ハ）に示す如く○で示す信号ピン
2d1 と◎●で示す電源ピン2d2,2d3 とが分類された状態
で等ピッチのグリッド状に配置されており、この内◎と
●で示す電源ピン2d2 と2d3 とは上記チップ３を構成す
るトランジスタの各ドレイン側電極に繋がる◎が該底面
の中央部にパターン形成されている角形パターン2eで同
一電位になるように構成されており、またソース側電極
に繋がる●は該底面にパターン形成されている周回線状
パターン2fに繋がって同電位になるように構成されてい
る。
の周壁を含む全面は、上記チップ３が完全な接地電位面
に搭載し得るように導体層2eで被覆されている。また該
パッケージ基板２の裏面（図の下面）側には、リードパ
ターン2cのアウタリード2c-2部に繋がる複数の上記外部
接続ピン2dが例えば（ハ）に示す如く○で示す信号ピン
2d1 と◎●で示す電源ピン2d2,2d3 とが分類された状態
で等ピッチのグリッド状に配置されており、この内◎と
●で示す電源ピン2d2 と2d3 とは上記チップ３を構成す
るトランジスタの各ドレイン側電極に繋がる◎が該底面
の中央部にパターン形成されている角形パターン2eで同
一電位になるように構成されており、またソース側電極
に繋がる●は該底面にパターン形成されている周回線状
パターン2fに繋がって同電位になるように構成されてい
る。
【００１１】そして上記チップ３がＮ型である場合には
上述したように基板電位をドレイン側電位（ＶDD) と等
しくする必要があり、Ｐ型のときには基板電位をソース
側電位（ＶSS) と同電位にしなければならない。
上述したように基板電位をドレイン側電位（ＶDD) と等
しくする必要があり、Ｐ型のときには基板電位をソース
側電位（ＶSS) と同電位にしなければならない。
【００１２】搭載チップがＮ型である場合を該チップ側
から見た平面視で示す図４で、(4-1) は平面図(4-2) を
矢印ｃ〜ｃ′で切断した断面図である。なお図では主要
部のみを抽出して表わしているので、アウタリード部に
繋がる図３同様の外部接続ピンの部分は記載されていな
い。
から見た平面視で示す図４で、(4-1) は平面図(4-2) を
矢印ｃ〜ｃ′で切断した断面図である。なお図では主要
部のみを抽出して表わしているので、アウタリード部に
繋がる図３同様の外部接続ピンの部分は記載されていな
い。
【００１３】図で、図３のパッケージ基板２と同様の構
成になるパッケージ基板５の片面すなわち図の上面5aの
中央部には導体層5eで被覆された角形凹孔からなるチッ
プ搭載用のステージ5bが形成されており、該ステージ5b
にチップ３を搭載固定した後該チップ３上の複数の接続
電極3aと該各電極3aに対応して該パッケージ基板５のス
テージ5b周囲に放射状にパターン形成されているリード
パターン5cのインナリード5c-1部とがボンディングワイ
ヤ４で接続されていることは図３の場合と同様である。
成になるパッケージ基板５の片面すなわち図の上面5aの
中央部には導体層5eで被覆された角形凹孔からなるチッ
プ搭載用のステージ5bが形成されており、該ステージ5b
にチップ３を搭載固定した後該チップ３上の複数の接続
電極3aと該各電極3aに対応して該パッケージ基板５のス
テージ5b周囲に放射状にパターン形成されているリード
パターン5cのインナリード5c-1部とがボンディングワイ
ヤ４で接続されていることは図３の場合と同様である。
【００１４】そして特にこの場合の該パッケージ基板５
では、上記チップ３上の各接続電極3aの内の複数のドレ
イン側電極の任意の１個例えば図の3a-dに繋がるリード
パターン5c-dのみが上記ステージ5bの周壁に形成されて
いる導体層5eと接続するように該周壁まで延びた状態に
形成されている。
では、上記チップ３上の各接続電極3aの内の複数のドレ
イン側電極の任意の１個例えば図の3a-dに繋がるリード
パターン5c-dのみが上記ステージ5bの周壁に形成されて
いる導体層5eと接続するように該周壁まで延びた状態に
形成されている。
【００１５】このことは、該パッケージ基板５の裏面側
で図３で説明した角形パターン2eと同様の角形パターン
に接続されている総ての◎で示すドレイン側の電源ピン
（図３の2d2)が上記ステージ5bと同電位になっているこ
とを示している。
で図３で説明した角形パターン2eと同様の角形パターン
に接続されている総ての◎で示すドレイン側の電源ピン
（図３の2d2)が上記ステージ5bと同電位になっているこ
とを示している。
【００１６】従って、図４の場合では該チップ３の基板
電位をドレイン側の電位（ＶDD) に合致させることがで
きるので、Ｎ型のチップに対応する半導体装置を容易に
構成することができる。
電位をドレイン側の電位（ＶDD) に合致させることがで
きるので、Ｎ型のチップに対応する半導体装置を容易に
構成することができる。
【００１７】搭載チップがＰ型である場合を図４同様の
平面視で示す図５で、図３のパッケージ基板２と同様の
構成になるパッケージ基板６の片面すなわち図の手前側
の面の中央部には導体層6aで被覆された角形凹孔のチッ
プ搭載用のステージ6bが形成され、該ステージ6bにチッ
プ３を搭載固定した後該チップ３上の複数の接続電極3a
と該各電極3aに対応して該パッケージ基板６のステージ
6b周囲に放射状にパターン形成されているリードパター
ン6cのインナリード6c-1部とがボンディングワイヤ４で
接続されていることは図３の場合と同様である。
平面視で示す図５で、図３のパッケージ基板２と同様の
構成になるパッケージ基板６の片面すなわち図の手前側
の面の中央部には導体層6aで被覆された角形凹孔のチッ
プ搭載用のステージ6bが形成され、該ステージ6bにチッ
プ３を搭載固定した後該チップ３上の複数の接続電極3a
と該各電極3aに対応して該パッケージ基板６のステージ
6b周囲に放射状にパターン形成されているリードパター
ン6cのインナリード6c-1部とがボンディングワイヤ４で
接続されていることは図３の場合と同様である。
【００１８】そして特にこの場合の該パッケージ基板６
では、上記チップ３上の各接続電極3aの内の複数のソー
ス側電極の任意の１個例えば図の3a-Sに繋がるリードパ
ターン6c-Sのみが上記ステージ6bの周壁に形成されてい
る導体層6aと接続するように該周壁まで延びた状態に形
成されている。
では、上記チップ３上の各接続電極3aの内の複数のソー
ス側電極の任意の１個例えば図の3a-Sに繋がるリードパ
ターン6c-Sのみが上記ステージ6bの周壁に形成されてい
る導体層6aと接続するように該周壁まで延びた状態に形
成されている。
【００１９】このことは、該パッケージ基板６の裏面側
で図３で説明した周回線状パターン2fと同様に形成され
ている周回線状パターンに接続されている総ての●で示
すソース側の電源ピン（図３の2d3)が上記ステージ6bと
同電位になっていることを表わしている。
で図３で説明した周回線状パターン2fと同様に形成され
ている周回線状パターンに接続されている総ての●で示
すソース側の電源ピン（図３の2d3)が上記ステージ6bと
同電位になっていることを表わしている。
【００２０】そこで、かかるパッケージ基板６を使用す
ることで図４の場合と同様に該チップ３の基板電位をソ
ース側電位（ＶSS) に合致させることができるので、Ｐ
型のチップに対応する半導体装置を容易に構成すること
ができる。
ることで図４の場合と同様に該チップ３の基板電位をソ
ース側電位（ＶSS) に合致させることができるので、Ｐ
型のチップに対応する半導体装置を容易に構成すること
ができる。
【００２１】
【発明が解決しようとする課題】従来の構成になるパッ
ケージ基板とそれを用いた半導体装置の構成方法では、
同一のワイヤボンディング配線装置が共用し得る外径サ
イズや接続電極の配置位置，ボンディング箇所等が等し
いチップ間でもチップタイプ（Ｎ型，Ｐ型）に合わせた
パッケージ基板を準備しなければならず、生産性の向上
を期待することができないと言う問題があった。
ケージ基板とそれを用いた半導体装置の構成方法では、
同一のワイヤボンディング配線装置が共用し得る外径サ
イズや接続電極の配置位置，ボンディング箇所等が等し
いチップ間でもチップタイプ（Ｎ型，Ｐ型）に合わせた
パッケージ基板を準備しなければならず、生産性の向上
を期待することができないと言う問題があった。
【００２２】
【課題を解決するための手段】上記課題は、ピングリッ
ドアレイタイプのパッケージを具えた半導体装置であっ
て、導体層を介して半導体チップを搭載するステージと
該ステージ周辺外側近傍の半導体チップの各接続電極と
対応して位置するインナリードから放射状に四方に拡が
るリードパターンとが片面に形成され、裏面には該各リ
ードパターンのアウタリード部に繋がる外部接続ピン
が、信号ピンと, 搭載半導体チップのドレイン側電極に
繋がり且つ該裏面に相互を導通させる手段を持った第１
の電源ピン, およびソース側電極に繋がり且つ該裏面に
相互を導通させる手段を持った第２の電源ピンとに分類
された状態で、等ピッチのグリッド状に配置されて突出
して形成されているパッケージ基板が、リードパターン
形成面上の上記ドレイン側電極に繋がるリードパターン
と上記ソース側電極に繋がるリードパターンそれぞれの
少なくとも各１個のリードパターンの片側近傍の沿う方
向に、一端で上記ステージと導通し且つ外部接続ピンを
有しない独立した線状の導体パターンが形成されて構成
されたパッケージ基板を有する半導体装置によって達成
される。
ドアレイタイプのパッケージを具えた半導体装置であっ
て、導体層を介して半導体チップを搭載するステージと
該ステージ周辺外側近傍の半導体チップの各接続電極と
対応して位置するインナリードから放射状に四方に拡が
るリードパターンとが片面に形成され、裏面には該各リ
ードパターンのアウタリード部に繋がる外部接続ピン
が、信号ピンと, 搭載半導体チップのドレイン側電極に
繋がり且つ該裏面に相互を導通させる手段を持った第１
の電源ピン, およびソース側電極に繋がり且つ該裏面に
相互を導通させる手段を持った第２の電源ピンとに分類
された状態で、等ピッチのグリッド状に配置されて突出
して形成されているパッケージ基板が、リードパターン
形成面上の上記ドレイン側電極に繋がるリードパターン
と上記ソース側電極に繋がるリードパターンそれぞれの
少なくとも各１個のリードパターンの片側近傍の沿う方
向に、一端で上記ステージと導通し且つ外部接続ピンを
有しない独立した線状の導体パターンが形成されて構成
されたパッケージ基板を有する半導体装置によって達成
される。
【００２３】また、前記パッケージ基板のステージに搭
載固定された半導体チップの各接続端子と該各接続端子
に対応するインナリードとをボンディング接続して該パ
ッケージ基板に実装した上記半導体チップが、Ｎ型半導
体チップである場合にはドレイン側電極に繋がるリード
パターンに沿って形成されている導体パターンと該リー
ドパターンとの間を接続して構成し、Ｐ型半導体チップ
である場合には上記ソース側電極に繋がるリードパター
ンに沿って形成されている導体パターンと該リードパタ
ーンとの間を接続して構成する半導体装置の製造方法に
よって達成される。
載固定された半導体チップの各接続端子と該各接続端子
に対応するインナリードとをボンディング接続して該パ
ッケージ基板に実装した上記半導体チップが、Ｎ型半導
体チップである場合にはドレイン側電極に繋がるリード
パターンに沿って形成されている導体パターンと該リー
ドパターンとの間を接続して構成し、Ｐ型半導体チップ
である場合には上記ソース側電極に繋がるリードパター
ンに沿って形成されている導体パターンと該リードパタ
ーンとの間を接続して構成する半導体装置の製造方法に
よって達成される。
【００２４】
【作用】Ｎ型チップとＰ型チップに共用し得るようにパ
ッケージ基板を形成して半導体装置を構成すると、少な
くとも外径サイズや接続電極の配置位置，ボンディング
箇所等が等しいチップ間では１種類のパッケージ基板で
対応することができる。
ッケージ基板を形成して半導体装置を構成すると、少な
くとも外径サイズや接続電極の配置位置，ボンディング
箇所等が等しいチップ間では１種類のパッケージ基板で
対応することができる。
【００２５】本発明では、チップ上の各複数個ずつある
ドレイン側電極とソース側電極のそれぞれに対応するリ
ードパターンの内の任意の各１個のリードパターンの片
側に、該リードパターンに平行して独立する導体パター
ンをステージ周壁面の導体層に接続するように形成して
なるパッケージ基板を使用して半導体装置を構成するよ
うにしている。
ドレイン側電極とソース側電極のそれぞれに対応するリ
ードパターンの内の任意の各１個のリードパターンの片
側に、該リードパターンに平行して独立する導体パター
ンをステージ周壁面の導体層に接続するように形成して
なるパッケージ基板を使用して半導体装置を構成するよ
うにしている。
【００２６】このことは、Ｎ型またはＰ型のチップを上
記パッケージ基板にボンディング接続した後、Ｎ型チッ
プの場合にはドレイン側電極に対応するリードパターン
に隣接する上記導体パターンと該リードパターンとの間
をボンディング接続することで該Ｎ型チップに対応する
半導体装置を構成することができると共に、Ｐ型チップ
の場合にはソース側電極に対応するリードパターンに隣
接する上記導体パターンと該リードパターンとの間をボ
ンディング接続することで該Ｐ型チップに対応する半導
体装置が構成できることを意味する。
記パッケージ基板にボンディング接続した後、Ｎ型チッ
プの場合にはドレイン側電極に対応するリードパターン
に隣接する上記導体パターンと該リードパターンとの間
をボンディング接続することで該Ｎ型チップに対応する
半導体装置を構成することができると共に、Ｐ型チップ
の場合にはソース側電極に対応するリードパターンに隣
接する上記導体パターンと該リードパターンとの間をボ
ンディング接続することで該Ｐ型チップに対応する半導
体装置が構成できることを意味する。
【００２７】従って、チップタイプに対応するパッケー
ジ基板を準備する必要がなくなって生産性の向上を実現
することができる。
ジ基板を準備する必要がなくなって生産性の向上を実現
することができる。
【００２８】
【実施例】図１は本発明になる半導体装置の主要部を説
明する平面図であり、図２は図１のパッケージ基板を用
いた半導体装置の製造方法を示す図である。
明する平面図であり、図２は図１のパッケージ基板を用
いた半導体装置の製造方法を示す図である。
【００２９】なおいずれも図３と同様のチップによる場
合を例として表わしている。図４および図５の各パッケ
ージ基板５および６と同様の構成になる図１のパッケー
ジ基板11の片面中央部には、図４の導体層2bと同様の導
体層11a で被覆された角形凹孔からなるチップ搭載用の
ステージ11b が形成されており、該ステージ11b の周囲
には図３のリードパターン2cと同様のリードパターン11
c が図３同様の放射状にパターン形成されている。
合を例として表わしている。図４および図５の各パッケ
ージ基板５および６と同様の構成になる図１のパッケー
ジ基板11の片面中央部には、図４の導体層2bと同様の導
体層11a で被覆された角形凹孔からなるチップ搭載用の
ステージ11b が形成されており、該ステージ11b の周囲
には図３のリードパターン2cと同様のリードパターン11
c が図３同様の放射状にパターン形成されている。
【００３０】なお各リードパターン11c のステージ11b
側の端部が該ステージ11b 上の破線で示すチップ３に接
続されるボンディングワイヤのボンディング領域となる
インナリード 11c-1であり、また図示されない他端部が
図３で説明した外部接続ピン2dに繋がるアウタリードで
あることは図４，図５の場合と同様である。
側の端部が該ステージ11b 上の破線で示すチップ３に接
続されるボンディングワイヤのボンディング領域となる
インナリード 11c-1であり、また図示されない他端部が
図３で説明した外部接続ピン2dに繋がるアウタリードで
あることは図４，図５の場合と同様である。
【００３１】そして特にこの場合の該パッケージ基板11
には、上記チップ３の図４で説明したドレイン側電極3a
-dに繋がるリードパターン5c-dに対応するリードパター
ン 11c-dの隣に該パターン 11c-dとほぼ平行して独立す
る導体パターン 11c-d1 が上記ステージ11b 側壁の導体
層11a と接続するように形成されており、また上記チッ
プ３の図５で説明したソース側電極3a-Sに繋がるリード
パターン6c-Sに対応するリードパターン 11c-Sの隣に該
パターン 11c-Sとほぼ平行して独立する導体パターン 1
1c-S1 が上記ステージ11b 側壁の導体層11a と接続する
ように形成されている。
には、上記チップ３の図４で説明したドレイン側電極3a
-dに繋がるリードパターン5c-dに対応するリードパター
ン 11c-dの隣に該パターン 11c-dとほぼ平行して独立す
る導体パターン 11c-d1 が上記ステージ11b 側壁の導体
層11a と接続するように形成されており、また上記チッ
プ３の図５で説明したソース側電極3a-Sに繋がるリード
パターン6c-Sに対応するリードパターン 11c-Sの隣に該
パターン 11c-Sとほぼ平行して独立する導体パターン 1
1c-S1 が上記ステージ11b 側壁の導体層11a と接続する
ように形成されている。
【００３２】この場合、チップ３のドレイン側電極3a-d
に対応するリードパターン 11c-dに近接する上記導体パ
ターン 11c-d1 と該チップ３のソース側電極3a-Sに対応
するリードパターン 11c-Sに近接する上記導体パターン
11c-S1 とが共にステージ11b に導通した状態となる。
に対応するリードパターン 11c-dに近接する上記導体パ
ターン 11c-d1 と該チップ３のソース側電極3a-Sに対応
するリードパターン 11c-Sに近接する上記導体パターン
11c-S1 とが共にステージ11b に導通した状態となる。
【００３３】従って、例えば導体パターン 11c-d1 とそ
れに隣接するリードパターン 11c-dとの間を破線Ａのよ
うに接続することでチップ３のドレイン側電極3a-dに繋
がる総てのリードパターン11c をステージ11b と同電位
にすることができると共に、導体パターン 11c-S1 とそ
れに隣接するリードパターン 11c-Sとの間を破線Ｂのよ
うに接続することでチップ３のソース側電極3a-Sに繋が
る総てのリードパターン11c をステージ11b と同電位に
することができる。
れに隣接するリードパターン 11c-dとの間を破線Ａのよ
うに接続することでチップ３のドレイン側電極3a-dに繋
がる総てのリードパターン11c をステージ11b と同電位
にすることができると共に、導体パターン 11c-S1 とそ
れに隣接するリードパターン 11c-Sとの間を破線Ｂのよ
うに接続することでチップ３のソース側電極3a-Sに繋が
る総てのリードパターン11c をステージ11b と同電位に
することができる。
【００３４】しかしパッケージ基板11上の該導体パター
ン 11c-d1 と 11c-S1 とを除く他のリードパターン11c
は搭載するチップ３のタイプに関係なく一定である。従
って、該パッケージ基板11のステージ11b にチップ３を
搭載固定して該チップ３の各接続電極3aと該電極3aに対
応する各リードパターン11c のインナリード11c-1との
間を図３で説明したようにボンディングワイヤ４で接続
した後、搭載したチップ３がＮ型のときには導体パター
ン 11c-d1 とそれに隣接するドレイン側電極3a-dに繋が
るリードパターン 11c-dとの間をボンディングワイヤ12
で接続することで図２の(2-1) で示すような配線状態と
なって該チップ３をパッケージ基板11に実装できるの
で、以後図３で説明したように必要に応じて該チップ３
をインナリード 11c-1と共に樹脂封止した後図示されな
いキャップ等で全体を封入することでＮ型チップ３の特
性に合った半導体装置を構成することができる。
ン 11c-d1 と 11c-S1 とを除く他のリードパターン11c
は搭載するチップ３のタイプに関係なく一定である。従
って、該パッケージ基板11のステージ11b にチップ３を
搭載固定して該チップ３の各接続電極3aと該電極3aに対
応する各リードパターン11c のインナリード11c-1との
間を図３で説明したようにボンディングワイヤ４で接続
した後、搭載したチップ３がＮ型のときには導体パター
ン 11c-d1 とそれに隣接するドレイン側電極3a-dに繋が
るリードパターン 11c-dとの間をボンディングワイヤ12
で接続することで図２の(2-1) で示すような配線状態と
なって該チップ３をパッケージ基板11に実装できるの
で、以後図３で説明したように必要に応じて該チップ３
をインナリード 11c-1と共に樹脂封止した後図示されな
いキャップ等で全体を封入することでＮ型チップ３の特
性に合った半導体装置を構成することができる。
【００３５】また被搭載チップ３がＰ型のときは、ステ
ージ11b 上のチップ３の各接続電極3aとそれに対応する
各リードパターン11c のインナリード 11c-1との間をボ
ンディングワイヤ４で接続した後、導体パターン 11c
-S1 とそれに隣接するソース側電極3a-Sに繋がるリード
パターン 11c-Sとの間をボンディングワイヤ13で接続し
て図２の(2-2) で示す配線状態で該該チップ３を実装
し、以後必要に応じて該チップ３をインナリード 11c-1
と共に樹脂封止した後図示されないキャップ等で全体を
封入することでＰ型チップ３の特性に合った半導体装置
を構成することができる。
ージ11b 上のチップ３の各接続電極3aとそれに対応する
各リードパターン11c のインナリード 11c-1との間をボ
ンディングワイヤ４で接続した後、導体パターン 11c
-S1 とそれに隣接するソース側電極3a-Sに繋がるリード
パターン 11c-Sとの間をボンディングワイヤ13で接続し
て図２の(2-2) で示す配線状態で該該チップ３を実装
し、以後必要に応じて該チップ３をインナリード 11c-1
と共に樹脂封止した後図示されないキャップ等で全体を
封入することでＰ型チップ３の特性に合った半導体装置
を構成することができる。
【００３６】
【発明の効果】上述の如く本発明により、パッケージ基
板としての型格を削減することで生産性の向上を図った
半導体装置とその製造方法を提供することができる。
板としての型格を削減することで生産性の向上を図った
半導体装置とその製造方法を提供することができる。
【図１】 本発明になる半導体装置の主要部を説明する
平面図。
平面図。
【図２】 図１のパッケージ基板を用いた半導体装置の
製造方法を示す図。
製造方法を示す図。
【図３】 ＰＧＡタイプ半導体装置を説明する概念図。
【図４】 Ｎ型チップを搭載するパッケージ構成と半導
体装置への構成方法を示す図。
体装置への構成方法を示す図。
【図５】 Ｐ型チップを搭載するパッケージ構成と半導
体装置への構成方法を示す図。
体装置への構成方法を示す図。
３ 半導体チップ 3a 接続電極 3a-d ドレイン側電極 3a-S ソース側
電極 4,12,13 ボンディングワイヤ 11 パッケージ基板 11a 導体層 11b ステージ 11c リードパターン 11c-1 インナリード 11c-d リードパターン 11c-d1 導体パタ
ーン 11c-S リードパターン 11c-S1 導体パタ
ーン
電極 4,12,13 ボンディングワイヤ 11 パッケージ基板 11a 導体層 11b ステージ 11c リードパターン 11c-1 インナリード 11c-d リードパターン 11c-d1 導体パタ
ーン 11c-S リードパターン 11c-S1 導体パタ
ーン
Claims (2)
- 【請求項１】 ピングリッドアレイタイプのパッケージ
を具えた半導体装置であって、 導体層(11a) を介して半導体チップ(3) を搭載するステ
ージ(11b) と該ステージ周辺外側近傍の半導体チップの
各接続電極(3a)と対応して位置するインナリード(11
c-1) から放射状に四方に拡がるリードパターン(11c)
とが片面に形成され、裏面には該各リードパターン(11
c) のアウタリード部に繋がる外部接続ピンが、信号ピ
ンと, 搭載半導体チップのドレイン側電極に繋がり且つ
該裏面に相互を導通させる手段を持った第１の電源ピ
ン, およびソース側電極に繋がり且つ該裏面に相互を導
通させる手段を持った第２の電源ピンとに分類された状
態で、等ピッチのグリッド状に配置されて突出して形成
されているパッケージ基板が、 リードパターン形成面上の上記ドレイン側電極に繋がる
リードパターンと上記ソース側電極に繋がるリードパタ
ーンそれぞれの少なくとも各１個のリードパターン(11c
-d,11c-S) の片側近傍の沿う方向に、一端で上記ステー
ジ(11b) と導通し且つ外部接続ピンを有しない独立した
線状の導体パターン(11c-d1 ,11c-S1 )が形成されて構
成されたパッケージ基板を有することを特徴とした半導
体装置。 - 【請求項２】 ピングリッドアレイタイプのパッケージ
を具えた半導体装置の製造方法であって、 請求項１記載のパッケージ基板のステージ(11b) に搭載
固定された半導体チップ(3) の各接続端子(3a)と該各接
続端子(3a)に対応するインナリード(11c-1) とをボンデ
ィング接続して該パッケージ基板に実装した上記半導体
チップ(3) が、Ｎ型半導体チップである場合にはドレイ
ン側電極に繋がるリードパターン(11c-d) に沿って形成
されている導体パターン(11c-d1)と該リードパターン(1
1c-d) との間を接続して構成し、Ｐ型半導体チップであ
る場合には上記ソース側電極に繋がるリードパターン(1
1c-S) に沿って形成されている導体パターン(11c-S1)と
該リードパターン(11c-S) との間を接続して構成するこ
とを特徴とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20825791A JPH0547959A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20825791A JPH0547959A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547959A true JPH0547959A (ja) | 1993-02-26 |
Family
ID=16553248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20825791A Withdrawn JPH0547959A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547959A (ja) |
-
1991
- 1991-08-20 JP JP20825791A patent/JPH0547959A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |