JPH05243472A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05243472A JPH05243472A JP4039993A JP3999392A JPH05243472A JP H05243472 A JPH05243472 A JP H05243472A JP 4039993 A JP4039993 A JP 4039993A JP 3999392 A JP3999392 A JP 3999392A JP H05243472 A JPH05243472 A JP H05243472A
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- lead pin
- analog
- circuit
- terminal
- semiconductor integrated
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- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】デジタル回路とアナログ回路とを共に内蔵する
半導体集積回路において、デジタル信号の論理反転がア
ナログ回路にノイズとして伝播しアナログ回路が誤動作
することを防止する。 【構成】デジタル信号を扱うリードピン１０４と、アナ
ログ信号を扱うリードピン１０６との間に、固定電位に
接続又は固定電位で終端したリードピン１０５を設け
る。これにより、リードピン１０４とリードピン１０５
を設ける。これにより、リードピン１０４とリードピン
１０６との間の線間容量を分離し、デジタル信号の論理
反転がアナログ回路にノイズとして伝播し、アナログ回
路が誤動作することを防止する。
半導体集積回路において、デジタル信号の論理反転がア
ナログ回路にノイズとして伝播しアナログ回路が誤動作
することを防止する。 【構成】デジタル信号を扱うリードピン１０４と、アナ
ログ信号を扱うリードピン１０６との間に、固定電位に
接続又は固定電位で終端したリードピン１０５を設け
る。これにより、リードピン１０４とリードピン１０５
を設ける。これにより、リードピン１０４とリードピン
１０６との間の線間容量を分離し、デジタル信号の論理
反転がアナログ回路にノイズとして伝播し、アナログ回
路が誤動作することを防止する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にデジタル回路とアナログ回路とを共に内蔵する半導
体集積回路に用いられるシールド回路に関する。
特にデジタル回路とアナログ回路とを共に内蔵する半導
体集積回路に用いられるシールド回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路は、市場の高集積
化，高機能化の要求により、デジタル回路とアナログ回
路とを単一チップ上に内蔵している。
化，高機能化の要求により、デジタル回路とアナログ回
路とを単一チップ上に内蔵している。
【０００３】また、パッケージの小型化により、リード
ピンの間隔はせまくなってきている。前述の半導体集積
回路に用いられるパッケージのリードピンと半導体チッ
プとの接続状態を示す平面図を、図４に示す。
ピンの間隔はせまくなってきている。前述の半導体集積
回路に用いられるパッケージのリードピンと半導体チッ
プとの接続状態を示す平面図を、図４に示す。
【０００４】図４の半導体集積回路では、デジタル回路
４０２に接続されデジタル信号を扱う端子４０５と、ア
ナログ回路４０３に接続されアナログ信号を扱う端子４
０６とは、パッケージ基体４００中の半導体チップ４０
１上で、隣傍に配置されており、前述の２つの端子４０
５，４０６は、ボンディング線４１３，４１４を介し
て、各々リードピン４０９，リードピン４１０に接続さ
れている。
４０２に接続されデジタル信号を扱う端子４０５と、ア
ナログ回路４０３に接続されアナログ信号を扱う端子４
０６とは、パッケージ基体４００中の半導体チップ４０
１上で、隣傍に配置されており、前述の２つの端子４０
５，４０６は、ボンディング線４１３，４１４を介し
て、各々リードピン４０９，リードピン４１０に接続さ
れている。
【０００５】尚、端子４０４と端子４０７とは、前記二
つの端子４０５，４０６を介して存在し、それぞれボン
ディング線４１２，４１５，リードピン４０８，４１
１，デジタル，アナログ信号端子４１６，４１７に電気
的に接続されている。
つの端子４０５，４０６を介して存在し、それぞれボン
ディング線４１２，４１５，リードピン４０８，４１
１，デジタル，アナログ信号端子４１６，４１７に電気
的に接続されている。
【０００６】
【発明が解決しようとする課題】この従来の半導体集積
回路では、デジタル回路４０２に接続されたリードピン
４０９とアナログ回路４０３に接続されたリードピン４
１０とが隣り合っているため、デジタル信号の論理反転
が前述の２つのリードピン４０９，４１０間の線間容量
によって、アナログ信号にノイズとして伝播し、アナロ
グ回路の誤動作もしくは特性悪化を招く。
回路では、デジタル回路４０２に接続されたリードピン
４０９とアナログ回路４０３に接続されたリードピン４
１０とが隣り合っているため、デジタル信号の論理反転
が前述の２つのリードピン４０９，４１０間の線間容量
によって、アナログ信号にノイズとして伝播し、アナロ
グ回路の誤動作もしくは特性悪化を招く。
【０００７】このため、ゲインの大きなアンプの端子を
デジタル信号端子に隣接して配置できない等、パッケー
ジのピン配置の自由度が制限され、かつ、アナログ回路
のノイズマージンを大きくする等、回路設計上の制約を
受けるという問題点があった。
デジタル信号端子に隣接して配置できない等、パッケー
ジのピン配置の自由度が制限され、かつ、アナログ回路
のノイズマージンを大きくする等、回路設計上の制約を
受けるという問題点があった。
【０００８】本発明の目的は、前記問題点を解決し、回
路設計上の制約を受けずに済むようにした半導体集積回
路を提供することにある。
路設計上の制約を受けずに済むようにした半導体集積回
路を提供することにある。
【０００９】
【課題を解決するための手段】本発明半導体集積回路の
構成は、半導体チップ上に設けたデジタル信号を扱う端
子とアナログ信号を扱う端子とにそれぞれボンディング
線を介して接続されたリードピン間に、固定電位に接続
又は固定電位で終端したリードピンを介在させたことを
特徴とする。
構成は、半導体チップ上に設けたデジタル信号を扱う端
子とアナログ信号を扱う端子とにそれぞれボンディング
線を介して接続されたリードピン間に、固定電位に接続
又は固定電位で終端したリードピンを介在させたことを
特徴とする。
【００１０】
【実施例】図１は本発明の第１の実施例の半導体集積回
路の平面図である。
路の平面図である。
【００１１】図１において、本実施例は、デジタル回路
１１４に接続されデジタル信号を扱う端子１１７と、ア
ナログ回路１１５とに接続されアナログ信号を扱う端子
１１８とは半導体チップ１０２上では隣り合って配置さ
れている。
１１４に接続されデジタル信号を扱う端子１１７と、ア
ナログ回路１１５とに接続されアナログ信号を扱う端子
１１８とは半導体チップ１０２上では隣り合って配置さ
れている。
【００１２】これら端子１１７，１１８は、ボンディン
グ線１０９，１１０を介してリードピン１０４，リード
ピン１０６に各々接続され、この１組のリードピン１０
４，１０６の間には、接地電位に接続されたリードピン
１０５が介在する。
グ線１０９，１１０を介してリードピン１０４，リード
ピン１０６に各々接続され、この１組のリードピン１０
４，１０６の間には、接地電位に接続されたリードピン
１０５が介在する。
【００１３】尚、デジタル回路１１４からは、端子１１
６にも引き出され、ボンディング線１０８を介してリー
ドピン１０３に接続され、リードピン１０３，１０４と
で、デジタル信号端子１１２を形成する。アナログ回路
１１５からは、端子１１９にも引き出され、ボンディン
グ線１１１を介してリードピン１０７に接続され、リー
ドピン１０６，１０７とで、アナログ信号端子１１３を
形成する。リードピン１０３〜１０７の内部端と、ボン
ディング線１０８〜１１１と、半導体チップ１０２は、
パッケージ基体１０１で覆われている。
６にも引き出され、ボンディング線１０８を介してリー
ドピン１０３に接続され、リードピン１０３，１０４と
で、デジタル信号端子１１２を形成する。アナログ回路
１１５からは、端子１１９にも引き出され、ボンディン
グ線１１１を介してリードピン１０７に接続され、リー
ドピン１０６，１０７とで、アナログ信号端子１１３を
形成する。リードピン１０３〜１０７の内部端と、ボン
ディング線１０８〜１１１と、半導体チップ１０２は、
パッケージ基体１０１で覆われている。
【００１４】図２は本発明の第２の実施例の平面図であ
る。図２において、本実施例は、デジタル信号を扱うリ
ードピン２０４とアナログ信号を扱うリードピン２０７
との間に複数のリードピン２０５，２０６を持つ例であ
る。デジタル回路２１７に接続されデジタル信号を扱う
端子２２０と、アナログ回路２１８に接続されアナログ
信号を扱う端子２２１は半導体チップ２０２上で隣り合
って配置されている。前述の端子２２０，２２１は、ボ
ンディング線２１０，２１１を介してリードピン２０
４，リードピン２０７に各々接続され、この１組のリー
ドピン２０４，２０７の間には、固定電位に接続された
リードピン２０６を備える他に、どこにも接続されない
リードピン２０５を備える。
る。図２において、本実施例は、デジタル信号を扱うリ
ードピン２０４とアナログ信号を扱うリードピン２０７
との間に複数のリードピン２０５，２０６を持つ例であ
る。デジタル回路２１７に接続されデジタル信号を扱う
端子２２０と、アナログ回路２１８に接続されアナログ
信号を扱う端子２２１は半導体チップ２０２上で隣り合
って配置されている。前述の端子２２０，２２１は、ボ
ンディング線２１０，２１１を介してリードピン２０
４，リードピン２０７に各々接続され、この１組のリー
ドピン２０４，２０７の間には、固定電位に接続された
リードピン２０６を備える他に、どこにも接続されない
リードピン２０５を備える。
【００１５】尚、パッケージ基体２０１内の半導体チッ
プ２０２内には、デジタル回路２１７に接続された端子
２１９，ボンディング線２０９，アナログ回路２１８に
接続された端子２２２，ボンディング線２１２もある。
さらに、リードピン２０３，２０４でデジタル信号端子
２１３を形成し、リードピン２０７，２０８でアナログ
信号端子２１６を形成する。
プ２０２内には、デジタル回路２１７に接続された端子
２１９，ボンディング線２０９，アナログ回路２１８に
接続された端子２２２，ボンディング線２１２もある。
さらに、リードピン２０３，２０４でデジタル信号端子
２１３を形成し、リードピン２０７，２０８でアナログ
信号端子２１６を形成する。
【００１６】図３は本発明の第３の実施例の平面図であ
る。図３において、本実施例は、リードピンがパッケー
ジ基体３０１のコーナーに配置された例である。
る。図３において、本実施例は、リードピンがパッケー
ジ基体３０１のコーナーに配置された例である。
【００１７】デジタル回路３１４に接続されデジタル信
号を扱う端子３１７とアナログ回路３１５に接続されア
ナログ信号を扱う端子３１８は半導体チップ３０２上で
隣り合って配置されている。
号を扱う端子３１７とアナログ回路３１５に接続されア
ナログ信号を扱う端子３１８は半導体チップ３０２上で
隣り合って配置されている。
【００１８】前述の端子３１７，３１８は、ボンディン
グ線３０９，３１０を介してリードピン３０４，リード
ピン３０６に各々接続され、この１組のリードピン３０
４，３０６の間には、接地電位に接続されたリードピン
３０５が介在する。
グ線３０９，３１０を介してリードピン３０４，リード
ピン３０６に各々接続され、この１組のリードピン３０
４，３０６の間には、接地電位に接続されたリードピン
３０５が介在する。
【００１９】尚、デジタル回路３１４に接続された端子
３１６は、ボンディング線３０８を介して、リードピン
３０３に接続され、リードピン３０４と共にデジタル信
号端子３１２を形成する。またアナログ回路３１５に接
続された端子３１９は、ボンディング線３１１を介して
リードピン３０７に接続され、リードピン３０６と共に
アナログ信号端子３１３を形成する。
３１６は、ボンディング線３０８を介して、リードピン
３０３に接続され、リードピン３０４と共にデジタル信
号端子３１２を形成する。またアナログ回路３１５に接
続された端子３１９は、ボンディング線３１１を介して
リードピン３０７に接続され、リードピン３０６と共に
アナログ信号端子３１３を形成する。
【００２０】
【発明の効果】以上説明したように、本発明は、デジタ
ル信号を扱うリードピンとアナログ信号を扱うリードピ
ンの間に、固定電位に接続又は固定電位で終端したリー
ドピンを設ける構造としたため、２つのリードピン間の
線間容量は、間に設けたリードピンにより分離され、デ
ジタル信号の論理反転がアナログ信号にノイズとして伝
播することがなくなり、よってデジタル信号端子にアナ
ログ信号端子を隣りに配置でき、パッケージのピン配置
が自由になるという効果があり、またアナログ回路の設
計においてノイズマージンを大きくする必要がなく、回
路設計上の自由度が増大するという効果を有する。
ル信号を扱うリードピンとアナログ信号を扱うリードピ
ンの間に、固定電位に接続又は固定電位で終端したリー
ドピンを設ける構造としたため、２つのリードピン間の
線間容量は、間に設けたリードピンにより分離され、デ
ジタル信号の論理反転がアナログ信号にノイズとして伝
播することがなくなり、よってデジタル信号端子にアナ
ログ信号端子を隣りに配置でき、パッケージのピン配置
が自由になるという効果があり、またアナログ回路の設
計においてノイズマージンを大きくする必要がなく、回
路設計上の自由度が増大するという効果を有する。
【図１】本発明の第１の実施例の半導体集積回路を示す
平面図である。
平面図である。
【図２】本発明の第２の実施例の平面図である。
【図３】本発明の第３の実施例の平面図である。
【図４】従来例の半導体集積回路を示す平面図である。
１０１，２０１，３０１，４００ パッケージ基体 １０２，２０２，３０２，４０１ 半導体チップ １０３〜１０７，２０３〜２０８，３０３〜３０７，４
０８〜４１１ リードピン １０８〜１１１，２０９〜２１２，３０８〜３１１，４
１２〜４１５ ボンディング線 １１２，２１３，３１２，４１６ デジタル信号端子 １１３，２１６，３１３，４１７ アナログ信号端子 １１４，２１７，３１４，４０２ デジタル回路 １１５，２１８，３１５，４０３ アナログ回路
０８〜４１１ リードピン １０８〜１１１，２０９〜２１２，３０８〜３１１，４
１２〜４１５ ボンディング線 １１２，２１３，３１２，４１６ デジタル信号端子 １１３，２１６，３１３，４１７ アナログ信号端子 １１４，２１７，３１４，４０２ デジタル回路 １１５，２１８，３１５，４０３ アナログ回路
Claims (1)
- 【請求項１】 半導体チップ上に設けたデジタル信号を
扱う端子とアナログ信号を扱う端子とにそれぞれボンデ
ィング線を介して接続されたリードピン間に、固定電位
に接続又は固定電位で終端したリードピンを介在させた
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039993A JPH05243472A (ja) | 1992-02-27 | 1992-02-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039993A JPH05243472A (ja) | 1992-02-27 | 1992-02-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243472A true JPH05243472A (ja) | 1993-09-21 |
Family
ID=12568460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4039993A Pending JPH05243472A (ja) | 1992-02-27 | 1992-02-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243472A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003105226A1 (ja) * | 2002-06-05 | 2003-12-18 | 株式会社 ルネサステクノロジ | 半導体装置 |
| JP2005123591A (ja) * | 2003-09-25 | 2005-05-12 | Rohm Co Ltd | 半導体装置及びこれを実装した電子機器 |
| JP2007059885A (ja) * | 2005-07-22 | 2007-03-08 | Marvell World Trade Ltd | 高速集積回路用のパッケージング |
| US7884451B2 (en) | 2005-07-22 | 2011-02-08 | Marvell World Trade Ltd. | Packaging for high speed integrated circuits |
| JP2016025199A (ja) * | 2014-07-18 | 2016-02-08 | セイコーエプソン株式会社 | 回路装置、電子機器及び移動体 |
| US9484857B2 (en) | 2013-11-07 | 2016-11-01 | Seiko Epson Corporation | Semiconductor circuit device, electronic device, electronic apparatus, and moving object |
| US9641366B2 (en) | 2014-07-18 | 2017-05-02 | Seiko Epson Corporation | Wireless communication device, electronic apparatus, and moving object |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02263462A (ja) * | 1989-04-03 | 1990-10-26 | Mitsubishi Electric Corp | 半導体装置 |
-
1992
- 1992-02-27 JP JP4039993A patent/JPH05243472A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02263462A (ja) * | 1989-04-03 | 1990-10-26 | Mitsubishi Electric Corp | 半導体装置 |
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| CN100377347C (zh) * | 2002-06-05 | 2008-03-26 | 株式会社瑞萨科技 | 半导体器件 |
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| JP2005123591A (ja) * | 2003-09-25 | 2005-05-12 | Rohm Co Ltd | 半導体装置及びこれを実装した電子機器 |
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| US9984991B2 (en) | 2014-07-18 | 2018-05-29 | Seiko Epson Corporation | Circuit device, electronic apparatus and moving object |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971111 |