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JPS5842247A - 半導体外囲器 - Google Patents

半導体外囲器

Info

Publication number
JPS5842247A
JPS5842247A JP56140763A JP14076381A JPS5842247A JP S5842247 A JPS5842247 A JP S5842247A JP 56140763 A JP56140763 A JP 56140763A JP 14076381 A JP14076381 A JP 14076381A JP S5842247 A JPS5842247 A JP S5842247A
Authority
JP
Japan
Prior art keywords
inner leads
layer
envelope
semiconductor
case
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP56140763A
Other languages
English (en)
Inventor
Masaru Katagiri
優 片桐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Tokyo Shibaura Electric Co Ltd filed Critical Toshiba Corp
Priority to JP56140763A priority Critical patent/JPS5842247A/ja
Publication of JPS5842247A publication Critical patent/JPS5842247A/ja
Pending legal-status Critical Current

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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2924/1517—Multilayer substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は例えばＬＳＩ（大規模集積回路）チップを収
容するための半導体外囲器に関する。
従来、この種の半導体外囲器は例えば第１図の分解斜視
図に示すような方法で製造されている。すなわち、素子
固着部（ベッド）１１及びグランドツイン１２′ｔ−メ
タライズした絶縁基板１上に、上記素子固着部１１に対
応し九開口１３を形成すると共に複数のインナーリード
１４゜１４・・・をメタライズした外囲器本体２を接着
し、さらにこの外囲器本体２上に、上記素子固着部１１
に対応し九−口１５を形成すると共にグランドライン１
６をメタライズした上板３、及び上記素子固着部１１１
１Ｃ対応し九開口１７を形成したシェル載置台４を順次
接着し、さらにインナーリード１４，１４・・・にアウ
ターリード１Ｂ。
１ａ・・・をメタライズして接続固定すると第２図に示
すような半導体外囲量が得られる。第３図は外１ｉｉｓ
本体２における素子固着部１１の周辺部を拡大して示す
平面図、第４図は上記半導体外ｓａ＋の素子固着部１ノ
にＬＳＩチツチン９を固着し、その内部端子とインナー
リード１４を一ンデインダワイヤ２０で接続した場合の
構造を示す一部断爾図である。
とζろで、最近のＬＳＩの多機能、高集積化に伴い、端
子（−ン）数が増加した場合、それを組み込む丸めの半
導体外囲器も当然同数の端子を必要とする。この丸め、
従来構造の半導体外囲器では、その外形寸法を大きくせ
ざるを得なかった。すなわち、従来構造では、ＬＳＩチ
ッチンｇの内部端子を外部に引き出すためのインナーリ
ード１４，１４・・・は素子固着部１１０周Ｈに単一層
で形成されてお夛、第３図に示すインナーリード１４，
１４・・・の幅Ｗ、及び間隔Ｗ、を狭くしない＠シ、端
子数が増えれば必然的に外囲器寸法も大きくなってしま
う。一方、インナーリード１４，１４・・・の幅Ｗ、及
び間隔Ｗ、を狭くすることはがンデイングの作業性及び
信頼性上好ましくなく、従来構造で社どうしても外形寸
法の大きな本のとなってしまう。従って、このような半
導体外囲器に組み込まれ九ＬＳＩをが−ド等に実値する
場合、従来構造では実装密度が上がらないという欠点を
有していた。
この発明は上記実情に僑みてなされたもので、ドの高集
積化を図ることが可能で、外形寸法を大幅に縮小するこ
とができ、実装密度を向上させることのできる半導体外
囲器を提供することＫある。
以下、図面を参照してこの発明の一実施例を説明する。
第５図線従来構造と同様に素子固着部３１及びグランド
ラインがメタライズされた絶縁基板２１上に２層の外囲
器本体２２．２３が接着され、さらに外囲器本体２３上
に上板２４が接着された状態の半導体外囲器の一部を示
す斜視図である。２層の外囲器本体２１．２３のうち上
層の外！！ｉＳ本体２Ｓの開口５ｚｌｄ下層の外囲器本
体２２の橢口ＳＳより大きく形成されている。そして、
下層の外囲器本体２２には素子固着５ｅｘ（ｖａ口ＳＳ
）の周囲を取り囲むように複数のインナーリード３４，
３４・・・がメタライズされ、同様に上層の外囲器本体
２３にも開口ｊ２の周囲を城に囲むように複数のインナ
ーリードｓｓ　、ｓｓ・・・がメタライズされている。
ここで、上層のインナーリード３５，３５・・・は、そ
れぞれ下層のインナーリード３４，３イ・・・と幅Ｗ１
部及び間隔Ｗｔ部が上下で重なることのないように下層
のインナーリード３４，３４・・・と交互に配置されて
いる。なお、ｓｅ、３６・・・はインナーリード３４，
３４・・・、３５．３５・・・に接続するように溶接さ
れたアウターリードである。第６図は素子固着部３１に
ＬＳＩチップ２５を固着し、その内部端子と、上層のイ
ンナーリードｊ５及び下層のインナーリード３４とをそ
れぞれがンデイングワイヤ２６．２７で接続し良状態を
示す断面図である。
すなわち、この半導体外囲器においては、インナーリー
ドが、従来単一層で形成されていたのに対し、２層構造
で、それらが階段状に形成され、かつ上下で菫なり合う
ととのないように交互に配置されているため、従来必要
としていたインナーリードの間隔部の領域を有効に利用
することができる。従って、多ビン構造の半導体外囲器
の場合のインナーリードの高集積化會図ることが可能と
なシ、外形寸法を大幅に縮小すみことができ、実装密度
を向上させることができる。
第７図は上記半導体外囲器をマイボンシステムに適用し
たものである。すなわち、マイコン’／ｆｉテムにおい
ては、ＣＰ　Ｕ　（ＣｅｎｔｒａｌＰｒｏｔｅｓｔｉｎ
ｇ　　Ｕｎ口）４１０半導体外囲器４２上にソケット４
Ｓを接続し、このソケット４３にメモリ４４を組み込む
方法が利用されている、が、例えばｃｐυ４１からメモ
リ４４への接続端子を上層のインナーリード、ＣＰＵ４
１から外部への引出し端子を下層のインナーリードとい
うように上下に分けて使用することで、従来よシ容易に
半導体外囲器４２の設計を行うことができ、かつ外形寸
法の縮小を図り実装密度を向上させることができる。
尚、上記実施例においては、インナーリーＰ３４．１４
・・・、ａｓ、ｓｓ・・・を２層構造として説明し九が
、これに限定するものではなく、３層以上０構造として
さらに集積度を向上させることもできることは勿論であ
る。
以上のようにこの発明によれば、複数層のインナーリー
ドを階段状に設け、かつ各段のインナーリードが重なシ
合うことのないように上下交互に配置する構成としたの
で、インナーリードの高集積化を図ることが可能で、外
形寸法を大幅に縮小することができ、実装密度を向上さ
せることができる。
【図面の簡単な説明】
第１図は従来の半導体外囲器の構造を示す分解斜視図、
第２図は上記外囲器の全体斜視図、第３図は上記外囲器
の一部を示す平面図、第４図は上記外囲器にＬＳＩチッ
プを組み込んだ状態を示す一部断面図、第５図はこの発
明の一実施例に係る半導体外囲器の一部を示す斜視図、
第６図は上記外囲器にＬＳＩチップを組み込んだ状態を
示す一部断面図、第７図は上記外囲器にＣＰＵ及びメモ
リを組み込んだ状態を示す斜視図である。 ２１・・・絶縁基板、２２．２３・・・外囲器本体、２
５・・・Ｌ８Ｉチッグ、３１・・・素子固着部、３４゜
３５・・・インナーリード。 出願人代理人　弁理士　鈴　江　武　彦ＪＲ１図 ７ 第３図　　　　第４図 ４ 第５図

Claims (2)

    【特許請求の範囲】
  1. （１）半導体素子が収容される半導体外囲器において、
    前記半導体素子が固着される導電性の素子固着部と、こ
    の素子固着部の周囲をＩＲに囲むように検数層設けられ
    九複数のインナーリードとを具備したことを特徴とする
    半導体外囲器。
  2. （２）　　前記複数層のインナーリードが階段状に形成
    され、かつ各段のインナーリードはその上下段のインナ
    ーリードと重なり合うことのないように交互に配置され
    た特許請求の範囲第１項記載の半導体外囲器。
JP56140763A 1981-09-07 1981-09-07 半導体外囲器 Pending JPS5842247A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56140763A JPS5842247A (ja) 1981-09-07 1981-09-07 半導体外囲器

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JP56140763A JPS5842247A (ja) 1981-09-07 1981-09-07 半導体外囲器

Publications (1)

Publication Number Publication Date
JPS5842247A true JPS5842247A (ja) 1983-03-11

Family

ID=15276170

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56140763A Pending JPS5842247A (ja) 1981-09-07 1981-09-07 半導体外囲器

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5016085A (en) * 1988-03-04 1991-05-14 Hughes Aircraft Company Hermetic package for integrated circuit chips
US5117275A (en) * 1990-10-24 1992-05-26 International Business Machines Corporation Electronic substrate multiple location conductor attachment technology
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US5233221A (en) * 1990-10-24 1993-08-03 International Business Machines Corporation Electronic substrate multiple location conductor attachment technology

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