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JPS6159860A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPS6159860A
JPS6159860A JP59181908A JP18190884A JPS6159860A JP S6159860 A JPS6159860 A JP S6159860A JP 59181908 A JP59181908 A JP 59181908A JP 18190884 A JP18190884 A JP 18190884A JP S6159860 A JPS6159860 A JP S6159860A
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JP
Japan
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package
module
chip
electrodes
bonded
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JP59181908A
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Nobuhiko Aneba
姉歯　伸彦
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法、詳しくは両面
にデバイスが形成された半導体チップをパンケージに封
入する方法に関する。
集積回路（ＩＣ）が形成された半導体チップ（以下単に
チップという）が封入された半導体集８ｔｉ路装置はＩ
Ｃパッケージとも呼称され多用されている。しかし、か
かるチップはその片面上にのみ集積回路が形成されたも
のである。それに対して、本発明は両面にデバイスが形
成されたチップをパッケージに封入する技術に関する。
〔従来の゛技術〕
半導体部品をパッケージに封入する技術は、半導体部品
の運搬、取り扱い、チップの保護、配線板への実装の容
易化のために開発されたもの÷あり、従来のパ、：、ケ
ージにはＤＩＰ　（ｄｕａｌ　１ｎｌｉｎｅｐａｃｋａ
ｆｉｅ　）とフラット形パッケージとが知られている。
ＤＩＰはＩＣのパッケージとして最もよく知られた構造
゛のものであり、チップが封入されたパッケージの両側
に２列にビン（外リード）が配置されたものであり、フ
ラット形パッケージにおいては平坦なパ・イケージ上に
チップを搭載したもので、パンケージが小形になり端子
間隔も小に設定されている。
〔発明が解決しようとする問題点〕
上記したパッケージはすべて片面にのみデバイスが形成
されたチップをパッケージのキャビティまたはフラット
なパッケージ上に接着したくチップボンディング）もの
である。ところで、チップに形成される集積回路をより
高□密度化する目的で、チップの両面にデバイスを形成
する技術、例えばチップの一方面にはメモリ回路を形成
し、他方面にはロジック回路を形成するなどの技術が研
究されている。にもかかわらず、従来のパッケージは片
面にのみデバイスが形成されたチップを封入するもので
あって、前記の両面にデバイスが形成されたチ・ンブを
パフケージに封入する満足すべき方法は未だ発表されて
いない。
Ｃ問題点を解決するための手段〕 本発明は、上記問題点を解消した両面にデバイスが形成
されたチップを封入する方法を提供するもので、その手
段は、両面にデバイスが形成された半導体チップをパッ
ケージに封入する方法にして、中央部分が切欠され内部
部分の両面に複数の段部が設けられたモジュールの前記
段ＭＩＳノ１１［１１ニ半導体チップを接着し、モジュ
ールの他の段部に設けたモジュール内部の配線層に接続
された電極と半導体チップの両面の電極とをそれぞれ接
続し、半導体チップが接着されたモジュールをパッケー
ジに接着してモジュールの配線層とパッケージの配線層
とを接続し、キャップをパッケージに接着することを特
徴とする半導体集積回路装置の製造方法によって達成さ
れる。
〔作用〕
上記方法においては、パンケージとは別に１つのモジュ
ールを形成しておき、このモジュールにチップを接着し
くチップボンディング）、次いでモジュールの電極とチ
ップの両面に形成された電極とをそれぞれワイヤで接続
しくパッドボンディング）、シかる後にモジュールをパ
ンケージに装着Ｌ／　、　モ’；ニールの電極とパンケ
ージのピンを接続するものである。
〔実施例〕
以下、図面を参照して本発明の実施例を詳細に説明する
。
本発明の方法においては、第１図（ａｌと（ｂ）の正面
断面図と平面図に示されるモジュール牽使用するもので
あり、同図において、１は長方形の中心部が切欠された
枠状のモビューノー乙伜の内部部分の両面には段部が設
けられた構造体、２は両面にデバイスが形成された半導
体チップ（チップ）、３ａと３ｂはそれぞれチップ２の
片面と反対面（図に見て上面と下面、以下Ａ面とＢ面と
いう）に形成された電極、４ａと４ｂはそれぞれモジュ
ール１の片面と反対面（図に見て上面と下面、以７ＦＡ
面とＢ面という）に設けた電＋ＴｉＡ、、５ａと５ｂは
それぞれ電極３ａと４８および３ｂと５ｂを接続するワ
イヤを示す。モジュール１は例えばセラミックで作り、
＠極が形成される段部とチップが接着される段部とが設
けられ、またモジュールの内部には電極４ａ、　４ｂの
それぞれの接続をとるためのメタライズ層（配線層）が
形成されている。図示の例では段部は２つ設けられ、チ
ップが接着される段部の反対面上に電極が設けられてい
るが、必要とあれば他に段部を形成してもよい。メタラ
イズ層は図示されないが従来セラミックパッケージを作
る場合のメタライズ層と同様に形成可能である。なお、
第１図（ｂ）において中央の点線を付した部分はモジュ
ールの切欠部分を示す。図示の例でこの切欠部分は長方
形の形状であるが、切欠部分の形状はこの形状に限定さ
れるものではない。　第２図にはパッケージに組み合わ
された第１図のモジュール１が正面断面図で示され、同
図において、６はパッケージ、７はキャップ、８はピン
を示す。パッケージ６は通常の技術で作られた例えばセ
ラミックパッケージで、このパンケージ６内には、前記
したモジュール１の内部の配線層に接続される配線層（
図示せず）が形成されていて、この配線層がピン８のそ
れぞれに接続されている。従って、チップ２のいずれか
の面に形成されたデバイスは、電極３ａ（３ｂ）−ワイ
ヤ５−電極４ａ（４ｂ）−モジュール１の配線層−パッ
ケージ６の配線層−ピン８の順に接続されている。キャ
ップ７は従来のパンケージのキャップと同じものであり
、また、パッケージ６の配線層とリード８の接続は従来
のパ・νケージにおけると同様になされる。なお、第２
図において６ａはパッケージのキャビティを示し、従来
はここにチップが接着されたものである。本発明実施例
では、チップはキャビティに接続されることなく、キャ
ビティの空間はワイヤ５ｂのための十分な空間を提供す
る。
次に、第２図の装置を形成する工程を第３図を参照して
説明する。
第１図の場合の如く、第３図（ａｌに見てモジュールの
上面をＡ面、反対面をＢ面ということにして、モジュー
ルｌのＡ面とＢ面に電極４ａと４ｂを形成する。これら
の電極は従来のパッケージの電極と同様に形成され、そ
れはメタライズ層そのものであっても、またはメタライ
ズ層に￥１極片を接着して形成したものでもよい。
次に、第３図ｆｂ）に示される如くモジュール１のＡ面
にチップ２を接着する（チップポンディング）。この接
着は、従来チップをパッケージのキャビティに接着する
場合と同様に例えば銀ろうを用いてなす。
次に、第３図（Ｃ１に示される如くＡ面について電極３
ａと４８のそれぞれをワイヤ５ａで接続する。この接続
は、通常のワイヤボンディング技術でなしうる。引続き
、第３図（ｄ）に示される如く、Ｂ面について電極３ｂ
と４ｂのそれぞれをワイヤ５ｂで接続する。
次いで、第３図１ｅ）に示される如く、モジュール１を
パッケージ６に接着する（パッケージング）。
この接着において、モジュール１の配線層とパッケージ
６の配線層の接続は例えば半田を用いてなす。パッケー
ジ６は図の簡略化のためピンを省略して示す。
最後に、キャンプ７をパッケージ６に例えば低融点ガラ
スを用いて接着すると第２図に示される半導体集積回路
装置が得られる。
〔発明の効果〕
以上説明したように本発明によれば、両面の段部に電極
が形成された中空枠状のモジュールに、両面にデバイス
が形成されたチップを接着し、かかるモジュールをパッ
ケージに接着することにより両面にデバイスが形成され
たチップがパッケージに封入されるので、半導体集積回
路装置の集積度が従来のものの２倍に増大される効果が
ある。
【図面の簡単な説明】
第１図（ａｌと（ｂｌは本発明にかかるモジュールの正
面断面図と平面図、第２図はパ・７ケージに封入された
第１図のモジュールの正面断面図、第３図（ａ）ないし
くｅ）は本発明の装置の製造工程を示す正面断面図であ
る。 図中、１はモジュール、２はチップ、３ａ＋　３ｂ。 ４ａ、　４ｂは電極、５ａ、　５ｂはワイヤ、６はパッ
ケージ、６ａはキャビティ、７はキャップ、８はピン、
をそれぞれ示す。 特　許　出願人　　富士通株式会妊、七代理人　弁理士
　　松　岡　宏四部二、−δ；２゛第１ｒＭ 第２図 ’ｐｔ）ｊｂ　　ｊ。

Claims (1)

    【特許請求の範囲】
  1. 　両面に素子が形成された半導体チップをパッケージに
    封入するに際して、中央部分が切欠され内部部分の両面
    に複数の段部が設けられたモジュールの前記段部の１個
    に半導体チップを接着し、モジュールの他の段部に設け
    たモジュール内部の配線層に接続された電極と半導体チ
    ップの両面の電極とをそれぞれ接続し、半導体チップが
    接着されたモジュールをパッケージに接着してモジュー
    ルの配線層とパッケージの配線層とを接続し、キャップ
    をパッケージに接着することを特徴とする半導体集積回
    路装置の製造方法。
JP59181908A 1984-08-31 1984-08-31 半導体集積回路装置の製造方法 Granted JPS6159860A (ja)

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Publication Number Publication Date
JPS6159860A true JPS6159860A (ja) 1986-03-27
JPH0221139B2 JPH0221139B2 (ja) 1990-05-11

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ID=16108994

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