JP2522182B2 - 半導体装置 - Google Patents
半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000011347 resin Substances 0.000 claims abstract description 10
- 229920005989 resin Polymers 0.000 claims abstract description 10
- 238000007789 sealing Methods 0.000 claims 1
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48091—Arched
-
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
リードレスチップキャリア（以下ＬＣＣと記す）パッケ
ージに関する。
リードレスチップキャリア（以下ＬＣＣと記す）パッケ
ージに関する。
【０００２】
【従来の技術】チップ実装密度を高めるために一つのパ
ッケージ内に複数の半導体チップを搭載する場合があ
る。
ッケージ内に複数の半導体チップを搭載する場合があ
る。
【０００３】図３（ａ）〜（ｃ）は従来の半導体装置の
第１の例を示す平面図およびＡ−Ａ′線断面図並びにＢ
−Ｂ′線断面図である。
第１の例を示す平面図およびＡ−Ａ′線断面図並びにＢ
−Ｂ′線断面図である。
【０００４】図３（ａ）〜（ｃ）に示すように、下面に
素子搭載用の凹部を形成した絶縁基板１の上面に設けた
第１の素子載置部の周囲に配置し、絶縁基板１の外側壁
に形成した溝内に延在させた第１の外部電極２ａと、絶
縁基板１の下面凹部に設けた第２の素子載置部の周囲に
配置して絶縁基板１の側壁を貫通し且つ絶縁基板１の外
側壁に形成した溝内に導出した第２の外部電極２ｂと、
絶縁基板１の上面周縁部に設けた絶縁枠４とを有するＬ
ＣＣ構造のパッケージの第１および第２の素子載置部の
それぞれに半導体チップ５，６をマウントし、この半導
体チップ５，６と外部電極２ａ，２ｂとの間をボンディ
ングワイヤ７で電気的に接続した後、絶縁枠４および凹
部内に樹脂８を充填して封止する。
素子搭載用の凹部を形成した絶縁基板１の上面に設けた
第１の素子載置部の周囲に配置し、絶縁基板１の外側壁
に形成した溝内に延在させた第１の外部電極２ａと、絶
縁基板１の下面凹部に設けた第２の素子載置部の周囲に
配置して絶縁基板１の側壁を貫通し且つ絶縁基板１の外
側壁に形成した溝内に導出した第２の外部電極２ｂと、
絶縁基板１の上面周縁部に設けた絶縁枠４とを有するＬ
ＣＣ構造のパッケージの第１および第２の素子載置部の
それぞれに半導体チップ５，６をマウントし、この半導
体チップ５，６と外部電極２ａ，２ｂとの間をボンディ
ングワイヤ７で電気的に接続した後、絶縁枠４および凹
部内に樹脂８を充填して封止する。
【０００５】ここで、絶縁基板１の上面に搭載された半
導体チップ５と接続する外部電極２ａと絶縁基板１の下
面に搭載された半導体チップ６と接続する外部電極２ｂ
とは絶縁基板１の同じ外側壁に配置されている。
導体チップ５と接続する外部電極２ａと絶縁基板１の下
面に搭載された半導体チップ６と接続する外部電極２ｂ
とは絶縁基板１の同じ外側壁に配置されている。
【０００６】また、チップ実装密度を高める他の例とし
て特開平１−２５７３６１号公報に記載された樹脂封止
型のものがある。
て特開平１−２５７３６１号公報に記載された樹脂封止
型のものがある。
【０００７】図４は従来の半導体装置の第２の例を示す
模式的断面図である。
模式的断面図である。
【０００８】図４に示すように、半導体チップ１１ａを
搭載したアイランド１２ａおよびこのアイランド１２ａ
の周囲に配置して半導体チップ１１ａと電気的に接続し
たリード１３ａを含む第１のリードフレームと、同様
に、半導体チップ１１ｂを搭載したアイランド１２ｂお
よびこのアイランド１２ｂの周囲に配置して半導体チッ
プ１１ｂと電気的に接続したリード１３ｂを含む第２の
リードフレームとを絶縁性接着剤１４を介して接着した
上で樹脂体１５によりモールド封止している。
搭載したアイランド１２ａおよびこのアイランド１２ａ
の周囲に配置して半導体チップ１１ａと電気的に接続し
たリード１３ａを含む第１のリードフレームと、同様
に、半導体チップ１１ｂを搭載したアイランド１２ｂお
よびこのアイランド１２ｂの周囲に配置して半導体チッ
プ１１ｂと電気的に接続したリード１３ｂを含む第２の
リードフレームとを絶縁性接着剤１４を介して接着した
上で樹脂体１５によりモールド封止している。
【０００９】
【発明が解決しようとする課題】この従来の半導体装置
では、絶縁基板の外側壁にのみ外部電極を有しているた
め、両面搭載によりチップ実装密度を上げても外部電極
数で外形寸法が制限され、小型化が困難であるという問
題があった。
では、絶縁基板の外側壁にのみ外部電極を有しているた
め、両面搭載によりチップ実装密度を上げても外部電極
数で外形寸法が制限され、小型化が困難であるという問
題があった。
【００１０】またモールド封止した構造では、少なくと
もリード分だけＬＣＣパッケージより外形寸法が大きく
なり、その上、上面と下面の半導体チップ間を電気的に
接続できないという問題があった。
もリード分だけＬＣＣパッケージより外形寸法が大きく
なり、その上、上面と下面の半導体チップ間を電気的に
接続できないという問題があった。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
下面に凹部を形成した絶縁基板、前記絶縁基板の上面に
形成した第１の素子載置部の近傍から前記絶縁基板の外
側壁を経由して前記下面に至る第１の外部電極および前
記凹部内に形成した第２の素子載置部の近傍から前記凹
部の側壁を経由して前記下面に至り前記第１の外部電極
とは別個の第２の外部電極を有するリードレスチップキ
ャリアパッケージと、前記パッケージの第１の素子載置
部および第２の素子載置部のそれぞれに搭載され前記第
１の外部電極および第２の外部電極とそれぞれ電気的に
接続された第１の半導体チップおよび第２の半導体チッ
プと、前記第１の半導体チップ及び第２の半導体チップ
のそれぞれを封止する第１の樹脂および第２の樹脂とを
含んで構成される。
下面に凹部を形成した絶縁基板、前記絶縁基板の上面に
形成した第１の素子載置部の近傍から前記絶縁基板の外
側壁を経由して前記下面に至る第１の外部電極および前
記凹部内に形成した第２の素子載置部の近傍から前記凹
部の側壁を経由して前記下面に至り前記第１の外部電極
とは別個の第２の外部電極を有するリードレスチップキ
ャリアパッケージと、前記パッケージの第１の素子載置
部および第２の素子載置部のそれぞれに搭載され前記第
１の外部電極および第２の外部電極とそれぞれ電気的に
接続された第１の半導体チップおよび第２の半導体チッ
プと、前記第１の半導体チップ及び第２の半導体チップ
のそれぞれを封止する第１の樹脂および第２の樹脂とを
含んで構成される。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１（ａ），（ｂ）は本発明の第１の実施
例を示す模式的断面図および底面図である。
例を示す模式的断面図および底面図である。
【００１４】図１（ａ），（ｂ）に示すように、下面に
凹部を形成したセラミック等からなる絶縁基板１と、絶
縁基板１の上面中央部に形成した第１の素子載置部の周
囲に配置し絶縁基板１の外側壁に形成した溝内に延在さ
せた第１の外部電極２と、同様に絶縁基板１の下面凹部
の中央部に形成した第２の素子載置部の周囲に配置し絶
縁基板１の内側壁（凹部の側壁）に形成した溝内に延在
させた第２の外部電極３と、絶縁基板１上面の周縁部に
設けた絶縁枠４とを有してＬＣＣ構造のパッケージを構
成し、第１および第２の素子載置部のそれぞれにマウン
トした半導体チップ５，６と外部電極２．３との間をボ
ンディングワイヤ７で電気的に接続した後、絶縁枠４お
よび凹部内に樹脂８を充填して封止する。
凹部を形成したセラミック等からなる絶縁基板１と、絶
縁基板１の上面中央部に形成した第１の素子載置部の周
囲に配置し絶縁基板１の外側壁に形成した溝内に延在さ
せた第１の外部電極２と、同様に絶縁基板１の下面凹部
の中央部に形成した第２の素子載置部の周囲に配置し絶
縁基板１の内側壁（凹部の側壁）に形成した溝内に延在
させた第２の外部電極３と、絶縁基板１上面の周縁部に
設けた絶縁枠４とを有してＬＣＣ構造のパッケージを構
成し、第１および第２の素子載置部のそれぞれにマウン
トした半導体チップ５，６と外部電極２．３との間をボ
ンディングワイヤ７で電気的に接続した後、絶縁枠４お
よび凹部内に樹脂８を充填して封止する。
【００１５】図２は本発明の第２の実施例を示す模式的
断面図である。
断面図である。
【００１６】図２に示すように、底面に凹部を形成した
絶縁基板の代りに多層配線基板１ａを用いた以外は第１
の実施例と同様の構成を有しており、多層配線基板１ａ
の内部配線を介して上面と下面にマウントした半導体チ
ップ５，６相互間の接続や外部電極２，３への接続もピ
ン位置に制限されずに任意に接続できる利点がある。
絶縁基板の代りに多層配線基板１ａを用いた以外は第１
の実施例と同様の構成を有しており、多層配線基板１ａ
の内部配線を介して上面と下面にマウントした半導体チ
ップ５，６相互間の接続や外部電極２，３への接続もピ
ン位置に制限されずに任意に接続できる利点がある。
【００１７】
【発明の効果】以上説明したように本発明は、絶縁基板
の底面に設けた凹部の内側壁に絶縁基板の外側壁に設け
た外部電極と同様の外部電極を設けることにより、外部
電極数を増加したＬＣＣ構造のパッケージを実現できる
という効果を有する。また、外部電極数の増加により、
回路基板上に実装したときの接続個所も増加して放熱性
が向上するという効果を有する。
の底面に設けた凹部の内側壁に絶縁基板の外側壁に設け
た外部電極と同様の外部電極を設けることにより、外部
電極数を増加したＬＣＣ構造のパッケージを実現できる
という効果を有する。また、外部電極数の増加により、
回路基板上に実装したときの接続個所も増加して放熱性
が向上するという効果を有する。
【図１】本発明の第１の実施例を示す模式的断面図およ
び底面図。
び底面図。
【図２】本発明の第２の実施例を示す模式的断面図。
【図３】従来の半導体装置の第１の例を示す平面図およ
びＡ−Ａ′線断面図並びにＢ−Ｂ′線断面図。
びＡ−Ａ′線断面図並びにＢ−Ｂ′線断面図。
【図４】従来の半導体装置の第２の例を示す模式的断面
図。
図。
１ 絶縁基板 １ａ 多層配線基板 ２，２ａ，２ｂ，３ 外部電極 ４ 絶縁枠 ５，６，１１ａ，１１ｂ 半導体チップ ７ ボンディングワイヤ ８ 樹脂 １２ａ，１２ｂ アイランド １３ａ，１３ｂ リード １４ 絶縁性接着剤 １５ 樹脂体
Claims (1)
- 【請求項１】 下面に凹部を形成した絶縁基板、前記絶
縁基板の上面に形成した第１の素子載置部の近傍から前
記絶縁基板の外側壁を経由して前記下面に至る第１の外
部電極および前記凹部内に形成した第２の素子載置部の
近傍から前記凹部の側壁を経由して前記下面に至り前記
第１の外部電極とは別個の第２の外部電極を有するリー
ドレスチップキャリアパッケージと、前記パッケージの
第１の素子載置部および第２の素子載置部のそれぞれに
搭載され前記第１の外部電極および第２の外部電極とそ
れぞれ電気的に接続された第１の半導体チップおよび第
２の半導体チップと、前記第１の半導体チップ及び第２
の半導体チップのそれぞれを封止する第１の樹脂および
第２の樹脂とを含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25126793A JP2522182B2 (ja) | 1993-10-07 | 1993-10-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25126793A JP2522182B2 (ja) | 1993-10-07 | 1993-10-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106462A JPH07106462A (ja) | 1995-04-21 |
| JP2522182B2 true JP2522182B2 (ja) | 1996-08-07 |
Family
ID=17220250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25126793A Expired - Lifetime JP2522182B2 (ja) | 1993-10-07 | 1993-10-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522182B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0179921B1 (ko) * | 1996-05-17 | 1999-03-20 | 문정환 | 적측형 반도체 패키지 |
| WO2006090827A1 (ja) * | 2005-02-25 | 2006-08-31 | Kyocera Corporation | 電子装置及びその製造方法 |
-
1993
- 1993-10-07 JP JP25126793A patent/JP2522182B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07106462A (ja) | 1995-04-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960402 |