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JPS6014460A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JPS6014460A
JPS6014460A JP58122901A JP12290183A JPS6014460A JP S6014460 A JPS6014460 A JP S6014460A JP 58122901 A JP58122901 A JP 58122901A JP 12290183 A JP12290183 A JP 12290183A JP S6014460 A JPS6014460 A JP S6014460A
Authority
JP
Japan
Prior art keywords
terminal
circuit
input
output
noise
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58122901A
Other languages
English (en)
Other versions
JPH0212027B2 (ja
Inventor
Hiroshi Shinohara
尋史 篠原
Kenji Anami
穴見　健治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP58122901A priority Critical patent/JPS6014460A/ja
Publication of JPS6014460A publication Critical patent/JPS6014460A/ja
Publication of JPH0212027B2 publication Critical patent/JPH0212027B2/ja
Granted legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]

Landscapes

  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、接地電圧または電源電圧の与え方により雑
音の低減化ケ図った半導体集積回路に関するものである
。
従来の半導体集積回路を、２人力論理和ゲートな集積化
したものを例に取って第１図により説明する。第１図に
おいて、１は２人力論理和ゲートな集積化した半導体集
積回路チップ（以下単にチップという）、２〜５は前記
チップ１と外部回路（図示せず）欠接続する入出力端子
で、２は電源端子、３け接地端子、４ａ、４ｂは入力端
子、５は出カメ；Ａ子でｋ）ろ。６は入力保訝回路、７
は内部回路、８は出力回路、９は入力保護抵抗体、１０
は入力仮設トランジスター１１ａ、１１ｂは出力トラン
ジスタであ。
次に動作について説明する。
入力端子４ａ、４ｂに接地電圧と電源電圧の範囲内の正
常な電圧が印加さ第１た場合、入力作直トランジスタ１
０はオフしたままブＩので入力電圧はそのまま内部回路
７に伝達し、そのレベルに応じた論理出力が内部回路７
から出力回路８に印加され、出力トランジスタ１１ａと
１１ｂの一方かオンして出力端子５１とおして外部回路
製充電または放電する。また、入力端子４ａ、４ｂＫ接
地電圧と電源電圧の範囲外の異常な電圧が偶発的に印加
された場合、入力保ねトランジスタ１０がオンするので
、入力電圧は入力保護トランジスタ１０と入力保護抵抗
体９で抵抗分割されるため、内部回路７は過電圧の印加
Ｄ・ら保護さ４る。
しかし、この場合、過電流が入力保護抵抗体９゜入力保
護トランジスタ１０ケとおして接地端子３に流れるため
に、接地端子３およびチップ１内の接地配置Ｋ雑音が生
じる。さらに、出力端子５にも出力信号の反射波等の原
因による過電圧が印加されることがあり、この場合にも
過電流が出力トランジスタ１１ａ、１１ｂ火とおして電
源端子２または接地端子３に流れるため、電源端子２．
接地端子３および電源配線、接地配線に雑音が生じる。
これらの配線は内部回路？ＦＣも接続されているので、
上記の各端子による雑音は入力保護回路６、出力回路８
のみならず内部回路７にも伝達し、卒 誤動作ランチアンプの一因となる。
従来の半導体集積回路は以上σ〕ように、内部回路７に
入力保護回路６および出力回路８と同一系統の電源配線
、接地配綜が接続されているので、入出力端子に印加さ
れた過電圧に基づく雑音が電源配線、接地配置！３！を
とおして内部回路７等に伝達されるという欠点があった
。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、電源端子および接地端子の少な
くとも一方ｘＭ数個設けて、内部回路に接続される電源
配線、接地配線次入力保護回路および出力回路に接続さ
れるそれらと別系統にてることにより、内部回路を入出
力端子に印加さｉた過電圧に基づく雑音から隔離するこ
とを目的としている。以下この発明の一実施例１図面に
ついて説明する。
第２図はこの発明の一実施例１示す構成図で、２ａ、２
ｂは電源端子、３ａ、３ｂは接地端子であり、電源端子
２ａと接地端子３ａは入力保護回路６および出力回路８
の専用であり、電源端子２ｂと接地端子３ｂは内部回路
７の専用として設けられたものである。
第３図にはチップ１ンセラミツクパツケージ等の容量１
２に取り付けたところな示す平面図で、１３〜１６は前
記容量１２内に設けられた外部端子で、１３は電源端子
、１４は接地端子、１５ａ。
１５ｂは入力端子、１６は出力端子である。チップ１内
の各端子２〜５と外部端子である各端子１３〜１６は金
属ワイヤ１１をとおして接続されている。特に、チップ
１内の電源端子２ａ、２ｂ、！：接地端子３ａ、３ｂは
１つの外部端子１３または１４に接続されている。した
がって、必要な外部端子数は従来の場合と同じである。
なお、半導体ヱ！Ｓｖｔ回路基板が電源または接地と同
電位の場合、前記基板ンとおして電源端子２ａ、２ｂま
たは接地端子３ａ、３ｂが接続されることになるが、金
４配線に比べて基板のインピーダンスは太きい。
入力端子４ａ、４ｂおよび出方端子５に過電圧が印加さ
れた場合、従来の場合と同様に入力保護回路６と出力回
路８Ｖｃ接続される電源端子２ａ。
接地端子３ａＫ雑音が生じる。この雑音は外部電源端子
１３．外部接地端子１４を介してチップ１内部の電源端
子２ｂ、接地端子３ｂ、さらに内部回路７へと伝達され
る。しかし、金属ワイヤ１７の有するインピータンスの
ために雑音は減衰して伝達さハる。しかも、外部電源端
子１３．外部接地端子１４は低インピーダンスで電源に
接続されており、外部は源端子１３．外部接地端子１４
１ｆｉｌには一般にデカンプル容量が並列接続さ才１て
いるので、内部回路ＩＫおける電源上圧！（Ｇ　Ｉｆ、
接地電圧慴音は微少である。
なお、上記実施例では、入力法８！！ｉ回路６および出
力回路８０群と内部回路７の群の２群に排他的に分割し
たものを示したが、雑音に敏感な一部の内部回路７０群
（で入力保護回路６．出方回路８が含まれないような分
割方法であれば、雑音に鈍感な一部の内部回路７が入力
保護回路６および出力回路８Ｖｃ含まれても、あるいは
３群以上に分割しても、上記実施例と同様の効果を奏す
る。
また、電源端子２ａ、２ｂと接地端子３ａ、３ｂの両方
７２間ずつ設けたものを示したが−どららか一方のみの
端子を複数個設けて、他方は１個に共通化したものでも
よい。
また、上記実施例では、内部回路７として２人力論理和
ゲートのもの火水したが、ランダム−ジンクでもメ化り
でも何でもよく、いかなる内部回路７の場合にも適用で
きることはいうまでもない。
以上説明したように、この尤す」によＪしは、半導体集
積回路の内部回路の市況ｆ＋ｊ１１子および接地４子を
入力保護回路および出力口１１．／、のそれらと別に設
けたので、入出力雑音に対して動作の安定したものが得
ら才する効果がある。
【図面の簡単な説明】
第１図は従来の半導体集積回路を示す図、第２図はこの
発明の一実施ｆｌＫよる半導体集積回路を示す図、第３
図はこの発明の一実施例による半専体集λｔｉ回路ｌ答
量に取り付けたところン示す平面図である。 図中、１は半導体集積回路チップ、２ａ＋２ｂは電源端
子、３ａ＊３ｂは接地端子、４ａ、４ｂは入力端子、５
は出力端子、６は入力保護回路、７は内部回路、８は出
力回路、９は入力保護抵抗体、１０は入力保護トランジ
スタ、１１ａ、ｉｌｂは出力トランジスタ、１２は容−
１ｉ１．１３は外部青源ＤＩＡＩ子、１４は外部接Ｊｊ
ｌ（端子、１５ａ、１５ｂは外部入力端子、１６は外部
入力端子、１７は金属ワイヤである。 第１図 第２図 ４魯− 第３図

Claims (1)

  1. 【特許請求の範囲】 電源端子、接地端子、入出力端子、内部回路。 入力仮設回路および出力回路を同一の基板上に形成して
    なる半導体集積回路において、前記電源端子、接地端子
    の少なくとも一方を複数個備え、前記複数個備えた電源
    端子または接地端子火前記内部回路用と前記入力保護回
    路用で別個のものを用いて金属配線でそｉｌぞれ内部回
    路と入力保護回路と欠接続したことを特徴とする半導体
    集積回路。
JP58122901A 1983-07-04 1983-07-04 半導体集積回路 Granted JPS6014460A (ja)

Priority Applications (1)

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JP58122901A JPS6014460A (ja) 1983-07-04 1983-07-04 半導体集積回路

Applications Claiming Priority (1)

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JP58122901A JPS6014460A (ja) 1983-07-04 1983-07-04 半導体集積回路

Publications (2)

Publication Number Publication Date
JPS6014460A true JPS6014460A (ja) 1985-01-25
JPH0212027B2 JPH0212027B2 (ja) 1990-03-16

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ID=14847418

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JP58122901A Granted JPS6014460A (ja) 1983-07-04 1983-07-04 半導体集積回路

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JPH0212027B2 (ja) 1990-03-16

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