JPH0212027B2 - - Google Patents
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- Publication number
- JPH0212027B2 JPH0212027B2 JP58122901A JP12290183A JPH0212027B2 JP H0212027 B2 JPH0212027 B2 JP H0212027B2 JP 58122901 A JP58122901 A JP 58122901A JP 12290183 A JP12290183 A JP 12290183A JP H0212027 B2 JPH0212027 B2 JP H0212027B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- terminal
- output
- terminals
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、接地電圧または電源電圧の与え方
により雑音の低減化を図つた半導体集積回路に関
するものである。
により雑音の低減化を図つた半導体集積回路に関
するものである。
従来の半導体集積回路を、２入力論理和ゲート
を集積化したものを例に取つて第１図により説明
する。第１図において、１は２入力論理和ゲート
を集積化した半導体集積回路チツプ（以下単にチ
ツプという）、２〜５は前記チツプ１と外部回路
（図示せず）を接続する入出力端子で、２は電源
端子、３は接地端子、４ａ，４ｂは入力端子、５
は出力端子である。６は入力保護回路、７は内部
回路、８は出力回路、９は入力保護抵抗体、１０
は入力保護トランジスタ、１１ａ，１１ｂは出力
トランジスタであ。
を集積化したものを例に取つて第１図により説明
する。第１図において、１は２入力論理和ゲート
を集積化した半導体集積回路チツプ（以下単にチ
ツプという）、２〜５は前記チツプ１と外部回路
（図示せず）を接続する入出力端子で、２は電源
端子、３は接地端子、４ａ，４ｂは入力端子、５
は出力端子である。６は入力保護回路、７は内部
回路、８は出力回路、９は入力保護抵抗体、１０
は入力保護トランジスタ、１１ａ，１１ｂは出力
トランジスタであ。
次に動作について説明する。
入力端子４ａ，４ｂに接地電圧と電源電圧の範
囲内の正常な電圧が印加された場合、入力保護ト
ランジスタ１０はオフしたままなので入力電圧は
そのまま内部回路７に伝達し、そのレベルに応じ
た論理出力が内部回路７から出力回路８に印加さ
れ、出力トランジスタ１１ａと１１ｂの一方がオ
ンして出力端子５をとおして外部回路を充電また
は放電する。また、入力端子４ａ，４ｂに接地電
圧と電源電圧の範囲外の異常な電圧が偶発的に印
加された場合、入力保護トランジスタ１０がオン
するので、入力電圧は入力保護トランジスタ１０
と入力保護抵抗体９で抵抗分割されるため、内部
回路７は過電圧の印加から保護される。
囲内の正常な電圧が印加された場合、入力保護ト
ランジスタ１０はオフしたままなので入力電圧は
そのまま内部回路７に伝達し、そのレベルに応じ
た論理出力が内部回路７から出力回路８に印加さ
れ、出力トランジスタ１１ａと１１ｂの一方がオ
ンして出力端子５をとおして外部回路を充電また
は放電する。また、入力端子４ａ，４ｂに接地電
圧と電源電圧の範囲外の異常な電圧が偶発的に印
加された場合、入力保護トランジスタ１０がオン
するので、入力電圧は入力保護トランジスタ１０
と入力保護抵抗体９で抵抗分割されるため、内部
回路７は過電圧の印加から保護される。
しかし、この場合、過電流が入力保護抵抗体
９、入力保護トランジスタをとおして接地端子３
に流れるために、接地端子３およびチツプ１内の
接地配線に雑音が生じる。さらに、出力端子５に
も出力信号の反射波等の原因による過電圧が印加
されることがあり、この場合にも過電流が出力ト
ランジスタ１１ａ，１１ｂをとおして電源端子
２、また接地端子３に流れるため、電源端子２、
接地端子３および電源配線、接地配線に雑音が生
じる。これらの配線は内部回路７にも接続されて
いるので、上記の各端子による雑音は入力保護回
路６、出力回路８のみならず内部回路７にも伝達
し、誤動作やラツチアツプの一因となる。
９、入力保護トランジスタをとおして接地端子３
に流れるために、接地端子３およびチツプ１内の
接地配線に雑音が生じる。さらに、出力端子５に
も出力信号の反射波等の原因による過電圧が印加
されることがあり、この場合にも過電流が出力ト
ランジスタ１１ａ，１１ｂをとおして電源端子
２、また接地端子３に流れるため、電源端子２、
接地端子３および電源配線、接地配線に雑音が生
じる。これらの配線は内部回路７にも接続されて
いるので、上記の各端子による雑音は入力保護回
路６、出力回路８のみならず内部回路７にも伝達
し、誤動作やラツチアツプの一因となる。
従来の半導体集積回路は以上のように、内部回
路７に入力保護回路６および出力回路８と同一系
統の電源配線、接地配線が接続されているので、
入出力端子に印加された過電圧に基づく雑音が電
源配線、接地配線をとおして内部回路７等に伝達
されるという欠点があつた。
路７に入力保護回路６および出力回路８と同一系
統の電源配線、接地配線が接続されているので、
入出力端子に印加された過電圧に基づく雑音が電
源配線、接地配線をとおして内部回路７等に伝達
されるという欠点があつた。
この発明は、上記のような従来のものの欠点を
除去するためになされたもので、電源端子および
接地端子の少なくとも一方を複数個設けて、内部
回路に接続される電源配線、接地配線を入力保護
回路および出力回路に接続されるそれらと別系統
にすることにより、内部回路を入出力端子に印加
された過電圧に基づく雑音から隔離することを目
的としている。以下この発明の一実施例を図面に
ついて説明する。
除去するためになされたもので、電源端子および
接地端子の少なくとも一方を複数個設けて、内部
回路に接続される電源配線、接地配線を入力保護
回路および出力回路に接続されるそれらと別系統
にすることにより、内部回路を入出力端子に印加
された過電圧に基づく雑音から隔離することを目
的としている。以下この発明の一実施例を図面に
ついて説明する。
第２図はこの発明の一実施例を示す構成図で、
２ａ，２ｂは電源端子、３ａ，３ｂは接地端子で
あり、電源端子２ａと接地端子３ａは入力保護回
路６および出力回路８の専用であり、電源端子２
ｂと接地端子３ｂは内部回路７の専用として設け
られたものである。
２ａ，２ｂは電源端子、３ａ，３ｂは接地端子で
あり、電源端子２ａと接地端子３ａは入力保護回
路６および出力回路８の専用であり、電源端子２
ｂと接地端子３ｂは内部回路７の専用として設け
られたものである。
第３図にはチツプ１をセラミツクパツケージ等
の容量１２に取り付けたところを示す平面図で、
１３〜１６は前記容量１２内に設けられた外部端
子で、１３は電源端子、１４は接地端子、１５
ａ，１５ｂは入力端子、１６は出力端子である。
チツプ１内の各端子２〜５と外部端子である各端
子１３〜１６は金属ワイヤ１７をとおして接続さ
れている。特に、チツプ１内の電源端子２ａ，２
ｂと接地端子３ａ，３ｂは１つの外部端子１３ま
たは１４に接続されている。したがつて、必要な
外部端子数は従来の場合と同じである。なお、半
導体集積回路基板が電源または接地と同電位の場
合、前記基板をとおして電源端子２ａ，２ｂまた
は接地端子３ａ，３ｂが接続されることになる
が、金属配線に比べて基板のインピーダンスは大
きい。
の容量１２に取り付けたところを示す平面図で、
１３〜１６は前記容量１２内に設けられた外部端
子で、１３は電源端子、１４は接地端子、１５
ａ，１５ｂは入力端子、１６は出力端子である。
チツプ１内の各端子２〜５と外部端子である各端
子１３〜１６は金属ワイヤ１７をとおして接続さ
れている。特に、チツプ１内の電源端子２ａ，２
ｂと接地端子３ａ，３ｂは１つの外部端子１３ま
たは１４に接続されている。したがつて、必要な
外部端子数は従来の場合と同じである。なお、半
導体集積回路基板が電源または接地と同電位の場
合、前記基板をとおして電源端子２ａ，２ｂまた
は接地端子３ａ，３ｂが接続されることになる
が、金属配線に比べて基板のインピーダンスは大
きい。
入力端子４ａ，４ｂおよび出力端子５に過電圧
が印加された場合、従来の場合と同様に入力保護
回路６と出力回路８に接続される電源端子２ａ，
接地端子３ａに雑音が生じる。この雑音は外部電
源端子１３、外部接地端子１４を介してチツプ１
内部の電源端子２ｂ、接地端子３ｂ、さらに内部
回路７へと伝達される。しかし、金属ワイヤ１７
の有するインピーダンスのために雑音は減衰して
伝達される。しかも、外部電源端子１３、外部接
地端子１４は低インピーダンスで電源に接続され
ており、外部電源端子１３、外部接地端子１４間
には一般にデカツプル容量が並列接続されている
ので、内部回路７における電源電圧雑音、接地電
圧雑音は微少である。
が印加された場合、従来の場合と同様に入力保護
回路６と出力回路８に接続される電源端子２ａ，
接地端子３ａに雑音が生じる。この雑音は外部電
源端子１３、外部接地端子１４を介してチツプ１
内部の電源端子２ｂ、接地端子３ｂ、さらに内部
回路７へと伝達される。しかし、金属ワイヤ１７
の有するインピーダンスのために雑音は減衰して
伝達される。しかも、外部電源端子１３、外部接
地端子１４は低インピーダンスで電源に接続され
ており、外部電源端子１３、外部接地端子１４間
には一般にデカツプル容量が並列接続されている
ので、内部回路７における電源電圧雑音、接地電
圧雑音は微少である。
なお、上記実施例では、入力保護回路６および
出力回路８の群と内部回路７の群の２群に排他的
に分割したものを示したが、雑音に敏感な一部の
内部回路７の群に入力保護回路６、出力回路８が
含まれないような分割方法であれば、雑音に鈍感
な一部の内部回路７が入力保護回路６および出力
回路８に含まれても、あるいは３群以上に分割し
ても、上記実施例と同様の効果を奏する。
出力回路８の群と内部回路７の群の２群に排他的
に分割したものを示したが、雑音に敏感な一部の
内部回路７の群に入力保護回路６、出力回路８が
含まれないような分割方法であれば、雑音に鈍感
な一部の内部回路７が入力保護回路６および出力
回路８に含まれても、あるいは３群以上に分割し
ても、上記実施例と同様の効果を奏する。
また、電源端子２ａ，２ｂと接地端子３ａ，３
ｂの両方を２個ずつ設けたものを示したが、どち
らか一方のみの端子を複数個設けて、他方は１個
に共通化したものでもよい。
ｂの両方を２個ずつ設けたものを示したが、どち
らか一方のみの端子を複数個設けて、他方は１個
に共通化したものでもよい。
また、上記実施例では、内部回路７として２入
力論理和ゲートのものを示したが、ランダムロジ
ツクでもメモリでも何でもよく、いかなる内部回
路７の場合にも適用できることはいうまでもな
い。
力論理和ゲートのものを示したが、ランダムロジ
ツクでもメモリでも何でもよく、いかなる内部回
路７の場合にも適用できることはいうまでもな
い。
以上説明したように、この発明によれば、半導
体集積回路の内部回路の電源端子および接地端子
を入力保護回路および出力回路のそれらと別に設
けたので、入出力雑音に対して動作の安定したも
のが得られる効果がある。
体集積回路の内部回路の電源端子および接地端子
を入力保護回路および出力回路のそれらと別に設
けたので、入出力雑音に対して動作の安定したも
のが得られる効果がある。
第１図は従来の半導体集積回路を示す図、第２
図はこの発明の一実施例による半導体集積回路を
示す図、第３図はこの発明の一実施例による半導
体集積回路を容量に取り付けたところを示す平面
図である。 図中、１は半導体集積回路チツプ、２ａ，２ｂ
は電源端子、３ａ，３ｂは接地端子、４ａ，４ｂ
は入力端子、５は出力端子、６は入力保護回路、
７は内部回路、８は出力回路、９は入力保護抵抗
体、１０は入力保護トランジスタ、１１ａ，１１
ｂは出力トランジスタ、１２は容量、１３は外部
電源端子、１４は外部接地端子、１５ａ，１５ｂ
は外部入力端子、１６は外部出力端子、１７は金
属ワイヤである。
図はこの発明の一実施例による半導体集積回路を
示す図、第３図はこの発明の一実施例による半導
体集積回路を容量に取り付けたところを示す平面
図である。 図中、１は半導体集積回路チツプ、２ａ，２ｂ
は電源端子、３ａ，３ｂは接地端子、４ａ，４ｂ
は入力端子、５は出力端子、６は入力保護回路、
７は内部回路、８は出力回路、９は入力保護抵抗
体、１０は入力保護トランジスタ、１１ａ，１１
ｂは出力トランジスタ、１２は容量、１３は外部
電源端子、１４は外部接地端子、１５ａ，１５ｂ
は外部入力端子、１６は外部出力端子、１７は金
属ワイヤである。
Claims (1)
- １ 電源端子、接地端子、入出力端子、内部回
路、入力保護回路および出力回路を同一の基板上
に形成してなる半導体集積回路において、前記電
源端子、前記接地端子の少なくとも一方を複数個
備え、前記複数個備えた電源端子または接地端子
を前記内部回路用と前記入力保護回路用または前
記内部回路用と前記出力回路用で別個のものを用
いて金属配線でそれぞれ前記内部回路と前記入力
保護回路または前記内部回路と前記出力回路とを
接続したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122901A JPS6014460A (ja) | 1983-07-04 | 1983-07-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122901A JPS6014460A (ja) | 1983-07-04 | 1983-07-04 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6014460A JPS6014460A (ja) | 1985-01-25 |
| JPH0212027B2 true JPH0212027B2 (ja) | 1990-03-16 |
Family
ID=14847418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58122901A Granted JPS6014460A (ja) | 1983-07-04 | 1983-07-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014460A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283152A (ja) * | 1985-06-07 | 1986-12-13 | Nec Corp | 半導体装置 |
| JPH06105740B2 (ja) * | 1987-05-27 | 1994-12-21 | 日本電気株式会社 | 集積回路装置 |
| US4979016A (en) * | 1988-05-16 | 1990-12-18 | Dallas Semiconductor Corporation | Split lead package |
| JPH0228362A (ja) * | 1988-06-10 | 1990-01-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH02150105A (ja) * | 1988-12-01 | 1990-06-08 | Matsushita Electric Ind Co Ltd | 差動増幅回路装置 |
| JP3011510B2 (ja) * | 1990-12-20 | 2000-02-21 | 株式会社東芝 | 相互連結回路基板を有する半導体装置およびその製造方法 |
| JP3607262B2 (ja) | 2002-05-28 | 2005-01-05 | 沖電気工業株式会社 | 半導体装置の静電破壊防止保護回路 |
| JP2012009717A (ja) * | 2010-06-26 | 2012-01-12 | Zycube:Kk | 半導体チップ及びそれを搭載した半導体モジュール |
| JP6266444B2 (ja) * | 2014-06-20 | 2018-01-24 | ザインエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851426B2 (ja) * | 1977-07-22 | 1983-11-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS5828852A (ja) * | 1981-08-13 | 1983-02-19 | Fujitsu Ltd | 大規模集積回路 |
| JPS5868043U (ja) * | 1981-11-02 | 1983-05-09 | 日産自動車株式会社 | 半導体素子用入力保護装置 |
| JPS5879743A (ja) * | 1981-11-05 | 1983-05-13 | Nec Corp | モノリシツク集積回路 |
-
1983
- 1983-07-04 JP JP58122901A patent/JPS6014460A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6014460A (ja) | 1985-01-25 |
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