JPH1168058A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 チャージポンプ回路の高電位発生機能を落と
さず、かつチップサイズを抑えることができる半導体記
憶装置を提供する。 【解決手段】 チャージポンプ回路のＭＯＳキャパシタ
を構成するゲート電極層５５上に、１層目アルミにより
シールド層１を形成する。シールド層１は、さらに、２
層目のアルミのＧＮＤ配線２と接続される。ＧＮＤ配線
２の電位は、接地電位ＧＮＤに固定されている。これに
より、チャージポンプ回路上に、２層目アルミで形成さ
れる複数の信号線Ｌ１、Ｌ２、…、Ｌｋを配置すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、高電圧発生回路を含む半導体記憶装置に関
するものである。

【０００２】

【従来の技術】従来より、電気的に書換え可能な不揮発
性半導体記憶装置は、内部回路を適切に動作させるため
に、所定の内部電位を発生するチャージポンプ回路を備
えている。

【０００３】図６は、従来の半導体記憶装置に用いられ
るチャージポンプ回路５５０の基本構成を示す回路図で
ある。図６に示すチャージポンプ回路５５０は、内部昇
圧電位ＶＰＰを発生する回路であって、複数のＰチャン
ネル型ＭＯＳトランジスタＣ（Ｃ１、Ｃ２、Ｃ３、…、
Ｃｎ−１、Ｃｎ）、および複数のＮチャンネル型ＭＯＳ
トランジスタＴ（Ｔ０、Ｔ１、Ｔ２、Ｔ３、…、Ｔｎ−
１、Ｔｎ）を備える。

【０００４】各Ｐチャンネル型ＭＯＳトランジスタＣ
は、キャパシタとして機能する。以下の説明において
は、簡単のためＰチャンネル型ＭＯＳトランジスタから
形成されるキャパシタをＭＯＳキャパシタと呼び、Ｎチ
ャンネル型ＭＯＳトランジスタをＭＯＳトランジスタと
呼ぶ。

【０００５】ＭＯＳトランジスタＴ０の一方の導通端子
は、外部電源電位ＶＣＣに接続されている。ＭＯＳトラ
ンジスタＴｎの一方の導通端子から、内部昇圧電位ＶＰ
Ｐが出力される。

【０００６】チャージポンプ回路５５０は、外部から受
けるクロック信号φ、／φにより、ＭＯＳキャパシタＣ
（Ｃ１、Ｃ２、Ｃ３、…、Ｃｎ−１、Ｃｎ）でチャージ
ポンピングさせることにより、高電圧を発生させる。

【０００７】クロック信号φ、／φは、半導体記憶装置
内に供給される外部電源電圧（通常３ボルト）の振幅を
持つ。初段のＭＯＳキャパシタＣ１で昇圧された電荷
は、ＭＯＳトランジスタＴ１を介して次段のＭＯＳキャ
パシタＣ２に充電される。ＭＯＳキャパシタＣ２は、充
電された電荷を用いて再び昇圧を行なう。昇圧された電
荷は、ＭＯＳトランジスタＴ２を介して次段のＭＯＳキ
ャパシタＣ３に充電される。

【０００８】このようにして、約３ボルトの外部電源電
圧から通常１０ボルト程度の高電圧（内部昇圧電位ＶＰ
Ｐ）を発生する。この内部昇圧電位ＶＰＰは、半導体記
憶装置内において必要とされる回路、たとえばメモリト
ランジスタに印加される。

【０００９】次に、チャージポンプ回路５５０を備える
従来の半導体記憶装置５００のレイアウトについて説明
する。

【００１０】図７は、従来の半導体記憶装置５００にお
けるチャージポンプ回路５５０の構成要素と、各種信号
配線との配置関係を示す平面図である。図７において
は、チャージポンプ回路５５０の構成要素の具体例とし
て、クロック信号φを受けるＭＯＳキャパシタＣと、Ｍ
ＯＳキャパシタＣとゲート電極層が接続されるＭＯＳト
ランジスタＴとの接続関係を示している。

【００１１】さらに図８は、図７のＡ−Ａ線に沿ったチ
ャージポンプ回路５５０のＭＯＳキャパシタＣ部分を切
断した場合に得られる断面図を表わしている。

【００１２】図７〜図８において、記号Ｌ１、Ｌ２、
…、Ｌｋは、半導体記憶装置５００における各種信号配
線を表わしている。

【００１３】図７〜図８を参照して、チャージポンプ回
路５５０に含まれるＭＯＳキャパシタＣは、Ｐ型シリコ
ン基板５０、Ｎウェル５１、第１の不純物領域５２、第
２の不純物領域５３、ゲート電極層５５、およびフィー
ルド絶縁膜５７. １、５７.２を有している。

【００１４】Ｐ型シリコン基板５０の主表面上にフィー
ルド絶縁膜５７. １、５７. ２が形成されている。フィ
ールド絶縁膜５７. １、５７. ２によって電気的に分離
された領域に、Ｎウェル５１が形成されている。第１の
不純物領域５２および第２の不純物領域５３は、Ｎウェ
ル５１の主表面上に所定の間隔を隔てて形成される。ポ
リシリコンから形成されるゲート電極層５５は、第１の
不純物領域５２から第２の不純物領域５３に至る領域上
に、ゲート絶縁膜を介在して形成される。

【００１５】第１の不純物領域５２、および第２の不純
物領域５３上の絶縁層には、それぞれコンタクト孔５
６. １、５６. ２が形成されている。第１の不純物領域
５２および第２の不純物領域５３は、それぞれコンタク
ト孔５６. １、５６. ２を介して、１層目のアルミ配線
６０で電気的に接続されている。１層目のアルミ配線６
０は、ゲート電極層５５の真上に位置している。１層目
のアルミ配線６０は、さらに２層目のアルミ配線６１.
１と接続される。前述したクロック信号φは、２層目の
アルミ配線６１. １を介して、ＭＯＳキャパシタＣに供
給される。前段、または次段の図示しないＭＯＳキャパ
シタＣには、２層目のアルミ配線６１. ２を介して、ク
ロック信号／φが供給される。

【００１６】なお、ＭＯＳトランジスタＴは、第１の不
純物領域６２、第２の不純物領域６３、およびゲート電
極層６５を有している。第１の不純物領域６２から第２
の不純物領域６３に至る領域上にゲート電極層６５を形
成する。ゲート電極層６５は、アルミ配線７０を介し
て、ＭＯＳキャパシタＣのゲート電極層５５と接続され
ている。さらに、第２の不純物領域６３は、アルミ配線
７１．２を介して、図示しない次段のＭＯＳキャパシタ
Ｃ、およびＭＯＳトランジスタＴに接続される。また、
ゲート電極層６５、および第１の不純物領域６２は、ア
ルミ配線７１．１を介して、図示しない前段のＭＯＳト
ランジスタＴに接続される。

【００１７】

【発明が解決しようとする課題】ところで、従来より半
導体記憶装置５００においては、高い内部昇圧電位ＶＰ
Ｐを高速に発生させるために、チャージポンプ回路５５
０の構成要素として面積の大きいＭＯＳキャパシタＣを
用いている。

【００１８】ところが、面積の大きいＭＯＳキャパシタ
Ｃを備えると、他の信号配線との容量性カップリングに
より、半導体記憶装置５００の内部にノイズが発生し易
くなる。

【００１９】したがって、この影響を抑えるために、図
７に示すように、他の信号配線Ｌ１、Ｌ２、…、Ｌｋ
を、チャージポンプ回路５５０を形成する領域から離れ
た領域に配置せざるを得ず、ＭＯＳキャパシタＣの容量
が大きくなればなるほど、周辺回路の領域の増大を招く
という問題があった。

【００２０】そこで、本発明は、これらの問題を解決す
るためになされたものであって、その目的は、チャージ
ポンプ回路の高電位発生機能を落とさず、チップサイズ
を抑えることができる半導体記憶装置を提供することに
ある。

【００２１】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のキャパシタを含むチャージポンプ回路
を備える半導体記憶装置であって、各キャパシタは、ウ
ェルと、ウェルの表面に互いに所定の間隔をおいて形成
される一対の不純物領域と、一対の不純物領域の間の領
域上に形成されるゲート電極層とにより形成されるＭＯ
Ｓキャパシタであって、さらに、少なくとも各ゲート電
極層を覆う位置に配置される所定の電位に固定されたシ
ールド層を備える。

【００２２】請求項２に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、さらに、シールド層
の上に配置される複数の信号配線を備える。

【００２３】請求項３に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、所定の電位とは、外
部電源電位である。

【００２４】請求項４に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、所定の電位とは、接
地電位である。

【００２５】請求項５に係る半導体記憶装置は、複数の
ＭＯＳトランジスタから形成されるチャージポンプ回路
を備える半導体記憶装置であって、各ＭＯＳトランジス
タは、第一層目のアルミ配線で接続され、さらに、第一
層目のアルミ配線上に絶縁膜を介して配置される、所定
の電位に固定されたシールド用の第２層目のアルミ配線
を備える。

【００２６】請求項６に係る半導体記憶装置は、請求項
５に係る半導体記憶装置であって、所定の電位とは、外
部電源電位である。

【００２７】請求項７に係る半導体記憶装置は、請求項
５に係る半導体記憶装置であって、所定の電位とは、接
地電位である。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。なお、同じ構成要素には、同じ符号および
同じ記号を付しその説明は繰返さない。

【００２９】［実施の形態１］本発明の実施の形態１
は、半導体記憶装置において、チャージポンプ回路のＭ
ＯＳキャパシタ部分の上層に所定電位に固定されたシー
ルド層を設けることにより、ＭＯＳキャパシタ部分が原
因となって生じるノイズを抑制することを可能とする。
さらに、シールド層を設けることにより、チャージポン
プ回路上に信号配線を配置することを可能とする。

【００３０】本発明の実施の形態１の半導体記憶装置１
００のレイアウトについて説明する。

【００３１】図１は、本発明の実施の形態１の半導体記
憶装置１００におけるチャージポンプ回路１５０の構成
要素と、各種信号配線との配置関係を示す平面図であ
る。

【００３２】本発明の実施の形態１の半導体記憶装置１
００は、チャージポンプ回路１５０を備える。チャージ
ポンプ回路１５０の構成要素は、前述した従来のチャー
ジポンプ回路５５０と同じく、複数のＭＯＳキャパシタ
Ｃ、および複数のＭＯＳトランジスタＴである。

【００３３】図１においては、チャージポンプ回路１５
０の構成要素の具体例として、クロック信号φを受ける
ＭＯＳキャパシタＣと、ＭＯＳキャパシタＣとゲート電
極層が接続されるＭＯＳトランジスタＴとの接続関係を
示している。

【００３４】さらに図２は、図１のＢ−Ｂ線に沿ったチ
ャージポンプ回路１５０のＭＯＳキャパシタＣ部分を切
断した場合に得られる断面図を、図３は、図１のＣ−Ｃ
線に沿ったチャージポンプ回路１５０のＭＯＳキャパシ
タＣ部分を切断した場合に得られる断面図をそれぞれ表
わしている。

【００３５】図１〜図３を参照して、チャージポンプ回
路１５０のＭＯＳキャパシタＣは、Ｐ型シリコン基板５
０、Ｎウェル５１、第１の不純物領域５２、第２の不純
物領域５３、ゲート電極層５５、およびフィールド絶縁
膜５７. １、５７. ２を有している。これらの構成は、
図８において説明したＭＯＳキャパシタＣの構成と同じ
である。

【００３６】第１の不純物領域５２上の絶縁層に形成さ
れるコンタクト５６. １は、１層目のアルミ配線１０と
接続されている。第２の不純物領域５３上の絶縁層に形
成されるコンタクト５６. ２は、１層目のアルミ配線１
１と接続されている。１層目のアルミ配線１０、１１
は、アルミ配線１２を介して、クロック信号φを供給す
るアルミ配線６１. １に接続される。

【００３７】本発明の実施の形態１においては、ポリシ
リコンから形成されるゲート電極層５５上に、１層目ア
ルミによりシールド層１を形成する。シールド層１は、
さらに、２層目アルミのＧＮＤ配線２と接続される。Ｇ
ＮＤ配線２の電位は、接地電位ＧＮＤに固定されてい
る。

【００３８】すなわち、本発明の実施の形態１の半導体
記憶装置１００においては、チャージポンプ回路１５０
を１層目アルミによりレイアウトし、ＭＯＳキャパシタ
Ｃ部分を、所定の電位に固定された１層目アルミにより
シールドする。

【００３９】このように構成することにより、ＭＯＳキ
ャパシタＣ部分により発生するノイズを抑え、さらに図
１に示すように、チャージポンプ回路１５０上には２層
目アルミで形成される複数の信号線Ｌ１、Ｌ２、…、Ｌ
ｋを配置することができる。

【００４０】したがって、チャージポンプ回路１５０の
性能を高めるためにＭＯＳキャパシタＣの容量が大きく
なった場合であっても、チップ全体に占める周辺回路の
面積の増加を抑えることができる。

【００４１】なお、図１〜図３に示すＧＮＤ配線２に代
わって、外部電源電圧ＶＣＣを受けるＶＣＣ配線でシー
ルドを行なってもよい。

【００４２】［実施の形態２］図４は、本発明の実施の
形態２の半導体記憶装置２００におけるチャージポンプ
回路２５０の構成要素と、各種信号配線との配置関係を
示す平面図である。

【００４３】本発明の実施の形態２の半導体記憶装置２
００は、チャージポンプ回路２５０を備える。チャージ
ポンプ回路２５０の構成要素は、前述した従来のチャー
ジポンプ回路５５０と同じく、複数のＭＯＳキャパシタ
Ｃ、および複数のＭＯＳトランジスタＴである。

【００４４】図４においては、チャージポンプ回路２５
０の構成要素の具体例として、クロック信号φを受ける
ＭＯＳキャパシタＣと、ＭＯＳキャパシタＣとゲート電
極層が接続されるＭＯＳトランジスタＴとの接続関係を
示している。

【００４５】さらに図５は、図４のＤ−Ｄ線に沿って、
チャージポンプ回路２５０に含まれるＭＯＳキャパシタ
Ｃを切断した場合に得られる断面図を表わしている。

【００４６】図４〜図５を参照して、チャージポンプ回
路２５０のＭＯＳキャパシタＣは、Ｐ型シリコン基板５
０、Ｎウェル５１、第１の不純物領域５２、第２の不純
物領域５３、ゲート電極層５５、およびフィールド絶縁
膜５７. １、５７. ２を有している。これらの構成は、
図８において説明したＭＯＳキャパシタＣの構成と同じ
である。さらに、ＭＯＳトランジスタＴは、第１の不純
物領域６２、第２の不純物領域６３、およびゲート電極
層６５を有する。

【００４７】本発明の実施の形態２においては、１層目
のアルミ配線１０の上層で、フィールド絶縁膜５７．１
からゲート電極層５５の一部に至るまでの領域上に、２
層目アルミにより配線５を形成する。さらに配線５と重
ならない領域であって、１層目のアルミ配線１１の上層
で、フィールド絶縁膜５７．２からゲート電極層５５の
一部に至るまでの領域上に２層目アルミにより配線６を
形成する。

【００４８】２層目の配線５、６は、ＧＮＤ配線であっ
て、その電位は接地電位ＧＮＤに固定されている。さら
にＧＮＤ配線５、６は、信号配線７１．１、７０、７
１．２の上層に位置する。ＧＮＤ配線５、６は、１層目
アルミで形成されるＭＯＳトランジスタＴ、およびＭＯ
ＳキャパシタＣの全てをシールドする。

【００４９】すなわち、本発明の実施の形態２の半導体
記憶装置２００においては、１層目アルミのみで、チャ
ージポンプ回路２５０のレイアウトを行ない、さらに所
定の電位に固定された２層目アルミによりシールドす
る。

【００５０】ＧＮＤ配線自身は、強力な電位を図示しな
いチップパッドから得ているため、チャージポンプ回路
２５０から受けるノイズにより電位が揺らぐことは少な
い。

【００５１】このように構成することにより、チャージ
ポンプ回路２５０を、他の信号配線からシールドするこ
とができる。したがって、従来のようにチャージポンプ
回路のみのレイアウト領域を確保する必要がなく、チッ
プ全体の面積を縮小することができる。

【００５２】なお、図４〜図５に示すＧＮＤ配線５、６
に代わって、外部電源電位ＶＣＣに固定されたＶＣＣ配
線でシールドを行なってもよい。

【００５３】

【発明の効果】以上のように、請求項１に係る半導体記
憶装置によれば、チャージポンプ回路のＭＯＳキャパシ
タ部分を、所定の電位レベルに固定された配線によりシ
ールドすることができるため、全体としてチップ面積の
縮小を図ることができる。

【００５４】さらに、請求項２に係る半導体記憶装置に
よれば、チャージポンプ回路のＭＯＳキャパシタ部分
を、所定の電位レベルに固定された配線によりシールド
することができるため、信号配線をチャージポンプ回路
上に配置することが可能なため、チップの面積を抑える
ことができる。

【００５５】さらに、請求項３、または請求項４に係る
半導体記憶装置によれば、チャージポンプ回路のＭＯＳ
キャパシタ部分を、外部電源電位、または接地電位でシ
ールドすることができる。

【００５６】また請求項５に係る半導体記憶装置によれ
ば、チャージポンプ回路の上層に、所定の電位レベルに
固定された配線を配置し、チャージポンプ回路をシール
ドするため、全体としてチップ面積の縮小を図ることが
できる。

【００５７】さらに、請求項６、または請求項７に係る
半導体記憶装置によれば、チャージポンプ回路を、外部
電源電位、または接地電位でシールドすることができ
る。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体記憶装置１０
０におけるチャージポンプ回路１５０と、各種信号配線
との配置関係を示す平面図である。

【図２】 図１のＢ−Ｂ線に沿ったチャージポンプ回路
１５０のＭＯＳキャパシタＣ部分を切断した場合に得ら
れる断面図である。

【図３】 図１のＣ−Ｃ線に沿ったチャージポンプ回路
１５０のＭＯＳキャパシタＣ部分で切断した場合に得ら
れる断面図である。

【図４】 本発明の実施の形態２の半導体記憶装置２０
０におけるチャージポンプ回路２５０と、各種信号配線
との配置関係を示す平面図である。

【図５】 図４のＤ−Ｄ線に沿って、チャージポンプ回
路２５０に含まれるＭＯＳキャパシタＣを切断した場合
に得られる断面図である。

【図６】 従来の半導体記憶装置に用いられるチャージ
ポンプ回路５５０の基本構成を示す回路図である。

【図７】 従来の半導体記憶装置５００におけるチャー
ジポンプ回路５５０と、各種信号配線との配置関係を示
す平面図である。

【図８】 図７のＡ−Ａ線に沿ってチャージポンプ回路
５５０に含まれるＭＯＳキャパシタＣを切断した場合に
得られる断面図である。

【符号の説明】

５０ Ｐ型シリコン基板、５１ Ｎウェル、５２, ５
３, ６２, ６３ 不純物領域、５５, ６５ ゲート電極
層、５６ コンタクト孔、５７ フィールド絶縁膜、１
シールド層、２, ５, ６ ＧＮＤ配線、１０〜１２,
６０, ６１, ７１アルミ配線、Ｌ 信号配線、Ｃ ＭＯ
Ｓキャパシタ、Ｔ ＭＯＳトランジスタ、１５０〜２５
０ チャージポンプ回路、１００〜２００ 半導体記憶
装置。

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のキャパシタを含むチャージポンプ
   回路を備える半導体記憶装置であって、 各前記キャパシタは、 ウェルと、 前記ウェルの表面に互いに所定の間隔をおいて形成され
   る一対の不純物領域と、 前記一対の不純物領域の間の領域上に形成されるゲート
   電極層とにより形成されるＭＯＳキャパシタであって、 さらに、少なくとも各前記ゲート電極層を覆う位置に配
   置される所定の電位に固定されたシールド層を備える、
   半導体記憶装置。
2. 【請求項２】 さらに、前記シールド層の上に配置され
   る複数の信号配線を備える、請求項１記載の半導体記憶
   装置。
3. 【請求項３】 前記所定の電位とは、外部電源電位であ
   る、請求項２記載の半導体記憶装置。
4. 【請求項４】 前記所定の電位とは、接地電位である、
   請求項２記載の半導体記憶装置。
5. 【請求項５】 複数のＭＯＳトランジスタから形成され
   るチャージポンプ回路を備える半導体記憶装置であっ
   て、 各前記ＭＯＳトランジスタは、 第一層目のアルミ配線で接続され、 さらに、前記第一層目のアルミ配線上に絶縁膜を介して
   配置される、所定の電位に固定されたシールド用の第２
   層目のアルミ配線を備える、半導体記憶装置。
6. 【請求項６】 前記所定の電位とは、外部電源電位であ
   る、請求項５記載の半導体記憶装置。
7. 【請求項７】 前記所定の電位とは、接地電位である、
   請求項５記載の半導体記憶装置。