CN100354972C - 具有含磁隧道结的存储器单元的薄膜磁存储装置 - Google Patents

Abstract

本发明提供一种薄膜磁存储装置，该装置具有不导致制造工序的复杂化、磁化特性简单、并且可充分确保动作裕量的MTJ存储器单元。并且提供一种具有不依赖于写入的存储数据电平的磁化特性对称的MTJ存储器单元的薄膜磁存储装置。在隧道磁电阻元件(100a)中，第一和第二自由磁化层(103)具有对应存储数据的磁化方向。第一和第二自由磁化层夹住非磁性导电体形成的中间层(107)来配置。数据写入时，中间层(107)中流过对应写入的存储数据的电平的方向的数据写入电流。通过由流过中间层的电流产生的磁场将第一和第二自由磁化层磁化为环状。

Description

具有含磁隧道结的存储器单元的薄膜磁存储装置

技术领域

本发明涉及一种薄膜磁存储装置，尤其涉及备有含磁隧道结(MTJ：Magnetic Tunnel Junction)的存储器单元的随机存取存储器。

背景技术

作为低功耗可存储非易失性数据的存储装置，MRAM(MagneticRandom memory)器件受到关注。MRAM器件是使用在半导体集成电路上形成的多个薄膜磁体进行非易失性数据的存储，可对各个薄膜磁体进行随机存取的存储装置。

尤其，近年来，发表了通过将利用磁隧道结的薄膜磁体用作存储器单元可飞速促进MRAM器件性能进步。对于备有含磁隧道结的存储器单元的MRAM器件，在2000年2月的ISSCC Digest of TechnicalPapers，TA7.2的“A 10ns Read and Write Non-Volatile Memory ArrayUsing a Magnetic Tunnel Junction and FET Switch in each Cell”和2000年2月的ISSCC Digest of Technical Papers，TA7.3的“NonvolatileRAM based on Magnetic Tunnel Junction Element”等技术文献中公开。

图48是表示具有磁隧道结的存储器单元(下面简称MTJ存储器单元)的结构和数据读出动作的概念图。

参考图48，MTJ存储器单元具有对应存储数据的数据电平变化电阻值的隧道磁电阻元件TMR和数据读出时形成通过隧道磁电阻元件TMR的传感电流的路径的存取晶体管ATR。存取晶体管ATR例如用场效应晶体管形成，耦合于隧道磁电阻元件TMR和接地电压VSS之间。

隧道磁电阻元件TMR包括具有一定方向的固定磁场的铁磁性层(下面简称为固定磁化层)FL和磁化为根据从外部施加的磁场变化的方向上的铁磁性层(下面简称自由磁化层)VL。在固定磁化层FL和自由磁化层VL之间配置绝缘膜形成的隧道势垒层TB。自由磁化层VL对应存储数据的电平磁化为与固定磁化层FL相同方向或与固定磁化层FL不同方向上。

对于MTJ存储器单元，配置指示数据写入的写入字线WWL和指示数据读出的读出字线RWL以及作为在数据读出时和数据写入时传送对应存储数据的电平的电信号的数据线的位线BL。

数据读出时，存取晶体管ATR对应读出字线RWL的激活被接通。由此，位线BL～隧道磁电阻元件TMR～存取晶体管ATR～接地电压VSS的电流路径中可流过传感电流Is。

隧道磁电阻元件TMR的电阻值对应固定磁化层FL和自由磁化层VL的磁化方向的相对关系变化。具体说，固定磁化层FL的磁化方向和自由磁化层VL中写入的磁化方向对齐时，与二者的磁化方向不同(反平行：antiparallel)时相比，隧道磁电阻元件TMR的电阻值减小。下面本说明书中，分别与存储数据1和0对应的隧道磁电阻元件的电阻值分别用R1和R0表示。其中R1＞R0。

这样，隧道磁电阻元件TMR对应磁化方向变化其电阻值。因此，分别对应隧道磁电阻元件TMR中的自由磁化层VL的2个磁化方向和存储数据的电平(1和0)，可执行数据存储。即，自由磁化层VL相当于MTJ存储器单元的存储节点。

由于传感电流Is在隧道磁电阻元件TMR产生的电压变化对应自由磁化层VL的磁化方向，即存储数据电平而不同。由此，将位线BL预充电到一定电压的状态后，隧道磁电阻元件TMR中不流过传感电流Is，通过监视位线BL的电压电平变化可读出MTJ存储器单元的存储数据。

图49是说明对MTJ存储器单元的数据写入动作的概念图；

参考图49，在数据写入时，读出字线RWL不激活，存取晶体管ATR接通。该状态下，将自由磁化层VL磁化为对应写入数据的方向的数据写入电流分别流向写入字线WWL和位线BL。自由磁化层VL的磁化方向通过分别流过写入字线WWL和位线BL的数据写入电流的方向组合决定。

图50是说明数据写入时数据写入电流的方向和磁化方向的关系的概念图。

参考图50，横轴Hx表示由流过位线BL的数据写入电流产生的数据写入磁场H(BL)的方向。另一方面，纵轴Hy表示由流过写入字线WWL的数据写入电流产生的数据写入磁场H(WWL)的方向。

自由磁化层VL的磁化方向仅在数据写入磁场H(BL)和H(WWL)的和到达图中所示的磁滞特性线的外侧区域时可被重新改写。即，施加的数据写入磁场为与磁滞特性线的内侧区域相当的强度时，不改变自由磁化层VL的磁化方向。

因此，为通过数据写入动作更新隧道磁电阻元件TMR的存储内容，需要在写入字线WWL和位线BL二者中流过规定电平以上的电流。隧道磁电阻元件TMR中暂时存储的磁化方向，即存储数据在执行新的数据写入之前非易失地保持。

数据读出动作时，位线BL中流过传感电流Is。但是，传感电流Is一般设定得比上述数据写入电流小1～2个数量级，因此由于传感电流Is的影响在数据读出时MTJ存储器单元的存储数据被误改写的可能性小。

但是，使用这种隧道磁电阻元件TMR的MRAM器件中，随着存储器单元尺寸缩小，产生下面所述的问题。

MTJ存储器单元中，通过自由磁化层VL的磁化方向存储存储数据，但为改写自由磁化层VL的磁化方向需要施加的磁场强度(下面叫做反转磁场强度)在磁性层厚度为T、磁性层的磁化方向的长度为L时与T/L成比例。因此，缩小磁场强度单元大小时，随着平面方向尺寸的缩小(scaling)反转磁场强度增大。

随着磁场强度单元尺寸的缩小，在MTJ存储器单元外部和内部固定磁化层和自由磁化层之间产生的磁场干扰增大。由此，数据写入需要的数据写入磁场的阈值(与图50中的磁滞特性线相当)依赖写入数据的图形而变化，依赖数据写入西磁场的方向而变为非对称形状。

由于这种现象，MTJ存储器单元缩小变得困难，随着存储器单元尺寸缩小产生消耗电流增大等问题。

为解决这种问题，美国专利(USP)6,166,948中公开一种技术：将MTJ存储器单元的自由磁化层有具有不同的磁矩的2层的铁磁性层形成。下面将这种由2层磁性层形成自由磁化层的构造叫做2层存储节点构造。与此相反，将图48和图49所示的由单层磁性层形成自由磁化层的构造叫做单层存储节点构造。

图51是表示具有2层存储节点构造的已有隧道磁电阻元件结构的截面图。

参考图51，已有的隧道磁电阻元件包含反铁磁层AFL、固定磁化层FL、自由磁化层VL1，VL2、固定磁化层FL和自由磁化层VL1之间形成的隧道势垒层TB、自由磁化层VL1，VL2之间形成的中间层IML。中间层IML用非磁性体形成。包含图51所示的隧道磁电阻元件的MTJ存储器单元中，对应固定磁化层FL和自由磁化层VL1的磁化方向的相对关系存储存储数据。

自由磁化层VL1，VL2夹持中间层IM1L配置。自由磁化层VL1的磁矩比自由磁化层VL2大。因此，变化磁化方向的磁化阈值是自由磁化层VL1比自由磁化层VL2大。

由于磁矩有强弱，因此自由磁化层VL1的磁化方向变化时，为与自由磁化层VL1之间形成磁化环路，自由磁化层VL2的磁化方向也随着变化。

图52是说明图51所示隧道磁电阻元件的磁化的磁滞曲线图。图52中，示出数据写入磁场H引起的自由磁化层VL1，VL2的易磁化轴方向的磁化举动。

参考图52，首先，说明数据写入磁场在负方向增大时的磁化方向的变化。

首先，H＞H01区域(状态1A)中，自由磁化层VL1，VL2都被磁化为正方向(右方向)。接着，变化为H＜H01时(状态2A)，仅磁矩小的自由磁化层VL2的磁化方向反转。

另外，将磁场变化为负方向，进入超出阈值-H02的区域(状态3A)时，磁矩大的自由磁化层VL1的磁化方向从正方向(右侧)变化为负方向(左侧)。随之而来的是自由磁化层VL2的磁化方向也从状态2A反转。

此外，数据写入磁场H在负方向增大时，进入H＜-H03的区域(状态4A)时，自由磁化层VL1，VL2二者中，磁化方向变化为负方向(左侧)。

接着说明数据写入磁场H在正方向增大时的磁化方向的变化。

H＜-H01区域(状态4B)中，自由磁化层VL1，VL2都被磁化为负方向(左方向)。接着，变化为H＞-H01时(状态3B)，仅磁矩小的自由磁化层VL2的磁化方向反转。

另外，将磁场变化为正方向，进入超出阈值H02的区域(状态2B)时，磁矩大的自由磁化层VL1的磁化方向从负方向(左侧)变化为正方向(右侧)。随之而来的是自由磁化层VL2的磁化方向也从状态3B反转。

此外，数据写入磁场H在正方向增大时，进入H＞H03的区域(状态1B)时，自由磁化层VL1，VL2二者中，磁化方向变化为正方向(右侧)。

这样，用分别具有不同的磁化阈值(磁矩)的铁磁层形成并在其间夹持作为非磁性层的中间层来构成自由磁化层，通过将自由磁化层的磁场在上/下层彼此反转的状态用作数据存储状态，可减轻自由磁化层的反转磁场强度。数据存储状态中，2层的自由磁化层被磁化为环状，因此MTJ存储器单元中磁力线不扩张，磁场干扰产生的坏影响也可被抑制。

但是，如图51所示的2层存储节点构造的MTJ存储器单元中，自由磁化层VL1，VL2必须具有彼此不同的磁化阈值(磁矩)，因此需要层叠材质和厚度等不同的2个磁性层，制造装置和制造工序复杂化。

尤其，如图52所示，自由磁化层VL1，VL2之间的磁矩的差对数据存储状态产生的影响大，因此由于在制造时的磁矩偏差，恐怕会使MTJ存储器单元的数据存储特性产生大变化。

如图48，图49和图52所示，MTJ存储器单元中，磁化为对应存储数据的方向的自由磁化层VL，VL1，VL2与具有固定磁化方向的固定磁化层FL以及反铁磁层AFL接近配置，因此自由磁化层的磁化特性对应存储数据电平变得不均匀。

图53是说明单层存储节点构造的MTJ存储器单元的磁化特性的不均匀性的概念图。

参考图53，固定磁化层FL和反铁磁层AFL具有相同的固定的磁化方向。反铁磁层AFL配置来更牢固地固定固定磁化层FL的磁化方向。

用作存储节点的自由磁化层VL对应存储数据的电平磁化到正方向(+方向)和负方向(-方向)之一。图53中，与固定磁化层FL相同方向的磁化方向定义为正方向，与固定磁化层FL反平行方向的磁化方向定义为负方向。

这样，由于多个磁性层接近设置，来自反铁磁层AFL和固定磁化层FL的磁场静磁耦合，自由磁化层VL中，在易磁化轴方向上施加相同的磁场ΔHp。相同的磁场ΔHp作用在与固定磁化层FL反平行方向，即负方向上。由于这种相同磁场ΔHp的存在，自由磁化层VL的磁化特性依赖磁场方向为非对称的。

图54是说明图53所示的自由磁化层VL的磁化特性的磁滞曲线图。图54中，表示易磁化轴方向的数据写入磁场Hex引起的自由磁化层VL的磁化举动。

参考图54，为将磁化为负方向的自由磁化层VL磁化到正方向，需要施加超出+Hsp的正方向的磁场Hex。相反，为将磁化为正方向的自由磁化层VL磁化到负方向，需要施加超出-Hsn的负方向的磁场Hex。

这里，由于与固定磁化层FL之间的静磁耦合产生的相同磁场ΔHp的影响，磁化到正方向的阈值Hsp比磁化到负方向的阈值Hsn仅大ΔHp。这样，对应施加磁场方向，自由磁化层VL的磁化特性不对称，因此依赖于对MTJ存储器单元的写入数据的电平，需要向自由磁化层VL施加的磁场强度不同。为将这种隧道磁电阻元件用作存储器单元，写入某一数据电平时，都需要施加超出大的磁化阈值的磁场。即，在将自由磁化层VL磁化为负方向时需要施加用于产生超出磁化阈值Hsp的磁场的数据写入电流。从而，这种情况下，数据写入电流变得不必要地大。由此，产生功耗增大，布线电流密度增加引起的布线可靠性降低这类问题。

这种现象在2层存储节点构造的隧道磁电阻元件中同样存在。

图55是说明2层存储节点构造的MTJ存储器单元的磁化特性的不均匀性的概念图。

参考图55，即便是2层存储节点构造的隧道磁电阻元件，与单层存储节点构造同样，在自由磁化层VL1中，由于反铁磁层AFL和固定磁化层FL之间的静磁耦合，在易磁化轴方向上施加相同磁场ΔHp。由此，自由磁化层VL1，VL2的易磁化轴方向的磁化举动不对称。

图56是说明图55所示的自由磁化层VL的磁化特性的磁滞曲线图。

参考图56，由于与固定磁化层FL之间的静磁耦合产生的相同磁场ΔHp的影响，易磁化轴方向的数据写入磁场Hex引起的自由磁化层VL1，VL2的磁化举动与图52所示的逻辑特性相比，是仅有ΔHp的偏移的特性。即，相对针对图52所示的正方向的施加磁场的阈值+H01，+H02，+H03，针对负方向的磁场的阈值-H01’，-H02’，-H03’仅分别错开ΔHp，相对正方向的磁场和负方向的磁场磁化特性不对称。即，H01-|-H01’|＝H02-|-H02’|＝H03-|-H03’|＝ΔHp。

这样，在单层存储节点构造和2层存储节点构造的任一个的隧道磁电阻元件中引起磁场特性的不对称，需要数据写入电流的电平不必要地增大。

发明内容

本发明的目的是提供薄膜磁存储装置，具有不导致制造工序的复杂化、磁化特性简单、并且可充分确保动作裕量的MTJ存储器单元。

本发明的其他目的是提供具有不依赖于写入的存储数据电平的磁化特性对称的MTJ存储器单元的薄膜磁存储装置，

本发明简要说是一种薄膜磁存储装置，具有各自执行数据存储的多个存储器单元。各存储器单元包括对应存储数据变化电阻值的磁存储部和在导通时使数据读出电流通过磁存储部的读出存取元件。磁存储部备有具有固定的磁化方向的第一磁性层、对应施加的数据写入磁场在彼此相反方向上磁化的第二和第三磁性层、在第二和第三磁性层之间形成的非磁性的且导电的中间层、在第二和第三磁性层的一侧与第一磁性层之间形成的绝缘层。在数据写入时，数据写入磁场的至少一部分由流过中间层的第一数据写入电流产生。

这样的薄膜磁存储装置，由于流过夹持在与自由磁化层相当的第二和第三磁化层的中间层的数据写入电流，有效地将2个自由磁化层磁化为环状。由一个自由磁化层的磁化产生的磁力线作为磁化另一自由磁化层的磁力线，彼此相互作用。其结果自由磁化层的磁化方向改换需要的数据写入电流可减小，从而可兼顾功耗降低和磁噪声的抑制。

根据本发明的另一方面，作为薄膜磁存储装置，具有各自执行数据存储的多个存储器单元。各存储器单元包括对应存储数据变化电阻值的磁存储部和在导通时使数据读出电流通过磁存储部的存取元件。磁存储部备有具有固定的磁化方向的第一磁性层、对应施加的数据写入磁场在彼此相反方向上磁化的具有彼此不同的磁矩的第二和第三磁性层、在第二和第三磁性层之间形成的非磁性的中间层、在第二和第三磁性层的一侧与第一磁性层之间形成的绝缘层。薄膜磁存储装置还包含在数据写入时流过产生数据写入磁场的数据写入电流的数据写入布线。中间层形成为平面状，通过多个存储器单元的至少一部分被共有。

这种薄膜磁存储装置在与自由磁化层相当的第二和第三磁化层中，由一个自由磁化层的磁化产生的磁力线作为磁化另一自由磁化层的磁力线，彼此相互作用。因此，自由磁化层的磁化方向改换需要的数据写入电流可减小，从而可兼顾存储器单元尺寸的缩小和功耗降低和磁噪声的抑制。另外，对于中间层，不需要考虑存储器单元之间的电干扰，因此形状自由度提高。从而制造过程变得容易，成品率上升。

根据本发明的再一方面，作为薄膜磁存储装置，具有多个存储器单元和分层设置的全局数据线和本地数据线。多个存储器单元的每一个包括执行数据存储、响应施加的磁场并对应改换的磁化方向变化电阻值的磁存储部；和在导通时使数据读出电流通过磁存储部的存取元件。全局数据线和本地数据线设置来在数据写入时将用于磁化为对应写入数据的方向的数据写入电流流过磁存储部。

这种薄膜磁存储装置使用分层设置的全局/本地数据线，可实现数据写入电流路径的低电阻化。

更好是数据写入时分别由流过全局数据线和本地数据线的数据写入电流产生的磁场在磁存储部彼此强烈耦合。

由此，磁存储部的磁化方向改换需要的数据写入电流可减小，从而可实现功耗降低和磁噪声的抑制。

根据本发明的又一方面，作为薄膜磁存储装置，具有各自执行数据存储的多个存储器单元和第一数据写入电流线。各存储器单元包括对应存储数据变化电阻值的磁存储部。磁存储部备有具有固定的磁化方向的第一磁性层、磁化为对应存储数据的电平的方向的第二磁性层、在第二和第一磁性层之间形成的绝缘层。第一数据写入电流线对多个存储器单元中为数据写入对象选择的至少一个选择存储器单元产生磁化第二磁性层的第一数据写入磁场。第一数据写入磁场不管存储数据的电平如何在第二磁性层中具有消除从第一磁性层向第二磁性层作用的耦合磁场的方向的成分。

这种薄膜磁存储装置在磁存储部(隧道磁电阻元件)中的第二磁性层(自由磁化层)中可不依赖于写入数据的电平使沿着易磁化轴方向的磁化特性对称。其结果可抑制存储数据写入需要的数据写入电流。其结果是可实现MRAM器件的功耗的降低和数据写入电流的电流密度降低引起的动作可靠性的提高。

附图的简要说明

图1是表示根据本发明的实施例1的MRAM器件的整体结构的框图；

图2是表示图1所示的存储器阵列的结构例的概念图；

图3是表示具有图2所示的2层存储节点结构的MTJ存储器单元的结构例的概念图；

图4A和图4B是说明数据写入时自由磁化层的磁化方向的概念图；

图5是表示具有2层存储节点结构的MTJ存储器单元的其他结构例的概念图；

图6是表示存储器阵列10的其他结构例的框图；

图7是表示存储器阵列10的另一其他结构例的框图；

图8是表示图7所示的存储器单元的结构的结构图；

图9是表示具有2层存储节点结构的MTJ存储器单元的另一其他结构的概念图；

图10是表示根据实施例2的存储器阵列的结构的简图；

图11是表示图10所示的存储器块MBa的结构的电路图；

图12是表示根据实施例2的变形例1的存储器块MBb的结构的电路图；

图13A和图13B是说明根据实施例2的变形例1的存储器块的数据写入磁场产生的状态的概念图；

图14是表示根据实施例2的变形例2的存储器阵列的结构的简图；

图15是表示根据实施例2的变形例3的存储器阵列的结构的简图；

图16是说明图15所示的存储器块的结构的电路图；

图17是表示表示根据实施例2的变形例4的存储器阵列的结构的框图；

图18是说明图17所示的存储器块的结构的电路图；

图19是表示根据实施例2的变形例5的存储器阵列10的结构的框图；

图20表示单层存储节点构造的MTJ存储器单元的结构；

图21是表示具有2层存储节点构造的原有MTJ存储器单元的结构的构造图；

图22是表示根据实施例3的存储器块MBe的结构的电路图；

图23是表示根据实施例3的变形例1的存储器块MBf的结构的电路图；

图24A和图24B是说明根据实施例3的变形例1的存储器块的数据写入磁场的发生状态的概念图；

图25是表示根据实施例3的变形例2的存储器块的结构的电路图；

图26是表示根据实施例3的变形例32的存储器块的结构的电路图；

图27是表示具有根据实施例4的2层存储构造的MTJ存储器单元的结构的概念图；

图28 A和图28B是表示图27所示的MTJ存储器单元的数据写入磁场的发生状态的概念图；

图29是表示将图27所示的MTJ存储器单元配置为行列状的存储器阵列的结构的框图；

图30是表示根据实施例4的变形例1的存储器阵列的结构的电路图；

图31是说明根据实施例4的变形例2的分层字线结构的概念图；

图32是说明根据实施例4的变形例3的分层字线结构的概念图；

图33是表示根据实施例5的存储器阵列的结构的框图；

图34是说明根据实施例5的MTJ存储器单元的构造的概念图；

图35是说明对根据实施例5的MTJ存储器单元的数据读出和数据写入动作的动作波形图；

图36是表示根据实施例5的变形例1的存储器阵列的结构的框图；

图37是说明根据实施例5的变形例1的MTJ存储器单元的构造的概念图；

图38是说明根据实施例5的变形例2的存储器阵列的结构的框图；

图39是说明根据实施例5的变形例2的MTJ存储器单元的构造的概念图；

图40是说明对根据实施例5的变形例2的MTJ存储器单元的数据读出和数据写入动作的动作波形图；

图41是表示根据实施例5的变形例3的存储器阵列的结构的框图；

图42是说明根据实施例5的变形例3的MTJ存储器单元的构造的概念图；

图43是说明对根据实施例5的变形例3的MTJ存储器单元的数据读出和数据写入动作的动作波形图；

图44是表示根据实施例6的数据写入磁场的方向的概念图；

图45是表示根据实施例6的隧道磁电阻元件的配置的概念图；

图46是表示根据实施例6的变形例的数据写入磁场的方向的概念图；

图47是表示根据实施例6的变形例的隧道磁电阻元件的配置的概念图；

图48是表示MTJ存储器单元的结构和数据读出动作的概念图；

图49是说明对MTJ存储器单元的数据写入动作的概念图；

图50是说明对MTJ存储器单元的数据写入时数据写入电流方向和磁化方向的关系的概念图；

图51是表示由2层自由磁化层构造的已有隧道磁电阻元件的结构的截面图；

图52是说明图51所示的隧道磁电阻元件的磁化的磁滞回线图；

图53是说明单层存储节点构造的MTJ存储器单元的磁化特性的不均匀性的概念图；

图54是说明图53所示的自由磁化层的磁化特性的磁滞回线图；

图55是说明2层存储节点构造的MTJ存储器单元的磁化特性的不均匀性的概念图；

图56是说明图55所示的自由磁化层的磁化特性的磁滞回线图。

发明的具体实施例

下面参考附图详细说明本发明的实施例。图中相同的符号表示相同或相当的部分。

实施例1

参考图1，MRAM器件1响应来自外部的控制信号CMD和地址信号ADD执行随机存取，执行写入数据DIN的输入和读出数据DOUT的输出。

MRAM器件1具有响应控制信号CMD控制MRAM器件1整体动作的控制器电路5和具有配置为行列状的多个MTJ存储器单元的存储器阵列10。关于存储器阵列10的结构在后面详细说明，分别对应MTJ存储器单元的行(下面简称为存储器单元行)配置多个写入字线WWL和读出字线RWL。对应MTJ存储器单元阵列的列(下面简称存储器单元列)配置位线BL和源线SL。

MRAM器件1还具有行解码器20、列解码器25、字线驱动器30、字线电流控制电路40和读出/写入控制电路50，60。

行解码器20对应地址信号ADD表示的行地址RA执行存储器阵列10的行选择。列解码器25对应地址信号ADD表示的列地址CA执行存储器阵列10的列选择。字线驱动器30根据行解码器20的行选择结果选择地激活读出字线RWL或写入字线WWL。通过行地址RA和列地址CA表示指定给数据读出或数据写入对象的存储器单元(下面称为选择存储器单元)。

字线电流控制电路40是为在数据写入时向写入字线WWL流入数据写入电流而设置的。读出/写入控制电路50，60是对为在数据读出和数据写入时向位线BL流入数据写入电流和传感电流(数据读出电流)而与存储器阵列10相邻的区域中配置的电路群的统称。

参考图2，存储器阵列10包含排列为n行×m列(n，m为自然数)的2层存储节点结构的MTJ存储器单元MCa。存储器单元MCa包含存取晶体管ATR和隧道磁电阻元件100a。

对应存储器单元行分别设置读出字线RWL1～RWLn和写入字线WWL1～WWLn。分别对应存储器单元列来分别设置位线BL1～BLm和源线SL1～SLm。源线SL1～SLn的每一个在对应的存储器单元行中与存取晶体管ATR的源侧耦合，同时提供接地电压VSS。

字线电流控制电路40在夹持存储器阵列10与字线驱动器30相反侧的区域中将各写入字线WWL耦合接地电压VSS。由此，对通过字线驱动器30选择地和电源电压VDD耦合的写入字线可流过一定方向的数据写入电流Ip。

图2代表性地表示与第1，2行和第n行和第1和第m列对应的读出字线RWL1，RWL2，RWLn、写入字线WWL1，WWL2，WWLn、位线BL1，BLm和源线SL1，SLm以及与这些对应的一部分存储器单元。

参考图3，图2所示的MTJ存储器单元MCa包含隧道磁电阻元件100a。隧道磁电阻元件100a包含反铁磁层101、固定磁化层102、自由磁化层103和104、隧道势垒层105以及中间层107。

固定磁化层102具有固定的磁化方向，形成在反铁磁层101上。反铁磁层101配置来更牢固地固定固定磁化层102的磁化方向。隧道势垒层105形成在固定磁化层102和自由磁化层103之间。自由磁化层103和104配置成夹住磁性上具有中性特性的中间层107。中间层107由非磁性导电体形成。

中间层107的形状和电特性可自由设定。根据实施例1的结构中，使用中间层107形成位线BL。即，属于相同的存储器单元列的MTJ存储器单元之间为使之间层107之间电耦合，将中间层107配置为在列方向上延伸并形成为条状的金属布线，从而形成位线BL。

数据写入时，在中间层107(位线BL)中对应写入数据的电平流过其方向变化的数据写入电流±Iw。另一方面，沿着行方向配置的写入字线WWL中流过不管写入数据的电平如何都为一定方向的数据写入电流Ip。

对于自由磁化层103和104，通过流过中间层107(位线BL)的写入电流±Iw产生的数据写入磁场，施加易磁化轴(EA：Easy Axis)的磁场。与此相反，由流过写入字线WWL的数据写入电流Ip产生的数据写入磁场施加难磁化轴(HA：Hard Axis)的磁场。

接着使用图4说明数据写入时的自由磁化层的磁化方向。图4A和图4B相当于图3的P-Q截面图。

参考图4A和4B，流过中间层107(位线BL)的数据写入电流±Iw的方向因写入数据的电平而异。

图4A中，表示出中间层107(位线BL)中流过正方向的数据写入电流+Iw的情况。对应的写入字线WWL中也流过数据写入电流Ip时，自由磁化层103和104的磁化方向响应于数据写入电流+Iw产生的数据写入磁场而改换。

此时，通过夹住非磁性的中间层107将自由磁化层103和104形成为层状，由于流过107中间层的数据写入电流产生的磁场可有效地将二者在彼此相反的方向上磁化为环状。一个自由磁化层的磁化产生的磁力线作为磁化另一个自由磁化层的磁力线，彼此相互作用。

由此，可减小自由磁化层103和104的反转磁场强度产生所需的数据写入电流，由于磁力线不向外部扩张，因此可抑制对其他的存储器单元产生恶劣影响。

另一方面，固定磁化层102的磁化方向固定到一定方向。因此，由数据写入电流+Iw进行数据写入的结果是固定磁化层102和自由磁化层103的磁化方向为相反方向，因此增大隧道磁电阻元件100a的电阻值。

另一方面，图4B中表示出中间层107(位线BL)中流过负方向的数据写入电流-Iw的情况。此时在与图4A的情况相反的方向上磁化自由磁化层103和104。流过写入字线WWL中的数据写入电流Ip如已经说明的那样不管写入数据的电平如何都保持一定方向。

因此，通过数据写入电流-Iw执行数据写入的存储器单元中，固定磁化层102和自由磁化层103的磁化方向一致。其结果是隧道磁电阻元件100a的电阻值减小。

这样，仅对应的写入字线WWL和中间层107(位线BL)二者中流过数据写入电流的MTJ存储器单元中。决定自由磁化层103和104的材质和厚度，以使得自由磁化层103和104的磁化方向可改变，即执行数据写入。

在根据实施例1的MTJ存储器单元中的隧道磁电阻元件中，与图51所示的已有隧道磁电阻元件不同，自由磁化层103和104的磁矩不需要有强弱。因此，自由磁化层103和104的每一个可用相同材质相等厚度形成。从而，可避免制造工序的复杂化。

再次参考图3，存取晶体管ATR包含作为P型衬底110上形成的n型区域的源/漏区域111和112、栅极113。源/漏区域111和接地电压VSS电耦合。

属于相同的存储器单元行的MTJ存储器单元之间为使栅极113彼此电耦合，通过在行方向上延伸配置栅极113来配置读出字线RWL。即，响应读出字线RWL的激活(H电平)接通存取晶体管ATR。

隧道磁电阻元件100a和存取晶体管ATR的源/漏区域112经势垒金属108和通路孔115电耦合。势垒金属108是用于对反铁磁体101电连接的缓冲部件。

数据读出时，通过激活读出字线RWL(H电平)经隧道磁电阻元件100a的电阻将位线BL下拉到接地电压VSS。如已经说明的那样，对应自由磁化层103和固定磁化层102的磁化方向的相对关系改变隧道磁电阻元件100a的电阻值，因此对应MTJ存储器单元的存储数据，位线BL的电压变化举动不同。

因此，位线BL中产生对应MTJ存储器单元MCa的存储数据电平的电压变化，使得通过检测流过传感电流时的位线BL的电压可读出MTJ存储器单元MCa的存储数据。

如上那样，自由磁化层104设置来在数据写入时与自由磁化层103一起磁化为环状，但数据写入时和数据读出时，电气上不起任何作用。因此，自由磁化层104如图3所示可配置为每个MTJ存储器单元的独立的元件，也可按与位线BL同样的图形配置为条状。

通过这种结构，在图2所示的存储器阵列中，通过在与选择存储器单元对应的写入字线WWL和位线BL的每一个中流过数据写入电流，并且数据读出时，激活与选择存储器单元对应的写入字线RWL的同时检测位线BL的电压，可执行数据写入和数据读出。

图5表示具有2层存储节点构造的MTJ存储器单元的其他结构例。

参考图5，具有2层存储节点构造的MTJ存储器单元MCb与图3所示的MTJ存储器单元MCa相比，不同点在于写入字线WWL配置得比隧道磁电阻元件100a和位线BL更上层。其他部分的结构与图3同样，因此不反复详细说明。从而对存储器单元MCb的数据写入和数据读出与存储器单元MCa同样执行。

通过这种结构，隧道磁电阻元件100a和存取晶体管ATR之间不需要设置布线层，因此二者的距离可缩短。其结果是通路孔115的宽高比(纵/横尺寸比)可减小，从而容易形成通路孔115，可简化制造工序。

图6表示存储器阵列10的其他结构例。图6的结构中，可采用图2和图5分别示出的MTJ存储器单元MCa和MCb中的任何一个。

参考图6，对应各存储器单元列配置位线对。位线对BLP由2根互补位线构成。图6中，代表性示出第1列和第m列的位线对BLP1和BLPm。位线对BLP1包括位线BL1和/BL1，位线对BLPm包括位线BLm和/BLm。下面将位线对BLP1～BLPm统称为位线对BLP。同样，将位线/BL1～/BLm统称为位线/BL。位线BL和/BL使用中间层107形成。

MTJ存储器单元每一行与位线BL和/BL中的一个耦合。例如，就属于第1列的存储器单元作说明，则第1行的存储器单元与位线BL耦合，第2行的存储器单元与位线/BL耦合。下面同样，各个存储器单元在奇数行中与位线对的一方BL1～BLm连接，在偶数行中与位线对的另一方/BL1～/BLm连接。其结果是读出字线RWL对应行选择结果被选择地激活时，位线对的一方BL1～BLm和位线对的另一方/BL1～/BLm中的一个与存储器单元耦合。

列解码器25对应列地  CA的解码结果将分别对应存储器单元列的列选择信号YS1～Ysm中的一个激活为选择状态(H电平)。传送读出数据和写入数据的数据总线对DBP具有互补的数据总线DB和/DB。

读出/写入控制电路50包含列选择栅CSG1～CSGm、数据写入电路51W和数据读出电路51R。

列选择栅CSG1～CSGm分别配置在位线对BLP1～BLPm和数据总线对DBP之间。列选择栅CSG1～CSGm的每一个包含电耦合在数据总线DB和对应的位线BL之间的晶体管开关、电耦合在数据总线/DB和对应的位线/BL之间的晶体管开关。这些晶体管开关响应对应的列选择信号的激活而导通。

例如，列选择栅CSG1包含电耦合在数据总线DB和位线BL1之间响应列选择信号YS1的激活而导通的晶体管开关、电耦合在数据总线/DB和对应的位线/BL1之间响应列选择信号YS1的激活而接通的的晶体管开关。

分别对应位线对BLP1～BLPm来分别设置用于电耦合对应的互补位线之间的短路晶体管EQT1～EQTm和控制信号EQS1～EQSm。控制信号EQS1～EQSm在数据写入时在对应的存储器单元列被选择为数据写入对象的情况下被激活H电平。下面统称短路晶体管EQT1～EQTm为短路晶体管EQT。

各短路晶体管EQT在控制信号EQS1～EQSm的对应的一个被激活为H电平时，电耦合对应的位线BL和/BL。或者，替代各个控制信号EQS1～EQSm，在数据写入时使用被激活(H电平)的控制信号WE。

数据写入电路51W在数据写入时对应写入数据DIN将数据总线DB和/DB分别设定到电源电压VDD和接地电压VSS之一。另外，数据写入时，至少选择存储器单元列中，短路晶体管EQT接通，因此对应由数据写入电路51W设定的数据总线DB和/DB的电压差，将数据写入电流流过选择的存储器单元列的位线BL和/BL，将其作为往返电流。另一方面，与选择的存储器单元行对应的写入字线WWL中提供不依赖于写入数据的电平的一定方向的数据写入电流Ip。

根据这种结构，数据写入时，仅通过对应写入数据DIN的电平改换数据总线DB和/DB的电压设定就可容易地控制流过位线BL(/BL)的数据写入电流±Iw的方向。即，可简化数据写入电路51W的结构。

接着说明数据读出动作。

数据读出时，经对应的位线BL或/BL和选择存储器单元中的隧道磁电阻元件100a将数据总线DB和/DB之一下拉到接地电压VSS。其结果是和选择存储器单元连接的数据总线DB或/DB上产生对应选择存储器单元的存储数据电平的电压变化。数据读出线路51R对应数据总线DB和/DB的电压生成读出数据DOUT。

或者，在存储器阵列10中配置具有MTJ存储器单元的电阻值R0和R1的中间值的伪存储器单元(未示出)，在数据读出时，在数据总线DB和/DB上连接选择存储器单元和伪存储器单元之一。此时，数据读出线路51R根据数据总线DB和/DB的电压比较执行互补型的数据读出，提高动作裕度。

图7表示存储器阵列10的另一结构例。

图7所示的结构中，具有2层存储节点构造的存储器单元MCc配置为n行×m列。另外，数据写入用的写入位线WBL和数据读出用的读出位线RBL分割配置。另一方面，省略源线SL的配置。

写入位线WBL和读出位线RBL分别对应存储器单元列配置。图7中，代表性示出对应第1列和第m列的写入位线WBL1，WBLm和读出位线RBL1，RBLm。统称读出位线RBL1～RBLm时以及统称写入位线WBL1～WBLm时分别使用符号RBL和WBL。

参考图8，具有图7所示的2层存储节点构造的MTJ存储器单元MCc与图5所示的MTJ存储器单元MCa相比，不同点是还配置在列方向上延伸设置的读出位线RBL。

使用中间层107形成写入位线WBL。写入位线WBL上在数据写入时流过数据写入电流±Iw。另一方面，在数据读出时通过读出/写入控制电路50，60将各写入位线WBL设定到接地电位VSS。

读出位线RBL经通路孔116电耦合于存取晶体管ATR的源/漏区域111。数据读出时源/漏区域112用作存取晶体管ATR的源区。

其结果是响应于存取晶体管ATR的接通，在读出位线RBL～存取晶体管ATR～隧道磁电阻元件100a～写入位线WBL(接地电位VSS)中形成传感电流路径。

再次参考图7，通过在与选择存储器单元对应的写入字线WWL和读出位线WBL中分别流过数据写入电流Ip和±Iw执行数据写入。

数据读出时，响应与选择存储器单元对应的读出字线RWL的激活经选择存储器单元中的隧道磁电阻元件100a可将与选择存储器单元对应的读出位线RBL下拉到接地电位VSS。其结果是在读出位线RBL上产生对应选择存储器单元的存储数据的电平的典雅变化，从而可读出选择存储器单元的存储数据。

图9表示具有2层存储节点构造的MTJ存储器单元的其他结构例。

参考图9，MTJ存储器单元MCd与图5所示的MTJ存储器单元MCb相比，不同点在于不在中间层107中形成位线BL而设置与位线BL独立的金属布线层。

即图9的结构中，中间层107固定在固定电压，如接地电压VSS。其结果是不需要考虑MTJ存储器单元之间的电干扰，因此可将中间层107作成平面状或条状的任何形状。即中间层107的形状自由度提高，故得到的效果是制造过程简易，成品率提高。

位线BL在列方向上延伸配置，经通路孔116电耦合于源/漏区域111。另一方面，存取晶体管ATR的源/漏区域112经通路孔115和势垒金属108电耦合于隧道磁电阻元件100a。

数据写入时，位线BL和写入字线WWL上分别流过数据写入电流±Iw和Ip，使得可将自由磁化层113和114磁化到与写入数据DIN对应的方向上。在MTJ存储器单元MCd中，为使自由磁化层113和114的磁矩(磁化阈值)有强弱，可用不同材质和厚度分别制作。

数据读出时，通过激活读出字线RWL，经隧道磁电阻元件100a的电阻将位线BL下拉到接地电位VSS。其结果是位线BL上产生对应隧道磁电阻元件的电阻值，即MTJ存储器单元的存储数据电平的电压变化，从而可读出选择存储器单元的存储数据。

这样根据实施例1的2层存储节点构造的MTJ存储器单元，即便在缩小存储器单元尺寸的情况下，也可抑制产生反转磁场强度的数据写入电流量的增大，从而容易缩小(scaling)存储器单元。

对于相同尺寸的存储器单元，由于可抑制产生反转磁场强度的数据写入电流量，因此可降低功耗。尤其，在2层自由磁化层夹住的中间层中流过数据写入电流，可有效地得到反转磁场强度，从而用更小的数据写入电流即可进行数据写入，进一步降低消耗电流。

由于使用隧道磁电阻元件内的中间层来形成位线，因此可减少需要的金属布线层的数目。这样，尤其在MRAM器件和逻辑电路等上混装来构成系统在芯片上器件时，在MRAM阵列尚不区域中可使用的金属布线层的数目可增加，从而逻辑电路的设计自由度增加，可减少芯片尺寸。

实施例2

实施例1中，说明了使用隧道磁电阻元件内的中间层来形成位线的结构。但是中间高才生的膜厚不能设计到很薄，因此在列方向上延伸中间层来配置位线BL时，其电阻值会比较大。因此数据读出速度降低，难以供给足够的数据写入电流。

因此，实施例2中，对于配置实施例1说明的2层存储节点构造的MTJ存储器单元的存储器阵列，采用所谓的分层位线结构。

参考图10，在根据实施例2的结构中，在存储器阵列10中分别对应存储器单元分层设置主位线MBL和子位线SBL。另外，分别对应存储器单元列配置主位线MBL和互补的主位线/MBL和子位线SBL和互补的子位线/SBL。子位线SBL和/SBL与图3和图5所示的位线BL一样，使用隧道磁电阻元件100a的中间层107来形成。另一方面，主位线MBL和/MBL使用电阻小的独立的金属布线形成。主位线MBL和/MBL构成主位线对MBLP，子位线SBL和/SBL构成子位线对SBLP。

图10中，代表性表示出第1列和第m列的主位线MBL1和/MBL1以及MBLm和/MBLm。主位线MBL1和/MBL1构成主位线对MBLP。下面分别统称主位线MBL1～MBLm和/MBL1～/MBLm时，简称为主位线MBL和/MBL。统称主位线对MBLP1～MBLPm时简称为主位线对MBLP。

读出/写入控制电路50用作为对与选择的存储器单元列对应的主位线MBL和/MBL提供数据写入电流±Iw的供给源。例如，读出/写入控制电路50具有和图6相同的结构，对应写入数据DIN的数据电平将与选择的存储器单元列对应的主位线MBL和/MBL分别耦合于电源电压VDD和接地电压VSS。

各存储器单元列沿着行方向被分割为k个存储器块。例如，属于第1列的MTJ存储器单元全分割为存储器块MBa11～MBak1，同样属于第m列的MTJ存储器单元全分割为存储器块MBa1m～MBakm。存储器阵列10整体中，存储器块MBa11～MBakm按k行×m列呈行列状配置。下面也称为存储器块MBa。

在各存储器单元列中，子位线SBL在每个存储器块MBa上配置。在各个存储器块MBa中，配置子位线SBL和互补的子位线/SBL。互补的子位线SBL和/SBL构成子位线对SBLP。例如，在存储器块MBa11中，配置构成子位线对SBLP11的子位线SBL11和/SBL11。

下面在分别统称子位线SBL11～SBLkm和/SBL11～/SBLkm的情况下，简单称为子位线SBL和/SBL。

块选择信号BS1～BSk分别对应存储器块的行设置。统称块选择信号BS1～BSk，则简称为块选择信号BS。块选择信号BS在包含选择存储器单元的存储器块的行中被激活。

即，通过块选择信号BS和存储器单元列(主位线对MBLP)的选择可选择包含选择存储器单元的特定的存储器块。

图11是表示存储器块MBa的结构的电路图。各存储器块MBa的结构相同，因此图11中代表性表示出存储器块MBa11的结构。存储器块MBa11中配置子位线SBL11和/SBL11。

参考图11，在存储器块MBa11中配置多行(例如3行)×1列的存储器单元群。

下面在实施例2及其变形例中，表示出各存储器块中包含的存储器单元行的数目为3个的结构例，但本发明的适用不限于此，与各存储器块对应的存储器单元行的数目可为任意的多个。

与图6所示结构相同，在各存储器单元列中，MTJ存储器单元MCa每一行连接子位线SBL11和/SBL11之一。例如，与奇数行对应的MTJ存储器单元MCa耦合子位线SBL11，与偶数行对应的MTJ存储器单元MCa耦合子位线/SBL11。

下面对于实施例2及其变形例，表示出各存储器块中配置MTJ存储器单元MCa的结构的例子，但可替代MTJ存储器单元MCa来采用图5和图9所示的MTJ存储器单元MCb和MCd。

MTJ存储器单元MCa包含存取晶体管ATR和隧道磁电阻元件100a。存取晶体管ATR电耦合在隧道磁电阻元件100a和接地电压VSS之间。存取晶体管ATR的栅上耦合对应的存储器单元行的读出字线RWL。

子位线SBL11和/SBL11的每一个对每个存储器块MBa分割，因此布线缩短。其结果是使用隧道磁电阻元件100a的中间层107形成的各子位线SBL的电阻值可被抑制。

存储器块MBa11还包含电流开关晶体管SWTa和SWTb以及短路晶体管EQT11。

电流开关晶体管SWTa电耦合在主位线MBL1和子位线SBL11的一端(靠近读出/写入控制电路50的一侧)之间。同样，电流开关晶体管SWTb电耦合在主位线/MBL1和子位线/SBL11的一端(靠近读出/写入控制电路50的一侧)之间。电流开关晶体管SWTa和SWTb的每一个的栅上输入块选择信号BS1。

短路晶体管EQT11响应写入选择信号WMB11电耦合子位线SBL11和/SBL11的另一端(远离读出/写入控制电路50的一侧)。

写入选择信号WMB11至少在数据写入时在块选择信号BS1被激活的情况下激活为H电平。或者，除列选择结果外，在数据写入时，激活块选择信号BS1并且选择与主位线对MBLp1对应的存储器单元列的情况下，被激活为H电平。

存储器块MBa11成为数据写入对象时，短路晶体管EQT11和电流开关晶体管SWTa和SWTb的每一个都被接通。其结果是通过读出/写入控制电路50切换主位线MBL1和/MBL1的电压极性(电源电压VDD和接地电压VSS)，在子位线SBL11和/SBL11中流过对应写入数据DIN的电平的方向的数据写入电流±Iw，作为由短路晶体管EQT11折返的往返电流。因此，可简化作为数据写入电流±Iw的供给源的读出/写入控制电路50的结构。

另外，选择地激活与选择存储器单元对应的写入字线WWL，接受数据写入电流Ip的供给。由此，也对选择存储器单元写入写入数据DIN。

另一方面，存储器块MBa11被选择为数据读出对象的情况下，电流开关晶体管SWTa和SWTb导通，而短路晶体管EQT11断开。由此，子位线SBL11和/SBL11分别电耦合主位线MBL1和/MBL1。

根据实施例2的结构中，执行使用了伪存储器单元DMC的所谓的互补型的数据读出。互补型的数据读出执行用的伪存储器单元DMC对应主位线MBL和/MBL的每一个配置。图11中代表性表示出对应主位线MBL1设置的伪存储器单元和对应主位线/MBL1设置的伪存储器单元。

伪存储器单元DMC的每一个具有存取晶体管ATR和伪电阻Rd。伪电阻Rd的电阻值设定在分别对应存储数据的电平1和0的MTJ存储器单元的电阻值R1和R0的中间值，即设定为R1＜Rd＜R0。

对应主位线MBL1的伪存储器单元响应伪字线DWL0的激活而电耦合在接地电压VSS和主位线MBL1之间。另一方面，对应主位线/MBL1设置的伪存储器单元响应伪字线DWL1的激活而电耦合在主位线/MBL1和接地电压VSS之间。

伪字线DWL0和DWL1响应选择存储器单元属于奇数行还是偶数行被选择激活。即，选择存储器单元属于奇数行的情况下，也就是选择存储器单元电耦合主位线MBL1的情况下，由于将伪存储器单元DMC耦合于主位线/MBL1，伪字线DWL1被激活。相反，选择存储器单元属于偶数行的情况下，由于将伪存储器单元DMC耦合于主位线MBL1，伪字线DWL0被激活。

由此，数据读出时，互补的主位线MBL1和/MBL1上电耦合选择存储器单元和伪存储器单元DMC之一。因此，通过检测主位线MBL1和/MBL1的电压差可读出选择存储器单元的存储数据。

各子位线SBL，/SBL的布线缩短，其电阻值减小，因此使用根据实施例1的2层存储节点构造的MTJ存储器单元实现数据写入时功耗减少的结构也不会导致数据读出的速度降低。

实施例2的变形例1

实施例2的变形例1中，说明可执行有效的数据写入电流供给的分层子位线结构。

参考图12，在根据实施例2的变形例1的结构中，图10所示的存储器阵列10的结构中，替代存储器块MBa11～MBakm而配置存储器块MBb11～MBbkm。存储器块MBb11～MBbkm的每一个具有相同结构，因此图12中代表性示出存储器块MBb11的结构。

存储器块MBb11与图11所示的存储器块MBa11相比，不同点是更换短路晶体管EQT11和电流开关晶体管SWTa，SWTb的配置位置。

存储器块MBb11中，短路晶体管EQT11连接靠近子位线SBL11和/SBL11的读出控制电路50的一端之间。同样，电流开关晶体管SWTa电耦合在远离子位线SBL11的读出控制电路50的另一端和主位线MBL1之间，电流开关晶体管SWTb电耦合在子位线/SBL11的另一端(远离读出控制电路50侧)和主位线/MBL1之间。

通过这种结构，在数据写入时，数据写入电流±Iw按彼此相反方向分别流向主位线MBL1和子位线SBL11。同样，在主位线/MBL1和子位线/SBL11之间也流过彼此相反方向的数据写入电流±Iw。

接着图13A和13B说明根据实施例2的变形例1的存储器块的数据写入磁场产生状态。

图13A中表示出子位线SBL(/SBL)上流过正方向的数据写入电流+Iw时的数据写入磁场状态。此时，主位线MBL(/MBL)上在反方向上流过数据写入电流，因此通过分别流过子位线SBL(/SBL)和主位线MBL(/MBL)的数据写入电流产生的数据写入磁场在自由磁化层104中彼此强烈耦合。由于自由磁化层104的磁化产生的磁力线用作磁化另一自由磁化层103的磁力线，因此通过更小的数据写入电流产生反转磁场强度。

图13B中表示出对子位线SBL(/SBL)上流过负方向的数据写入电流-Iw时的数据写入磁场状态。此时，与图13A相同，作用于自由磁化层104的数据写入磁场彼此强烈耦合，因此通过更小的数据写入电流可执行对MTJ存储器单元的数据写入。

再次参考图12，存储器块MBb11的其他部分的结构与图11所示的存储器块MBa11相同，因此不反复其详细说明。即，根据实施例2的变形例1的结构的数据读出动作与根据实施例2的存储器块MBa同样执行。

实施例2的变形例2

实施例2的变形例2中，说明对多个存储器单元列的每一个配置主位线的结构。

参考图14，在根据实施例2的变形例2的结构的存储器阵列的结构中，在按行列状布置的存储器块MBb11～MBbkm的每一个中独立设置构成子位线对SBLP的子位线SBL和/SBL。各主位线对MBLP对多个存储器单元列的每一个配置。图12中作为一例表示出对2个存储器单元列的每一个配置主位线对MBLP的结构。因此，在存储器阵列10整体中，配置h个(h∶h＝m/2的整数)的主位线对MBLP1～MBLPh。伪存储器单元DMC对于各主位线MBL的配置与图11相同，因此不作详细说明。

主位线对MBLP1为存储器块MBb11～MBbk1和MBb12～MBbk2共有。

图12中输入电流开关晶体管SWTa和SWTb的栅的块选择信号BS1为在与相同的主位线对应的多个存储器单元之间进行选择而进行细分。

图14的结构中，块选择信号BS1分为块选择信号BS1A和BS1B。块选择信号BS1A在选择第1行的存储器块并且选择存储器单元属于奇数列时被激活。另一方面，块选择信号BS1B在选择第1行的存储器块并且选择存储器单元属于偶数列时被激活。即，与相同的存储器块的行对应的块选择信号BS1A和BS1B对应选择存储器单元属于偶数列还是奇数列激活其中一个。

对存储器块MBa11～MBak1分别传送块选择信号BS1A～BskA，对存储器块MBa12～MBak2分别传送块选择信号BS1B～BSkB。通过组合主位线对MBP的选择和块选择信号BS1A，BS1B～BskA，BSkB，可指定包含选择存储器单元的存储器块。

通过这种结构，在存储器阵列10整体中，可减少主位线的配置根数。其结果是确保主位线的布线间距。

由此，数据写入时流过比较大的电流的主位线的布线宽度，即截面面积可充分确保，降低电流密度。因此抑制主位线的电迁移现象等产生。提高MRAM器件的动作可靠性。

另外，随着减少主位线的配置根数，可减少伪存储器单元的配置个数，从而可实现芯片面积的减少。

实施例2的变形例3

在实施例2以后的变形例中，说明各存储器块具有开放位线结构的情况。

参考图15，根据实施例2的变形例3的存储器阵列10中，存储器块MBc11～MBckh按k行×h列呈行列状配置。存储器块MBc11～MBckh的每一个包含2个存储器单元列。因此，存储器单元行和存储器单元列数若与实施例2相同，则存储器块的个数为实施例2的一半。下面统称存储器块MBc11～MBchk，将其简称存储器块MBc。

主位线MBL1～MBLm分别对应存储器单元列设置。即，各存储器块MBc对应成对的2根主位线MBL。

除与图10相同的块选择信号BS1～BSk，设置写入选择信号WMB1A，WMB1B～WMBkA，WMBkB。写入选择信号WMB1A，WMB1B～WMBkA，WMBkB对应选择存储器单元属于的存储器块的行和选择存储器单元属于奇数列还是偶数列被选择地激活。例如，写入选择信号WMB1A在选择存储器单元属于第1行的存储器块的行并且属于奇数列的情况下被激活。同样，写入选择信号WMB1B在选择存储器单元属于第1行的存储器块的行并且属于偶数列的情况下被激活。

图16是说明图15所示的存储器块MBb的结构的电路图。存储器块MBc11～MBckh的每一个相同，因此图16中代表性示出存储器块MBc11的结构。

参考图16，存储器块MBc11具有3行×2列的存储器单元。存储器块MBc11上配置子位线SBL11和/SBL11。MTJ存储器单元Mta在各存储器单元行中分别对应子位线SBL11和/SBL11二者配置。

存储器块MBc11还具有电流开关晶体管SWTa，SWTb，SWTc，SWTd。

电流开关晶体管SWTa电耦合在主位线MBL1和靠近子位线SBL11的读出/写入控制电路50的一侧的一端之间。电流开关晶体管SWTb电耦合在主位线MBL2(/MBL1)和子位线/SBL11的一端(靠近读出/写入控制电路50的一侧)之间。电流开关晶体管SWTa，SWTb的每一个的栅上输入块选择信号BS1。

电流开关晶体管SWTc电耦合在主位线MBL2(/MBL1)和子位线SBL11的一端(远离读出/写入控制电路50的一侧)之间。电流开关晶体管SWTd电耦合在主位线MBL1和子位线/SBL11的另一端(远离读出/写入控制电路50的一侧)之间。电流开关晶体管SWTc，SWTd的每一个的栅上分别输入写入选择信号WMB1A和WMB1B。

接着，说明存储器块MBc11的数据写入动作。

连接子位线SBL11的存储器单元被选择为数据写入对象的情况下，块选择信号BS1和写入选择信号WMB1A被激活为H电平，电流开关晶体管SWTa，SWTb，SWTc导通。另一方面，电流开关晶体管SWTd断开。由此形成主位线MBL1～电流开关晶体管SWTa～子位线SBL11～电流开关晶体管SWTc～主位线MBL2(/MBL1)的电流路径。

同样，连接子位线/SBL11的存储器单元被选择为数据写入对象的情况下，块选择信号BS1和写入选择信号WMB1B被激活为H电平，电流开关晶体管SWTa，SWTb，SWTd导通。另一方面，电流开关晶体管SWTc断开。由此形成主位线MBL1～电流开关晶体管SWTd～子位线/SBL11～电流开关晶体管SWTb～主位线MBL2(/MBL1)的电流路径。

另外，由读出/写入控制电路50将对应存储器块MBc11的成对的2根主位线MBL1和MBL2的电压设定为和图11等的互补的主位线MBL1和/MBL1相同，使得可向子位线SBL11和/SBL11中流过对应写入数据电平的方向的数据写入电流±Iw。

另一方面，数据读出时，电流开关晶体管SWTc和SWTd二者被断开，而电流开关晶体管SWTa和SWTb接通。因此主位线MBL1和MBL2的每一个上电耦合与选择的存储器单元行对应的存储器单元。其结果是通过检测对应选择的存储器单元列的主位线MBL的电压可读出选择存储器单元的存储数据。

通过这种结构，在各存储器块中根据开放型位线结构，在配置子位线和MTJ存储器单元的结构中也执行享有和实施例2相同的效果的数据写入和数据读出。

实施例2的变形例4

参考图17，在根据实施例2的变形例4的存储器阵列中，与根据图15所示的实施例2的变形例3的结构不同点是替代存储器块MBc11～MBckh，而配置存储器块MBd11～MBdkh。统称存储器块MBd11～MBdkh为存储器块MBd。

另外，块选择信号BS1～BSk细分为反映列选择结果的块选择信号BS1A，BS1B～BskA，BSkB。块选择信号BS1A，BS1B～BskA，BSkB的设定与上述说明同样，因此不作详细说明。

图18是说明图17所示的存储器块MBd的结构的电路图。存储器块MBd11～MBdkh结构相同，因此图18中表示出存储器块MBd11的结构。

参考图18，存储器块MBd11与图16所示的存储器块MBc11比较，不同点是具有电流开关晶体管SWTc，SWTd，SWTe，SWTf。

电流开关晶体管SWTc电耦合在主位线MBL2和子位线SBL11的一端(靠近读出/写入控制电路50的一侧)之间。电流开关晶体管SWTd电耦合在主位线MBL1和子位线/SBL11的一端(靠近读出/写入控制电路50的一侧)之间。电流开关晶体管SWTc，SWTd的每一个的栅上分别输入写入选择信号WMB1A和WMB1B。

电流开关晶体管SWTe电耦合在主位线MBL1和子位线SBL11的一端(远离读出/写入控制电路50的一侧)之间。电流开关晶体管SWTf电耦合在主位线MBL2和子位线/SBL11的另一端(远离读出/写入控制电路50的一侧)之间。电流开关晶体管SWTc，SWTd的每一个的栅上分别输入块选择信号BS1A和块选择信号BS1B。

接着，说明存储器块MBd11的数据写入动作。

连接子位线SBL11的存储器单元被选择为数据写入对象的情况下，块选择信号BS1 A和WMB1A被激活，因此电流开关晶体管SWTc，SWTe接通。另一方面，电流开关晶体管SWTd和SWTf断开。其结果是在主位线MBL1～电流开关晶体管SWTe～子位线SBL11～电流开关晶体管SWTc～主位线MBL2(/MBL1)的电流路径中流过数据写入电流±Iw。

因此，根据实施例2的变形例4的结构中，按相反方向分别流过主位线MBL1和子位线SBL11的数据写入电流±Iw产生的数据写入磁场被施加在选择存储器单元上。

此时，按相反方向分别流过主位线MBL2(/MBL1)和子位线/SBL11的数据写入电流±Iw产生的数据写入磁场被施加在选择存储器单元上。

对应存储器块MBd11的2根主位线MBL1和MBL2的电压设定与图16所示的存储器块MBc11同样，因此不作详细说明。

其结果是根据实施例2的变形例4的数据写入时，与图13所示相同，在隧道磁电阻元件100a中的自由磁化层104中施加作用在彼此非常一致的方向上的数据写入磁场。

因此，除根据实施例2的变形例3的结构的享受效果外，可通过更小的数据写入电流在隧道磁电阻元件中的自由磁化层中得到反转磁场强度，从而通过数据写入电流的抑制可实现功耗的降低。

另一方面，数据读出时，对应选择存储器单元对应于子位线SBL11和/SBL11中的哪一个选择地激活块选择信号BS1A和BS1B之一。写入选择信号WMB1A和WMB1B的每一个都不被激活。

因此，数据读出时，电流开关晶体管SWTc和SWTd二者被断开。另一方面，电流开关晶体管SWTe和SWTf对应选择存储器单元属于奇数列还是偶数列被选择地接通。

通过这样的结构，对与包含选择存储器单元的存储器块对应的2根主位线中的与选择存储器单元对应的一个，经子位线SBL或/SBL电耦合选择存储器单元。

另一方面，对该2根主位线中的另一个，不耦合MTJ存储器单元，因此与实施例2说明的相同，通过耦合伪存储器单元DMC，执行互补型的数据读出，可提高数据读出时的动作裕度。即，如图17所示，对应相邻的2根主位线的每一个，分别配置由伪字线DWL0选择的伪存储器单元和由伪字线DWL1选择的伪存储器单元可执行互补型的数据读出。

实施例2的变形例5

实施例2的变形例5中，表示出由多个存储器块的列共有1根主位线MBL的结构。

图19中，表示出由2列的存储器块共有成对的2根主位线MBL的结构。因此对应4个存储器单元列配置2根主位线MBL。

与此相应，图15所示的块选择信号BS1～BSk包含与对应成对的2根主位线的4个存储器单元列有关的4∶1的列选择结果，细分为块选择信号BS1A，BS1B，BS1C，BS1D～BSkA，BSkB，BSkC，BSkD。

同样，对于数据写入时被激活的写入选择信号，细分为WMB1A，WMB1B，WMB1C，WMB1D～WMBkA，WMBkB，WMBkC，WMBkD。

例如，在存储器块MBd12中，与子位线SBL12对应的存储器单元被选择为数据写入对象时，块选择信号BS1C和写入选择信号WMB1C被激活。与此相反，与子位线/SBL11对应的存储器单元被选择为数据读出对象时，仅块选择信号BS1D被激活。

存储器块MBd11～MBdkm的结构与图18相同，因此不作详细说明。但是，不同点是将输入到电流开关晶体管SWTc，SWTd，SWTe，SWTf的每一个的栅上的块选择信号和写入选择信号置换为反映4∶1的列选择结果的图19所示的块选择信号和写入选择信号。

通过这种结构，可进一步将存储器阵列10整体的主位线MBL的配置根数抑制为1根(1∶1＝h/2＝m/4表示的整数)。即，主位线的配置根数为存储器单元列的数目的一半。其结果是可确保主位线的布线间距和布线宽度(即截面面积)，从而抑制电流密度，避免电迁移现象等的产生，提高MRAM器件的动作稳定性。

实施例3

在实施例3中，说明也对实施例1说明的2层存储节点构造以外的MTJ存储器单元采用实施例2说明的分层位线结构的技术。

参考图20，单层存储节点构造的MTJ存储器单元MCe包含隧道磁电阻元件100b和存取晶体管ATR。隧道磁电阻元件100b包含反铁磁层101、固定磁化层102、自由磁化层103和隧道势垒105。即，隧道磁电阻元件100b具有与图48和图49所示的已有结构的隧道磁电阻元件TMR相同的结构，与存储节点相当的自由磁化层由单层构成。

存取晶体管ATR的构造与图3所示的MTJ存储器单元MCa相同，因此不作详细说明。存取晶体管ATR经势垒金属108和通路孔115电耦合于隧道磁电阻元件100b。

自由磁化层103电耦合于在列方向上延伸形成为金属布线层的位线BL。另外，在另外的金属布线层中在行方向上延伸配置写入字线WWL。对应流过写入字线WWL的数据写入电流Ip和流过位线BL的数据写入电流±Iw分别产生的数据写入磁场的组合，产生变化自由磁化层103的磁化方向的数据写入磁场。

参考图21，具有2层存储节点构造的MTJ存储器单元MCf包含隧道磁电阻元件100c和存取晶体管ATR。

隧道磁电阻元件100c包含反铁磁层101、固定磁化层102、自由磁化层103，104和自由磁化层103，104之间形成的非磁性的中间层107以及隧道势垒105。

即，隧道磁电阻元件100c具有与图51所示的根据已有技术的隧道磁电阻元件相同的结构。

存取晶体管ATR的构造与图3所示的MTJ存储器单元MCa相同，因此不作详细说明。存取晶体管ATR经势垒金属108和通路孔115电耦合于隧道磁电阻元件100c。

对存储器单元MCf的数据写入与在已有技术中使用图52说明的同样地进行。

实施例3中，配置图20和图21分别表示的MTJ存储器单元MCe和MCf的存储器阵列中，采用分层位线结构。下面在实施例3及其变形例中，例示出在各存储器块中配置MTJ存储器单元MCe的结构，但可替代MTJ存储器单元MCe而采用MTJ存储器单元MCf。

图22是表示根据实施例3的存储器块的结构的电路图。

根据实施例3的结构中，在图10所示的存储器阵列10的结构中，替代存储器块MBa11～MBakm而配置存储器块MBe11～MBekm。存储器块MBe11～MBekm的每一个具有相同结构，因此图22中代表性地示出存储器块MBe11的结构。下面将存储器块MBe11～MBekm统称为存储器块MBe。

图22与图11比较，在存储器块MBe11中，图11所示的存储器块MBa11的结构中，由MTJ存储器单元MCe置换MTJ存储器单元MCa。对这些MTJ存储器单元MCf的数据读出和数据写入与图11中说明的同样执行。

在实施例3及其变形例中，表示出各存储器块中包含的存储器单元行的数目为3个的结构例，但本发明不限于该结构，与各存储器块对应的存储器单元行数可以是任意的多个。

通过这种结构，对于配置原来的结构的MTJ存储器单元的存储器阵列，也采用分层位线结构，可得到与实施例2同样的效果。

实施例3的变形例1

参考图23，在根据实施例3的变形例1的结构中，图10所示的存储器阵列10的结构中，替代存储器块MBa11～MBakm而配置存储器块MBf11～MBfkm。存储器块MBf11～MBfkm的每一个具有相同结构，因此图23中代表性地示出存储器块MBf11的结构。下面将存储器块MBf11～MBfkm统称为存储器块MBf。

根据实施例3的变形例1的存储器块MBf11与图12所示的存储器块MBb11相比，不同点是电流开关晶体管SWTa电耦合在主位线MBL1和子位线/SBL11的离开读出/写入控制电路50远侧的一端之间，以及电流开关晶体管SWTb电耦合在主位线/MBL1和子位线SBL11的(离开读出/写入控制电路50远侧的)一端之间。另外，替代存储器单元MCa配置存储器单元MCe。

通过这种结构，数据写入时的数据写入电流±Iw由短路晶体管EQT11折返，在主位线MBL1和子位线SBL11中按相同方向流过。同样，在主位线/MBL1和子位线/SBL11之间数据写入电流±Iw也按相同方向流过。

使用图24A和图24B说明图23所示的存储器块的数据写入磁场产生的状态。

图24A表示子位线SBL(/SBL)中流过正方向的数据写入电流+Iw的情况。此时，对应的主位线MBL(/MBL)中也流过同方向的数据写入电流。因此，通过分别由这些数据写入电流产生的数据写入磁场在自由磁化层103中彼此非常一致。

图24B表示子位线SBL(/SBL)中流过负方向的数据写入电流-Iw的情况。此时，分别通过流过子位线SBL(SBL)和主位线MBL(/MBL)中的数据写入电流产生的数据写入磁场在自由磁化层103中彼此非常一致。

结果通过更小的数据写入电流在自由磁化层103中得到反转磁场强度。从而可实现MRAM器件的低功耗。数据写入时对选择存储器单元以外产生的磁噪声也减少。

通过这种结构，对原来的结构的MTJ存储器单元采用分层位线结构，可实现数据读出时的高速化和低功耗。

采用具有图21所示的已有的2层存储节点构造的MTJ存储器单元MCf时，通过相同的数据写入电流±Iw产生的数据写入磁场在自由磁化层103中比自由磁化层104中大。因此即便同样设计自由磁化层103和104的磁矩(磁化阈值)，随着自由磁化层103的磁化，也可磁化自由磁化层104。但是，与图51中说明的同样，自由磁化层103的磁矩(磁化阈值)设计得比自由磁化层104大，则自由磁化层103和104的磁化，即数据写入动作可更确实地执行。

实施例3的变形例2

参考图25，在根据实施例3的变形例2的结构中，图15所示的存储器阵列10的结构中，替代存储器块MBc11～MBckm而配置存储器块MBg11～MBgkm。存储器块MBg11～MBgkm的每一个具有相同结构，因此图12中代表性地示出存储器块MBg11的结构。下面将存储器块MBg11～MBgkm统称为存储器块MBg。

根据实施例3的变形例2的存储器块MBg11具有与图16所示的存储器块MBc11相同的结构，将存储器单元MCa置换为存储器单元MCf。即，子位线SBL11和/SBL11根据开放型位线结构配置，各存储器单元列中，对每个存储器单元行配置MTJ存储器单元MCe。

电流开关晶体管SWTa，STWb，STWc，STWd的连接关系和导通断开条件与图16中说明的相同，不作详细说明。

通过这种结构，即便在根据开放型位线结构配置已有的结构的MTJ存储器单元的存储器阵列中，也享受与实施例2的变形例3相同的效果，可执行数据读出和数据写入。

实施例3的变形例3

参考图26，在根据实施例3的变形例3的结构中，图15所示的存储器阵列10的结构中，替代存储器块MBc11～MBckm而配置存储器块MBh11～MBhkm。存储器块MBh11～MBhkm的每一个具有相同结构，因此图26中代表性地示出存储器块MBh11的结构。下面将存储器块MBh11～MBhkm统称为存储器块MBh。

根据实施例3的变形例3的存储器块MBh11与图25所示的存储器块MBg11相比，不同点是替代电流开关晶体管SWTa，STWb而配置电流开关晶体管SWTe，STWf。

电流开关晶体管SWTe电耦合在主位线MBL1和子位线SBL11的靠近读出/写入控制电路50侧的一端之间。电流开关晶体管SWTf电耦合在主位线/MBL1和子位线/SBL11的(靠近读出/写入控制电路50的)一端之间。电流开关晶体管SWTe和SWTf的各自的栅上分别输入块选择信号BS1A和BS1B。

通过这种结构，接通电流开关晶体管SWTc，STWe，在子位线SBL11中流过和主位线MBL1相同方向的数据写入电流±Iw。相反，通过接通电流开关晶体管SWTd，STWf，在子位线/SBL11中流过和主位线/MBL2(/MBL1)相同方向的数据写入电流±Iw。

另一方面，数据读出时，电流开关晶体管SWTc，SWTd二者断开的同时，仅使电流开关晶体管SWTe，SWTf中与选择存储器单元对应的一个接通。由此，与图18所示的存储器块MBd11同样，将成对的2根主位线中未与选择存储器单元电耦合的那个与伪存储器单元耦合，可执行互补型的数据读出。

这样，根据实施例3的结构，即便配置已有的结构的MTJ存储器单元的存储器阵列中，可采用分层位线结构执行数据写入和数据读出。尤其，可使得由分别流过主位线和子位线的数据写入电流各自产生的数据写入磁场在自由磁化层中非常一致。从而可降低数据写入电流，实现噪声抑制和低功耗。

实施例4

在实施例4中，说明在实施例1说明的2层存储节点构造的MTJ存储器单元的其他结构例。

参考图27，根据实施例4的2层存储节点构造的MTJ存储器单元MCg包含隧道磁电阻元件100d和存取晶体管ATR。隧道磁电阻元件100d包含反铁磁层101、固定磁化层102、自由磁化层103，104、隧道势垒105和中间层107。

根据实施例4的结构中，中间层107配置成在行方向上延伸，形成写入字线WWl。另一方面，位线BL在列方向上延伸，配置在位于隧道磁电阻元件100d的上层或下层的金属布线层上。图27中表示出位线BL配置在隧道磁电阻元件100d的上层的结构例。

存取晶体管ATR电耦合于隧道磁电阻元件100d和位线BL之间。存取晶体管ATR的栅上形成在行方向上延伸配置的读出字线RWL。

使用图28A和图28B表示MTJ存储器单元MCg的数据写入磁场的发生状态。图28A和图28B相当于图27的R-S截面图。

图28A中，表示出在位线BL中流过正方向的数据写入电流+Iw的情况，图28B中表示出在位线BL中流过负方向的数据写入电流-Iw的情况。图28A，28B二者的情况下，流过中间层107(写入字线WWL)的数据写入电流Ip的方向一定。

自由磁化层103和104的难磁化轴(HA)方向的磁化由流过中间层107的数据写入电流Ip执行。通过这种结构，在自由磁化层103和104中可抑制产生难磁化轴(HA)的数据写入磁场需要的数据写入电流量。其结果是实现MRAM器件的低功耗和磁噪声的降低。

自由磁化层103和104的易磁化轴(EA)方向的磁化由流过位线BL的数据写入电流±Iw执行。

隧道磁电阻元件100d中，由流过位线BL的数据写入电流产生的易磁化轴(EA)方向的磁场与由流过中间层107(写入字线)的数据写入电流产生的难磁化轴(HA)方向的磁场重叠，执行数据写入。即，为了仅在二者的磁场重叠施加的存储器单元中执行伴随磁化方向的反转的数据写入，需要区分自由磁化层103和104的材质和厚度，使其磁矩(磁化阈值)有强弱。

参考图29，存储器阵列10包含排列n行×m列(n，m：自然数)的2层存储节点构造的MTJ存储器单元MCg。存储器单元MCg包含存取晶体管ATR和隧道磁电阻元件100d。

对应存储器单元行分别设置读出字线RWL1～RWLn和写入字线WWL1～WWLn。分别对应存储器单元列来分别设置位线BL1～BLm。

字线电流控制电路40在夹持存储器阵列10和字线驱动器30相反侧的区域中，将各写入字线WWL耦合于接地电压VSS。由此，对通过字线驱动器30选择地耦合电源电压VDD的写入字线流过一定方向的数据写入电流Ip。

图29中代表性示出对应第1行和第n行和第1、第(m-1)列及第m列的读出字线RWL1，RWLn、写入字线WWL1，WWLn、位线BL1，BLm-1，BLm和与其对应的部分存储器单元。

数据读出时，中间层107，即写入字线WWL固定于接地电压VSS。另外，通过与选择存储器单元对应的读出字线RWL选择地被激活，在对应的位线BL和接地电压VSS之间可电耦合隧道磁电阻元件100d。由此，通过检测和选择存储器单元耦合的位线BL的电压变化可读出选择存储器单元的存储数据。

中间层107用非磁性导电体形成在自由磁化层103和104之间。中间层107的形状和电特性可自由设定。根据实施例4的结构中，使用中间层107形成写入字线WWL，因此为在属于相同的存储器单元列的MTJ存储器单元之间将中间层107电耦合，中间层107在列方向延伸并配置为条状。

实施例4的变形例1

参考图30，在根据实施例4的变形例1的结构的存储器阵列中写入字线WWL分层配置。即，对应存储器单元行的每一个还配置主写入字线MWWL1～MWWLn。下面统称主写入字线MWWL1～MWWLn为主写入字线MWWL。

根据实施例4的存储器单元MCg中，由于写入字线WWL使用隧道磁电阻元件100d的中间层107形成，其电阻值比较高。主写入字线MWWL1～MWWLn使用比隧道磁电阻元件100d上层的金属布线层形成。

各存储器单元行中，在主写入字线和写入字线的一端之间在与字线驱动器30相反侧的区域(字线电流控制电路40)中电耦合。另一方面，各写入字线WWL，即中间层107在字线驱动器30侧的一端电耦合于接地电压VSS。字线驱动器30对应行选择结果在数据写入时将与选择存储器单元对应的主写入字线MWWL与电源电压VDD耦合。

通过这种结构，在与选择存储器单元对应的存储器单元行中，在主写入字线MWWL和写入字线WWL中在彼此相反方向上流过数据写入电流Ip。其结果是通过流过主写入字线MWWL的数据写入电流和流过写入字线WWL的数据写入电流，在选择存储器单元的自由磁化层中产生的难磁化轴(HA)方向的磁场非常一致。因此可进一步降低数据写入电流Ip。

对于与选择存储器单元对应的存储器单元列，通过在对应的位线BL中流过与写入数据DIN的数据电平对应的方向的数据写入电流±Iw，可执行对选择存储器单元的数据写入。

另一方面，数据读出时，将主写入字线MWWL和写入字线WWL的每一个设为接地电压VSS，并且通过激活与选择存储器单元对应的读出字线RWL可将选择存储器单元的隧道磁电阻元件100d电耦合在对应的位线BL和接地电压VSS之间。

实施例4的变形例2

参考图31，分别对各存储器单元行配置的写入字线WWL对每一定区域分割为子写入字线。例如，对应第1行的写入字线WWL1分割为k根(k：自然数)子写入字线SWWL11～SWWL1k来配置。同样，在第n行的存储器单元行中，配置子写入字线SWWLn1～SWWLnk。下面统称子写入字线SWWL11～SWLLnk为子写入字线SWWL。子字选择信号SW1～SWk对应分割配置子写入字线SWWL的区域分别定义。

这样，各存储器单元行中，采用主写入字线MWWL和子写入字线SWWL的分层字线结构。与根据实施例4的变形例1同样，各子写入字线SWWL使用隧道磁电阻元件100d的中间层107来配置。

因此，在厚度薄并且每单位的电阻值比较高的中间层中形成的子写入字线SWWL被缩短布线，可降低其电阻值。

主写入字线MWWL1～MWWLn的每一个通过由字线驱动器30上配置的主字驱动器MWD1～MWDn选择地耦合电源电压VDD而被激活。分别对应子写入字线SWWL11～SWWLnk配置子字驱动器SWD11～SWDnk。下面统称子字驱动器SWD11～SWDnk为子字驱动器SWD。

子字驱动器SWD11～SWDnk的每一个在根据对应的主写入字线MWWL和子字选择信号Swi(i：1～k的整数)将二者激活的情况下，将对应的子写入字线SWWL的一端耦合于电源电压VDD并激活。

例如，子字驱动器SWD由连接在对应的主写入字线MWWL和子写入字线SWWL的一端之间并响应对应的子字选择信号Swi导通断开的开关元件构成。各子写入字线SWWL的与子字驱动器SWD相反侧的另一端耦合接地电源VSS。

子字驱动器SWD配置时作如下考虑：由流过主写入字线MWWL的数据写入电流Ip和流过子写入字线SWWL的数据写入电流Ip分别产生的数据写入磁场在选择存储器单元的自由磁化层中彼此非常一致。

即，图31所示的结构中，子字驱动器SWD对应子写入字线SWWL的远离主字驱动器MWD侧的一端配置，子写入字线SWWL的另一端(靠近主字驱动器MWD侧)电耦合于接地电压VSS。

通过这种结构，在根据实施例4的MTJ存储器单元中，可抑制产生难磁化轴(HA)方向的必要磁场所需的数据写入电流Ip。与使用在存储器阵列10整体中在行方向上延伸的中间层构成写入字线的情况相比，可降低写入字线的电阻值，从而可高速动作。

实施例4的变形例3

参考图32，在根据实施例4的变形例3中，与实施例4的变形例2一样，写入字线WWL按主写入字线MWWL和子写入字线SWWL分层配置。对于读出字线RWL也与写入字线同样分割配置。例如，对应第1行的存储器单元行的读出入字线RWL1分割为与子写入字线SWWL11～SWLL1k分别对应的子读出字线SRWL11～SRWL1k。

如已经说明的那样，读出入字线RWL使用存取晶体管ATR的栅极层由多晶硅等比较高电阻的材料形成。因此，各存储器单元行中，通过分割配置为缩短布线的子读出字线SRWL可降低各子读出字线SRWL的电阻值。

另外，配置分别对应子读出字线SRWL11～SRWL1k的子读出驱动器SRD11～SRD1k。下面统称子读出驱动器SRD11～SRD1k为子读出驱动器SRD。子读出驱动器SRD通过在数据读出时连接在对应的主写入字线MWWL和子读出字线SRWL的一端之间并且响应对应的子字选择信号Swi的激活导通的开关元件构成。

主字驱动器MWD1～MWDn的每一个在数据读出时和数据写入时都选择地激活与选择存储器单元对应的主写入字线MWWL。

通过这种结构，数据写入时，与图31所示同样，使用主写入字线MWWL和子写入字线SWWL二者流过数据写入电流Ip，产生数据写入磁场。因此，数据写入时，可强调与根据图31所示的实施例3的变形例的结构相同的效果。

另外，数据读出时，响应对应的主写入字线MWWL的激活和子读出驱动器SRD的导通可激活与选择存储器单元对应的子读出字线SRWL。由此，可对选择存储器单元执行数据读出。

这样，通过经金属布线的电阻值小的主写入字线MWWL激活子读出字线SRWL可高速激活与选择存储器单元对应的子读出字线SRWL。即，缩短数据读出时子读出字线SRWL的信号传送时间，可使数据读出动作高速化。

(实施例5)

实施例1～4中，说明了在行方向或列方向上延伸配置设置在2层自由磁化层之间的中间层，形成写入字线WWl或位线BL的结构。实施例5中，说明通过在每个存储器单元中独立设置中间层仅对与选择存储器单元对应的中间层供给数据写入电流的结构。

参考图33，根据实施例5的MTJ存储器单元MCp在存储器阵列10整体中跨过n行×m列中配置为行列状。各MTJ存储器单元MCp具有隧道磁电阻元件100a和作为存取元件的存取晶体管ATRr和ATRw。

对应存储器单元行除读出字线RWL1～RWLn和写入字线WWL1～WWLn外，还配置写入行选择线WRSL1～WRSLn。下面统称写入行选择线WRSL1～WRSLn为写入行选择线WRSL。

对应各存储器单元列设置位线BL和/BL。因此，存储器阵列整体中，配置读出字线RWL1～RWLn、写入字线WWL1～WWLn、写入行选择线WRSL1～WRSLn和位线BL1～BLm，/BL1～/BLm。

写入行选择线WRSL在数据写入时对应选择行被激活为H电平。因此，字线驱动器30可对应和对应的写入字线WWL相同的解码结果驱动各写入行选择线WRSL。但是，对与选择行对应的写入字线WWL流过数据写入电流Ip，另一方面，写入行选择线WRSL设计来控制对应的存取晶体管ATRw的栅电压，因此电流不会积极流动。

各MTJ存储器单元MCp中，隧道磁电阻元件100a电耦合位线/BL。存取晶体管ATRr和ATRw电耦合在位线BL和隧道磁电阻元件100a之间。存取晶体管ATRr的栅电压由对应的读出字线RWL控制，存取晶体管ATRw的栅电压由对应的写入行选择线WRSL控制。

参考图34，根据实施例5的结构中，非磁性导电体形成的中间层107在每个MTJ存储器单元MCp中独立设计。中间层107的一端电耦合位线/BL。另外，中间层107的另一端经存取晶体管ATRw电耦合位线BL。即，存取晶体管ATRw具有在对应的位线BL和/BL之间串联连接中间层107选择地对中间层107流过数据写入电流的功能。

对隧道磁电阻元件100a的数据写入与图4A，4B中说明的同样执行。即，控制中间层107的一端和另一端的电压，通过对应写入数据使流过中间层107的数据写入电流的方向为+Iw或-Iw，可对应写入数据的电平磁化自由磁化层103，104。

反铁磁层101和位线BL之间设置存取晶体管ATRr。存取晶体管ATRw和ATRr的栅上分别连接写入行选择线WRSL和读出字线RWL。

参考图35，在数据读出时，字线驱动器30将与选择行对应的读出字线RWL从L电平激活为H电平。由此，与选择行对应的存取晶体管ATRr接通。另一方面，各写入行选择线WRSL和各写入字线WWL的电压维持在L电平(接地电压VSS)，因此接通存取晶体管ATRw的每一个。

读出/写入控制电路50和60将位线/BL耦合于接地电压VSS的同时对位线BL提供传感电流(数据读出电流)Is。因此，通过接通的存取晶体管ATRr在接受传感电流Is的供给的位线BL和接地电压VSS之间电耦合选择存储器单元的隧道磁电阻元件100a。由此，位线BL上产生对应选择的MTJ存储器单元的存储数据的电压变化。从而通过检测位线BL的电压可读出选择的MTJ存储器单元的数据。

数据写入时，与选择行对应的写入行选择线WRSL和写入字线WWL由字线驱动器30耦合于H电平(电源电压VCC)。由此，在与选择行对应的写入字线WWL中流过数据写入电流Ip。在选择行中，导通存取晶体管ATRw。

另一方面，与选择列对应的位线BL和/BL由读出/写入控制电路50和60分别设定在电源电压VCC和接地电压VSS之一。例如，为写入存储数据1，为流过+Iw的数据写入电流，将位线BL设定在电源电压VCC，另一方面，将位线/BL设定在接地电压VSS。相反，为写入存储数据0而在中间层107中流过-Iw的电流时，将位线/BL设定在电源电压VCC，另一方面，将位线BL设定在接地电压VSS。另一方面，与非选择列对应的位线BL和/BL设定在接地电压VSS。

由此，仅对与选择存储器单元对应的中间层107流过数据写入电流，可执行数据写入。即，在非选择存储器单元中，即便是在其属于和选择存储器单元相同的存储器单元列或相同的存储器单元行的情况下，中间层107中不流过数据写入电流±Iw。位线BL和/BL离开隧道磁电阻元件配置，因此根据实施例6的结构中，可防止非选择存储器单元的数据误写入的产生。

实施例5的变形例1

参考图36，根据实施例5的变形例1的MTJ存储器单元MCq在存储器阵列10整体中跨过n行×m列配置为行列状。各MTJ存储器单元MCq包括：和位线BL耦合的隧道磁电阻元件100a、在位线/BL和隧道磁电阻元件100a之间设置的存取晶体管ATRw和在隧道磁电阻元件100a与接地电压VSS之间设置的存取晶体管ATRr。存取晶体管ATRr的栅电压由对应的读出字线RWL控制，存取晶体管ATRw的栅电压由对应的写入行选择线WRSL控制。

读出字线RWL、写入字线WWL、写入行选择线WRSL和位线BL，/BL的配置与实施例6同样，因此省略详细说明。

参考图37，根据实施例5的变形例1的MTJ存储器单元MCq中，在每个MTJ存储器单元上独立设置的中间层107的一端耦合位线BL，中间层107的另一端经存取晶体管ATRw耦合位线/BL。因此，存取晶体管ATRw与实施例5同样，具有在对应的位线BL，/BL之间串联连接中间层107，对中间层107选择地流过数据写入电流的功能。存取晶体管ATRr设置在反铁磁层101和接地电压VSS之间。

存取晶体管ATRw在对应的写入行选择线WRSL设定为H电平(电源电压VCC)的情况下接通，设定为L电平(接地电压VSS)的情况下接通。同样，存取晶体管ATRr在对应的读出字线RWL设定为H电平(电源电压VCC)的情况下接通，设定为L电平(接地电压VSS)的情况下断开。

根据实施例5的变形例1的结构中，数据读出时和数据写入时，读出字线RWL、写入字线WWL、写入行选择线WRSL和位线BL，/BL的动作波形与图35所示相同。即，根据实施例5的变形例1的结构中，读出字线RWL、写入字线WWL、写入行选择线WRSL和位线BL，/BL的电压和电流与实施例5同样控制，可执行数据读出和数据写入动作。由此，与实施例5同样，数据写入时，仅在与选择存储器单元对应的中间层107中流过数据写入电流±Iw，因此防止在非选择存储器单元中发生数据误写入。

实施例5的变形例2

参考图38，根据实施例5的变形例2的MTJ存储器单元MCr在存储器阵列10整体中跨过n行×m列配置为行列状。MTJ存储器单元MCr包括：和位线/BL耦合的隧道磁电阻元件100a、在位线BL和隧道磁电阻元件100a之间电耦合的存取晶体管ATRw和以从读出字线RWL到隧道磁电阻元件100a的方向为顺向并在二者之间耦合为存取元件的存取二极管ADr。

读出字线RWL、写入字线WWL、写入行选择线WRSL和位线BL，/BL的配置与实施例5同样，因此省略详细说明。

参考图39，根据实施例5的变形例2的MTJ存储器单元MCr与根据图34所示的实施例5的MTJ存储器单元MCp相比，不同点是替代存取晶体管ATRr而包含存取二极管ADr。存取二极管ADr以从读出字线RWL到反铁磁层101的方向为顺向在二者之间电耦合。其他部分的结构与根据实施例5的MTJ存储器单元MCp相同，因此不作详细说明。

参考图40，数据读出时，字线驱动器30将与选择行对应的读出字线RWL从L电平激活为H电平(电源电压VCC)。读出/写入控制电路50和60将位线/BL连接接地电压VSS，提供负方向的传感电流(数据读出电流)-Is。由此，与选择行对应的存取二极管ADr被顺向偏置而导通。

另一方面，各写入行选择线WRSL和各写入字线WWL的电压维持L电平(接地电压VSS)，因此存取晶体管ATRw的每一个都断开。读出/写入控制电路50和60将位线BL设定为接地电压VSS。

因此，通过接通的存取二极管ADr向选择存储器单元的隧道磁电阻元件100a中流过传感电流。从而通过检测位线BL的电压可从选择的MTJ存储器单元读出数据。

与此相反，与非选择行对应的读出字线RWL维持在L电平(接地电压VSS)，因此对应的存取二极管ADr不被顺向偏置而维持断开状态。

数据写入时的动作波形与图35所示相同，因此不作详细说明。即，根据实施例5的变形例2的结构中，数据写入时，仅对与选择存储器单元对应的中间层流过数据写入电流。因此与实施例5及其变形例1同样，防止非选择存储器单元的数据误写入。另外，替代存取晶体管可使用二极管作为存取元件，因此可将MTJ存储器单元小型化。

实施例5的变形例3

参考图41，根据实施例5的变形例3的MTJ存储器单元MCs在存储器阵列10整体中跨过n行×m列配置为行列状。MTJ存储器单元MCs包括：和位线BL耦合的隧道磁电阻元件100a、在位线/BL和隧道磁电阻元件100a之间电耦合的存取晶体管ATRw和以从读出字线RWL到隧道磁电阻元件100a的方向为顺向并在二者之间耦合为存取元件的存取二极管ADr。读出字线RWL、写入字线WWL、写入行选择线WRSL和位线BL，/BL的配置与实施例6同样，因此省略详细说明。

参考图42，根据实施例5的变形例3的MTJ存储器单元MCs与根据图39所示的实施例5的MTJ存储器单元MCr相比，不同点是存取晶体管ATRw设置在中间层107和位线/BL之间。中间层107电耦合位线BL。其他部分的结构与根据实施例5的变形例2的MTJ存储器单元MCr相同，因此不作详细说明。

参考图43，根据实施例5的变形例3的数据写入和数据读出动作与图40所示的根据实施例5的变形例2的数据写入和数据读出动作相比，不同点是更换位线BL和/BL的电压设定，其他与实施例5的变形例2相同，不作详细说明。

这样根据实施例5的变形例3的结构中，与根据实施例5的变形例2的结构相同，可使用二极管作为存取元件，因此可将MTJ存储器单元小型化。

实施例6

实施例6中，说明不依赖写入的存储数据的电平，可使各MTJ存储器单元的磁化特性对称的结构例。

从下面说明可知，根据实施例6的结构适用于实施例1到5说明的隧道磁电阻元件100a，100b和100c中的任何一个。因此，实施例6中，统称这些隧道磁电阻元件并标记为隧道磁电阻元件100。对于每个类型的隧道磁电阻元件中的自由磁化层统称为自由磁化层VL。

参考图44，数据写入时，对隧道磁电阻元件100施加流过位线BL的数据写入电流±Iw产生的数据写入磁场H(BL)和流过写入字线WWL的数据写入电流Ip产生的数据写入磁场H(WWL)。隧道磁电阻元件100中的自由磁化层VL中，静磁耦合引起的与固定磁化层之间的耦合磁场ΔHp在沿着易磁化轴(EA)的方向上作用。

数据写入磁场H(BL)主要包含沿着自由磁化层VL的易磁化轴(EA)的方向的成分，数据写入磁场H(WWL)主要包含沿着自由磁化层VL的难磁化轴(HA)的方向的成分。即，数据写入磁场H(BL)施加来将自由磁化层VL磁化为易磁化轴(EA)的方向，数据写入磁场H(WWL)施加来将自由磁化层VL磁化为难磁化轴(HA)的方向。

根据实施例6的结构中，数据写入磁场H(WWL)并非与自由磁化层VL的难磁化轴(HA)完全平行地施加，而是和难磁化轴(HA)之间成规定角度α来施加。由此，数据写入磁场H(WWL)分解为易磁化轴方向的成分HWWL(e)和难磁化轴方向的成分HWWL(h)。

这里，各个成分如下式(1)，(2)表示。

HWWL(e)＝H(WWL)·sin α   .........(1)

HWWL(h)＝H(WWL)·cosα    .........(2)

另外，规定角度α满足下式(3)来设定。

H(WWL)·sinα+ΔHp＝0    ........(3)

由此，通过沿着H(WWL)的易磁化轴(EA)的方向的成分与相同的耦合磁场ΔHp相抵消。换句话说，数据写入磁场H(WWL)具有抵消耦合磁场ΔHp的方向的成分。

另一方面，根据实施例6的结构中，数据写入磁场H(BL)沿着易磁化轴(EA)施加在对应写入数据的电平的方向上。其结果是通过仅数据写入磁场H(BL)作用可进行沿着易磁化轴方向的磁化。

通过这种结构，沿着易磁化轴(EA)方向的磁化特性不依赖于写入数据的电平，即不依赖于数据写入电流±Iw的方向而是对称的。其结果是可抑制数据写入需要的数据写入电流±Iw。从而得到MRAM器件的功耗降低和位线BL的电流密度降低引起的动作可靠性提高的效果。

关于上述的规定角度α，为进行沿着难磁化轴HA方向的磁化，需要满足下式(4)。

H(WWL)·cosα＞HSWh    .........(4)

这里，HSWh表示沿着难磁化轴HA方向的磁化特性的磁化阈值，HSWh相当于图51所示的磁滞特性线的纵轴的值。

参考图45，为实现图44所示的各磁场的关系，位线BL在与自由磁化层VL的易磁化轴(EA)正交的方向上延伸配置。隧道磁电阻元件100(自由磁化层VL)具有长方形形状的情况下，易磁化轴(EA)与长边方向相当。

与此相反，写入字线WWL在与易磁化轴(EA)成规定角度α的方向上延伸配置。即，写入字线WWL和位线BL彼此并非正交设置，而是成(90-α)度的角度配置。

对于隧道磁电阻元件100中至少自由磁化层VL以及写入字线WWL和位线BL的金属布线层，通过其形成图形和CMP(化学机械研磨)等适当设计研磨图形，可实现图46所示配置。通过这种配置，可将根据图45所示的实施例6的数据写入磁场施加在MTJ存储器单元上。

实施例6的变形例

实施例6的变形例中，在将位线BL和写入字线WWL配置在彼此正交的方向上的结构中，说明得到与实施例6相同效果的结构。

参考图46，根据实施例6的变形例的结构中，数据写入磁场H(BL)与自由磁化层VL的易磁化轴(EA)成规定角度α来配置隧道磁电阻元件100。数据写入磁场H(WWL)和H(BL)施加在彼此正交的方向上。即，位线BL和写入字线WWL正交配置。因此，数据写入磁场H(WWL)与根据实施例6的结构相同，在与自由磁化层VL的难磁化轴(HA)之间成规定角度α。同样，数据写入磁场H(BL)对应写入数据的电平设定在彼此相反的方向上。

因此，在隧道磁电阻元件100(自由磁化层)中，在易磁化轴(EA)方向上施加的磁场(He)用下式(5)表示。

H(e)＝H(WWL)·sinα±H(BL)·cosα+ΔHp    ..............(5)

与根据实施例6的结构相同，设定满足式(3)的规定角度α的话，则可得到与实施例6相同的效果。

同样，隧道磁电阻元件100(自由磁化层)的难磁化轴HA方向的磁场H(h)用下式(6)表示。

H(h)＝H(WWL)·cosα±H(BL)·sin α    ..............(6)

此时，为更新成为写入对象的MTJ磁场强度单元中的自由磁化层VL的磁化方向，需要满足下式(7)和(8)。

|±H(BL)·cosα|＞HSWe    ......(7)

|H(WWL)·cosα±H(BL)·sinα|＞HSWh    ......(8)

HSWe和HSWh是分别沿着难磁化轴和易磁化轴方向的磁化阈值，分别与图51所示的磁滞特性线的纵轴和横轴的值相当。

为满足这种关系式，可分别设定规定角度α和数据写入磁场H(WWL)，H(BL)。根据实施例6的变形例的结构中，从式(8)可理解，与规定角度α为0度的通常结构相比，由于沿着易磁化轴(EA)方向的磁化特性对称，需要将H(WWL)设定得更大。即，流过写入字线WWL的数据写入电流Ip要设定得大。

因此，这种结构对于向选择存储器单元写入存储数据需要的数据写入电流Ip和±Iw在Ip＜|±Iw|的情况下可抑制电流消耗。例如，进行1次数据写入动作时，对应1个选择行对应多个存储器单元列并列执行数据写入的结构与这种情况相当。

代表性的是，为高速且低功耗地处理数据，对于用于处理器等逻辑电路和在同一半导体芯片上集成的系统LSI(大规模集成电路)、要求在与其他电路之间进行多比特并且并列进行数据接受发送的MRAM器件，根据上述结构的数据写入是有效的。

参考图47，为实现图46所示的各磁场的关系，写入字线WWL在与隧道磁电阻元件100(自由磁化层)的易磁化轴(EA)成规定角度α的方向上延伸配置。隧道磁电阻元件100为长方形等的细长西装时，写入字线WW L配置成与隧道磁电阻元件100的长边方向成规定角度α。另外，位线BL和写入字线WWL在彼此正交的方向上延伸配置。对于这种配置。可通过适当设计磁性层和金属布线层的形成图形和研磨图形来实现。通过这种配置，可将根据图46所示的实施例6的变形例的数据写入磁场施加在MTJ存储器单元上。

Claims (15)

1.一种薄膜磁存储装置，具有各自执行数据存储的多个存储器单元，各上述存储器单元包括对应存储数据变化电阻值的磁存储部和为了在数据读出中使数据读出电流通过上述磁存储部而有选择地导通的读出存取元件，上述磁存储部备有具有固定的磁化方向的第一磁性层、对应施加的数据写入磁场在彼此相反方向上磁化的第二和第三磁性层、在上述第二和第三磁性层之间形成的非磁性的且导电性的中间层、在上述第二和第三磁性层中的一个磁性层与上述第一磁性层之间形成的绝缘层，在数据写入时，上述数据写入磁场的至少一部分由流过上述中间层的第一数据写入电流产生。

2.根据权利要求1所述的薄膜磁存储装置，上述中间层通过上述多个存储器单元的一部分而被共有。

3.根据权利要求1所述的薄膜磁存储装置，上述多个存储器单元按行列状配置，上述薄膜磁存储装置还备有使用上述中间层形成、分别对应存储器单元行和存储器单元列之一设置的每一个用于流过上述第一数据写入电流的多个第一数据写入线；分别对应上述存储器单元行和存储器单元列的另一个设置的、在上述数据写入时流过用于产生上述数据写入磁场的第二数据写入电流的多个第二数据写入线，对于对应的第一和第二数据写入线二者，在上述第一和第二数据写入电流分别流过的存储器单元中，上述第二和第三磁性层的磁化方向可更换。

4.根据权利要求1所述的薄膜磁存储装置，数据读出时，上述存取元件将上述磁存储部与固定电压电耦合，上述数据读出电流经上述中间层流向上述磁存储部。

5.根据权利要求1所述的薄膜磁存储装置，还备有数据读出时流过上述数据读出电流的读出数据线，数据读出时，上述存取元件将上述磁存储部电耦合于上述读出数据线，上述中间层在上述数据读出时被设定为固定电压。

6.根据权利要求1所述的薄膜磁存储装置，上述多个存储器单元按行列状配置，上述中间层在存储器单元列方向上延伸并形成为与上述存储器单元列分别对应的多个数据线，上述薄膜磁存储装置还具有：在数据写入时对应写入数据的电平将成对的2根数据线的一端分别设定为第一和第二电压之一的数据写入电路；设置在上述成对的每2根数据线上、在数据写入时电耦合对应的2根数据线的另一端之间的电流开关。

7.根据权利要求1所述的薄膜磁存储装置，各上述存储器单元还包含对于上述多个存储器单元中的与为数据写入对象选择的存储器单元对应的上述中间层有选择地流过上述第一数据写入电流的写入存取元件。

8.根据权利要求7所述的薄膜磁存储装置，上述多个存储器单元按行列状配置，上述薄膜磁存储装置还备有按每个存储器单元列设置的第一和第二数据线，上述数据写入时与包含选择的存储器单元的存储器单元列对应的上述第一和第二数据线对应写入数据的电平分别设定为上述第一和第二电压之一，各上述写入存取元件在对应的第一和第二数据线之间串联连接到上述中间层，在包含上述选择的存储器单元的存储器单元行中导通。

9.一种薄膜磁存储装置，包括

各自执行数据存储的多个存储器单元；

上述多个存储器单元的每一个包含响应于数据写入磁场的施加，对应更换的磁化方向电阻值变化的磁存储部和在导通时使数据读出电流通过上述磁存储部的存取元件；

上述薄膜磁存储装置还包括：

按每一部分上述多个存储器单元设置的主数据线，和

向上述主数据线供给用以产生上述数据写入磁场的数据写入电流而构成的数据写入电路；

对应于1根上述主数据线的上述存储器单元分成多个块；

上述薄膜磁存储装置还包括：

分别对应于上述多个块设置的多个子数据线，和

根据上述多个块的选择结果，控制上述主数据线和上述多个子数据线之间的连接的第一电流开关部。

10.根据权利要求9的薄膜磁存储装置，上述主数据线和上述子数据线在数据写入时如下配置，即由流过上述主数据线和上述子数据线的上述数据写入电流分别产生的磁场在上述磁存储部互相强烈耦合。

11.根据权利要求9的薄膜磁存储装置，

上述多个存储器单元按行列状配置，

上述主数据线对应存储器单元行或存储器单元列配置，且每2根成对配置；

上述子数据线对应上述主数据线每2根成对配置；

上述数据写入电路在数据写入时对应写入数据的电平将成对的2根主数据线的一端分别设定为第一电压和第二电压；

上述第一电流开关部设置在上述成对的每2根子数据线上，将上述2根子数据线的一端根据上述多个块的选择结果分别与对应的2根主数据线连接；

上述薄膜磁存储装置还包括：

设置在成对的每2根子数据线上、在上述数据写入时使上述2根子数据线的一端之间互相电连接的第二电流开关部。

12.根据权利要求9的薄膜磁存储装置，

上述主数据线每2根成对配置；

上述子数据线对应上述主数据线每2根成对配置；

上述薄膜磁存储装置还备有：

数据读出时，将上述数据读出电流流过成对的2根主数据线的每一个的同时对应上述成对的2根主数据线的电压比较生成读出数据的数据读出电路；和

设置在上述主数据线的每一个上、响应上述数据读出电流的通过产生参考电压的参考电压发生部，

对数据读出对象选择的存储器单元以上述存取元件导通的状态，通过经对应的上述子数据线和第一电流开关部与对应的主数据线连接，使上述数据读出电流流过，

在上述数据读出时与对应上述选择的存储器单元的主数据线成对的主数据线与上述参考电压发生部连接。

13.根据权利要求9的薄膜磁存储装置，

上述多个存储器单元按行列状配置，

上述主数据线对应存储器单元行或存储器单元列配置，且每2根成对配置；

上述子数据线对应上述主数据线每2根成对配置；

上述薄膜磁存储装置还备有：

上述数据写入电路在数据写入时对应写入数据的电平将成对的2根主数据线的一端分别设定为第一电压和第二电压；

上述第一电流开关部设置在成对的每2根子数据线上，将上述成对的2根子数据线的之一根据上述多个块的选择结果连接在对应的2根主数据线之间。

14.根据权利要求13的薄膜磁存储装置，

上述主数据线每2根成对配置；

上述子数据线对应上述主数据线每2根成对配置；

上述薄膜磁存储装置还备有：

数据读出时，将上述数据读出电流流过成对的2根主数据线的每一个的同时对应上述成对的2根主数据线的电压比较生成读出数据的数据读出电路；和

设置在上述主数据线的每一个上、响应上述数据读出电流的通过产生参考电压的参考电压发生部，

上述电流开关部将上述成对的2根子数据线中与为数据读出对象选择的存储器单元对应的一个连接到对应的主数据线，

在上述数据读出时，与对应上述被选择的存储器单元的主数据线成对的主数据线连接到上述参考电压发生部。

15.根据权利要求9的薄膜磁存储装置，上述多个存储器单元按行列状配置；上述主数据线配置在存储器单元列的每一个上；各上述存储器单元列的存储器单元分成上述多个块；在各上述存储器单元列中，多个子数据线分别对应于上述多个块配置。

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