KR100676358B1

KR100676358B1 - 자기 터널 접합을 갖는 메모리 셀을 구비한 박막 자성체기억 장치

Info

Publication number: KR100676358B1
Application number: KR1020020045615A
Authority: KR
Inventors: 히다까히데또
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-08-02
Filing date: 2002-08-01
Publication date: 2007-01-31
Anticipated expiration: 2022-08-01
Also published as: DE10235424A1; CN100354972C; US6781874B2; US20030026125A1; US20050007818A1; US7376005B2; TW565840B; JP4780878B2; US20050254290A1; JP2003115188A; US6954374B2; CN1402254A; KR20030014588A

Abstract

터널 자기 저항 소자(100a)에 있어서, 제1 및 제2 자유 자화층(103)은 기억 데이터에 따른 자화 방향을 갖는다. 제1 및 제2 자유 자화층은 비자성 도전체로 형성되는 중간층(107)을 사이에 두고 배치된다. 데이터 기입시에 있어서, 중간층(107)에는 기입되는 기억 데이터의 레벨에 따른 방향의 데이터 기입 전류가 흐른다. 중간층을 흐르는 전류에 의해 발생하는 자계에 의해 제1 및 제2 자유 자화층은 루프 형상으로 자화된다.

자기 터널 접합, 메모리 셀, 박막 자성체, 자화 방향, 자유 자화층, 중간층

Description

자기 터널 접합을 갖는 메모리 셀을 구비한 박막 자성체 기억 장치{THIN FILM MAGNETIC MEMORY DEVICE INCLUDING MEMORY CELLS HAVING A MAGNETIC TUNNEL JUNCTION}

도 1은 본 발명의 제1 실시예에 따른 MRAM 디바이스의 전체 구성을 도시한 개략 블록도.

도 2는 도 1에 도시한 메모리 어레이의 구성예를 도시한 개념도.

도 3은 도 2에 도시한 2층 스토리지 노드 구조를 갖는 MTJ 메모리 셀의 구성예를 도시한 개념도.

도 4a 및 도 4b는 데이터 기입시에 있어서의 자유 자화층의 자화 방향을 설명하는 개념도.

도 5는 2층 스토리지 노드 구조를 갖는 MTJ 메모리 셀의 다른 구성예를 도시한 개념도.

도 6은 메모리 어레이(10)의 다른 구성예를 도시한 블록도.

도 7은 메모리 어레이(10)의 또 다른 구성예를 도시한 블록도.

도 8은 도 7에 도시한 메모리 셀의 구성을 도시한 구조도이다.

도 9는 2층 스토리지 노드 구조를 갖는 MTJ 메모리 셀의 또 따른 구성을 도시한 구조도.

도 10은 제2 실시예에 따른 메모리 어레이의 구성을 도시한 개략도.

도 11은 도 10에 도시한 메모리 블록(MBa)의 구성을 도시한 회로도.

도 12는 제2 실시예의 제1 변형예에 따른 메모리 블록(MBb)의 구성을 도시한 회로도.

도 13a 및 도 13b는 제2 실시예의 제1 변형예에 따른 메모리 블록에 있어서의 데이터 기입 자계의 발생 모습을 설명하는 개념도.

도 14는 제2 실시예의 제2 변형예에 따른 메모리 어레이의 구성을 도시한 개략도.

도 15는 제2 실시예의 제3 변형예에 따른 메모리 어레이의 구성을 도시한 개략도.

도 16은 도 15에 도시한 메모리 블록의 구성을 설명하는 회로도.

도 17은 제2 실시예의 제4 변형예에 따른 메모리 어레이의 구성을 도시한 블록도.

도 18은 도 17에 도시한 메모리 블록의 구성을 설명하는 회로도.

도 19는 제2 실시예의 제5 변형예에 따른 메모리 어레이(10)의 구성을 도시한 블록도.

도 20은 단층 스토리지 노드 구조의 MTJ 메모리 셀의 구성이 도시된 도면.

도 21은 2층 스토리지 노드 구조를 갖는 종래의 MTJ 메모리 셀의 구성을 도시한 구조도.

도 22는 제3 실시예에 따른 메모리 블록(MBe)의 구성을 도시한 회로도.

도 23은 제3 실시예의 제1 변형예에 따른 메모리 블록(MBf)의 구성을 도시한 회로도.

도 24a 및 도 24b는 제3 실시예의 제1 변형예에 따른 메모리 블록에 있어서의 데이터 기입 자계의 발생 모습을 설명하는 개념도.

도 25는 제3 실시예의 제2 변형예에 따른 메모리 블록의 구성을 도시한 회로도.

도 26은 제3 실시예의 제3 변형예에 다른 메모리 블록의 구성을 도시한 회로도.

도 27은 제4 실시예에 따른 2층 스토리지 구성을 갖는 MTJ 메모리 셀의 구성을 도시한 개념도.

도 28a 및 도 28b는 도 27에 도시한 MTJ 메모리 셀에 있어서의 데이터 기입 자계의 발생 모습을 도시한 개념도.

도 29는 도 27에 도시한 MTJ 메모리 셀을 행렬상으로 배치한 메모리 어레이의 구성을 도시한 블록도.

도 30은 제4 실시예의 제1 변형예에 따른 메모리 어레이의 구성을 도시한 회로도.

도 31은 제4 실시예의 제2 변형예에 따른 계층 워드선 구성을 설명하는 개념도.

도 32는 제4 실시예의 제3 변형예에 따른 계층 워드선 구성을 설명하는 개념도.

도 33은 제5 실시예에 따른 메모리 어레이의 구성을 도시한 블록도.

도 34는 제5 실시예에 따른 MTJ 메모리 셀의 구조를 설명하는 개념도.

도 35는 제5 실시예에 따른 MTJ 메모리 셀에 대한 데이터 판독 및 데이터 기입 동작을 설명하는 동작 파형도.

도 36은 제5 실시예의 제1 변형예에 따른 메모리 어레이의 구성을 도시한 블록도.

도 37은 제5 실시예의 제1 변형예에 따른 MTJ 메모리 셀의 구조를 설명하는 개념도.

도 38은 제5 실시예의 제2 변형예에 따른 메모리 어레이의 구성을 도시한 블록도.

도 39는 제5 실시예의 제2 변형예에 따른 MTJ 메모리 셀의 구조를 설명하는 개념도.

도 40은 제5 실시예의 제2 변형예에 따른 MTJ 메모리 셀에 대한 데이터 판독 및 데이터 기입 동작을 설명하는 동작 파형도.

도 41은 제5 실시예의 제3 변형예에 따른 메모리 어레이의 구성을 도시한 블록도.

도 42는 제5 실시예의 제3 변형예에 따른 MTJ 메모리 셀의 구조를 설명하는 개념도.

도 43은 제5 실시예의 제3 변형예에 따른 MTJ 메모리 셀에 대한 데이터 판독 및 데이터 기입 동작을 설명하는 동작 파형도.

도 44는 제6 실시예에 따른 데이터 기입 자계의 방향을 나타낸 개념도.

도 45는 제6 실시예에 따른 터널 자기 저항 소자의 배치를 도시한 개념도.

도 46은 제6 실시예의 변형예에 따른 데이터 기입 자계의 방향을 나타낸 개념도.

도 47은 제6 실시예의 변형예에 따른 터널 자기 저항 소자의 배치를 도시한 개념도.

도 48은 MTJ 메모리 셀의 구성 및 데이터 판독 동작을 도시한 개념도.

도 49는 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도.

도 50은 MTJ 메모리 셀에 대한 데이터 기입시에 있어서의 데이터 기입 전류의 방향과 자화 방향의 관계를 설명하는 개념도.

도 51은 2층의 자유 자화층으로 구성되는 종래의 터널 자기 저항 소자의 구성을 도시한 단면도.

도 52는 도 51에 도시한 터널 자기 저항 소자에 있어서의 자화를 설명하기 위한 히스테리시스도.

도 53은 단층 스토리지 노드 구조의 MTJ 메모리 셀에 있어서의 자화 특성의 불균일성을 설명하는 개념도.

도 54는 도 53에 도시한 자유 자화층에 있어서의 자화 특성을 설명하기 위한 히스테리시스도.

도 55는 2층 스토리지 노드 구조의 MTJ 메모리 셀에 있어서의 자화 특성의 불균일성을 설명하는 개념도.

도 56은 도 55에 도시한 자유 자화층에 있어서의 자화 특성을 설명하기 위한 히스테리시스도.

<도면의 주요 부분에 대한 부호의 설명>

5 : 컨트롤 회로

10 : 메모리 어레이

20 : 행 디코더

25 : 열 디코더

30 : 워드선 드라이버

40 : 워드선 전류 제어 회로

50, 60 : 판독/기입 제어 회로

본 발명은, 박막 자성체 기억 장치에 관한 것으로서, 보다 특정적으로는 자기 터널 접합(MTJ: Magnetic Tunnel Junction)을 갖는 메모리 셀을 구비한 랜덤 액세스 메모리에 관한 것이다.

저소비 전력으로 비휘발적인 데이터의 기억이 가능한 기억 장치로서, MRAM(Magnetic Random Memory) 디바이스가 주목받고 있다. MRAM 디바이스는 반도체 집적 회로에 형성된 복수의 박막 자성체를 사용하여 비휘발적인 데이터 기억을 실행하고, 박막 자성체의 각각에 대해 랜덤 액세스가 가능한 기억 장치이다.

특히, 최근에는 자기 터널 접합을 이용한 박막 자성체를 메모리 셀로서 사용함으로써, MRAM 디바이스의 성능이 비약적으로 진보함이 발표되어 있다. 자기 터널 접합을 갖는 메모리 셀을 구비한 MRAM 디바이스에 대해서는 “A 1Ons Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC Digest of Technical Papers, TA7.2, Feb. 2000. 및 “Nonvolatile RAM based on Magnetic Tunnel Junction Elements”, ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. 등의 기술 문헌에 개시되어 있다.

도 48은 자기 터널 접합을 갖는 메모리 셀(이하, 간단히 「MTJ 메모리 셀」이라 함)의 구성 및 데이터 판독 동작을 도시한 개념도이다.

도 48을 참조하면 MTJ 메모리 셀은, 기억 데이터의 데이터 레벨에 따라 전기 저항치가 변화하는 터널 자기 저항 소자(TMR)와, 데이터 판독시에 터널 자기 저항 소자(TMR)를 통과하는 센스 전류의 경로를 형성하기 위한 액세스 트랜지스터(ATR)을 구비한다. 액세스 트랜지스터(ATR)는 예를 들면 자계 효과형 트랜지스터로 형성되고, 터널 자기 저항 소자(TMR)와 접지 전압(VSS) 사이에 결합된다.

터널 자기 저항 소자(TMR)는, 일정 방향의 고정 자계를 갖는 강자성체층(이하, 간단히 「고정 자화층」이라고도 함)(FL)과, 외부로부터 인가되는 자계에 의해 변화하는 방향으로 자화되는 강자성체층(이하, 간단히 「자유 자화층」이라고도 함)(VL)을 갖는다. 고정 자화층(FL) 및 자유 자화층(VL) 사이에는 절연체막으로 형성되는 터널 배리어(TB)가 배치된다. 자유 자화층(VL)은 기억 데이터의 레벨에 따라 고정 자화층(FL)과 동일 방향 또는 고정 자화층(FL)과 다른 방향으로 자화된 다.

MTJ 메모리 셀에 대해서는, 데이터 기입을 지시하기 위한 라이트 워드선(WWL)과, 데이터 판독을 지시하기 위한 리드 워드선(RWL)과, 데이터 판독시 및 데이터 기입시에 기억 데이터의 레벨에 대응한 전기 신호를 전달하기 위한 데이터선인 비트선(BL)이 배치된다.

데이터 판독시에는, 액세스 트랜지스터(ATR)가 리드 워드선(RWL)의 활성화에 따라 턴 온된다. 이에 따라, 비트선(BL)∼터널 자기 저항 소자(TMR)∼액세스 트랜지스터(ATR)∼접지 전압(VSS)의 전류 경로에 센스 전류(Is)를 흘려보낼 수 있다.

터널 자기 저항 소자(TMR)의 전기 저항치는, 고정 자화층(FL) 및 자유 자화층(VL)의 자화 방향의 상대 관계에 따라 변화한다. 구체적으로, 고정 자화층(FL)의 자화 방향과 자유 자화층(VL)에 기입된 자화 방향이 정렬되어 있는 경우에는, 양자의 자화 방향이 상이한(반평행: antiparallel) 경우에 비해 터널 자기 저항 소자(TMR)의 전기 저항치는 작아진다. 이하, 본 명세서에서는 기억 데이터의 “1” 및 “0”에 각각 대응하는 터널 자기 저항 소자의 전기 저항치를 R1 및 R0로 각각 표시한다. 단, R1＞R0이다.

이와 같이, 터널 자기 저항 소자(TMR)는 자화 방향에 따라 그 전기 저항치가 변화한다. 따라서, 터널 자기 저항 소자(TMR)중의 자유 자화층(VL)의 2가지 자화 방향과 기억 데이터의 레벨(“1” 또는 “0”)을 각각 대응시킴으로써, 데이터 기억을 실행할 수 있다. 즉, 자유 자화층(VL)은 MTJ 메모리 셀의 스토리지 노드에 상당한다.

센스 전류(Is)에 의해 터널 자기 저항 소자(TMR)에서 발생하는 전압 변화는, 자유 자화층(VL)의 자화 방향, 즉 기억 데이터 레벨에 따라 달라진다. 이에 따라, 비트선(BL)을 일정 전압으로 프리차지한 상태로 한 후, 터널 자기 저항 소자(TMR)에 센스 전류(Is)를 흘려보내면, 비트선(BL)의 전압 레벨 변화의 감시에 의해 MTJ 메모리 셀의 기억 데이터를 판독할 수 있다.

도 49는 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도이다.

도 49를 참조하면, 데이터 기입시에는, 리드 워드선(RWL)은 비활성화되고, 액세스 트랜지스터(ATR)는 턴 오프된다. 이 상태에서 자유 자화층(VL)을 기입 데이터에 따른 방향으로 자화하기 위한 데이터 기입 전류가 라이트 워드선(WWL) 및 비트선(BL)에 각각 흘려보내진다. 자유 자화층(VL)의 자화 방향은, 라이트 워드선(WWL) 및 비트선(BL)을 각각 흐르는 데이터 기입 전류의 방향의 조합에 의해 결정된다.

도 50은 데이터 기입시에 있어서의 데이터 기입 전류의 방향과 자화 방향의 관계를 설명하는 개념도이다.

도 50을 참조하여 횡축(Hx)은 비트선(BL)을 흐르는 데이터 기입 전류에 의해 발생하는 데이터 기입 자계(H(BL))의 방향을 나타낸다. 한편, 종축(Hy)은 라이트 워드선(WWL)을 흐르는 데이터 기입 전류에 의해 발생하는 데이터 기입 자계(H(WWL))의 방향을 나타낸다.

자유 자화층(VL)의 자화 방향은, 데이터 기입 전류(H(BL)와 H(WWL))과의 합이 도면중에 표시되는 아스테로이드 특성선의 외측 영역에 도달하는 경우에만 새로 이 재기록할 수 있다. 즉, 인가된 데이터 기입 자계가 아스테로이드 특성선의 내측 영역에 상당하는 강도인 경우에는 자유 자화층(VL)의 자화 방향은 변화하지 않는다.

따라서, 터널 자기 저항 소자(TMR)의 기억 내용을 데이터 기입 동작에 의해 갱신하기 위해서는, 라이트 워드선(WWL)와 비트선(BL)의 양측에 소정 레벨 이상의 전류를 흘려보낼 필요가 있다. 터널 자기 저항 소자(TMR)에 일단 기억된 자화 방향 즉 기억 데이터는, 새로운 데이터 기입이 실행될 때까지의 동안 비휘발적으로 유지된다.

데이터 판독 동작시에도, 비트선(BL)에는 센스 전류(Is)가 흐른다. 그러나, 센스 전류(Is)는 일반적으로 상술한 데이터 기입 전류보다는 1∼2자리수 정도 작아지도록 설정되기 때문에, 센스 전류(Is)의 영향에 의해 데이터 판독시에 MTJ 메모리 셀의 기억 데이터가 잘못 재기록될 가능성은 작다.

그러나, 이와 같은 터널 자기 저항 소자(TMR)를 사용한 MRAM 디바이스에 있어서는, 메모리 셀 사이즈의 축소에 따라 이하에 설명하는 바와 같은 문제점이 발생한다.

MTJ 메모리 셀에 있어서는, 기억 데이터를 자유 자화층(VL)의 자화 방향에 따라 축적되는데, 자유 자화층의 자화 방향을 재기록하기 위해 인가할 필요가 있는 자계 강도(이하, 「반전 자계 강도」라고도 함)는, 자성체층의 두께를 T라 하고, 자성체층의 자화 방향의 길이를 L이라 하면, T/L에 비례한다. 따라서, 메모리 셀 사이즈를 축소하면, 평면 방향 사이즈의 스케일링에 따라 반전 자계 강도는 증대해 간다.

또한, 메모리 셀 사이즈의 축소에 따라 MTJ 메모리 셀의 외부 및 내부에서, 고정 자화층과 자유 자화층 사이에 발생하는 자계 간섭이 커진다. 이에 따라, 데이터 기입에 필요한 데이터 기입 자계의 임계값(도 50에 있어서의 아스테로이드 특성선에 상당)이 기입 데이터의 패턴에 의존하여 변화하거나 데이터 기입 자계의 방향에 의존하여 비대칭형이 되거나 한다.

이와 같은 현상에 의해 MTJ 메모리 셀의 스케일링은 어려워지고, 메모리 셀 사이즈의 축소에 수반하여 소비 전류가 증대하는 등의 문제가 발생한다.

이와 같은 문제점을 해결하기 위해, 미국 특허공보(USP) 6,166,948에는, MTJ 메모리 셀의 자유 자화층을, 각각이 다른 자기 모멘트(magnetic moment)를 갖는 2층의 강자성체층에 의해 형성하는 기술이 개시되어 있다. 이하에서는 이와 같은 2층의 자성체층에 의해 자유 자화층을 형성하는 구조를 「2층 스토리지 노드 구조」라고도 한다. 이에 비해, 도 48 및 도 49에 도시한 단층의 자성체층에 의해 자유 자화층을 형성하는 구조를 「단층 스토리지 노드 구조」라고도 한다.

도 51은 2층 스토리지 노드 구조를 갖는 종래의 터널 자기 저항 소자의 구조를 도시한 단면도이다.

도 51을 참조하면 종래의 터널 자기 저항 소자는, 반강자성체층(AFL), 고정 자화층(FL), 자유 자화층(VL1, VL2), 고정 자화층(FL)과 자유 자화층(VL1) 사이에 형성되는 터널 배리어(TB) 및 자유 자화층(VL1, VL2)의 사이에 형성되는 중간층(IML)을 포함한다. 중간층(IML)은 비자성체로 형성된다. 도 51에 도시한 터널 자기 저항 소자를 갖는 MTJ 메모리 셀에 있어서는, 고정 자화층(FL) 및 자유 자화층(VL1)의 자화 방향의 상대 관계에 따라 기억 데이터가 축적된다.

자유 자화층(VL1과 VL2)은 중간층(IML)을 사이에 두고 배치된다. 자유 자화층(VL1)의 자기 모멘트는 자유 자화층(VL2)보다 크다. 따라서, 자화 방향을 변화시키기 위한 자화 입계값은 자유 자화층(VL1)이 자유 자화층(VL2)보다 크다.

또한, 자기 모멘트에 강약을 부여하고 있기 때문에, 자유 자화층(VL1)의 자화 방향이 변화한 경우에는, 자유 자화층(VL1)과의 사이에서 자화 루프를 형성하도록 자유 자화층(VL2)의 자화 방향도 추종하여 변화한다.

도 52는 도 51에 도시한 터널 자기 저항 소자에 있어서의 자화를 설명하기 위한 히스테리시스도이다. 도 52에 있어서는, 데이터 기입 자계(H)에 의한 자유 자화층(VL1과 VL2)의 자화 용이축 방향에 있어서의 자화의 거동이 도시된다.

도 52를 참조하여 우선 데이터 기입 자계가 부방향으로 증대되는 경우의 자화 방향의 변화에 대해 설명한다.

우선, H＞H₀₁의 영역(상태 1A)에서는 자유 자화층 VL1 및 VL2 모두 정방향(우측 방향)으로 자화되어 있다. 이어서, H＜H₀₁로 변화하면(상태 2A), 자기 모멘트가 작은 자유 자화층(VL2)에 있어서의 자화 방향만이 반전된다.

그리고, 자계를 부방향으로 변화시켜 임계값(-H₀₂)을 넘는 영역(상태 3A)에 들어가면, 자기 모멘트가 큰 자유 자화층(VL1)에 있어서의 자화 방향이 정방향(우 측)에서 부방향(좌측)으로 변화한다. 이것에 추종하여 자유 자화층(VL2)에 있어서의 자화 방향도 상태 2A에서 반전한다.

그리고, 데이터 기입 자계(H)가 부방향으로 증대하여 H＜-H₀₃의 영역(상태 4A)에 들어가면, 자유 자화층(VL1 및 VL2)의 양측에서 자화 방향이 부방향(좌측)으로 변화한다.

이어서, 데이터 기입 자계(H)가 정방향으로 증대되는 경우에 있어서의 자화 방향의 변화에 대해 설명한다.

H＜-H₀₁의 영역(상태 4B)에서는 자유 자화층 VL1 및 VL2 모두 부방향(좌측 방향)으로 자화되어 있다. 이어서, H＞-H₀₁로 변화하면(상태 3B), 자기 모멘트가 작은 자유 자화층(VL2)에 있어서의 자화 방향만이 반전된다.

그리고, 자계를 정방향으로 변화시켜 임계값(H₀₂)을 넘는 영역(상태 2B)에 들어가면, 자기 모멘트가 큰 자유 자화층(VL1)에 있어서의 자화 방향이 부방향(좌측)에서 정방향(우측)으로 변화한다. 이에 추종하여 자유 자화층(VL2)에 있어서의 자화 방향도 상태 3B에서 반전한다.

그리고, 데이터 기입 자계(H)가 정방향으로 증대하여 H＞H₀₃의 영역(상태 1B)에 들어가면, 자유 자화층(VL1 및 VL2)의 양측에서 자화 방향이 정방향(우측)으로 변화한다.

이와 같이 자유 자화층을 각각이 다른 자화 임계값(자기 모멘트)을 갖는 강 자성체층으로 형성하고, 그 사이에 비자화층인 중간층을 사이에 두고 구성하고, 자유 자화층의 자장이 상/하층에서 서로 반전하는 상태를 데이터 기억 상태로서 이용함으로써, 자유 자화층의 반전 자계 강도를 경감할 수 있다. 또한 데이터 기억 상태에 있어서, 2층의 자유 자화층은 루프형상으로 자화되기 때문에, MTJ 메모리 셀 바깥으로 자속이 넓어지지 않도록 하여 자계 간섭으로 인한 악영향을 억제할 수도 있다.

그러나, 도 51에 도시한 2층 스토리지 노드 구조의 MTJ 메모리 셀에 있어서는, 자유 자화층(VL1 및 VL2)의 각각이 다른 자화 임계값(자기 모멘트)을 가질 필요가 있기 때문에, 재질이나 두께 등이 다른 2개의 자성체층을 퇴적시킬 필요가 있어서 제조 장치 및 제조 공정이 복잡화된다.

특히, 도 52에 도시한 바와 같이, 자유 자화층(VL1 및 VL2)의 사이에서의 자기 모멘트의 차이가 데이터 기억 상태에 미치는 영향이 크기 때문에, 자기 모멘트 제조시의 편차로 인해 MTJ 메모리 셀의 데이터 기억 특성이 크게 변화할 우려가 있다.

또한 도 48, 도 49 및 도 52에 도시한 바와 같이, MTJ 메모리 셀에서는 기억 데이터에 따른 방향으로 자화되는 자유 자화층(VL, VL1, VL2)과, 고정된 자화 방향을 갖는 고정 자화층(FL) 및 반강자성체층(AFL)이 근접해서 배치되기 때문에, 자유 자화층에 있어서의 자화 특성이 기억 데이터의 레벨에 따라 불균일해지는 문제가 있다.

도 53은 단층 스토리지 노드 구조의 MTJ 메모리 셀에 있어서의 자화 특성의 불균일성을 설명하는 개념도이다.

도 53을 참조하면, 고정 자화층(FL) 및 반강자성체층(AFL)은 동일한 고정된 자화 방향을 갖는다. 반강자성체층(AFL)은 고정 자화층(FL)의 자화 방향을 보다 강력하게 고정하기 위해 배치되어 있다.

스토리지 노드로서 기능하는 자유 자화층(VL)은, 기억 데이터의 레벨에 따라 정방향(+방향) 및 부방향(-방향) 중 어느 하나로 자화된다. 도 53에 있어서는 고정 자화층(FL)과 동일 방향의 자화 방향을 정방향으로 하고, 고정 자화층(FL)과 반대 방향의 자화 방향을 부방향이라 정의한다.

이와 같이 복수의 자성체층이 근접해서 형성되어 있는 점에서, 반강자성체층(AFL) 및 고정 자화층(FL)으로부터의 자계의 정자성 결합(magnetostatic coupling)에 의해 자유 자화층(VL)에 있어서 자화 용이축 방향으로 일정한 자계(ΔHp)가 인가된다. 일정 자계(ΔHp)는 고정 자화층(FL)의 자화 방향과 반대 방향, 즉 부방향으로 작용한다. 이와 같은 일정 자계(ΔHp)의 존재에 의해 자유 자화층(VL)에 있어서의 자화 특성이 자계 방향에 의존해서 비대칭으로 된다.

도 54는 도 53에 도시한 자유 자화층(VL)에 있어서의 자화 특성을 설명하기 위한 히스테리시스도이다. 도 54에 있어서는, 자화 용이축 방향의 데이터 기입 자계(Hex)에 의한 자유 자화층(VL)의 자화 거동이 도시된다.

도 54를 참조하면, 부방향으로 자화된 자유 자화층(VL)을 정방향으로 자화하기 위해서는, +Hsp를 넘어 정방향의 자계(Hex)를 인가할 필요가 있다. 반대로, 정방향으로 자화된 자유 자화층(VL)을 부방향으로 자화하기 위해서는, -Hsn을 초과하여 부방향의 자계(Hex)를 인가할 필요가 있다.

여기서, 고정 자화층(FL)과의 사이의 정자성 결합에 의한 일정 자계(ΔHp)의 영향으로 정방향으로의 자화 임계값(Hsp)은 부방향의 자화 임계값(Hsp)보다 ΔHp만큼 커진다. 이와 같이, 인가 자계의 방향에 따라 자유 자화층(VL)에 있어서의 자화 특성이 비대칭으로 되기 때문에, MTJ 메모리 셀로의 기입 데이터의 레벨에 의존하여 자유 자화층(VL)에 인가가 필요한 자계 강도가 달라진다. 이와 같은 터널 자기 저항 소자를 메모리 셀로서 사용하기 위해서는, 모든 데이터 레벨을 기입하는 경우에 있어서, 큰 쪽의 자화 임계값을 초과하는 자계를 인가할 필요가 있다. 즉, 자화 임계값(Hsp)을 초과하는 자계를 발생시키기 위한 데이터 기입 전류를, 자유 자화층(VL)을 부방향으로 자화하는 경우에도 인가할 필요가 있다. 따라서, 이와 같은 경우에 데이터 기입 전류가 불필요하게 커지게 된다. 이에 따라 소비 전력의 증대나 배선의 전류 밀도의 증가로 인한 배선 신뢰성의 저하라는 문제점이 발생할 우려가 있다.

이와 같은 현상은 2층 스토리지 노드 구조의 터널 자기 저항 소자에 있어서도 마찬가지로 발생한다.

도 55는 2층 스토리지 노드 구조의 MTJ 메모리 셀에 있어서의 자화 특성의 불균일성을 설명하는 개념도이다.

도 55를 참조하면 2층 스토리지 노드 구조의 터널 자기 저항 소자에 있어서도, 단층 스토리지 노드 구조와 마찬가지로, 자유 자화층(VL1)에 있어서 반강자성체층(AFL) 및 고정 자화층(FL) 사이의 정자성 결합(magnetostatic coupling)에 의해 자화 용이축 방향으로 일정 자계(ΔHp)가 인가된다. 이에 따라, 자유 자화층(VL1 및 VL2)에 있어서의 자화 용이축 방향의 자화의 거동이 비대칭으로 된다.

도 56은 도 55에 도시한 자유 자화층(VL)에 있어서의 자화 특성을 설명하기 위한 히스테리시스도이다.

도 56을 참조하면 고정 자화층(FL)과의 사이의 정자성 결합에 의해 발생하는 일정 자계(ΔHp)의 영향에 의해 자화 용이축 방향의 데이터 기입 자계(Hex)에 의한 자유 자화층(VL1, VL2)의 자화 거동은, 도 52에 나타낸 이론적인 특성과 비교하여 ΔHp만큼 시프트한 특성으로 된다. 즉, 도 52에 나타낸 정방향의 인가 자계에 대한 임계값(+H₀₁, +H₀₂, +H₀₃)에 비해 부방향의 자계에 대한 임계값(-H₀₁', -H₀₂', -H₀₃')은 각각 ΔHp만큼 어긋나 있고 정방향의 자계와 부방향의 자계 각각에 대해 자화 특성이 비대칭으로 된다. 즉, H₀₁-|-H₀₁'|=H₀₂-|-H₀₂'|=H₀₃-|-H₀₃'|=ΔHp이다.

이와 같이, 단층 스토리지 노드 구조 및 2층 스토리지 노드 구조의 모든 터널 자기 저항 소자에 있어서, 자계 특성의 비대칭성에 기인하여 데이터 기입 전류의 레벨을 불필요하게 크게 할 필요가 생겼다.

본 발명의 목적은, 제조 공정의 복잡화를 초래하지 않고, 자화 특성이 단순하고 또한 동작 마진을 충분히 확보할 수 있는 MTJ 메모리 셀을 갖는 박막 자성체 기억 장치를 제공하는 것이다.

본 발명의 다른 목적은, 기입되는 기억 데이터의 레벨에 의존하지 않고 자화 특성이 대칭인 MTJ 메모리 셀을 갖는 박막 자성체 기억 장치를 제공하는 것이다.

본 발명은 요약하면, 박막 자성체 기억 장치로서, 각각이 데이터 기억을 실행하는 복수의 메모리 셀을 포함한다. 각 메모리 셀은 기억 데이터에 따라 전기 저항치가 변화하는 자기 기억부와, 통전시에 자기 기억부에 데이터 판독 전류를 통과시키기 위한 판독 액세스 소자를 포함한다. 자기 기억부는 고정된 자화 방향을 갖는 제1 자성체층과, 인가되는 데이터 기입 자계에 따라 서로 반대 방향으로 자화되는 제2 및 제3 자성체층과, 제2 및 제3 자성체층의 사이에 형성되는 비자성이며 도전성인 중간층과, 제2 및 제3 자성체층의 한쪽과 제1 자성체층 사이에 형성되는 절연층을 갖는다. 데이터 기입시에 있어서 데이터 기입 자계의 적어도 일부는 중간층을 흐르는 제1 데이터 기입 전류에 의해 발생된다.

이와 같은 박막 자성체 기억 장치는, 자유 자화층에 상당하는 제2 및 제3 자성층의 사이에 있는 중간층을 흐르는 데이터 기입 전류에 의해 2개의 자유 자화층을 루프형상으로 효율적으로 자화할 수 있다. 또한, 한쪽 자유 자화층의 자화에 의해 발생한 자속은 또 하나의 자유 자화층을 자화하기 위한 자속으로서 서로 작용한다. 그 결과, 자유 자화층의 자화 방향의 재기록에 필요한 데이터 기입 전류를 작게 할 수 있기 때문에, 메모리 셀 사이즈의 축소와 소비 전력 삭감 및 자기 노이즈의 억제를 양립할 수 있다.

본 발명의 다른 국면에 따르면, 박막 자성체 기억 장치로서, 각각이 데이터 기억을 실행하는 복수의 메모리 셀을 포함한다. 각 메모리 셀은 기억 데이터에 따라 전기 저항치가 변화하는 자기 기억부와, 통전시에 자기 기억부에 데이터 판독 전류를 통과시키기 위한 판독 액세스 소자를 포함한다. 자기 기억부는 고정된 자화 방향을 갖는 제1 자성층과, 인가되는 데이터 기입 자계에 따라 서로 반대 방향으로 자화되는, 각각이 다른 자기 모멘트를 갖는 제2 및 제3 자성체층과, 제2 및 제3 자성체층의 사이에 형성되는 비자성체의 중간층과, 제2 및 제3 자성체층의 한쪽과 제1 자성체층 사이에 형성되는 절연층을 갖는다. 박막 자성체 기억 장치는, 데이터 기입시에 있어서 데이터 기입 자계를 발생하기 위한 데이터 기입 전류를 흘려보내기 위한 데이터 기입 배선을 추가로 포함한다. 중간층은, 복수의 메모리 셀의 적어도 일부에 의해 공유되도록 평면형상으로 형성된다.

이와 같은 박막 자성체 기억 장치는, 자유 자화층에 상당하는 제2 및 제3 자화층에 있어서 한쪽의 자유 자화층의 자화에 의해 발생한 자속은, 또 한쪽의 자유 자화층을 자화하기 위한 자속으로서 서로 작용한다. 따라서, 자유 자화층의 자화 방향의 재기록에 필요한 데이터 기입 전류를 작게 할 수 있기 때문에, 메모리 셀 사이즈의 축소와 소비 전력 삭감 및 자기 노이즈의 억제를 양립할 수 있다. 그리고, 중간층에 대해 메모리 셀 사이의 전기적인 간섭을 고려할 필요가 없어지기 때문에, 형상의 자유도가 높아진다. 따라서, 제조 프로세스가 용이해지고 수율이 향상된다.

본 발명의 또 다른 국면에 따르면, 박막 자성체 기억 장치로서, 복수의 메모리 셀과, 계층적으로 형성되는 글로벌 데이터선 및 로컬 데이터선을 포함한다. 복 수의 메모리 셀의 각각은, 데이터 기억을 실행하고, 인가되는 자계에 대응하여 재기록되는 자화 방향에 따라 전기 저항치가 변화하는 자기 기억부와, 도통시에 자기 기억부에 데이터 판독 전류를 통과시키기 위한 액세스 소자를 포함한다. 글로벌 데이터선 및 로컬 데이터선은 데이터 기입시에 자기 기억부를 기입 데이터에 따른 방향으로 자화하기 위한 데이터 기입 전류를 흘리기 위해 형성된다.

이와 같은 박막 자성체 기억 장치는, 계층적으로 형성된 글로벌/로컬 데이터선을 사용하여 데이터 기입 전류 경로의 저저항화를 도모할 수 있다.

바람직하게는 데이터 기입시에 글로벌 데이터선 및 로컬 데이터선을 흐르는 데이터 기입 전류에 의해 각각 발생하는 자계는, 자기 기억부에 있어서 서로 강하게 한다.

이에 따라, 자기 기억부의 자화 방향을 재기록하기 위해 필요한 데이터 기입 전류를 작게 할 수 있기 때문에, 소비 전력 삭감 및 자기 노이즈의 억제를 도모할 수 있다.

본 발명의 또 다른 국면에 따르면, 박막 자성체 기억 장치로서, 각각이 데이터 기억을 실행하는 복수의 메모리 셀과, 제1 데이터 기입 전류선을 포함한다. 각 메모리 셀은 기억 데이터에 따라 전기 저항치가 변화하는 자기 기억부를 포함한다. 자기 기억부는 고정된 자화 방향을 갖는 제1 자성체층과, 기억 데이터의 레벨에 따른 방향으로 자화되는 제2 자성체층과, 제1 및 제2 자성체층의 사이에 형성되는 절연층을 갖는다. 제1 데이터 기입 전류선은, 복수의 메모리 셀 중 데이터 기입 대상으로 선택된 적어도 1개의 선택 메모리 셀에 대해 제2 자성체층을 자화하기 위한 제1 데이터 기입 자계를 발생시킨다. 제1 데이터 기입 자계는, 기억 데이터의 레벨에 관계없이 제2 자성체층에 있어서 제1 자성체층에서 제2 자성체층으로 작용하는 결합 자계를 상쇄하는 방향의 성분을 갖는다.

이와 같은 박막 자성체 기억 장치는, 자기 기억부(터널 자기 저항 소자) 중의 제2 자성체층(자유 자화층)에 있어서, 자화 용이축을 따른 방향의 자화 특성을 기입 데이터의 레벨의 의존하지 않고 대칭으로 할 수 있다. 그 결과, 기억 데이터의 기입에 필요한 데이터 기입 전류를 억제할 수 있게 된다. 그 결과, MRAM 디바이스에 있어서의 소비 전력의 삭감 및 데이터 기입 전류선에 있어서의 전류 밀도 저하에 의한 동작 신뢰성의 향상을 도모할 수 있다.

이하, 본 발명의 실시예에 대해 도면을 참조하여 상세하게 설명한다. 그리고, 도면중에 있어서의 동일 부호는 동일 또는 상당 부분을 나타내는 것이다.

(제1 실시예)

도 1을 참조하면, 본 발명의 제1 실시예에 따른 MRAM 디바이스(1)는, 외부로부터의 제어 신호(CMD) 및 어드레스 신호(ADD)에 응답하여 랜덤 액세스를 실행하고, 기입 데이터(DIN)의 입력 및 판독 데이터(DOUT)의 출력을 실행한다.

MRAM 디바이스(1)는, 제어 신호(CMD)에 응답하여 MRAM 디바이스(1)의 전체 동작을 제어하는 컨트롤 회로(5)와, 행렬상으로 배치된 복수의 MTJ 메모리 셀을 갖는 메모리 어레이(10)를 구비한다. 메모리 어레이(10)의 구성에 대해서는 나중에 상세하게 설명하는데, MTJ 메모리 셀의 행(이하, 간단히 「메모리 셀 행」이라고도 함)에 각각 대응하여 복수의 라이트 워드선(WWL) 및 리드 워드선(RWL)이 배치된다. 또한, MTJ 메모리 셀의 열(이하, 간단히 「메모리 셀 열」이라고도 함)에 대응하여 비트선(BL) 및 소스선(SL)이 배치된다.

MRAM 디바이스(1)는 행 디코더(20), 열 디코더(25), 워드선 드라이버(30), 워드선 전류 제어 회로(40) 및 판독/기입 제어 회로(50, 60)를 더 구비한다.

행 디코더(20)는, 어드레스 신호(ADD)에 의해 표시되는 로우 어드레스(RA)에 따라 메모리 어레이(10)에 있어서의 행 선택을 실행한다. 열 디코더(25)는, 어드레스 신호(ADD)에 의해 표시되는 칼럼 어드레스(CA)에 따라 메모리 어레이(10)에 있어서의 열 선택을 실행한다. 워드선 드라이버(30)는, 행 디코더(20)의 행 선택 결과에 기초하여 리드 워드선(RWL) 또는 라이트 워드선(WWL)을 선택적으로 활성화한다. 로우 어드레스(RA) 및 칼럼 어드레스(CA)에 의해 데이터 판독 또는 데이터 기입 대상으로 지정된 메모리 셀(이하, 간단히 「선택 메모리 셀」이라 함)이 표시된다.

워드선 전류 제어 회로(40)는, 데이터 기입시에 라이트 워드선(WWL)에 데이터 기입 전류를 흘리기 위해 설치된다. 판독/기입 제어 회로(50, 60)는, 데이터 판독 및 데이터 기입시에 비트선(BL)에 데이터 기입 전류 및 센스 전류(데이터 판독 전류)를 흘리기 위해, 메모리 어레이(10)에 인접하는 영역에 배치되는 회로군을 총칭한 것이다.

도 2를 참조하면, 메모리 어레이(10)는, n행×m열(n, m: 자연수)로 배열되는 2층 스토리지 노드 구조의 MTJ 메모리 셀(MCa)을 포함한다. 메모리 셀(MCa)은 액세스 트랜지스터(ATR) 및 터널 자기 저항 소자(100a)를 포함한다.

메모리 셀 행에 대응하여 리드 워드선(RWL1∼RWLn) 및 라이트 워드선(WWL1∼WWLn)이 각각 형성된다. 메모리 셀 열에 각각 대응하여 비트선(BL1∼BLm) 및 소스선(SL1∼SLm)이 각각 형성된다. 소스선(SL1∼SLm)의 각각은, 대응하는 메모리 셀 행에 있어서 액세스 트랜지스터(ATR)의 소스측과 결합됨과 동시에 접지 전압(VSS)을 공급한다.

워드선 전류 제어 회로(40)는, 메모리 어레이(10)를 사이에 두고 워드선 드라이버(30)와 반대측 영역에 있어서, 각 라이트 워드선(WWL)을 접지 전압(VSS)과 결합한다. 이에 따라, 워드선 드라이버(30)에 의해 선택적으로 전원 전압(VDD)과 결합된 라이트 워드선에 대해 일정 방향의 데이터 기입 전류(Ip)를 흘려보낼 수 있다.

도 2에는 제1, 제2 행 및 제n 행과 제1 및 제m 열에 대응하는, 리드 워드선(RWL1, RWL2, RWLn), 라이트 워드선(WWL1, WWL2, WWLn), 비트선(BL1, BLm) 및 소스선(SL1, SLm) 및 이들에 대응하는 일부의 메모리 셀이 대표적으로 도시된다.

도 3을 참조하면, 도 2에 도시한 MTJ 메모리 셀(MCa)은 터널 자기 저항 소자(100a)를 포함한다. 터널 자기 저항 소자(100a)는 반강자성체층(101), 고정 자화층(102), 자유 자화층(103 및 104), 터널 배리어(105) 및 중간층(107)을 포함한다.

고정 자화층(102)은 고정된 자화 방향을 갖고, 반강자성체층(101)상에 형성된다. 반강자성체층(101)은 고정 자화층(102)의 자화 방향을 보다 강력하게 고정 하기 위해 배치되어 있다. 터널 배리어(105)는 고정 자화층(102)과 자유 자화층(103) 사이에 형성된다. 자유 자화층(103 및 104)은 자기적으로 중성인 특성을 갖는 중간층(107)을 사이에 두도록 배치된다. 중간층(107)은 비자성 도전체로 형성된다.

중간층(107)의 형상 및 전기 특성을 자유롭게 정할 수 있다. 제1 실시예에 따른 구성에 있어서는, 중간층(107)을 사용하여 비트선(BL)을 형성한다. 즉, 동일한 메모리 셀 열에 속하는 MTJ 메모리 셀 사이에서 중간층(107)끼리가 전기적으로 결합되도록, 열 방향으로 연장하여 스트라이프 형상으로 형성된 금속 배선으로서 중간층(107)을 배치함으로써, 비트선(BL)이 형성된다.

데이터 기입시에 중간층(107)(비트선(BL))에는 기입 데이터의 레벨에 따라 그 방향이 변화하는 데이터 기입 전류(±Iw)가 흐른다. 한편, 행 방향을 따라 배치되는 라이트 워드선(WWL)에는 기입 데이터의 레벨에 관계없이 일정 방향의 데이터 기입 전류(Ip)가 흐른다.

자유 자화층(103 및 104)에 대해, 중간층(107)(비트선(BL))을 흐르는 기입 전류(±Iw)에 의해 발생하는 데이터 기입 전계에 의해 자화 용이축(EA: Easy Axis) 방향의 자장이 인가된다. 이에 비해, 라이트 워드선(WWL)을 흐르는 데이터 기입 전류(Ip)에 의해 발생하는 데이터 기입 자계에 의해 자화 곤란축(HA: Hard Axis)의 자장이 인가된다.

이어서, 도 4를 이용하여, 데이터 기입시에 있어서의 자유 자화층의 자화 방향을 설명한다. 도 4는 도 3에 있어서의 P-Q 단면도에 상당한다.

도 4a, 도 4b를 참조하면, 중간층(107)(비트선(BL))을 흐르는 데이터 기입 전류(±Iw)의 방향은, 기입 데이터의 레벨에 따라 달라진다.

도 4a에는 중간층(107)(비트선(BL))에 정방향의 데이터 기입 전류(+Iw)를 흘리는 경우가 도시된다. 대응하는 라이트 워드선(WWL)에도 데이터 기입 전류(Ip)가 흐르면, 자유 자화층(103 및 104)의 자화 방향은 데이터 기입 전류(+Iw)에 의해 발생하는 데이터 기입 자계에 응답하여 재기록된다.

이 때, 자유 자화층(103 및 104)을 비자성체의 중간층(107)을 사이에 두고 층상으로 형성함으로써, 중간층(107)을 흐르는 데이터 기입 전류에 의해 발생하는 자계에 의해 양자를 루프 형상으로(서로 반대 방향으로) 효율적으로 자화할 수 있다. 또한, 한쪽 자유 자화층의 자화에 의해 발생한 자속은, 다른 한쪽의 자유 자화층을 자화하기 위한 자속으로서 서로 작용한다.

이에 따라, 자유 자화층(103 및 104)의 반전 자계 강도의 발생에 필요한 데이터 기입 전류를 작게 할 수 있다. 또한 자속이 외부로 퍼지지 않기 때문에, 다른 메모리 셀에 악영향을 미치는 것도 억제할 수 있다.

한편, 고정 자화층(102)의 자화 방향은 일정 방향으로 고정되어 있다. 따라서, 데이터 기입 전류(+Iw)에 의해 데이터 기입이 실행된 결과, 고정 자화층(102)과 자유 자화층(103)의 자화 방향은 반대 방향으로 되기 때문에, 터널 자기 저항 소자(100a)의 전기 저항치는 커진다.

한편, 도 4b에는 중간층(107)(비트선(BL))에 부방향의 데이터 기입 전류(-Iw)를 흘리는 경우가 도시된다. 이 경우에는 도 4a의 경우와 반대 방향으로 자유 자화층(103 및 104)이 자화된다. 그리고, 라이트 워드선(WWL)을 흐르는 데이터 기입 전류(Ip)는 이미 설명한 바와 같이 기입 데이터의 레벨에 관계없이 일정 방향으로 유지된다.

따라서, 데이터 기입 전류(-Iw)에 의해 데이터 기입이 실행된 메모리 셀에 있어서는, 고정 자화층(102)과 자유 자화층(103)의 자화 방향은 정렬되게 된다. 그 결과, 터널 자기 저항 소자(100a)의 자기 저항치는 작아진다.

이와 같이, 대응하는 라이트 워드선(WWL)과 중간층(107)(비트선(BL))의 양측에 데이터 기입 전류가 흘러 온 MTJ 메모리 셀에서만 자유 자화층(103 및 104)의 자화 방향이 변화 가능하도록, 즉 데이터 기입이 실행되도록, 자유 자화층(103 및 104)의 재질이나 두께는 결정된다.

또한, 제1 실시예에 따른 MTJ 메모리 셀 중의 터널 자기 저항 소자에 있어서는, 도 51에 도시한 종래의 터널 자기 저항 소자와는 달리, 자유 자화층(103 및 104)의 자기 모멘트에 강약을 부여할 필요가 있다. 따라서, 자유 자화층(103 및 104)의 각각을 동일한 재질·동일한 두께로 형성할 수도 있다. 이에 따라, 제조 공정의 복잡화를 회피할 수 있다.

다시 도 3을 참조하면, 액세스 트랜지스터(ATR)는, P형 기판(110)상에 형성된 n형 영역인 소스/드레인 영역(111 및 112)과 게이트 전극(113)을 포함한다. 소스/드레인 영역(111)은 접지 전압(VSS)와 전기적으로 결합된다.

동일한 메모리 셀 행에 속하는 MTJ 메모리 셀의 사이에서 게이트 전극(113)이 서로 전기적으로 결합되도록, 게이트 전극(113)을 행 방향으로 연장시켜 배치함 으로써 리드 워드선(RWL)이 배치된다. 즉, 리드 워드선(RWL)의 활성화(H 레벨)에 응답하여 액세스 트랜지스터(ATR)는 턴 온한다.

터널 자기 저항 소자(100a)와 액세스 트랜지스터(ATR)의 소스/드레인 영역(112)은, 배리어 메탈(108) 및 비아 홀(Via hole, 115)을 통해 전기적으로 결합된다. 배리어 메탈(108)은 반강자성체(101)에 대해 전기적인 콘택트를 얻기 위한 완충재이다.

데이터 판독시에는, 리드 워드선(RWL)을 활성화(H 레벨)함으로써 비트선(BL)을 터널 자기 저항 소자(100a)의 전기 저항을 통해 접지 전압(VSS)에 풀 다운할 수 있다. 이미 설명한 바와 같이, 자유 자화층(103)과 고정 자화층(102)의 자화 방향의 상대 관계에 따라 터널 자기 저항 소자(100a)의 전기 저항치는 변화하기 때문에, MTJ 메모리 셀의 기억 데이터에 따라 비트선(BL)의 전압 변화 거동은 달라진다.

따라서, 비트선(BL)에는 MTJ 메모리 셀(MCa)의 기억 데이터 레벨에 따른 전압 변화가 생기기 때문에, 센스 전류가 흘렀을 때의 비트선(BL)의 전압을 검지함으로써, MTJ 메모리 셀(MCa)의 기억 데이터를 검출할 수 있다.

이와 같이, 자유 자화층(104)은 데이터 기입시에 자유 자화층(103)과 루프형상으로 자화되기 위해 형성되는데, 데이터 기입시 및 데이터 판독시에 전기적으로는 전혀 작용하지 않는다. 따라서, 자유 자화층(104)은 도 3에 도시한 바와 같이 MTJ 메모리 셀마다의 고립 엘리먼트로서 배치해도 되고, 비트선(BL)과 동일한 패턴으로 스트라이프 형상으로 배치해도 된다.

이와 같은 구성으로 함으로써, 도 2에 도시한 메모리 어레이에 있어서 선택 메모리 셀에 대응하는 라이트 워드선(WWL) 및 비트선(BL)의 각각에 데이터 기입 전류를 흘려보내고, 또한 데이터 판독시에는 선택 메모리 셀에 대응하는 라이트 워드선(WWL)을 활성화함과 동시에 비트선(BL)의 전압을 검지함으로써 데이터 기입 및 데이터 판독을 실행할 수 있다.

도 5에는 2층 스토리지 노드 구조를 갖는 MTJ 메모리 셀의 다른 구성예가 도시된다.

도 5를 참조하면 2층 스토리지 노드 구조를 갖는 MTJ 메모리 셀(MCb)은, 도 3에 도시한 MTJ 메모리 셀(MCa)과 비교하여 라이트 워드선(WWL)이 터널 자기 저항 소자(100a) 및 비트선(BL)보다도 상층에 배치되는 점에서 다르다. 그 외 부분의 구성에 대해서는 도 3과 동일하므로 상세한 설명은 생략한다. 따라서, 메모리 셀(MCb)에 대한 데이터 기입 및 데이터 판독은 메모리 셀(MCa)과 동일하게 실행할 수 있다.

이와 같은 구성으로 함으로써, 터널 자기 저항 소자(100a)와 액세스 트랜지스터(ATR) 사이에 배선층을 형성할 필요가 없어지기 때문에 양자의 거리를 단축할 수 있다. 그 결과, 비아 홀(115)의 애스펙트비(종/횡 치수비)를 작게 할 수 있기 때문에, 비아 홀(115)의 형성이 용이해져서 제조 공정의 간이화를 도모할 수 있다.

도 6에 메모리 어레이(10)의 다른 구성예가 도시된다. 도 6의 구성에는 도 2 및 도 5에 각각 도시한 MTJ 메모리 셀(MCa 및 MCb) 을 모두 적용할 수 있다.

도 6을 참조하면, 각 메모리 셀 열에 대응하여 비트선 쌍이 배치된다. 비트선 쌍(BLP)은 2개의 상보 비트선으로 구성된다. 도 6에 있어서는, 제1 열 및 제m 열의 비트선 쌍(BLP1 및 BLPm)이 대표적으로 도시된다. 비트선 쌍(BLP1)은 비트선(BL1 및 /BL1)을 포함하고, 비트선 쌍(BLPm)은 비트선(BLm 및 /BLm)을 포함한다. 이하에서는 비트선 쌍(BLP1∼BLPm)을 비트선 쌍(BLP)이라고도 총칭한다. 마찬가지로, 비트선(/BL1∼/BLm)을 비트선(/BL)이라고도 총칭한다. 비트선(BL 및 /BL)은 중간층(107)을 사용하여 형성된다.

MTJ 메모리 셀은 1행 걸러 비트선(BL 및 /BL) 중 어느 한쪽 각각과 결합된다. 예를 들면, 제1 열에 속하는 메모리 셀에 대해 설명하면, 제1 행의 메모리 셀은 비트선(BL1)과 결합되고, 제2 행의 메모리 셀은 비트선(/BL1)과 결합된다. 이하 마찬가지로 메모리 셀의 각각은 홀수행에서 비트선 쌍의 한쪽 각각(BL1∼BLm)과 접속되고, 짝수행에서 비트선 쌍의 다른쪽 각각의 /BL1∼/BLm과 접속된다. 그 결과, 리드 워드선(RWL)이 행 선택 결과에 따라 선택적으로 활성화되면, 비트선 쌍의 한쪽 각각(BL1∼BLm) 및 비트선 쌍의 다른쪽 각각(/BL1∼/BLm) 중 어느 하나가 메모리 셀과 결합된다.

열 디코더(25)는, 칼럼 어드레스(CA)의 디코드 결과에 따라 메모리 셀 열에 각각 대응하는 열 선택 신호(YS1∼YSm) 중 어느 하나를 선택 상태(H 레벨)로 활성화한다. 판독 데이터 및 기입 데이터를 전달하기 위한 데이터 버스쌍(DBP)은 상보의 데이터 버스(DB 및 /DB)를 갖는다.

판독/기입 제어 회로(50)는, 칼럼 선택 게이트(CSG1∼CSGm), 데이터 기입 회로(51W) 및 데이터 판독 회로(51R)을 포함한다.

칼럼 선택 게이트(CSG1∼CSGm)은 비트선 쌍(BLP1∼BLPm)과 데이터 버스 쌍(DBP) 사이에 각각 배치된다. 칼럼 선택 게이트(CSG1∼CSGm)의 각각은, 데이터 버스(DB)와 대응하는 비트선(BL) 사이에 전기적으로 결합되는 트랜지스터 스위치와, 데이터 버스(/DB)와 대응하는 비트선(/BL) 사이에 전기적으로 결합되는 트랜지스터 스위치를 포함한다. 이들 트랜지스터 스위치는 대응하는 열 선택 신호의 활성화에 응답하여 온한다.

예를 들면, 칼럼 선택 게이트(CSG1∼CSGm)는 데이터 버스(DB)와 비트선(BL1) 사이에 전기적으로 결합되고, 열 선택 신호(YS1)의 활성화에 응답하여 온하는 트랜지스터 스위치와, 데이터 버스(/DB)의 비트선(/BL1) 사이에 전기적으로 결합되고, 열 선택 신호(YS1)의 활성화에 응답하여 턴 온하는 트랜지스터 스위치를 포함한다.

비트선 쌍(BLP1∼BLPm)에 각각 대응하여, 대응하는 상보 비트선끼리를 전기적으로 결합하기 위한 단락 트랜지스터(EQT1∼EQTm) 및 제어 신호(EQS1∼EQSm)이 각각 형성된다. 제어 신호(EQS1∼EQSm)는 데이터 기입시에 대응하는 메모리 셀 열이 데이터 기입 대상으로 선택된 경우에 H 레벨로 활성화된다. 이하에서는 단락 트랜지스터(EQT1∼EQTm)를 총칭하여 단락 트랜지스터(EQT)라고도 한다.

각 단락 트랜지스터(EQT)는 제어 신호(EQS1∼EQSm)의 대응하는 1개가 H 레벨로 활성화되면, 대응하는 비트선(BL 및 /BL)을 전기적으로 결합한다. 또는 제어 신호(EQS1∼EQSm)의 각각 대신에 데이터 기입시에 활성화(H 레벨)되는 제어 신호(WE)를 사용할 수도 있다.

데이터 기입 회로(51W)는, 데이터 기입시에 기입 데이터(DIN)에 따라 데이터 버스(DB 및 /DB)를 전원 전압(VDD) 및 접지 전압(VSS)의 한쪽 각각에 설정한다. 그리고, 데이터 기입시에는 적어도 선택 메모리 셀 열에 있어서 단락 트랜지스터(EQT)가 턴 온하기 때문에, 데이터 기입 회로(51W)에 의해 설정된 데이터 버스(DB 및 /DB)의 전압차에 따라 선택된 메모리 셀 열의 비트선(BL 및 /BL)을 데이터 기입 전류가 왕복 전류로서 흐른다. 한편, 선택된 메모리 셀 행에 대응하는 라이트 워드선(WWL)에는 기입 데이터의 레벨에 의존하지 않는 일정 방향의 데이터 기입 전류(Ip)가 공급된다.

이와 같은 구성으로 함으로써, 데이터 기입시에 데이터 버스(DB 및 /DB)의 전압 설정을 기입 데이터(DIN)의 레벨에 따라 교체하는 것만으로, 비트선(BL(/BL))을 흐르는 데이터 기입 전류(±Iw)의 방향을 쉽게 제어할 수 있다. 즉, 데이터 기입 회로(51W)의 구성을 간단하게 할 수 있게 된다.

이어서, 데이터 판독 동작에 대해 설명한다.

데이터 판독시에는, 데이터 버스(DB 및 /DB)의 한쪽을 대응하는 비트선(BL 또는 /BL)과 선택 메모리 셀 중의 터널 자기 저항 소자(100a)를 통해 접지 전압(VSS)에 풀 다운할 수 있다. 그 결과, 선택 메모리 셀과 접속된 데이터 버스(DB 또는 /DB)에는 선택 메모리 셀의 기억 데이터 레벨에 따른 전압 변화가 발생한다. 데이터 판독 회로(51R)는 데이터 버스(DB 및 /DB)의 전압에 따라 판독 데이터(DOUT)를 생성한다.

또는, 메모리 어레이(10)에 MTJ 메모리 셀의 전기 저항치(R0 및 R1)의 중간치를 갖는 더미 메모리 셀(도시 생략)을 배치하여 데이터 판독시에 데이터 버스(DB 및 /DB)에 선택 메모리 셀 및 더미 메모리 셀의 한쪽 각각이 접속되는 구성으로 할 수도 있다. 이 경우에는 데이터 판독 회로(51R)는 데이터 버스(DB 및 /DB)의 전압 비교에 기초하여 상보형 데이터 판독을 실행할 수 있기 때문에 동작 마진이 향상된다.

도 7에는 메모리 어레이(10)의 또 다른 구성예가 도시된다.

도 7에 도시된 구성에 있어서는, 2층 스토리지 노드 구조를 갖는 메모리 셀(MCc)이 n행×m열로 배치된다. 그리고, 데이터 기입용 라이트 비트선(WBL)과 데이터 판독용 리드 비트선(RBL)이 분할하여 배치된다. 한편, 소스선(SL)의 배치는 생략되어 있다.

라이트 워드선(WWL) 및 리드 워드선(RWL)은 메모리 셀 열에 각각 대응하여 배치된다. 도 7에 있어서는, 대표적으로 제1 열 및 제m 열에 대응하는 라이트 비트선(WBL1, WBLm)과 리드 비트선(RBL1, RBLm)이 도시되어 있다. 그리고, 리드 비트선(RBL1∼RBLm)을 총칭하는 경우 및 라이트 비트선(WBL1∼WBLm)을 총칭하는 경우에는, 부호 RBL 및 WBL을 각각 사용한다.

도 8을 참조하면, 도 7에 도시된 2층 스토리지 노드 구조를 갖는 MTJ 메모리 셀(MCc)은, 도 5에 도시된 MTJ 메모리 셀(MCa)과 비교하여 열 방향으로 연장하여 형성되는 리드 비트선(RBL)이 추가로 배치되는 점에서 다르다.

중간층(107)을 사용하여 라이트 비트선(WBL)이 형성된다. 라이트 비트선(WBL)에는 데이터 기입시에 데이터 기입 전류(±Iw)가 흐른다. 한편, 데이터 판독시에는 판독/기입 제어 회로(50, 60)에 의해 각 라이트 비트선(WBL)은 접지 전압(VSS)에 설정된다.

리드 비트선(RBL)은 비아 홀(116)을 통해 액세스 트랜지스터(ATR)의 소스/드레인 영역(111)과 전기적으로 결합된다. 데이터 판독시에는 소스/드레인 영역(112)이 액세스 트랜지스터(ATR)의 소스로서 작용한다.

그 결과, 액세스 트랜지스터(ATR)의 턴 온에 응답하여 리드 비트선(RBL)∼액세스 트랜지스터(ATR)∼터널 자기 저항 소자(100a)∼라이트 비트선(WBL)(접지 전압(VSS))에 센스 전류의 경로를 형성할 수 있다.

다시 도 7을 참조하면, 선택 메모리 셀에 대응하는 라이트 워드선(WWL) 및 라이트 비트선(WBL)에, 데이터 기입 전류(Ip 및 ±Iw)를 각각 흐르게 함으로써, 데이터 기입이 실행된다.

데이터 판독시에는 선택 메모리 셀에 대응하는 리드 워드선(RWL)의 활성화에 응답하여, 선택 메모리 셀에 대응하는 리드 비트선(RBL)을 선택 메모리 셀 중의 터널 자기 저항 소자(100a)을 통해 접지 전압(VSS)에 풀 다운할 수 있다. 그 결과, 리드 비트선(RBL)에는 선택 메모리 셀의 기억 데이터 레벨에 따른 전압 변화가 발생하기 때문에, 선택 메모리 셀의 기억 데이터를 판독할 수 있다.

도 9에는 2층 스토리지 노드 구조를 갖는 MTJ 메모리 셀의 또 다른 구성이 도시된다.

도 9를 참조하면, MTJ 메모리 셀(MCd)은, 도 5에 도시한 MTJ 메모리 셀(MCb)와 비교하여 중간층(107)에 비트선(BL)을 형성하지 않고, 비트선(BL)을 독립한 금속 배선층에 형성하는 점이 다르다.

즉, 도 9의 구성에 있어서 중간층(107)은 고정 전압, 예를 들면 접지 전압(VSS)에 고정된다. 그 결과, MTJ 메모리 셀 사이에 있어서의 전기적인 간섭을 고려할 필요가 없어지기 때문에, 중간층(107)을 플레인 형상이나 스트라이프 형상 중 어느 한 형상으로나 할 수 있게 된다. 즉, 중간층(107) 형상의 자유도가 높아지기 때문에, 제조 프로세스가 용이해져서 수율이 향상된다는 효과를 얻을 수 있다.

비트선(BL)은 열 방향으로 연장하여 배치되고, 액세스 트랜지스터(ATR)의 소스/드레인 영역(111)과 비아 홀(116)을 통해 전기적으로 결합된다. 한편, 액세스 트랜지스터(ATR)의 소스/드레인 영역(112)은 비아 홀(115) 및 배리어 메탈(108)을 통해 터널 자기 저항 소자(100a)과 전기적으로 결합된다.

데이터 기입시에는, 비트선(BL) 및 라이트 워드선(WWL)에 데이터 기입 전류(±Iw 및 Ip)를 각각 흘려보냄으로써, 자유 자화층(103 및 104)을 기입 데이터(DIN)에 따른 방향으로 자화할 수 있다. 그리고, MTJ 메모리 셀(MCd)에서는 자유 자화층(103 및 104)의 자기 모멘트(자화 임계값)에 강약을 부여하도록, 각각의 재질이나 두께가 나뉘어 작성된다.

데이터 판독시에는 리드 워드선(RWL)을 활성화함으로써, 비트선(BL)을 터널 자기 저항 소자(100a)의 전기 저항을 통해 접지 전압(VSS)에 풀 다운할 수 있다. 그 결과, 비트선(BL)에는 터널 자기 저항 소자의 전기 저항치, 즉 MTJ 메모리 셀의 기억 데이터 레벨에 따른 전압 변화가 발생하기 때문에, 선택 메모리 셀의 기억 데이터를 판독할 수 있다.

이와 같이 제1 실시예에 따른 2층 스토리지 노드 구조의 MTJ 메모리 셀에 의하면, 메모리 셀 사이즈를 축소한 경우에도 반전 자계 강도를 발생시키기 위한 데이터 기입 전류량의 증대를 억제할 수 있기 때문에, 메모리 셀의 스케일링이 용이해진다.

또한, 동일 사이즈의 메모리 셀에 대해서는, 반전 자계 강도를 발생시키기 위한 데이터 기입 전류량을 억제할 수 있기 때문에 소비 전력을 저감할 수 있다. 특히, 2층의 자유 자화층의 사이에 있는 중간층에 데이터 기입 전류를 흘려보내기 때문에, 반전 자계 강도를 효율적으로 얻을 수 있으므로 보다 작은 데이터 기입 전류로 데이터 기입이 가능해져서 소비 전류를 더욱 삭감할 수 있다.

또한, 터널 자기 저항 소자내의 중간층을 사용하여 비트선을 형성하기 위해 필요해지는 금속 배선층의 수가 삭감된다. 따라서, 특히 MRAM 디바이스와 로직 등에 혼재하여 시스템 온 칩 디바이스를 구성하는 경우에 있어서, MRAM 어레이 상부의 영역에서 사용 가능한 금속 배선층의 수가 증가하기 때문에, 로직측의 설계의 자유도가 증가하여 칩 사이즈를 저감할 수 있다.

(제2 실시예)

제1 실시예에서는 터널 자기 저항 소자내의 중간층을 사용하여 비트선을 형성하는 구성에 대해 설명하였다. 그러나, 중간층의 막 두께는 어느 정도 얇게 설계해야만 하기 때문에, 중간층을 열방향으로 연장시켜 비트선(BL)을 배치하면, 그 전기 저항치가 비교적 커질 우려가 있다. 이에 따라, 데이터 판독 속도가 저하되거나 충분한 데이터 기입 전류의 공급이 어려워질 우려가 있다.

따라서, 제2 실시예에 있어서는 제1 실시예에서 설명한 2층 스토리지 노드 구조의 MTJ 메모리 셀이 배치된 메모리 어레이에 대해 소위 “계층 비트선 구성”을 적용한다.

도 10을 참조하면, 제2 실시예에 따른 구성에 있어서는, 메모리 어레이(10)에 있어서 메모리 셀 열에 각각 대응하여 메인 비트선(MBL)과 서브 비트선(SBL)이 계층적으로 배치된다. 그리고, 메모리 셀 열에 각각 대응하여 메인 비트선(MBL)과 상보의 메인 비트선(/MBL) 및 서브 비트선(SBL)과 상보의 서브 비트선(/SBL)이 추가로 배치된다. 서브 비트선(SBL 및 /SBL)은 도 3 및 도 5에 도시한 비트선(BL)과 마찬가지로 터널 자기 저항 소자(100a)의 중간층(107)을 사용하여 형성된다. 한편, 메인 비트선(MBL 및 /MBL)은 전기 저항이 작은 독립된 금속 배선을 사용하여 형성된다. 메인 비트선(MBL 및 /MBL)은 메인 비트선 쌍(MBLP)을 구성하고, 서브 비트선(SBL 및 /SBL)은 서비 비트선 쌍(SBLP)을 구성한다.

도 10에는 제1 열 및 제m 열에 있어서의 메인 비트선(MBL1, /MBL1 및 MBLm, /MBLm)이 대표적으로 도시된다. 메인 비트선(MBL1 및 /MBL1)은 메인 비트선 쌍(MBLP1)을 구성하고, 메인 비트선(MBLm 및 /MBLm)은 메인 비트선 쌍(MBLPm)을 구성한다. 이하에서는 메인 비트선(MBL1∼MBLm 및 /MBL1∼/MBLm)의 각각을 총칭하는 경우에는, 간단히 메인 비트선(MBL 및 /MBL)이라고도 한다. 또한, 메인 비트선 쌍(MBLP1∼MBLPm)을 총칭하는 경우에는, 간단히 메인 비트선 쌍(MBLP)이라고도 한다.

판독/기입 제어 회로(50)는, 선택된 메모리 셀 열에 대응하는 메인 비트선(MBL 및 /MBL)에 대응한 데이터 기입 전류(±Iw)의 공급원으로서 기능한다. 예를 들면, 판독/기입 제어 회로(50)는 도 6과 동일한 구성을 갖고, 선택된 메모리 셀 열에 대응하는 메모리 비트선(MBL 및 /MBL)의 각각을 기입 데이터(DIN)의 데이터 레벨에 따라 전원 전압(VDD) 및 접지 전압(VSS)의 한쪽 각각과 결합한다.

각 메모리 셀 열은 행 방향을 따라 k개의 메모리 블록으로 분할된다. 예를 들면, 제1 열에 속하는 MTJ 메모리 셀군은 메모리 블록(MBa11∼MBak1)으로 분할되고, 마찬가지로 제m 열에 속하는 메모리 셀군은 메모리 블록(MBa1m∼MBakm)으로 분할되어 있다. 메모리 어레이(10) 전체에서는 메모리 블록(MBa11∼MBakm)이 k행×m열로 행렬상으로 배치된다. 이하에서는, 메모리 블록(MBa11∼MBakm)을 총칭하는 경우에는 간단히 메모리 블록(MBa)이라고도 한다.

각 메모리 셀 열에 있어서, 서브 비트선(SBL)은 메모리 블록(MBa)마다 배치된다. 그리고, 메모리 블록(MBa)의 각각에 있어서, 서브 비트선(SBL)과 상보의 서브 비트선(/SBL)이 배치된다. 서로 상보인 서브 비트선(SBL 및 /SBL)은 서브 비트선 쌍(SBLP11)을 구성한다. 예를 들면, 메모리 블록(MBa11)에 대해서는 서브 비트선 쌍(SBLP11)을 구성하는 서브 비트선(SBL11 및 /SBL11)이 배치된다.

이하에서는, 서브 비트선(SBL11∼SBLkm 및 /SBL11∼/SBLkm)의 각각을 총칭하는 경우에는, 간단히 서브 비트선(SBL 및 /SBL)이라고도 한다.

블록 선택 신호(BS1∼BSk)는 메모리 블록의 행에 각각 대응하여 형성된다. 이하, 블록 선택 신호(BS1∼BSk)를 총칭하여 간단히 블록 선택 신호(BS)라고도 한다. 블록 선택 신호(BS)는 선택 메모리 셀이 포함되는 메모리 블록의 행에서 활성 화된다.

즉, 블록 선택 신호(BS) 및 메모리 셀 열(메인 비트선 쌍(MBLP))의 선택에 의해 선택 메모리 셀을 포함하는 특정의 메모리 블록을 선택할 수 있다.

도 11은 메모리 블록(MBa)의 구성을 도시하는 회로도이다. 각 메모리 블록(MBa)의 구성은 동일하기 때문에, 도 11에는 메모리 블록(MBa11)의 구성이 대표적으로 도시된다. 메모리 블록(MBa11)에는 서브 비트선(SBL11 및 /SBL11)이 배치된다.

도 11을 참조하면 메모리 블록(MBa11)에는 복수 행(예를 들면 3행)×1열의 메모리 셀군이 배치된다.

이하, 제2 실시예 및 그 변형예에 있어서는 각 메모리 블록에 포함되는 메모리 셀 행의 수를 3개로 한 구성예를 나타내는데, 본원 발명의 적용은 이와 같은 구성으로 한정되는 것은 아니며, 각 메모리 블록에 대응하는 메모리 셀 행의 수는 임의의 복수개로 할 수 있다.

도 6에 도시한 구성과 마찬가지로, 각 메모리 셀 열에 있어서 MTJ 메모리 셀(MCa)은, 1행마다 서브 비트선(SBL11 및 /SBL11)의 한쪽 각각과 접속된다. 예를 들면, 홀수행에 대응하는 MTJ 메모리 셀(MCa)은 서브 비트선(SBL11)과 결합되고, 짝수행에 대응하는 MTJ 메모리 셀(MCa)은 서브 비트선(/SBL11)과 결합된다.

이하, 제2 실시예 및 그 변형예에 있어서는, 각 메모리 블록에 MTJ 메모리 셀(MCa)이 배치되는 구성을 예시하나, MTJ 메모리 셀(CMa) 대신에 도 5 및 도 9에 각각 도시한 MTJ 메모리 셀(MCb 및 MCd)을 적용할 수도 있다.

MTJ 메모리 셀(MCa)은 액세스 트랜지스터(ATR)와 터널 자기 저항 소자(100a)을 포함한다. 액세스 트랜지스터(ATR)는 터널 자기 저항 소자(100a)와 접지 전압(VSS) 사이에 전기적으로 결합된다. 액세스 트랜지스터(ATR)의 게이트는 대응하는 메모리 셀 행의 리드 워드선(RWL)과 결합된다.

서브 비트선(SBL11 및 /SBL11)의 각각은, 메모리 블록(MBa)마다 분할되기 때문에 단배선화된다. 그 결과, 터널 자기 저항 소자(100a)의 중간층(107)을 사용하여 형성되는 각 서브 비트선(SBL)의 전기 저항치를 억제할 수 있다.

메모리 블록(MBa11)은 전류 스위치 트랜지스터(SWTa 및 SWTb)와 단락 트랜지스터(EQT11)를 추가로 포함한다.

전류 스위치 트랜지스터(SWTa)는, 메인 비트선(MBL1)과 서브 비트선(SBL11)의 일단(판독/기입 제어 회로(50)에 가까운 쪽)과의 사이에 전기적으로 결합된다. 마찬가지로 전류 스위치 트랜지스터(SWTb)는, 메인 비트선(/MBL1)과 서브 비트선 (/SBL11)의 일단(판독/기입 제어 회로(50)에 가까운 쪽)과의 사이를 전기적으로 결합한다. 전류 스위치 트랜지스터(SWTa11 및 SWTb11)의 각각의 게이트에는 블록 선택 신호(BS1)가 입력된다.

단락 트랜지스터(EQT11)는, 서브 비트선(SBL11 및 /SBL11)의 타단(판독/기입 제어 회로(50)에서 먼 쪽)끼리를 기입 선택 신호(WMB11)에 응답하여 전기적으로 결합한다.

기입 선택 신호(MB11)는, 적어도 데이터 기입시에 블록 선택 신호(BS1)가 활성화된 경우에 H 레벨로 활성화된다. 또는, 추가로 열 선택 결과를 더하여, 데이 터 기입시에 블록 선택 신호(BS1)가 활성화되고, 또한 메인 비트선 쌍(MBLP1)에 대응하는 메모리 셀 열이 선택된 경우에 H 레벨로 활성화된다.

메모리 블록(MBa11)이 데이터 기입 대상이 된 경우에는, 단락 트랜지스터(EQT11) 및 전류 스위치 트랜지스터(SWTa, SWTb)의 각각이 턴 온한다. 그 결과, 판독/기입 제어 회로(50)에 의해 메인 비트선(MBL1 및 /MBL1)의 전압 극성(전원 전압(VDD) 및 접지 전압(VSS))을 전환함으로써, 기입 데이터(DIN)의 레벨에 따른 방향의 데이터 기입 전류(±Iw)를 서브 비트선(SBL11 및 /SBL11)에 있어서 단락 트랜지스터(EQT11)에 의해 루프 백되는 왕복 전류로서 흘려 보낼 수 있다. 따라서, 데이터 기입 전류(±Iw)의 공급원인 판독/기입 제어 회로(50)의 구성을 간이화할 수 있다.

그리고, 선택 메모리 셀에 대응하는 라이트 워드선(WWL)이 선택적으로 활성화되어 데이터 기입 전류(Ip)의 공급을 받는다. 이에 따라, 선택 메모리 셀에 대해 기입 데이터(DIN)를 기입할 수 있다.

한편, 메모리 블록(MBa11)이 데이터 판독 대상으로 선택된 경우에는, 전류 스위치 트랜지스터(SWTa 및 SWTb)가 온되는 한편, 단락 트랜지스터(EQT11)는 턴 오프된다. 이에 따라, 서브 비트선(SBL11 및 /SBL11)은 메인 비트선(MBL1 및 /MBL1)과 각각 전기적으로 결합된다.

제2 실시예에 따른 구성에 있어서는, 더미 메모리 셀(DMC)을 사용한 소위 상보형 데이터 판독이 실행된다. 상보형 데이터 판독을 실행하기 위한 더미 메모리 셀(DMC)은 메인 비트선(MBL,/MBL)의 각각에 대응하여 배치된다. 도 11에는 메인 비트선(MBL1)에 대응하여 형성되는 더미 메모리 셀과 메인 비트선(/MBL1)에 대응하여 형성되는 더미 메모리 셀이 대표적으로 도시된다.

더미 메모리 셀(DMC)의 각각은 액세스 트랜지스터(ATR)와 더미 저항(Rd)을 갖는다. 더미 저항(Rd)의 전기 저항치는 기억 데이터의 레벨 “1” 및 “0”에 각각 대응하는 MTJ 메모리 셀의 전기 저항치(R1 및 R0)의 중간치로, 즉 R1＜Rd＜R0로 설정된다.

메인 비트선(MBL1)에 대응하는 더미 메모리 셀은, 더미 워드선(DWL0)의 활성화에 응답하여 접지 전압(VSS)과 메인 비트선(MBL1) 사이에 전기적으로 결합된다. 한편, 메인 비트선(/MBL1)에 대응하여 배치되는 더미 메모리 셀은, 더미 워드선(DWL1)의 활성화에 응답하여 메인 비트선(/MBL1)과 접지 전압(VSS) 사이에 전기적으로 결합된다.

더미 워드선(DWL0 및 DWL1)은 선택 메모리 셀이 홀수행/짝수행 중 어느 것에 속하는지에 따라 선택적으로 활성화된다. 즉, 선택 메모리 셀이 홀수행에 속하는 경우, 즉 선택 메모리 셀이 메인 비트선(MBL1)과 전기적으로 결합되는 경우에는, 더미 메모리 셀(DMC)을 메인 비트선(/MBL1)과 전기적으로 결합하기 위해 더미 워드선(DWL1)이 활성화된다. 반대로, 선택 메모리 셀이 짝수행에 속하는 경우에는, 더미 메모리 셀(DMC)을 메인 비트선(MBL)과 전기적으로 결합하기 위해 더미 워드선(DWL0)이 활성화된다.

이에 따라, 데이터 판독시에는 상보의 메인 비트선(MBL1 및 /MBL1)에 선택 메모리 셀 및 더미 메모리 셀(DMC)의 한쪽 각각이 전기적으로 결합된다. 따라서, 메인 비트선(MBL1 및 /MBL1)의 전압차를 검지함으로써, 선택 메모리 셀의 기억 데이터를 판독할 수 있다.

각 서브 비트선(SBL,/SBL)은 단배선화되어 있고, 그 전기 저항치는 작기 때문에, 제1 실시예에 따른 2층 스토리지 노드 구조의 MTJ 메모리 셀을 사용하여, 데이터 기입시에 있어서의 소비 전력의 삭감을 도모하는 구성으로 해도 데이터 판독 속도의 저하를 초래하는 일이 없다.

(제2 실시예의 제1 변형예)

제2 실시예의 제1 변형예에 대하여, 더욱 효율적인 데이터 기입 전류의 공급을 실행할 수 있는 계층 서브 비트선 구성에 대해 설명한다.

도 12를 참조하면, 제2 실시예의 제1 변형예에 따른 구성에 있어서는, 도 10에 도시한 메모리 어레이(10)의 구성에 있어서, 메모리 블록(MBa11∼MBakm) 대신에 메모리 블록(MBb11∼MBbkm)이 배치된다. 메모리 블록(MBb11∼MBbkm)의 각각은 동일한 구성을 갖기 때문에, 도 12에는 메모리 블록(MBb11)의 구성이 대표적으로 도시된다.

메모리 블록(MBb11)은, 도 11에 도시한 메모리 블록(MBa11)과 비교하여 단락 트랜지스터(EQT11) 및 전류 스위치 트랜지스터(SWTa, SWTb)의 배치 위치가 교체되어 있는 점에서 다르다.

메모리 블록(MBb11)에 있어서, 단락 트랜지스터(EQT11)는 서브 비트선(SBL11 및 /SBL11)의 판독/기입 제어 회로(50)에 가까운 쪽의 일단끼리를 접속한다. 마찬가지로, 전류 스위치 트랜지스터(SWTa)는, 서브 비트선(SBL11)의 판독/기입 제어 회로(50)에서 먼 쪽의 타단과 메인 비트선(MBL1) 사이에 전기적으로 결합되고, 전류 스위치 트랜지스터(SWTb)는 서브 비트선(/SBL11)의 타단(판독/기입 제어 회로(50)에서 먼 쪽)과 메인 비트선(/MBL1) 사이에 전기적으로 결합된다.

이와 같은 구성으로 함으로써, 데이터 기입시에 데이터 기입 전류(±Iw)는 메인 비트선(MBL1) 및 서브 비트선(SBL11)의 각각에 있어서 서로 반대 방향으로 흐른다. 마찬가지로 메인 비트선(/MBL1)과 서브 비트선(/SBL11) 사이에서도 데이터 기입 전류(±Iw)는 각각 반대 방향으로 흐른다.

이어서, 도 13a 및 도 13b를 이용하여, 제2 실시예의 제1 변형예에 따른 메모리 블록에 있어서의 데이터 기입 자계의 발생 모습을 설명한다.

도 13a에는 서브 비트선(SBL(/SBL))에 정방향의 데이터 기입 전류(+Iw)가 흐르는 경우의 데이터 기입 자계의 모습이 도시되어 있다. 이 경우, 메인 비트선(MBL(/MBL)에는 반대 방향의 데이터 기입 전류가 흐르기 때문에, 서브 비트선(SBL(/SBL)) 및 메인 비트선(MBL(/MBL))을 각각 흐르는 데이터 기입 전류에 의해 각각 발생하는 데이터 기입 자계는, 자유 자화층(104)에서 서로 강하게 한다. 자유 자화층(104)의 자화에 의해 발생한 자속은 다른 하나의 자유 자화층(103)을 강화하기 위한 자속으로서 작용하기 때문에, 보다 작은 데이터 기입 전류에 의해 반전 자계 강도를 발생시킬 수 있다.

도 13b에는 서브 비트선(SBL(/SBL))에 대해, 부방향의 데이터 기입 전류(-Iw)가 흐르는 경우의 데이터 기입 자계의 모습이 도시되어 있다. 이 경우에도 도 13a의 경우와 마찬가지로, 자유 자화층(104)에 작용하는 데이터 기입 자계는 서로 강하게 하기 때문에, 보다 작은 데이터 기입 전류에 의해 MTJ 메모리 셀에 대한 데이터 기입을 실행할 수 있다.

다시 도 12를 참조하면, 메모리 블록(MBb11)의 그 외 부분의 구성은, 도 11에 도시된 메모리 블록(MBa11)과 동일하므로 그 설명은 생략한다. 즉, 제2 실시예의 제1 변형예에 따른 구성에 있어서의 데이터 판독 동작은 제2 실시예에 따른 메모리 블록(MBa)과 동일한 방법으로 실행할 수 있다.

(제2 실시예의 제2 변형예)

제2 실시예의 제2 변형예에서는, 메인 비트선을 복수의 메모리 셀 열마다 배치하는 구성에 대해 설명한다.

도 14를 참조하면, 제2 실시예의 제2 변형예에 따른 구성의 메모리 어레이에 있어서는, 행렬상으로 배치된 메모리 블록(MBb11∼MBbkm)의 각각에 있어서, 서브 비트선 쌍(SBLP)을 구성하는 서브 비트선(SBL 및 /SBL)이 독립하여 형성된다. 각 메인 비트선 쌍(MBLP)은 복수의 메모리 셀 열마다 배치된다. 도 12에 있어서는, 일례로서 2개의 메모리 셀 열마다 메인 비트선 쌍(MBLP)이 배치되는 구성이 도시된다. 따라서, 메모리 어레이(10) 전체에서는 h개(h:h=m/2의 정수)의 메인 비트선 쌍(MBLP1∼MBLPh)이 배치된다. 각 메인 비트선(MBL)에 대한 더미 메모리 셀(DMC)의 배치는 도 11과 동일하므로 상세한 설명은 반복하지 않는다.

메인 비트선 쌍(MBLP1)은 메모리 블록(MBb11∼MBbk1) 및 메모리 블록(MBb12∼MBbk2)에 의해 공유된다.

도 12에 있어서, 전류 스위치 트랜지스터(SWTa 및 SWTb)의 게이트에 입력된 블록 선택 신호(BS1)는, 동일한 메인 비트선 쌍에 대응하는 복수의 메모리 셀 사이의 선택을 실행하기 위해 세분화된다.

도 14의 구성에 있어서는, 블록 선택 신호(BS1)는 블록 선택 신호(BS1A 와 BS1B)로 분할된다. 블록 선택 신호(BS1A)는, 제1 행째 메모리 블록이 선택되고 또한 선택 메모리 셀이 홀수열에 속하는 경우에 활성화된다. 한편, 블록 선택 신호(BS1B)는, 제1 행째 메모리 블록이 선택되고 또한 선택 메모리 셀이 짝수열에 속하는 경우에 활성화된다. 즉, 동일한 메모리 블록의 행에 대응하는 블록 선택 신호(BS1A 및 BS1B)는 선택 메모리 셀이 짝수열/홀수열 중 어느 하나에 속하는가에 따라 어느 한쪽이 활성화된다.

메모리 블록(MBa11∼MBak1)에 대해서는 블록 선택 신호(BS1A∼BSkA)가 각각 전달되고, 메모리 블록(MBa12∼MBak2)에 대해서는 블록 선택 신호(BS1B∼BSkB)가 각각 전달된다. 메인 비트선 쌍(MBP)의 선택과 블록 선택 신호(BS1A, BS1B∼BSkA, BSkB)의 조합에 의해 선택 메모리 셀을 포함하는 메모리 블록을 지정할 수 있다.

이와 같은 구성으로 함으로써, 메모리 어레이(10) 전체에 있어서 메인 비트선의 배치 개수를 삭감할 수 있다. 그 결과 메인 비트선의 배선 피치를 확보할 수 있다.

이에 따라, 데이터 기입시에 비교적 큰 전류가 흐르는 메인 비트선의 배선 폭, 즉 단면적을 충분히 확보하여 전류 밀도를 저하시킬 수 있다. 따라서, 메인 비트선에 있어서의 일렉트로 마이그레이션 등의 발생을 억제하여 MRAM 디바이스의 동작 신뢰성을 향상시킬 수 있다.

그리고, 메인 비트선의 배치 개수가 삭감됨에 따라 더미 메모리 셀의 배치 개수도 삭감할 수 있기 때문에, 칩 면적의 삭감을 도모할 수도 있다.

(제2 실시예의 제3 변형예)

제2 실시예의 이후 변형예에 있어서는, 각 메모리 블록이 개방형 비트선 구성을 갖는 경우에 대해 설명한다.

도 15를 참조하면, 제2 실시예의 제3 변형예에 따른 메모리 어레이(10)에 있어서는, 메모리 블록(MBc11∼MBckh)이 k행×h열로 행렬상으로 배치된다. 메모리 블록(MBc11∼MBckh)의 각각은 2개의 메모리 셀 열을 포함하고 있다. 따라서, 메모리 셀 열 및 메모리 셀 열의 수를 제2 실시예와 동일하게 하면, 메모리 블록의 개수는 제2 실시예의 경우의 절반으로 된다. 그리고, 이하에서는 메모리 블록(MBc11∼MBckh)을 총칭하여 간단히 메모리 블록(MBc)이라고도 한다.

메인 비트선(MBL1∼MBLm)은 메모리 셀 열에 각각 대응하여 형성된다. 즉, 각 메모리 블록(MBc)에는 쌍을 이루는 2개씩의 메인 비트선(MBL)이 대응된다.

도 10과 동일한 블록 선택 신호(BS1∼BSk)에 추가하여 기입 선택 신호(WMB1A, WMB1B∼WMBkA, WMBkB)가 형성된다. 기입 선택 신호(WMB1A, WMB1B∼WMBkA, WMBkB)는, 선택 메모리 셀이 속하는 메모리 블록의 행 및 선택 메모리 셀이 홀수열/짝수열 중 어느 것에 속하는지에 따라 선택적으로 활성화된다. 예를 들면, 기입 선택 신호(WMB1A)는 선택 메모리 셀이 1번째 메모리 블록의 행에 속함과 동시에 홀수열에 속하는 경우에 활성화된다. 마찬가지로, 기입 선택 신호(WMB1B)는 선택 메모리 셀이 1번째 메모리 블록의 행에 속함과 동시에 짝수열 에 속하는 경우에 활성화된다.

도 16은 도 15에 도시된 메모리 블록(MBb)의 구성을 설명하는 회로도이다. 메모리 블록(MBc11∼MBckh)의 구성은 동일하므로 도 16에서는 메모리 블록(MBc11)의 구성이 대표적으로 도시된다.

도 16을 참조하면, 메모리 블록(MBc11)은 3행×2열의 메모리 셀을 갖는다. 메모리 블록(MBc11)에는 서브 비트선(SBL11 및 /SBL11)이 배치된다. MTJ 메모리 셀(MTa)은, 각 메모리 셀 행에 있어서 서브 비트선(SBL11 및 /SBL11)의 양측에 각각 대응하여 배치된다.

메모리 블록(MBc11)은 추가로 전류 스위치 트랜지스터(SWTa, SWTb, SWTc, SWTd)를 갖는다.

전류 스위치 트랜지스터(SWTa)는, 메인 비트선(MBL1)과 서브 비트선(SBL11)의 판독/기입 제어 회로(50)에 가까운 쪽의 일단 사이에 전기적으로 결합된다. 전류 스위치 트랜지스터(SWTb)는, 메인 비트선(MBL2(/MBL1))과 서브 비트선(/SBL11)의 일단(판독/기입 제어 회로(50)에 가까운 쪽) 사이에 전기적으로 결합된다. 전류 스위치 트랜지스터(SWTa 및 SWTb) 각각의 데이터에는 블록 선택 신호(BS1)가 입력된다.

전류 스위치 트랜지스터(SWTc)는, 메인 비트선(MBL2(/MBL1))과 서브 비트선(SBL11)의 타단(판독/기입 제어 회로(50)에서 먼 쪽) 사이에 전기적으로 결합된다. 전류 스위치 트랜지스터(SWTd)는, 메인 비트선(MBL1)과 서브 비트선(/SBL11)의 타단(판독/기입 제어 회로(50)에서 먼 쪽) 사이에 전기적으로 결 합된다. 전류 스위치 트랜지스터(SWTc 및 SWTd) 각각의 게이트에는 기입 선택 신호(WMB1A 및 WMB1B)가 각각 입력된다.

이어서, 메모리 블록(MBc11)에 있어서의 데이터 기입 동작에 대해 설명한다.

서브 비트선(SBL11)에 접속된 메모리 셀이 데이터 기입 대상으로 선택된 경우에는, 블록 선택 신호(BS1) 및 기입 선택 신호(WMB1A)가 H 레벨로 활성화되어 전류 스위치 트랜지스터(SWTa, SWTb, SWTc)가 온한다. 한편, 전류 스위치 트랜지스터(SWTd)는 오프된다. 이에 따라, 메인 비트선(MBL1)∼전류 스위치 트랜지스터(SWTa)∼서브 비트선(SBL11)∼전류 스위치 트랜지스터(SWTc)∼메인 비트선(MBL2(/MBL1))의 전류 경로가 형성된다.

마찬가지로, 서브 비트선(/SBL11)에 접속된 메모리 셀이 데이터 기입 대상으로 선택된 경우에는, 블록 선택 신호(BS1) 및 기입 선택 신호(WMB1B)가 H 레벨로 활성화되어 전류 스위치 트랜지스터(SWTa, SWTb, SWTd)가 온한다. 한편, 전류 스위치 트랜지스터(SWTc)는 오프된다. 이에 따라, 메인 비트선(MBL1)∼전류 스위치 트랜지스터(SWTd)∼서브 비트선(SBL11)∼전류 스위치 트랜지스터(SWTb)∼메인 비트선(MBL2(/MBL1))의 전류 경로가 형성된다.

그리고, 메모리 블록(MBc11)에 대응하는 쌍을 이루는 2개의 메인 비트선(MBL1 및 MBL2)의 전압을, 판독/기입 제어 회로(50)에 의해 도 11 등에 있어서의 상보의 메인 비트선(MBL1 및 /MBL1)과 마찬가지로 설정함으로써, 기입 데이터(DIN)의 데이터 레벨에 맞는 방향의 데이터 기입 전류(±Iw)를 서브 비트선(SBL11 또는 /SBL11)으로 흘려보낼 수 있다.

한편, 데이터 판독시에는 전류 스위치 트랜지스터(SWTc 및 SWTd)의 양측이 턴 오프되는 한편, 전류 스위치 트랜지스터(SWTa 및 SWTb)는 턴 온된다. 따라서, 메인 비트선(MBL1 및 MBL2)의 각각에, 선택된 메모리 셀 행에 대응하는 메모리 셀이 전기적으로 결합된다. 그 결과, 선택된 메모리 셀 열에 대응하는 메인 비트선(MBL)의 전압을 검지함으로써, 선택 메모리 셀의 기억 데이터를 판독할 수 있다.

이와 같은 구성으로 함으로써, 각 메모리 블록에 있어서 개방형 비트선 구성에 기초하여 서브 비트선 및 MTJ 메모리 셀을 배치한 구성에 있어서도, 제2 실시예와 동일한 효과를 갖는 데이터 기입 및 데이터 판독을 실행할 수 있다.

(제2 실시예의 제4 변형예)

도 17을 참조하면, 제2 실시예의 제4 변형예에 따른 구성의 메모리 어레이에 있어서는, 메모리 블록(MBc11∼MBckh) 대신에 메모리 블록(MBd11∼MBdkh)이 배치되는 점이, 도 15에 도시한 제2 실시예의 제3 변형예에 따른 구성과 다르다. 그리고, 메모리 블록(MBd11∼MBdkh)을 총칭하여 메모리 블록(MBd)이라고도 한다.

그리고, 블록 선택 신호(BS1∼BSk)는 열 선택 결과를 반영한 블록 선택 신호(BS1A, BS1B∼BSkA, BSkB)로 세분된다. 블록 선택 신호(BS1A, BS1B∼BSkA, BSkB)의 설정에 대해서는, 이미 설명한 바와 같으므로 상세한 설명은 생략한다.

도 18은 도 17에 도시한 메모리 블록(MBd)의 구성을 설명하는 회로도이다. 메모리 블록(MBd11∼MBdkh)의 구성은 동일하므로, 도 18에서도 메모리 블록(MBd11)의 구성이 도시된다.

도 18을 참조하면, 메모리 블록(MBd11)은 도 16에 도시된 메모리 블록(MBc11)과 비교하여, 전류 스위치 트랜지스터(SWTc, SWTd, SWTe, SWTf)를 갖는 점에서 다르다.

전류 스위치 트랜지스터(SWTc)는, 메인 비트선(MBL2)과 서브 비트선(SBL11)의 일단(판독/기입 제어 회로(50)에 가까운 쪽) 사이에 전기적으로 결합된다. 전류 스위치 트랜지스터(SWTd)는, 메인 비트선(MBL1)과 서브 비트선(/SBL11)의 일단(판독/기입 제어 회로(50)에 가까운 쪽) 사이에 전기적으로 결합된다. 전류 스위치 트랜지스터(SWTc 및 SWTd) 각각의 게이트에는 기입 선택 신호(WMB1A 및 WMB1B)가 각각 부여된다.

전류 스위치 트랜지스터(SWTe)는, 메인 비트선(MBL1)과 서브 비트선(SBL11)의 타단(판독/기입 제어 회로(50)에서 먼 쪽) 사이에 전기적으로 결합된다. 전류 스위치 트랜지스터(SWTf)는, 메인 비트선(MBL2)과 서브 비트선(/SBL11)의 타단(판독/기입 제어 회로(50)에서 먼 쪽) 사이에 전기적으로 결합된다. 전류 스위치 트랜지스터(SWTe 및 SWTf) 각각의 게이트에는 블록 선택 신호(SB1A 및 BS1B)가 각각 부여된다.

이어서, 메모리 블록(MBd11)에 있어서의 데이터 기입 동작에 대해 설명한다.

서브 비트선(SBL11)에 접속되는 메모리 셀이 데이터 기입 대상으로 선택된 경우에는, 블록 선택 신호(BS1A 및 WMB1A)가 활성화되기 때문에, 전류 스위치 트랜지스터(SWTc 및 SWTe)가 턴 온된다. 한편, 전류 스위치 트랜지스터(SWTd 및 SWTf)가 턴 오프된다. 그 결과, 메인 비트선(MBL1)∼전류 스위치 트랜지스터(SWTe)∼서 브 비트선(SBL11)∼전류 스위치 트랜지스터(SWTc)∼메인 비트선(MBL2(/MBL1))의 전류 경로에 데이터 기입 전류(±Iw)를 흘려보낼 수 있다.

따라서, 제2 실시예의 제4 변형예에 따른 구성에 있어서는, 메인 비트선(MBL1) 및 서브 비트선(/SBL11)의 각각을 반대 방향으로 흐르는 데이터 기입 전류(±Iw)에 의해 발생하는 데이터 기입 경계가 선택 메모리 셀에 인가된다.

이 경우에는, 메인 비트선(MBL2(/MBL1)) 및 서브 비트선(/SBL11)의 각각을 반대 방향으로 흐르는 데이터 기입 전류(±Iw)에 의해 발생하는 데이터 기입 자계가 선택 메모리 셀에 인가된다.

메모리 블록(MBd11)에 대응하는 2개의 메인 비트선(MBL1 및 MBL2)의 전압 설정은, 도 16에 도시한 메모리 블록(MBc11)과 동일하므로 상세한 설명은 생략한다.

그 결과, 제2 실시예의 제4 변형예에 따른 데이터 기입시에는, 도 13에 도시한 바와 마찬가지로 터널 자기 저항 소자(100a)중의 자유 자화층(104)에서 서로 강하게 하는 방향으로 작용하는 데이터 기입 자계가 인가된다.

따라서, 제2 실시예의 제3 변형예에 따른 구성에 의해 얻어지는 효과에 추가하여, 보다 적은 데이터 기입 전류에 의해 터널 자기 저항 소자 중의 자유 자화층에 반전 자계 강도를 얻을 수 있기 때문에, 데이터 기입 전류의 억제에 의한 소비 전력 저감을 얻을 수 있게 된다.

한편, 데이터 판독시에는 선택 메모리 셀이 서브 비트선(SBL11 및 /SBL11) 중 어느 것에 대응하는지에 따라 블록 선택 신호(BS1A 및 BS1B) 중 어느 한쪽이 선택적으로 활성화된다. 또한, 기입 선택 신호(WMB1A 및 WMB1B)의 각각은 비활성화 된다.

따라서, 데이터 판독시에 전류 스위치 트랜지스터(SWTc 및 SWTd)의 양측은 턴 오프된다. 한편, 전류 스위치 트랜지스터(SWTe 및 SWTf)는 선택 메모리 셀이 홀수열/짝수열 중 어느 것에 속하는지에 따라 선택적으로 턴 온된다.

이와 같은 구성으로 함으로써, 선택 메모리 셀이 포함되는 메모리 블록에 대응하는 2개의 메인 비트선 중 선택 메모리 셀에 대응하는 한쪽에 대해 서브 비트선(SBL 또는 /SBL)을 통해 선택 메모리 셀이 전기적으로 결합된다.

한편, 당해 2개의 메인 비트선 중 다른쪽에 대해서는 MTJ 메모리 셀은 결합되지 않기 때문에, 제2 실시예에서 설명한 바와 마찬가지로 더미 메모리 셀(DMC)을 결합함으로써, 상보형 데이터 판독을 실행하여 데이터 판독시의 동작 마진을 향상시킬 수 있다. 즉, 도 17에 도시한 바와 같이 인접하는 2개의 메인 비트선의 각각에 대응하여, 더미 워드선(DWL0)에 의해 선택되는 더미 메모리 셀과 더미 워드선(DWL1)에 의해 선택되는 더미 메모리 셀을 각각 배치함으로써 상보형 데이터 판독을 실행할 수 있다.

(제2 실시예의 제5 변형예)

제2 실시예의 제5 변형예에 있어서는, 1개의 메인 비트선(MBL)을 복수개의 메모리 블록의 열에 의해 공유하는 구성이 도시된다.

도 19에는 2열분의 메모리 블록에 의해 쌍을 이루는 2개의 메인 비트선(MBL)을 공유하는 구성이 도시된다. 따라서, 4개의 메모리 셀 열에 대응하여 2개의 메인 비트선(MBL)이 배치된다.

이에 대응하여, 도 15에 도시한 블록 선택 신호(SB1∼BSk)는 쌍을 이루는 2개의 메인 비트선에 대응되는 4개의 메모리 셀 열에 관한 4:1의 열 선택 결과를 포함한 블록 선택 신호(BS1A, BS1B, BS1C, BS1D∼BSkA, BSkB, BSkC, BSkD)로 세분화된다.

마찬가지로, 데이터 기입시에 활성화되는 기입 선택 신호에 대해서도, WMB1A, WMB1B, WMB1C, WMB1D∼WMBkA, WMBkB, WMBkC, WMBkD로 세분화된다.

예를 들면, 메모리 블록(MBd12)에 있어서, 서브 비트선(SBL12)에 대응하는 메모리 셀이 데이터 기입 대상으로 선택된 경우에는, 블록 선택 신호(BS1C) 및 기입 선택 신호(WMB1C)가 활성화된다. 이에 비하여, 서브 비트선(/BSL11)에 대응하는 메모리 셀이 데이터 판독 대상으로 선택된 경우에는, 블록 선택 신호(BS1D)만이 활성화된다.

메모리 블록(MBd11∼MBdkm)의 구성에 대해서는 도 18과 동일하므로 상세한 설명은 생략한다. 단, 전류 스위치 트랜지스터(SWTc, SWTd, SWTe, SWTf) 각각의 게이트에 입력되는 블록 선택 신호 및 기입 선택 신호가 4:1의 열 선택 결과를 반영한, 도 19에 도시된 블록 선택 신호 및 기입 선택 신호로 치환되는 점만이 다르다.

이와 같은 구성으로 함으로써, 메모리 어레이(10) 전체에 있어서의 메인 비트선(MBL)의 배치 개수를 1개(1:1=h/2=m/4로 표시되는 정수)로 더욱 억제할 수 있다. 즉, 메인 비트선의 배치 개수는 메모리 셀 열의 수의 절반이면 충분하다. 그 결과, 메인 비트선의 배선 피치 및 배선 폭(즉, 단면적)을 확보할 수 있기 때문에, 전류 밀도를 억제하여 일렉트로 마이그레이션 등의 발생을 회피하여 MRAM 디바이스의 동작 안정성을 향상시킬 수 있다.

(제3 실시예)

제3 실시예에서는, 제2 실시예에서 설명한 계층 비트선 구성을 제1 실시예에서 설명한 2층 스토리지 노드 구조 이외의 MTJ 메모리 셀에 대해서도 적용하는 기술에 대해 설명한다.

도 20을 참조하면, 단층 스토리지 노드 구성의 MTJ 메모리 셀(MCe)은, 터널 자기 저항 소자(100b)와 액세스 트랜지스터(ATR)를 포함한다. 터널 자기 저항 소자(100b)는 반강자성체층(101), 고정 자화층(102), 자유 자화층(103) 및 터널 배리어(105)를 포함한다. 즉, 터널 자기 저항 소자(100b)은 도 48 및 도 49에 도시한 종래 구성의 터널 자기 저항 소자(TMR)와 동일한 구성을 갖고, 스토리지 노드에 상당하는 자유 자화층은 단층으로 구성된다.

액세스 트랜지스터(ATR)의 구조는, 도 3에 도시한 MTJ 메모리 셀(MCa)와 동일하므로 상세한 설명은 생략한다. 액세스 트랜지스터(ATR)는 배리어 메탈(108) 및 비아 홀(115)를 통해 터널 자기 저항 소자(100b)와 전기적으로 결합된다.

자유 자화층(103)은 열방향으로 연장하여 금속 배선층에 형성되는 비트선(BL)과 전기적으로 결합된다. 그리고, 별도의 금속 배선층으로 열방향으로 연장하여 라이트 워드선(WWL)이 배치된다. 라이트 워드선(WWL)을 흐르는 데이터 기입 전류(Ip)와 비트선(BL)을 흐르는 데이터 기입 전류(±Iw)에 의해 각각 발생하는 데이터 기입 자계의 조합에 따라 자유 자화층(103)의 자화 방향을 변화시키기 위한 데이터 기입 자계가 발생된다.

도 21을 참조하면, 2층 스토리지 노드 구조를 갖는 메모리 셀(MCf)은, 터널 자기 저항 소자(100c)와 액세스 트랜지스터(ATR)를 포함한다.

터널 자기 저항 소자(100c)는 반강자성체층(101), 고정 자화층(102), 자유 자화층(103 및 104), 자유 자화층(103 및 104)의 사이에 형성되는 비자성 중간층(107) 및 터널 배리어(105)를 포함한다.

즉, 터널 자기 저항 소자(100c)는 도 51에 도시한 종래 구성에 따른 터널 자기 저항 소자와 동일한 구성을 갖고 있다.

액세스 트랜지스터(ATR)의 구조는, 도 3에 도시한 MTJ 메모리 셀(MCa)과 동일하므로 상세한 설명은 생략한다. 액세스 트랜지스터(ATR)는 배리어 메탈(108) 및 비아 홀(115)를 통해 터널 자기 저항 소자(100c)와 전기적으로 결합된다.

메모리 셀(MCf)에 대한 데이터 기입은, 종래 기술의 항에 있어서 도 52를 사용하여 설명한 것과 동일하게 실행된다.

제3 실시예에 있어서는, 도 20 및 도 21에 각각 도시되는 MTJ 메모리 셀(MCe 또는 MCf)이 배치된 메모리 어레이에 있어서 계층 비트선 구성을 적용한다. 이하, 실시에 3 및 그 변형예에 있어서는 각 메모리 블록에 MTJ 메모리 셀(MCe)이 배치되는 구성을 예시하는데, MTJ 메모리 셀(MCe) 대신에 MTJ 메모리 셀(MCf)을 적용할 수도 있다.

도 22는 제3 실시예에 따른 메모리 블록의 구성을 도시한 회로도이다.

제3 실시예에 따른 구성에 있어서는, 도 10에 도시한 메모리 어레이(10)의 구성에 있어서 메모리 블록(MBa11∼MBakm) 대신에 메모리 블록(MBe11∼MBekm)이 배치된다. 메모리 블록(MBe11∼MBekm)의 각각은 동일한 구성을 갖기 때문에, 도 22에는 메모리 블록(MBe11)의 구성이 대표적으로 도시된다. 이하에서는, 메모리 블록(MBe11∼MBekm)을 총칭하여 간단히 메모리 블록(MBe)이라고도 한다.

도 22를 도 11과 비교하여 메모리 블록(MBe11)에 있어서는, 도 11에 도시된 메모리 블록(MBa11)의 구성에 있어서 MTJ 메모리 셀(MCa)이 MTJ 메모리 셀(MCe)에 의해 치환되어 있다. 이들 MTJ 메모리 셀(MCf)에 대한 데이터 판독 및 데이터 기입은 도 11에서 설명한 것과 동일하게 실행된다.

또, 제3 실시예 및 그 변형예에 있어서도, 각 메모리 블록에 포함되는 메모리 셀 행의 수를 3개로 한 구성예를 도시하였으나, 본원 발명의 적용은 이와 같은 구성으로 한정되지 않고, 각 메모리 블록에 대응하는 메모리 셀 행의 수는 임의의 복수개로 할 수 있다.

이와 같은 구성으로 함으로써, 종래 구성의 MTJ 메모리 셀이 배치된 메모리 어레이에 대해서도 계층 비트선 구성을 적용하여 제2 실시예와 동일한 효과를 얻을 수 있다.

(제3 실시예의 제1 변형예)

도 23을 참조하면, 제3 실시예의 제1 변형예에 따른 구성에 있어서는, 도 10에 도시한 메모리 어레이(10)의 구성에 있어서 메모리 블록(MBa11∼MBakm) 대신에 메모리 블록(MBf11∼MBfkm)이 배치된다. 메모리 블록(MBf11∼MBfkm)의 각각은 동일한 구성을 갖기 때문에, 도 23에는 메모리 블록(MBf11)의 구성이 대표적으로 도시된다. 이하에서는, 메모리 블록(MBf11∼MBfkm)을 총칭하여 간단히 메모리 블록(MBf)이라고도 한다.

제3 실시예의 제1 변형예에 따른 메모리 블록(MBf11)은, 도 12에 도시한 메모리 셀 블록(MBb11)과 비교하여 전류 스위치 트랜지스터(SWTa)가 메인 비트선(MBL1)과 서브 비트선(/SBL11)의 판독/기입 제어 회로(50)에서 먼 쪽의 일단 사이에 전기적으로 결합되는 점과, 전류 스위치 트랜지스터(SWTb)가 메인 비트선(/MBL1)과 서브 비트선(SBL11)의 일단(판독/기입 제어 회로(50)에서 먼 쪽)측 사이에 전기적으로 결합되는 점이 다르다. 그리고, 메모리 셀(MCa) 대신에 메모리 셀(MCe)이 배치되어 있다.

이와 같은 구성으로 함으로써, 데이터 기입시에 있어서의 데이터 기입 전류(±Iw)는 단락 트랜지스터(EQT11)에 의해 반전되어 메인 비트선(MBL1)과 서브 비트선(SBL11)을 동일 방향을 흐른다. 마찬가지로, 메인 비트선(/MBL1)과 서브 비트선(/SBL11) 사이에서도 데이터 기입 전류(±Iw)는 동일 방향을 흐른다.

도 24를 참조하면, 도 23에 도시된 메모리 셀 블록에 있어서의 데이터 기입 자계의 발생 모습을 설명한다.

도 24a에는 서브 비트선(SBL(/SBL))에 정방향의 데이터 기입 전류(+Iw)가 흐르는 경우가 도시된다. 이 경우에 있어서, 대응하는 메인 비트선(MBL(/MBL)에 있어서도 동일 방향의 데이터 기입 전류가 흐른다. 따라서, 이들 데이터 기입 전류에 의해 각각 발생하는 데이터 기입 자계는 자유 자화층(103)에서 서로 강하게 한다.

도 24b에는 서브 비트선(SBL(/SBL))에 부방향의 데이터 기입 전류(-Iw)가 흐르는 경우가 도시된다. 이 경우에도, 서브 비트선(SBL(/SBL)) 및 메인 비트선(MBL(/MBL))을 흐르는 데이터 기입 전류에 의해 각각 발생하는 데이터 기입 자계는 자유 자화층(103)에서 서로 강하게 한다.

그 결과, 보다 작은 데이터 기입 전류에 의해 자유 자화층(103)에 있어서의 반전 자화 강도를 얻을 수 있다. 그 결과, MRAM 디바이스의 저소비전력화를 도모할 수 있다. 또한, 데이터 기입시에 선택 메모리 셀 이외에 대해 발생하는 자기 노이즈도 저감시킬 수 있다.

이와 같은 구성으로 함으로써, 종래 구성의 MTJ 메모리 셀에 대해서도 계층 비트선 구성을 적용하여 데이터 판독의 고속화 및 저소비전력화를 도모할 수 있다.

또한, 도 21에 도시된 종래의 2층 스토리지 노드 구조를 갖는 MTJ 메모리 셀(MCf)을 적용하는 경우에는, 동일한 데이터 기입 전류(±Iw)에 의해 발생하는 데이터 기입 자계는 자유 자화층(103)에서 자유 자화층(104)보다도 크다. 따라서, 자유 자화층(103 및 104)의 자기 모멘트(자화 임계값)를 동일하게 설계해도, 자유 자화층(103)의 자화에 추종시켜 자유 자화층(104)을 자화할 수 있다. 단, 도 51에서 설명한 것과 마찬가지로, 자유 자화층(103)의 자기 모멘트(자화 임계값)를 자유 자화층(104)보다 크게 설계하면, 자유 자화층(103 및 104)의 자화, 즉 데이터 기입 동작을 보다 확실하게 실행할 수 있다.

(제3 실시예의 제2 변형예)

도 25를 참조하면, 제3 실시예의 제2 변형예에 따른 구성에 있어서는, 도 15에 도시한 메모리 어레이(10)의 구성에 있어서 메모리 블록(MBc11∼MBckm) 대신에 메모리 블록(MBg11∼MBgkm)이 배치된다. 메모리 블록(MBg11∼MBgkm)의 각각은 동일한 구성을 갖기 때문에, 도 12에는 메모리 블록(MBg11)의 구성이 대표적으로 도시된다. 이하에서는, 메모리 블록(MBg11∼MBgkm)을 총칭하여 간단히 메모리 블록(MBg)이라고도 한다.

제3 실시예의 제2 변형예에 따른 메모리 블록(MBg11)은, 도 16에 도시한 메모리 블록(MBc11)과 동일한 구성을 갖고, 메모리 셀(MCa) 대신에 메모리 셀(MCf)로 치환되어 있다. 즉, 서브 비트선(SBL11 및 /SBL11)은 개방형 비트선 구성에 따라 배치되고, 각 메모리 셀 열에 있어서 각 메모리 셀 행마다 MTJ 메모리 셀(MCe)이 배치된다.

전류 제어 스위치(SWTa, SWTb, SWTc, SWTd)의 접속 관계 및 온·오프 조건은, 도 16에서 설명한 것과 동일하므로 상세한 설명은 생략한다.

이와 같은 구성으로 함으로써, 종래 구성의 MTJ 메모리 셀을 개방형 비트선 구성에 따라 배치한 메모리 어레이에 있어서도, 제2 실시예의 제3 변형예와 동일한 효과를 얻어 데이터 판독 및 데이터 기입을 실행할 수 있다.

(제3 실시예의 제3 변형예)

도 26를 참조하면, 제3 실시예의 제3 변형예에 따른 구성에 있어서는, 도 15에 도시한 메모리 어레이(10)의 구성에 있어서 메모리 블록(MBc11∼MBckm) 대신에 메모리 블록(MBh11∼MBhkm)이 배치된다. 메모리 블록(MBh11∼MBhkm)의 각각은 동일한 구성을 갖기 때문에, 도 26에는 메모리 블록(MBh11)의 구성이 대표적으로 도시된다. 이하에서는, 메모리 블록(MBh11∼MBhkm)을 총칭하여 간단히 메모리 블록(MBh)이라고도 한다.

제3 실시예의 제3 변형예에 따른 메모리 블록(MBh11)은, 도 25에 도시한 메모리 셀 블록(MBg11)과 비교하여 전류 스위치 트랜지스터(SWTa,SWTb) 대신에 전류 스위치 트랜지스터(SWTe,SWTf)가 배치되는 점에서 다르다.

전류 스위치 트랜지스터(SWTe)는, 메인 비트선(MBL1)과 서브 비트선(SBL11)의 판독/기입 제어 회로(50)에 가까운 쪽의 일단 사이에 전기적으로 결합된다. 전류 스위치 트랜지스터(SWTf)는, 메인 비트선(/MBL1)과 서브 비트선(/SBL11)의 일단(판독/기입 제어 회로(50)에 가까운 쪽) 사이에 전기적으로 결합된다. 전류 스위치 트랜지스터(SWTe 및 SWTf) 각각의 게이트에는 블록 선택 신호(BS1A 및 BS1B)가 각각 입력된다.

이와 같은 구성으로 함으로써, 전류 스위치 트랜지스터(SWTc 및 SWTe)를 턴 온하여 서브 비트선(SBL11)에 메인 비트선(MBL1)과 동일 방향의 데이터 기입 전류(±Iw)를 흘려보낼 수 있다. 반대로, 전류 스위치 트랜지스터(SWTd 및 SWTf)를 턴 온함으로써, 서브 비트선(/SBL11)에 메인 비트선(/MBL1)과 동일 방향의 데이터 기입 전류(±Iw)를 흘려보낼 수 있다.

한편, 데이터 판독시에는 전류 스위치 트랜지스터(SWTc 및 SWTd)의 양쪽이 턴 오프함과 동시에, 전류 스위치 트랜지스터(SWTe 및 SWTf) 중 선택 메모리에 대응하는 한쪽만을 턴 온시킨다. 이에 따라, 도 18에 도시한 메모리 블록(MBd11)과 마찬가지로 쌍을 이루는 2개의 메인 비트선 중 선택 메모리 셀과 전기적으로 결합 되지 않는 한쪽을 더미 메모리 셀과 결합시켜 상보형 데이터 판독을 실행할 수 있다.

이와 같이, 제3 실시예에 따른 구성에 의하면, 종래 구조의 MTJ 메모리 셀이 배치된 메모리 어레이에 있어서도 계층 비트선 구성을 적용하여 데이터 기입 및 데이터 판독을 실행할 수 있다. 특히, 메인 비트선 및 서브 비트선을 각각 흐르는 데이터 기입 전류에 의해 각각 발생하는 데이터 기입 자계를 자유 자화층에 있어서 서로 강하게 하도록 발생시킬 수 있다. 이에 따라 데이터 기입 전류를 저감할 수 있기 때문에, 자기 노이즈의 억제 및 저소비전력화를 도모할 수 있다.

(제4 실시예)

제4 실시예에서는, 제1 실시예에 설명한 2층 스토리지 노드 구조의 MTJ 메모리 셀의 다른 구성예에 대해 설명한다.

도 27을 참조하면, 제4 실시예에 따른 2층 스토리지 노드 구성의 MTJ 메모리 셀(MCg)은, 터널 자기 저항 소자(100d)와 액세스 트랜지스터(ATR)를 포함한다. 터널 자기 저항 소자(100d)는 반강자성체층(101), 고정 자화층(102), 자유 자화층(103, 104) 및 터널 배리어(105) 및 중간층(107)을 갖는다.

제4 실시예에 따른 구성에 있어서, 중간층(107)은 행방향으로 연장되도록 배치되어 라이트 워드선(WWL)을 형성한다. 한편, 비트선(BL)은 열방향으로 연장하여 터널 자기 저항 소자(100d)의 상층 또는 하층에 위치하는 금속 배선층에 배치된다. 도 27에 있어서, 비트선(BL)은 터널 자기 저항 소자(100d)의 상층에 배치되는 구조예가 도시된다.

액세스 트랜지스터(ATR)는 터널 자기 저항 소자(100d)와 비트선(BL) 사이에 전기적으로 결합된다. 액세스 트랜지스터(ATR)의 게이트에는 행방향으로 연장하여 배치되는 리드 워드선(RWL)이 형성된다.

도 28a 및 도 28b를 이용하여, MTJ 메모리 셀(MCg)에 있어서의 데이터 기입 자계의 발생 모습을 도시한다. 도 28a 및 도 28b의 각각은 도 27에 있어서의 R-S 단면도에 상당한다.

도 28a에서는 비트선(BL)에 정방향의 데이터 기입 전류(+Iw)가 흐르는 경우가 도시되고, 도 28b에는 비트선(BL)에 부방향의 데이터 기입 전류(-Iw)가 흐르는 경우가 도시된다. 도 28a 및 도 28b의 경우의 양측에 있어서, 중간층(107)(라이트 워드선(WWL))을 흐르는 데이터 기입 전류(Ip)의 방향은 일정하다.

자유 자화층(103 및 104)에 있어서의 자화 곤란축(HA) 방향의 자화는, 중간층(107)을 흐르는 데이터 기입 전류(Ip)에 의해 실행된다. 이와 같은 구성으로 함으로서, 자유 자화층(103 및 104)에 의해 자화 곤란축(HA)의 데이터 기입 자계의 발생에 필요한 데이터 기입 전류량을 억제할 수 있다. 그 결과, MRAM 디바이스의 저소비전력 및 자기 노이즈의 저감이 실현된다.

자유 자화층(103 및 104)에 있어서의 자화 용이축(EA) 방향의 자화는, 비트선(BL)을 흐르는 데이터 기입 전류(±Iw)에 의해 행해진다.

터널 자기 저항 소자(100d)에 있어서는, 비트선(BL)을 흐르는 데이터 기입 전류에 의해 발생하는 자화 용이축(EA) 방향의 자계와 중간층(107)(라이트 워드선(WWL))을 흐르는 데이터 기입 전류에 의해 발생하는 자화 곤란축(HA) 방향의 자계가 중첩되어 데이터 기입이 실행된다. 즉, 양자의 자계가 중첩하여 인가되는 메모리 셀만으로 자화 방향의 반전을 수반하는 데이터 기입이 실행되도록, 자유 자화층(103 및 104)의 재질이나 두께를 분류하여 각각의 자기 모멘트(자화 임계값)에 강약을 부여할 필요가 있다.

도 29를 참조하면, 메모리 어레이(10)는, n행×m열(n,m:자연수)로 배열되는 2층 스토리지 노드 구조의 MTJ 메모리 셀(MCg)을 포함한다. 메모리 셀(MCg)은 액세스 트랜지스터(ATR) 및 터널 자기 저항 소자(100d)를 포함한다.

메모리 셀 행에 대응하여, 리드 워드선(RWL1∼RWLn) 및 라이트 워드선(WWL1∼WWLn)이 각각 설치된다. 메모리 셀 열에 각각 대응하여 비트선(BL1∼BLm)이 각각 설치된다.

워드선 전류 제어 회로(40)는, 메모리 어레이(10)를 사이에 두고 워드선 드라이버(30)와 반대측 영역에 있어서 각 라이트 워드선(WWL)을 접지 전압(VSS)과 결합한다. 이에 따라, 워드선 드라이버(30)에 의해 선택적으로 전원 전압(VDD)과 결합된 라이트 워드선에 대해 일정 방향의 데이터 기입 전류(Ip)를 흘려보낼 수 있다.

도 29에는 제1 행 및 제n 행과 제1, 제(m-1) 열 및 제m 열에 대응하는, 리드 워드선(RWL1, RWLn), 라이트 워드선(WWL1, WWLn), 비트선(BL1, BLm-1, BLm) 및 이들에 대응하는 일부의 메모리 셀이 대표적으로 도시된다.

데이터 판독시에는, 중간층(107), 즉 라이트 워드선(WWL)은 접지 전압(VSS)에 고정된다. 그리고, 선택 메모리 셀에 대응하는 리드 워드선(RWL)을 선택적으로 활성화함으로써, 대응하는 비트선(BL)과 접지 전압(VSS) 사이에 터널 자기 저항 소자(100d)를 전기적으로 결합할 수 있다. 이에 따라, 선택 메모리 셀과 결합된 비트선(BL)의 전압 변화를 검지함으로써, 선택 메모리 셀의 기억 데이터를 판독할 수 있다.

중간층(107)은 자유 자화층(103 및 104)의 사이에 비자성 도전체로 형성된다. 중간층(107)의 형상 및 전기 특성은 자유롭게 정할 수 있다. 제4 실시예에 따른 구성에 있어서는, 중간층(107)을 사용하여 라이트 워드선(WWL)이 형성되기 때문에, 동일 메모리 셀 열에 속하는 MTJ 메모리 셀의 사이에서 중간층(107)끼리가 전기적으로 결합되도록, 중간층(107)은 열방향으로 연장하여 스트라이프 형상으로 배치된다.

(제4 실시예의 제1 변형예)

도 30을 참조하면, 제4 실시예의 제1 변형예에 따른 구성의 메모리 어레이에 있어서는, 라이트 워드선(WWL)은 계층적으로 배치된다. 즉, 메모리 셀 행의 각각에 대응하여 메인 라이트 워드선(MWWL1∼MWWLn)이 추가로 배치된다. 이하에서는, 메인 라이트 워드선(MWWL1∼MWWLn)을 총칭하여 메인 라이트 워드선(MWWL)이라고도 한다.

제4 실시예에 따른 메모리 셀(MCg)에 있어서는, 라이트 워드선(WWL)은 터널 자기 저항 소자(100d)의 중간층(107)을 사용하여 형성되기 때문에, 그 전기 저항치는 비교적 높아진다. 메인 라이트 워드선(MWWL1∼MWWLn)은 터널 자기 저항 소자(100d)보다 상측의 금속 배선층을 사용하여 형성된다.

각 메모리 셀 행에 있어서, 메인 라이트 워드선과 라이트 워드선의 일단끼리는, 워드선 드라이버(30)와 반대측 영역(워드선 전류 제어 회로(40))에서 전기적으로 결합된다. 한편, 각 라이트 워드선(WWL), 즉 중간층(107)은 워드선 드라이버(30)의 한쪽에서 접지 전압(VSS)과 전기적으로 결합되어 있다. 워드선 드라이버(30)는 행 선택 결과에 따라 데이터 기입시에 선택 메모리 셀에 대응하는 메인 라이트 워드선(MWWL)을 전원 전압(VDD)과 결합한다.

이와 같은 구성으로 함으로써, 선택 메모리 셀에 대응하는 메모리 셀 행에 있어서 메인 라이트 워드선(MWWL) 및 라이트 워드선(WWL)에 대해 서로 반대 방향으로 데이터 기입 전류(Ip)를 흘려보낼 수 있다. 그 결과, 메인 라이트 워드선(MWWL)을 흐르는 데이터 기입 전류 및 라이트 워드선(WWL)을 흐르는 데이터 기입 전류에 의해 선택 메모리 셀의 자유 자화층에 발생하는, 자화 곤란축(HA) 방향의 자계는 서로 강하게 한다. 따라서, 데이터 기입 전류(Ip)를 더욱 억제할 수 있다.

그리고, 선택 메모리 셀에 대응하는 메모리 셀 열에 있어서, 대응하는 비트선(BL)에 기입 데이터(DIN)의 데이터 레벨에 따른 방향의 데이터 기입 전류(±Iw)를 흘림으로써, 선택 메모리 셀에 대한 데이터 기입을 실행할 수 있다.

한편, 데이터 판독시에는 메인 라이트 워드선(MWWL) 및 라이트 워드선(WWL)의 각각을 접지 전압(VSS)에 설정하고 또한 선택 메모리 셀에 대응하는 리드 워드선(RWL)을 활성화함으로써, 선택 메모리 셀의 터널 자기 저항 소자(100d)를 대응하는 비트선(BL)과 접지 전압(VSS) 사이에 전기적으로 결합할 수 있다.

(제4 실시예의 제2 변형예)

도 31을 참조하면, 각 메모리 셀 행의 각각에 대해 배치되는 라이트 워드선(WWL)은, 일정 영역마다 서브 라이트 워드선으로 분할된다. 예를 들면, 제1 행에 대응하는 라이트 워드선(WWL1)은 k개(k:자연수)의 서브 라이트 워드선(SWWL11∼SWWL1k)로 분할하여 배치된다. 마찬가지로, 제n 행의 메모리 셀 행에 있어서는 서브 라이트 워드선(SWWLn1∼SWWLnk)이 배치된다. 이하에서는, 서브 라이트 워드선(SWWL11∼SWWLnk)을 총칭하여, 간단히 서브 라이트 워드선(SWWL)이라고도 한다. 서브 워드 선택 신호(SW1∼SWk)는 서브 라이트 워드선(SWWL)이 분할 배치되는 영역에 대응하여 각각 정의된다.

이와 같이, 각 메모리 셀 행에 있어서, 메인 라이트 워드선(MWWL) 및 서브 라이트 워드선(SWWL)의 계층 워드선 구성이 적용된다. 제4 실시예의 제1 변형예와 마찬가지로, 각 서브 라이트 워드선(SWWL)은 터널 자기 저항 소자(100d)의 중간층(107)을 사용하여 배치된다.

따라서, 두께가 얇고 단위 저항당 전기 저항치가 비교적 높은 중간층에 형성되는 서브 라이트 워드선(SWWL)을 단배선화하여 그 전기 저항치를 저감할 수 있다.

메인 라이트 워드선(MWWL1∼MWWLn)의 각각은, 워드선 드라이버(30)에 배치되는 메인 워드 드라이버(MWD1∼MWDn)에 의해 선택적으로 전원 전압(VDD)과 결합함으로써 활성화된다. 또한, 서브 라이트 워드선(SWWL11∼SWWLnk)의 각각에 대응하여 서브 워드 드라이버(SWD11∼SWDnk)가 배치된다. 이하에서는, 서브 워드 드라이버(SWD11∼SWDnk)을 총칭하여 서브 워드 드라이버(SWD)라고도 한다.

서브 워드 드라이버(SWD11∼SWDnk)의 각각은, 대응하는 메인 라이트 워드선(MWWL) 및 서브 워드선택 신호(SWi(i:1∼k의 정수))에 기초하여 양자가 활성화된 경우에, 대응하는 서브 라이트 워드선(SWWL)의 일단을 전원 전압(VDD)과 결합하여 활성화한다.

예를 들면, 서브 워드 드라이버(SWD)는, 대응하는 메인 라이트 워드선(MWWL) 및 서브 라이트 워드선(SWWL)의 일단 사이에 접속되어, 대응하는 서브 워드 선택 신호(SWi)에 응답하여 온·오프하는 스위치 소자에 의해 구성할 수 있다. 각 서브 라이트 워드선(SWWL)의 서브 워드 드라이버(SWD)와 반대측 타단은 접지 전압(VSS)과 결합된다.

서브 워드 드라이버(SWD)는, 메인 라이트 워드선(MWWL)을 흐르는 데이터 기입 전류(Ip)와 서브 라이트 워드선(SWWL)을 흐르는 데이터 기입 전류(Ip)에 의해 각각 발생하는 데이터 기입 자계가 선택 메모리 셀의 자유 자화층에서 서로 강하게 하도록 고려하여 배치된다.

즉, 도 31에 도시한 구성에 있어서, 서브 워드 드라이버(SWD)는 서브 라이트 워드선(SWWL)의 메인 워드 드라이버(MWD)에서 먼 쪽의 일단에 대응하여 배치되고, 서브 라이트 워드선(SWWL)의 타단(메인 워드 드라이버(MWD)에 가까운 쪽)이 접지 전압(VSS)과 전기적으로 결합된다.

이와 같은 구성으로 함으로써, 제4 실시예에 따른 MTJ 메모리 셀에 있어서 자화 곤란축(HA) 방향의 필요 자계를 발생하기 위한 데이터 기입 전류(Ip)를 억제할 수 있다. 또한, 메모리 어레이(10) 전체에 있어서 행방향으로 연장시킨 중간층 을 사용하여 라이트 워드선을 구성하는 경우와 비교하여 라이트 워드선의 전기 저항치를 저감할 수 있기 때문에 고속 동작이 가능하다.

(제4 실시예의 제3 변형예)

도 32를 참조하면, 제4 실시예의 제3 변형예에 있어서, 라이트 워드선(WWL)은 제4 실시예의 제2 변형예와 마찬가지로 메인 라이트 워드선(MWWL) 및 서브 라이트 워드선(SWWL)으로 계층적으로 배치된다. 그리고, 리드 워드선(RWL)에 대해서도 라이트 워드선과 마찬가지로 분할 배치된다. 예를 들면, 제1 행의 메모리 셀 행에 대응하는 리드 워드선(RWL1)은, 서브 라이트 워드선(SWWL11∼SWWL1k)에 각각 대응하는 서브 리드 워드선(SRWL11∼SRWL1k)으로 분할된다.

이미 설명한 바와 같이, 리드 워드선(RWL)은 액세스 트랜지스터(ATR)의 게이트 전극층을 이용하여 폴리실리콘 등의 비교적 고저항의 재료에 의해 형성된다. 따라서, 각 메모리 셀 행에 있어서 단배선화된 서브 리드 워드선(SRWL)으로 분할 배치함으로써 각 서브 리드 워드선(SRWL)의 전기 저항치를 저감할 수 있다.

그리고, 서브 리드 워드선(SRWL11∼SRWL1k)에 각각 대응하는 서브 리드 드라이버(SRD11∼SRD1k)가 배치된다. 이하에서는, 서브 리드 드라이버(SRD11∼SRD1k)를 총칭하여 서브 리드 드라이버(SRD)라고도 한다. 서브 리드 드라이버(SRD)는, 데이터 판독시에 대응하는 메인 라이트 워드선(MWWL) 및 서브 리드 워드선(SRWL)의 일단 사이에 접속되어, 대응하는 서브 워드 선택 신호(SWi)의 활성화에 대응하여 온하는 스위치 소자에 의해 구성할 수 있다.

메인 워드 드라이버(MWD1∼MWDn)의 각각은, 데이터 판독시 및 데이터 기입시 모두에 있어서, 선택 메모리 셀에 대응하는 메인 라이트 워드선(MWWL)이 선택적으로 활성화된다.

이와 같은 구성으로 함으로써, 데이터 기입시에는 도 31에 도시한 구성과 마찬가지로, 메인 라이트 워드선(MWWL) 및 서브 라이트 워드선(SWWL) 모두를 사용하여 데이터 기입 전류(Ip)를 흘려보내 데이터 기입 자계를 발생시킬 수 있다. 따라서, 데이터 기입시에는 도 31에 도시한 제3 실시예의 변형예에 따른 구성과 동일한 효과를 강조할 수 있다.

또한, 데이터 판독시에는 대응하는 메인 라이트 워드선(MWWL)의 활성화 및 서브 리드 드라이버(SRD)의 온에 응답하여, 선택 메모리 셀에 대응하는 서브 리드 워드선(SRWL)을 활성화할 수 있다. 이에 따라, 선택 메모리 셀에 대한 데이터 판독을 실행할 수 있다.

이와 같이, 서브 리드 워드선(SRWL)을 금속 배선이면서 전기 저항치가 작은 메인 라이트 워드선(MWWL)을 통해 활성화함으로써, 선택 메모리 셀에 대응하는 서브 리드 워드선(SRWL)을 고속으로 활성화할 수 있다. 즉, 데이터 판독시에 있어서의 서브 리드 워드선(SRWL)의 신호 전파 시간을 단축하여 데이터 판독 동작을 고속화할 수 있다.

(제5 실시예)

제1 실시예 내지 제4 실시예에 있어서는, 2층의 자유 자화층의 사이에 형성되는 중간층을 행방향 또는 열방향으로 연장시켜 배치하여, 라이트 워드선(WWL) 또는 비트선(BL)을 형성하는 구성에 대해 설명하였다. 제5 실시예에 있어서는, 각 메모리 셀마다 중간층을 독립하여 형성함으로써, 선택 메모리 셀에 대응하는 중간층에 대해서만 데이터 기입 전류를 공급할 수 있는 구성에 대해 설명한다.

도 33을 참조하면, 제5 실시예에 따른 MTJ 메모리 셀(MCp)은, 메모리 어레이(10) 전체에 있어서 n행×m열에 걸쳐 행렬상으로 배치된다. 각 MTJ 메모리 셀(MCp)은, 터널 자기 저항 소자(100a)와 액세스 소자인 액세스 트랜지스터(ATRr 및 ATRw)를 갖는다.

메모리 셀 행에 대응하여, 리드 워드선(RWL1∼RWLn) 및 라이트 워드선(WWL1∼WWLn)에 추가하여 라이트 로우 선택 라인(WRSL1∼WRSLn)이 배치된다. 이하에서는, 라이트 로우 선택 라인(WRSL1∼WRSLn)을 총칭하여 라이트 로우 선택 라인(WRSL)이라고도 한다.

또한, 각 메모리 셀 열에 대응하여 비트선(BL 및 /BL)이 형성된다. 따라서, 메모리 어레이 전체에서는 리드 워드선(RWL1∼RWLn), 라이트 워드선(WWL1∼WWLn), 라이트 로우 선택 라인(WRSL1∼WRSLn) 및 비트선(BL1∼BLm,/BL1∼/BLm)이 배치된다.

라이트 로우 선택 라인(WRSL)은, 데이터 기입시에 선택 행에 대응하여 H 레벨로 활성화된다. 따라서, 워드선 드라이버(30)는 각 라이트 로우 선택 라인(WRSL)을 대응하는 라이트 워드선(WWL)과 동일한 디코드 결과에 따라 구동할 수 있다. 단, 선택 행에 있어서의 라이트 워드선(WWL)에 대해 데이터 기입 전류(Ip)가 흐르는 한편, 라이트 로우 선택 라인(WRSL)은 대응하는 액세스 트랜지스터(ATRw)의 게이트 전압을 제어하기 위해 형성되기 때문에, 적극적으로 전류가 흐르는 경우는 없다.

각 MTJ 메모리 셀(MCp)에 있어서, 터널 자기 저항 소자(100a)는 비트선(/BL)과 전기적으로 결합된다. 또한 액세스 트랜지스터(ATRr 및 ATRw)는, 비트선(BL) 및 터널 자기 저항 소자(100a) 사이에 전기적으로 결합된다. 액세스 트랜지스터(ATRr)의 게이트 전압은 대응하는 리드 워드선(RWL)에 의해 제어되고, 액세스 트랜지스터(ATRw)의 게이트 전압은 대응하는 라이트 로우 선택 라인(WRSL)에 의해 제어된다.

도 34를 참조하면, 제5 실시예에 따른 구성에 있어서, 비자성 도전체로 형성되는 중간층(107)은 각 MTJ 메모리 셀(MCp)마다 독립적으로 형성된다. 중간층(107)의 일단은 비트선(/BL)과 전기적으로 결합된다. 그리고, 중간층(107)의 타단은 액세스 트랜지스터(ATRw)를 통해 비트선(BL)과 전기적으로 결합된다. 즉, 액세스 트랜지스터(ATRw)는, 대응하는 비트선(BL 및 /BL) 사이에 중간층(107)과 직렬로 접속되어 중간층(107)에 대해 데이터 기입 전류를 선택적으로 흘리는 기능을 갖는다.

터널 자기 저항 소자(100a)에 대한 데이터 기입은, 도 4a, 도 4b에서 설명한 것과 동일하게 실행된다. 즉, 중간층(107)의 일단 및 타단의 전압을 제어하여 중간층(107)을 흐르는 데이터 기입 전류의 방향을 기입 데이터에 따라 +Iw 및 -Iw로 함으로써, 자유 자화층(103, 104)을 기입 데이터의 레벨에 따라 자화할 수 있다.

반강자성체층(101)과 비트선(BL) 사이에는 액세스 트랜지스터(ATRr)가 형성된다. 액세스 트랜지스터(ATRw 및 ATRr)의 게이트에는 라이트 로우 선택 라인(WRSL) 및 리드 워드선(RWL)이 각각 접속된다.

도 35를 참조하면, 데이터 판독시에 워드선 드라이버(30)는, 선택 행에 대응하는 리드 워드선(RWL)을 L 레벨에서 H 레벨로 활성화한다. 이에 따라, 선택 행에 대응하는 액세스 트랜지스터(ATRr)는 턴 온한다. 한편, 각 라이트 로우 선택 라인(WRSL) 및 각 라이트 워드선(WWL)의 전압은 L 레벨(접지 전압(VSS))로 유지되기 때문에, 액세스 트랜지스터(ATRw)의 각각은 턴 오프된다.

판독/기입 제어 회로(50 및 60)는, 비트선(/BL)을 접지 전압(VSS)과 결합함과 동시에 비트선(BL)에 대해 센스 전류(데이터 판독 전류;Is)를 공급한다. 따라서, 턴 온한 액세스 트랜지스터(ATRr)에 의해 센스 전류(Is)의 공급을 받는 비트선(BL)과 접지 전압(VSS) 사이에 선택 메모리 셀의 터널 자기 저항 소자(100a)를 전기적으로 결합할 수 있다. 이에 따라, 비트선(BL)에는 선택된 MTJ 메모리 셀의 기억 데이터에 따른 전압 변화가 발생한다. 따라서, 비트선(BL)의 전압을 검지함으로써 선택된 MTJ 메모리 셀로부터의 데이터 판독이 가능하다.

데이터 기입시에는, 선택 행에 대응하는 라이트 로우 선택 라인(WRSL) 및 라이트 워드선(WWL)이 워드선 드라이버(30)에 의해 H 레벨(전원 전압(VDD))과 결합된다. 이에 따라, 선택 행에 대응하는 라이트 워드선(WWL)에는 데이터 기입 전류(Ip)가 흐른다. 또한, 선택 행에 있어서 액세스 트랜지스터(ATRw)가 온한다.

한편, 선택 열에 대응하는 비트선(BL 및 /BL)은, 판독/기입 제어 회로(50, 60)에 의해 전원 전압(VCC) 및 접지 전압(VSS)의 한쪽 각각에 각각 설정된다. 예를 들면 “1”의 기억 데이터를 기입하기 위해 +Iw의 데이터 기입 전류를 흘려 보 내기 위해서는, 비트선(BL)이 전원 전압(VCC)에 설정되는 한편, 비트선(/BL)은 접지 전압(VSS)에 설정된다. 반대로, “0”의 기억 데이터를 기입하기 위해 중간층(107)에 -Iw의 전류를 흘려 보내는 경우에는, 비트선(/BL)이 전원 전압(VCC)에 설정되고, 비트선(BL)은 접지 전압(VSS)에 설정된다. 한편, 비선택 열에 대응하는 비트선(BL 및 /BL)은 접지 전압(VSS)에 설정된다.

이에 따라, 선택 메모리 셀에 대응하는 중간층(107)에 대해서만 데이터 기입 전류가 흘러 데이터 기입을 실행할 수 있다. 즉, 비선택 메모리 셀에 있어서는 선택 메모리 셀과 동일한 메모리 셀 열 또는 동일한 메모리 셀 행에 속하는 경우라도, 중간층(107)에 데이터 기입 전류(±Iw)는 흐르지 않는다. 비트선(BL 및 /BL)은 터널 자기 저항 소자로부터 떨어져 배치되어 있기 때문에, 제5 실시예에 따른 구성에서는 비선택 메모리 셀에 있어서의 데이터 오기입의 발생을 방지할 수 있게 된다.

(제5 실시예의 제1 변형예)

도 36을 참조하면, 제5 실시예의 제1 변형예에 따른 MTJ 메모리 셀(MCq)은, 메모리 어레이(10) 전체에서 n행×m열에 걸쳐 행렬상으로 배치된다. 각 MTJ 메모리 셀(MCq)은, 비트선(BL)과 결합된 터널 자기 저항 소자(100a), 비트선(/BL) 및 터널 자기 저항 소자(100d) 사이에 형성된 액세스 트랜지스터(ATRw) 및 터널 자기 저항 소자(100a)와 접지 전압(VSS) 사이에 설정된 액세스 트랜지스터(ATRr)를 갖는다. 액세스 트랜지스터(ATRr)의 게이트 전압은 대응하는 리드 워드선(RWL)에 의해 제어되고, 액세스 트랜지스터(ATRw)의 게이트 전압은 대응하는 라이트 로우 선택 라인(WRSL)에 의해 제어된다.

리드 워드선(RWL), 라이트 워드선(WWL), 라이트 로우 선택 라인(WRSL) 및 비트선(BL,/BL)의 배치는, 제6 실시예과 동일하므로 상세한 설명은 생략한다.

도 37을 참조하면, 제5 실시예의 제1 변형예에 따른 MTJ 메모리 셀(MCq)에 있어서는, MTJ 메모리 셀마다 독립하여 형성되는 중간층(107)의 일단은 비트선(BL)과 결합되고, 중간층(107)의 타단은 액세스 트랜지스터(ATRw)를 통해 비트선(/BL)과 결합된다. 따라서, 액세스 트랜지스터(ATRw)는 제5 실시예와 마찬가지로 대응하는 비트선(BL 및 /BL) 사이에 중간층(107)과 직렬로 접속되어 중간층(107)에 대해 데이터 기입 전류를 선택적으로 흘리는 기능을 갖는다. 액세스 트랜지스터(ATRr)는 반강자성체층(101)과 접지 전압(VSS) 사이에 형성된다.

액세스 트랜지스터(ATRw)는, 대응하는 라이트 로우 선택 라인(WRSL)이 H 레벨(전원 전압(VCC))로 설정된 경우에 턴 온하고, L 레벨(접지 전압(VSS))로 설정된 경우에 턴 오프한다. 마찬가지로, 액세스 트랜지스터(ATRr)는, 대응하는 리드 워드선(RWL)이 H 레벨(전원 전압(VCC))로 설정된 경우에 턴 온하고, L 레벨(접지 전압(VSS))로 설정된 경우에 턴 오프한다.

제5 실시예의 제1 변형예에 따른 구성에 있어서, 데이터 판독시 및 데이터 기입시에 있어서의 리드 워드선(RWL), 라이트 워드선(WWL), 라이트 로우 선택 라인(WRSL) 및 비트선(BL,/BL)의 동작 파형은, 도 35에 도시한 것과 동일하다. 즉, 제5 실시예의 제1 변형예에 따른 구성에 있어서도, 리드 워드선(RWL), 라이트 워드선(WWL), 라이트 로우 선택 라인(WRSL) 및 비트선(BL, /BL)의 전압 및 전류를 제5 실시예와 동일하게 제어하여, 데이터 판독 및 데이터 기입 동작을 실행할 수 있다. 이에 따라, 제5 실시예와 마찬가지로 데이터 기입시에 선택 메모리 셀에 대응하는 중간층(107)에만 데이터 기입 전류(±Iw)가 흐르기 때문에, 비선택 메모리 셀에 있어서 데이터 오기입이 발생하는 것을 방지할 수 있다.

(제5 실시예의 제2 변형예)

도 38을 참조하면, 제5 실시예의 제2 변형예에 따른 MTJ 메모리 셀(MCr)은, 메모리 어레이(10) 전체에 있어서 n행×m열로 행렬상으로 배치된다. MTJ 메모리 셀(MCr)은, 비트선(/BL)과 결합되는 터널 자기 저항 소자(100a), 비트선(BL)과 터널 자기 저항 소자(100a) 사이에 전기적으로 결합되는 액세스 트랜지스터(ATRw) 및 리드 워드선(RWL)에서 터널 자기 저항 소자(100a)를 향하는 방향을 순방향으로 하여 양자 사이에 액세스 소자로서 결합되는 액세스 다이오드(ADr)를 포함한다.

리드 워드선(RWL), 라이트 워드선(WWL), 라이트 로우 선택 라인(WRSL) 및 비트선(BL, /BL)의 배치는, 제5 실시예와 동일하므로 상세한 설명은 생략한다.

도 39를 참조하면, 제5 실시예의 제2 변형예에 따른 MTJ 메모리 셀(MCr)은, 도 34에 도시한 제5 실시예에 따른 MTJ 메모리 셀(MCp)과 비교하여 액세스 트랜지스터(ATRr) 대신에 액세스 다이오드(ADr)를 포함하는 점에서 다르다. 액세스 다이오드(ADr)는, 리드 워드선(RWL)에서 반강자성체층(101)을 향하는 방향을 순방향으로 하여 양자 사이에 전기적으로 결합된다. 그 외 부분의 구성은, 제5 실시예에 따른 MTJ 메모리 셀(MCp)과 동일하므로 상세한 설명은 생략한다.

도 40을 참조하면, 데이터 판독시에 워드선 드라이버(30)는, 선택 행에 대응하는 리드 워드선(RWL)을 L 레벨에서 H 레벨(전원 전압(VCC))로 활성화한다. 또한 판독/기입 제어 회로(50 및 60)는, 비트선(/BL)을 접지 전압(VSS)과 접속하여 부방향의 센스 전류(데이터 판독 전류;-Is)를 공급한다. 이에 따라, 선택 행에 대응하는 액세스 다이오드(ADr)는 순 바이어스되어 온한다.

한편, 각 라이트 로우 선택 라인(WRSL) 및 각 라이트 워드선(WWL)의 전압은 L 레벨(접지 전압(VSS))로 유지되기 때문에, 액세스 트랜지스터(ATRw)의 각각은 턴 오프된다. 또한, 판독/기입 제어 회로(50 및 60)는 비트선(BL)을 접지 전압(VSS)으로 설정한다.

따라서, 턴 온한 액세스 다이오드(ADr)에 의해 선택 메모리 셀의 터널 자기 저항 소자(100a)에 센스 전류를 흘려보낼 수 있다. 이에 따라, 비트선(BL)의 전압을 검지함으로써 선택된 MTJ 메모리 셀로부터 데이터 판독이 가능하다.

이에 비하여, 비선택 행에 대응하는 리드 워드선(RWL)은 L 레벨(접지 전압(VSS))로 유지되기 때문에, 대응하는 액세스 다이오드(ADr)는 순 바이어스되지 않고 오프 상태를 유지한다.

데이터 기입시에 있어서의 동작 파형은, 도 35에 도시한 것과 동일하므로 상세한 설명은 생략한다. 즉, 제5 실시예의 제2 변형예에 따른 구성에서도, 데이터 기입시에 선택 메모리 셀에 대응하는 중간층에 대해서만 데이터 기입 전류가 흐른다. 따라서, 제5 실시예 및 그 제1 변형예와 마찬가지로, 비선택 메모리 셀에 있어서의 데이터 오기입의 발생을 방지할 수 있다. 그리고, 액세스 트랜지스터 대신에 다이오드를 액세스 소자로서 이용하기 때문에, MTJ 메모리 셀을 소형화할 수 있 게 된다.

(제5 실시예의 제3 변형예)

도 41을 참조하면, 제5 실시예의 제3 변형예에 따른 MTJ 메모리 셀(MCs)은, 메모리 어레이(10) 전체에서 n행×m열로 행렬상으로 배치된다. MTJ 메모리 셀(MCs)은, 비트선(/BL)과 결합되는 터널 자기 저항 소자(100a), 비트선(BL)과 터널 자기 저항 소자(100a) 사이에 전기적으로 결합되는 액세스 트랜지스터(ATRw) 및 리드 워드선(RWL)에서 터널 자기 저항 소자(100a)를 향하는 방향을 순방향으로 하여 양자 사이에 액세스 소자로서 결합되는 액세스 다이오드(ADr)를 포함한다. 리드 워드선(RWL), 라이트 워드선(WWL), 라이트 로우 선택 라인(WRSL) 및 비트선(BL, /BL)의 배치는 제5 실시예과 동일하므로 상세한 설명은 생략한다.

도 42를 참조하면, 제5 실시예의 제3 변형예에 따른 MTJ 메모리 셀(MCs)은, 도 39에 도시한 제5 실시예에 따른 MTJ 메모리 셀(MCr)과 비교하여 액세스 트랜지스터(ATRw)가 중간층(107)과 비트선(/BL) 사이에 형성되는 점에서 다르다. 중간층(107)은 비트선(BL)과 전기적으로 결합된다. 기타 부품의 구성은, 제5 실시예의 제2 변형예에 따른 MTJ 메모리 셀(MCr)과 동일하므로 상세한 설명은 반복하지 않는다.

도 43을 참조하면, 제5 실시예의 제3 변형예에 따른 데이터 기입 및 데이터 판독 동작에 있어서는, 도 40에 도시한 제5 실시예의 제3 변형예에 따른 데이터 기입 동작 및 데이터 판독 동작의 경우와 비교하여, 비트선(BL 및 /BL)의 전압 설정이 교체된 점에서 상이하다. 그 외의 점에 대해서는 제5 실시예의 제2 변형예와 동일하므로 상세한 설명은 생략한다.

이와 같이, 제5 실시예의 제3 변형예에 따른 구성에 있어서도, 제5 실시예의 제2 변형예에 따른 구성과 마찬가지로 다이오드를 액세스 소자로서 사용하고 있기 때문에, MTJ 메모리 셀을 소형화할 수 있게 된다.

(제6 실시예)

제6 실시예에 있어서는, 기입되는 기억 데이터의 레벨에 의존하지 않고 각 MTJ 메모리 셀에 있어서의 자화 특성을 대칭으로 할 수 있는 구성예에 대해 설명한다.

이하의 설명에서 알 수 있는 바와 같이, 제6 실시예에 따른 구성은 제1 실시예 내지 제5 실시예에서 설명한 터널 자기 저항 소자(100a, 100b 및 100c) 모두에 대해 적용할 수 있다. 따라서, 제6 실시예에 있어서는 이들 터널 자기 저항 소자를 총칭하여 간단히 터널 자기 저항 소자(100)로 표기한다. 또한, 각각의 타입의 터널 자기 저항 소자 중의 자유 자화층에 대해서도 자유 자화층(VL)이라 총칭한다.

도 44를 참조하면, 데이터 기입시에는, 터널 자기 저항 소자(100)에 대해 비트선(BL)을 흐르는 데이터 기입 전류(±Iw)에 의해 발생하는 데이터 기입 자계(H(BL))와, 라이트 워드선(WWL)을 흐르는 데이터 기입 전류(Ip)에 의해 발생하는 데이터 기입 자계(H(WWL))가 인가된다. 또한, 터널 자기 저항 소자(100) 중의 자유 자화층(VL)에서는, 정자성 결합에 기인하는 고정 자화층과의 사이의 결합 자계(ΔHp)가 자계 용이축(EA)을 따른 방향으로 작용하고 있다.

데이터 기입 자계(H(BL))는 자유 자화층(VL)의 자화 용이축(EA) 방향을 따른 성분을 주로 포함하고, 데이터 기입 자계(H(WWL))는 자유 자화층(VL)의 자화 곤란축(HA) 방향을 따른 성분을 주로 포함한다. 즉, 데이터 기입 자계(H(BL))는 자유 자화층(VL)을 자화 용이축(EA) 방향으로 자화하기 위해 인가되고, 데이터 기입 자계(H(WWL))는 자유 자화층(VL)을 자화 곤란축(HA) 방향으로 자화하기 위해 인가된다.

제6 실시예에 따른 구성에 있어서, 데이터 기입 자계(H(WWL))는 자유 자화층(VL)의 자화 곤란축(HA)과 완전히 평행하게 인가되는 것이 아니라, 자화 곤란축(HA)과의 사이에 소정 각도(α)를 이루도록 인가된다. 이에 따라, 데이터 기입 자계(H(WWL))는 자화 용이축 방향의 성분(HWWL(e))과 자화 곤란축 방향의 성분(HWWL(h))으로 분해된다.

여기에서, 각각의 성분은 하기 수학식 1, 2와 같이 표시된다.

그리고, 소정 각도 α는 하기 수학식 3을 만족하도록 설정된다.

이에 따라, H(WWL)의 자화 용이축(EA) 방향을 따른 성분에 의해, 일정한 결 합 자계(ΔHp)가 상쇄된다. 다시 말하면, 데이터 기입 자계(H(WWL))는 결합 자계(ΔHp)를 상쇄하는 방향의 성분을 갖고 있다.

한편, 제6 실시예에 따른 구성에 있어서 데이터 기입 자계(H(BL))는, 자화 용이축(EA)을 따라 기입 데이터의 레벨에 따른 방향으로 인가된다. 그 결과, 데이터 기입 자계(H(BL))만이 작용하는 형태로 자화 용이축 방향을 따른 자화를 실행할 수 있다.

이와 같은 구성으로 함으로써, 자화 용이축(EA)을 따른 방향의 자화 특성을 기입 데이터의 레벨, 즉 데이터 기입 전류(±Iw)의 방향에 의존하지 않고 대칭의 것으로 할 수 있다. 그 결과, 데이터 기입에 필요한 데이터 기입 전류(±Iw)를 억제할 수 있게 된다. 그 결과, MRAM 디바이스에 있어서의 소비 전력의 삭감 및 비트선(BL)의 전류 밀도 저하에 의한 동작 신뢰성의 향상이라는 효과가 얻어진다.

그리고, 상술한 소정 각도(α)에 대해서는 추가로 자화 곤란축(HA) 방향을 따른 자화를 실행하기 위해 하기 수학식 4를 만족할 필요가 있다.

여기에서 HSWh는 자화 곤란축(HA) 방향을 따른 자화 특성에 있어서의 자화 임계값을 나타내고, HSWh는 도 51에 도시한 아스테로이드 특성선의 종축의 값에 상당한다.

도 45를 참조하면, 도 44에 도시한 각 자계의 관계를 실현하기 위해, 비트선(BL)은 자유 자화층(VL)의 자화 용이축(EA)과 직교하는 방향으로 연장하여 배치된다. 터널 자기 저항 소자(100)(자유 자화층(VL))가 직사각형 형상을 갖는 경우에는, 자화 용이축(EA)은 긴 변 방향에 상당한다.

이에 비하여, 라이트 워드선(WWL)은 자화 용이축(EA)과 소정 각도(α)를 이루는 방향으로 연장하여 배치된다. 즉, 라이트 워드선(WLL) 및 비트선(BL)은 서로 직교하여 형성되는 것이 아니라, (90-α)도의 각도를 이루도록 배치된다.

터널 자기 저항 소자(100) 중 적어도 자유 자화층(VL), 그리고 라이트 워드선(WWL) 및 비트선(BL)의 금속 배선층에 대해, 그 형상 패턴이나 CMP(화학적 기계적 연마) 등에 의한 연마 패턴을 적절하게 설계함으로써 도 46에 도시한 배치를 실현할 수 있다. 이와 같은 배치로 함으로써, 도 45에 도시한 제6 실시예에 따른 데이터 기입 자계를 MTJ 메모리 셀에 인가할 수 있다.

(제6 실시예의 변형예)

제6 실시예의 변형예에 있어서는, 비트선(BL)과 라이트 워드선(WWL)을 서로 직교하는 방향으로 배치하는 구성하에서 제6 실시예과 동일한 효과를 얻을 수 있는 구성에 대해 설명한다.

도 46을 참조하면, 제6 실시예의 변형예에 따른 구성에 있어서 데이터 기입 자계(H(BL))는, 자유 자화층(VL)의 자화 용이축(EA) 방향과 소정 각도(α)를 이루도록 터널 자기 저항 소자(100)는 배치된다. 또한, 데이터 기입 자계(H(WWL)와 H(BL))는 서로 직교하는 방향으로 인가된다. 즉, 비트선(BL) 및 라이트 워드선(WWL)은 직교로 배치되어 있다. 따라서, 데이터 기입 자계(H(WWL))는 제6 실시예에 따른 구성과 마찬가지로, 자유 자화층(VL)의 자화 곤란축(HA)과의 사이에서 소정 각도(α)를 이루고 있다. 마찬가지로, 데이터 기입 자계(H(BL))는, 기입 데이터의 레벨에 따라 서로 반대 방향으로 설정된다.

따라서, 터널 자기 저항 소자(100)(자유 자화층)에 있어서 자화 용이축(EA) 방향으로 인가되는 자계(He)는 하기 수학식 5로 표시된다.

그리고, 제6 실시예에 따른 구성과 마찬가지로, 수학식 3을 만족하도록 소정 각도(α)를 설정하면, 제6 실시예과 동일한 효과를 얻을 수 있다.

마찬가지로, 터널 자기 저항 소자(100, 자유 자화층)에 있어서의 자화 곤란축(HA) 방향의 자계(H(h))는 하기 수학식 6으로 표시된다.

이 때, 기입 대상이 되는 MTJ 메모리 셀 중의 자유 자화층(VL)의 자화 방향을 갱신하기 위해, 하기 수학식 7 및 수학식 8을 만족할 필요가 있다.

또, HSWh 및 HSWe는 자화 곤란축 및 자화 용이축 방향을 각각 따른 자화를 실행하기 위한 임계값이고, 도 51에 도시한 아스테로이드 특성선의 종축 및 횡축의 값에 각각 상당한다.

이와 같은 관계식이 만족되도록, 소정 각도(α) 및 데이터 기입 자계(H(WWL), H(BL))를 각각 설정하면 된다. 그리고, 제6 실시예의 변형예에 따른 구성에 있어서는, 수학식 8로부터 이해되는 바와 같이 소정 각도(α)가 0도인 통상의 구성과 비교하여, 자화 용이축(EA) 방향을 따른 자화 특성을 대칭으로 하기 위해 H(WWL)를 보다 크게 설정할 필요가 생긴다. 즉, 라이트 워드선(WWL)을 흐르는 데이터 기입 전류(Ip)를 크게 설정할 필요가 있다.

따라서, 이와 같은 구성은 선택 메모리 셀에 대해 기억 데이터를 기입하기 위해 필요한 데이터 기입 전류(Ip 및 ±Iw)에 대해 Ip＜|±Iw|로 되는 경우에 전류 소비를 억제할 수 있다. 예를 들면, 1회의 데이터 기입 동작시에 1개의 선택 행에 대응하여, 복수의 메모리 셀 열에 대응하여 데이터 기입을 병렬로 실행하는 구성이 이와 같은 경우에 해당한다.

대표적으로는, 고속이면서 저소비 전력으로 데이터를 처리하기 위해 프로세서 등의 로직과 동일한 반도체 칩에 집적된 시스템(LSI)(대규모 집적 회로)에 적용되어 다른 회로와의 사이에서 다비트이며 병렬로 데이터를 주고 받는 것이 요구되는 MRAM 디바이스에 대해 상술한 구성에 따른 데이터 기입이 효과적이다.

도 47을 참조하면, 도 46에 도시한 각 자계의 관계를 실현하기 위해, 라이트 워드선(WWL)은 터널 자기 저항 소자(100)(자유 자화층)의 자화 용이축(EA)과 소정 각도(α)를 이루는 방향으로 연장하여 배치된다. 터널 자기 저항 소자(100)가 직사각형 등의 가늘고 긴 형상을 갖는 경우, 라이트 워드선(WWL)은 터널 자기 저항 소자(100)의 긴 변 방향과 소정 각도(α)를 이루도록 배치된다. 그리고, 비트선(BL) 및 라이트 워드선(WWL)은 서로 직교하는 방향으로 연장하여 배치된다.

이와 같은 배치에 대해서도, 자성체층이나 금속 배선층의 형성 패턴이나 연마 패턴을 적절하게 설계함으로써 실현할 수 있다. 이와 같은 배치로 함으로써, 도 46에 도시한 제6 실시예의 변형예에 다른 데이터 기입 자계를 MTJ 메모리 셀에 인가할 수 있다.

이상과 같이 구성된 본 발명의 박막 자성체 기억 장치에 따르면, 자유 자화층에 상당하는 제2 및 제3 자성층의 사이에 있는 중간층을 흐르는 데이터 기입 전류에 의해 2개의 자유 자화층을 루프 형상으로 효율적으로 자화할 수 있다. 또한, 한쪽 자유 자화층의 자화에 의해 발생한 자속은 또 한쪽의 자유 자화층을 자화하기 위한 자속으로서 서로 작용한다. 그 결과, 자유 자화층의 자화 방향의 재기록에 필요한 데이터 기입 전류를 작게 할 수 있기 때문에, 메모리 셀 사이즈의 축소와 소비 전력 삭감 및 자기 노이즈의 억제를 양립할 수 있다.

또한, 본 발명의 박막 자성체 기억 장치에 따르면, 자유 자화층에 상당하는 제2 및 제3 자화층에 있어서 한쪽의 자유 자화층의 자화에 의해 발생한 자속은, 또 한쪽의 자유 자화층을 자화하기 위한 자속으로서 서로 작용한다. 따라서, 자유 자화층의 자화 방향의 재기록에 필요한 데이터 기입 전류를 작게 할 수 있기 때문에, 메모리 셀 사이즈의 축소와 소비 전력 삭감 및 자기 노이즈의 억제를 양립할 수 있 다. 그리고, 중간층에 대해 메모리 셀 사이의 전기적인 간섭을 고려할 필요가 없어지기 때문에, 형상의 자유도가 높아진다. 따라서, 제조 프로세스가 용이해지고 수율이 향상된다.

Claims

박막 자성체 기억 장치에 있어서,

각각이 데이터 기억을 실행하는 복수의 메모리 셀을 포함하고,

상기 각 메모리 셀은,

기억 데이터에 따라 전기 저항치가 변화하는 자기 기억부와,

데이터 판독을 위해 선택된 메모리 셀에 대응하는 상기 자기 기억부에 선택적으로 공급되는 데이터 판독 전류를 통과시키기 위한 판독 액세스 소자를 포함하며,

상기 자기 기억부는,

고정된 자화 방향을 갖는 제1 자성체층과,

인가되는 데이터 기입 자계에 따라 서로 반대 방향으로 자화되는 제2 및 제3 자성체층과,

상기 복수의 메모리 셀 중 일부의 사이에서 공유되도록, 상기 제2 및 제3 자성체층 사이에 형성되는 비자성이며 도전성인 중간층과,

상기 제2 및 제3 자성체층의 한쪽과 상기 제1 자성체층과의 사이에 형성되는 절연층을 갖고,

데이터 기입시에 있어서, 상기 데이터 기입 자계의 적어도 일부는 상기 중간층을 흐르는 제1 데이터 기입 전류에 의해 발생되는 것을 특징으로 하는 박막 자성체 기억 장치.
박막 자성체 기억 장치에 있어서,

각각이 데이터 기억을 실행하는 복수의 메모리 셀을 포함하고,

상기 복수의 메모리 셀의 각각은,

인가되는 자계에 응답하여 재기록되는 자화 방향에 따라, 전기 저항치가 변화하는 자기 기억부와,

통전시에 있어서 상기 자기 기억부에 데이터 판독 전류를 통과시키기 위한 액세스 소자를 포함하고,

상기 박막 자성체 기억 장치는,

데이터 기입시에 있어서, 상기 자기 기억부를 기입 데이터에 따른 방향으로 자화하기 위한 데이터 기입 전류를 흘리기 위한, 계층적으로 형성되는 글로벌 데이터선 및 로컬 데이터선을 더 포함하며,

상기 글로벌 데이터선은 상기 메모리 셀 행 및 메모리 셀 열의 한쪽에 대응하여 배치되고, 상기 로컬 데이터선은 동일한 상기 글로벌 데이터선에 대응하는 메모리 셀 군의 일부마다 배치되며,

상기 각 메모리 셀에 있어서, 대응하는 상기 로컬 데이터선 및 상기 자기 기억부의 거리는 대응하는 상기 글로벌 데이터선 및 상기 자기 기억부 사이의 거리보다도 짧은 박막 자성체 기억 장치.
박막 자성체 기억 장치에 있어서,

각각이 데이터 기억을 실행하는 복수의 메모리 셀과,

상기 복수의 메모리 셀의 일부마다에 각각 대응하여 배치되는 복수의 데이터 기입 전류선

을 포함하며,

상기 각 메모리 셀은, 기억 데이터에 따라 전기 저항치가 변화하는 자기 기억부를 포함하고,

상기 자기 기억부는,

고정된 자화 방향을 갖는 제1 자성체층과,

기억 데이터의 레벨에 따른 방향으로 자화되는 제2 자성체층과,

상기 제1 및 제2 자성체층 사이에 형성되는 절연층을 가지며,

상기 복수의 데이터 기입 전류선은, 상기 복수의 메모리 셀 중 데이터 기입 대상으로 선택된 적어도 1개의 선택 메모리 셀에 대해, 상기 제2 자성체층을 자화하기 위한 데이터 기입 자계를 발생시키는 데이터 기입 전류를 선택적으로 공급하고,

상기 데이터 기입 자계는, 상기 선택 메모리 셀에 기입한 기억 데이터의 레벨에 관계없이, 상기 제2 자성체층에 있어서 상기 제1 자성체층으로부터 상기 제2 자성체층으로 작용하는 결합 자계를 상쇄하는 방향의 성분을 갖는 것을 특징으로 하는 박막 자성체 기억 장치.