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CN114187941B - 一种高可靠的抗辐射加固stt-mram读写电路 - Google Patents

一种高可靠的抗辐射加固stt-mram读写电路 Download PDF

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CN114187941B CN202111406609.5A CN202111406609A CN114187941B CN 114187941 B CN114187941 B CN 114187941B CN 202111406609 A CN202111406609 A CN 202111406609A CN 114187941 B CN114187941 B CN 114187941B
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Abstract

本发明涉及一种高可靠的抗辐射加固STT‑MRAM读写电路，由数据单元、敏感放大器、锁存单元、写电流控制和写电流通路等模块组成。读操作采用敏感放大器与锁存单元分级读取的模式，缩短了读电流通过数据单元的时间，大大提高了存储单元的数据保持能力和使用寿命；写操作的电流方向由时钟信号、输出使能信号、待写数据信号共同控制。本发明所述的读写电路采用2个MTJ记录1bit数据，提高了电路对工艺、电压和温度(PVT)偏差的容忍程度，消除了传统STT‑MRAM写”0”或写”1”电流不对称的问题；锁存单元对空间单粒子效应导致的敏感节点翻转有一定修复能力。本发明具有高可靠、抗辐射、长寿命等优点，可作为宇航级STT‑MRAM读写电路设计的解决方案。

Description

一种高可靠的抗辐射加固STT-MRAM读写电路
技术领域
本发明涉及一种非易失磁随机存储技术，特别是一种基于自旋转移矩进行写入的磁随机存储器(STT-MRAM)，可作为宇航级STT-MRAM读写电路的设计方案。
背景技术
磁随机存储器(MRAM)采用磁隧道结(MTJ)中磁性自由层和磁性固定层的相对磁化方向来记录数据“0”或“1”，根据隧穿磁阻(TMR)效应，MTJ磁性自由层和磁性固定层的相对磁化方向的改变导致MTJ电阻状态的改变，通过检测和对比存储MTJ和参考MTJ电阻值的大小实现数据读取。
自旋转移矩磁随机存储器(STT-MRAM)拥有接近DRAM的高集成度，接近SRAM的高性能，较长的使用寿命和较低的编写电压，被认为是最有潜力取代传统片上存储的技术之一。目前，后道磁性工艺的成熟度是限制MRAM实现大规模应用的瓶颈之一，由于很难制备性质优良且均匀的磁隧道结(MTJ)阵列，数据读取的准确程度难以保证，且通过MTJ的读电流会缩短存储单元寿命，也容易干扰存储数据；基于自旋转移矩的数据写入机制在对单个MTJ编写不同数据时，写操作电流的大小不等，为写电路的设计增加了难度。此外，虽然MTJ具有较强抗空间辐射能力，但MRAM需要进行抗辐射加固设计才能够满足宇航级存储器的要求。
发明内容
本发明所描述技术解决的问题是：克服MTJ工艺误差、读电流干扰、写电流不对称等问题，提供一种高可靠、长寿命、抗辐射加固的STT-MRAM读写电路设计方案。
本发明采用的技术方案为：
一种高可靠的抗辐射加固STT-MRAM读写电路，包括数据单元MTJs、预充型敏感放大器、锁存单元、写电流控制以及写电流通路，其中预充型敏感放大器和锁存单元组成读操作电路，写电流控制和写电流通路组成写操作电路，读操作电路和写操作电路均与数据单元连接，由输出使能OE信号控制，分别对数据单元执行读操作和写操作；
所述的数据单元MTJs包括2个磁隧道结MTJL、MTJR和3个NMOS管NM8、NM9、NM10，磁隧道结MTJL和MTJR共同记录1bit数据；NMOS管NM8、NM9分别与磁隧道结MTJL和MTJR串联，由存储阵列的字线WL信号控制NMOS管NM8和NM9是否导通；NMOS管NM10由输出使能OE信号控制是否导通；当字线WL信号电平高于NMOS管NM8、NM9的阈值电压时，MTJL和MTJR所在的位线BLL和BLR导通，此时，当输出使能OE信号电平低于NM10的阈值电压时，数据单元被置于写操作模式，MTJL和MTJR的磁性固定层导通，当输出使能OE信号电平高于或等于NM10的阈值电压时，数据单元被置于读操作模式，MTJL和MTJR分别接地。
进一步的，磁隧道结MTJL和MTJR的结构、尺寸相同，磁性固定层磁化方向相同，磁性自由层磁化方向相反。
进一步的，敏感放大器包括PMOS管PM0～PM5、NMOS管NM0～NM5和两个异或门XOR0、XOR1；
其中，PMOS管PM0、PM1、PM2、PM3的源极接VDD，漏极分别与NMOS管NM0、NM1的漏极以及PMOS管PM4、PM5的源极连接在一起，连接点依次被定义为ND0、ND1、ND4、ND5；
PMOS管PM4、PM5的栅极分别与ND1、ND0相连；PM0、PM1、NM0、NM1的栅极共同由时钟信号CLK的反信号/CLK控制；PM4的漏极与NM0的源极相连于ND2，PM5的漏极与NM1的源极相连于ND3，ND2、ND3分别与PM2、PM3的栅极相连；
同时，与ND2相连的还有NM2的漏极、XOR0的输入端、NM4的漏极、锁存单元的输入端VL，XOR0的另一输入端由时钟信号CLK控制，XOR0的输出端与NM2的栅极相连，NM2的源极接地，XOR0、NM2、ND2共同组成第一条辅助传感支路；
类似地，与ND3相连的还有NM3的漏极、XOR1的输入端、NM5的漏极、锁存单元的输入端VR，XOR1的另一输入端由时钟信号CLK控制，XOR1的输出端与NM3的栅极相连，NM3的源极接地，XOR1、NM3、ND4共同组成第二条辅助传感支路；
NM4、NM5的源极分别与NM6、NM7的漏极相连，进而与数据单元相连，NM4、NM5的栅极分别与ND1、ND0相连。
进一步的，当时钟CLK信号为高电平1，其反信号/CLK为低电平0时，敏感放大器处于预充电阶段，2个预充电PMOS管PM0、PM1开启，VDD对节点ND0和ND1进行充电，NMOS管NM4和NM5处于开启状态，PMOS管PM4和PM5处于关闭状态，节点ND2和ND3电位被拉低为0，PM2和PM3处于开启状态，节点ND4和ND5也被充电至高电平；
当/CLK为高电平1时，敏感放大器处于传感放电阶段，预充电PMOS管PM0和PM1关闭，NMOS管NM0和NM1开启，节点ND0和ND1的高电位分别经过NM0和NM1被传递至节点ND2和ND3，CLK变化后的瞬间，PMOS管PM2和PM3关断，异或门输出端为低电位，第一条辅助传感支路上的NM2以及第二条辅助传感支路上的NM3均处于关闭状态，电流流经磁隧道结MTJL和MTJR，对节点ND2和NM3进行放电；
若MTJL的阻值大于MTJR，则节点ND3和ND1的电位会比节点ND2和ND0下降得快，使得NMOS管NM4关断，节点ND2和ND0的电位停止下降，随后NMOS管NM3导通，磁隧道结MTJR对应的辅助传感支路开启，节点ND3和ND1的电位快速下降至0，期间PMOS管PM4导通，节点ND4的高电位通过PM4传递至节点ND2，对节点ND2和ND0进行补电，最后，节点ND2和ND3点电位稳定在VL和VR，被传入后级锁存单元进行压差放大和锁存。
进一步的，预充电阶段无电流流过磁隧道结MTJL、MTJR，传感电压VL、VR均为0，预充电结束后，电流脉冲流过磁隧道结MTJL、MTJR和两条辅助传感支路进行放电，使得传感节点ND2和ND3形成电压差，该敏感放大器将ND2和ND3上的电压差通过VL和VR输入锁存单元，完成读操作的前级感应。
进一步的，锁存单元包括复位管PM8、PM13、NM15、NM16、电压传输管PM9、PM10、PM11、PM12、锁存管PM13、PM14、NM13、NM14以及用于抗单粒子翻转的补电管PM15、PM16；
其中，PM8的源极与VDD相连，栅极由复位信号ReS的反信号/ReS控制，漏极同时与PM9、PM10、PM15、PM16的源极连接于节点ND6；PM9、PM10的栅极分别由VL和VR控制，漏极分别与PM11、PM12的源极相连；PM11、PM12的栅极均由锁存使能信号ENL控制，漏极分别与PM13、PM14的源极相连于节点ND7、ND8；ND7和ND8分别与PM13的源极和漏极相连，PM13的栅极由复位信号ReS控制；
PM13、PM14的漏极分别与NM13、NM14的漏极相连于节点ND9、ND10，节点ND9控制PM14、NM14、PM16的栅极，同时与PM15的漏极相连于数据输出节点/DQ，节点ND10控制PM13、NM13、PM15的栅极，同时与PM16的漏极相连于数据输出节点DQ；
此外，PM15、PM16的漏极还分别与NM15、NM16的漏极相连；NM15、NM16的栅极均由/ReS控制；NM13、NM14、NM15、NM16的源极均接地。
进一步的，锁存单元通过锁存使能信号ENL、复位信号ReS和其反信号/ReS共同控制；当使能信号ENL为0且复位信号ReS为1时，锁存单元处于工作模式，将预充型敏感放大器产生VL和VR差值进行放大和锁存，将数据输出节点DQ或/DQ的电平传入下一级输出电路，完成读操作的后级锁存，否则锁存单元处于复位或关闭状态；两个PMOS管PM15、PM16组成的补给支路在锁存单元处于工作模式时，对空间单粒子效应产生的敏感节点翻转进行纠正，敏感节点是指数据输出节点DQ和/DQ。
进一步的，写电流通路包括NMOS管NM11、NM12和PMOS管PM6、PM7，PMOS管PM6、PM7的源极接VDD，NMOS管NM11、NM12的源极接地，PMOS管PM6与NMOS管NM11串联、PMOS管PM7与NMOS管NM12串联，组成两条支路，其中一条支路上的PMOS管PM6和NMOS管NM11分别由信号A和B控制是否导通，另一条支路上的PMOS管PM7和NMOS管NM12分别由信号/B和/A控制是否导通；执行写操作时，两条支路上各有一个PMOS管和NMOS管、或NMOS管和PMOS管导通，不执行写操作时，这4个MOS管全部关断。
进一步的，写电流控制包括信号A、B和它们的反信号/A、/B，信号A、B、/A、/B均由输出使能OE信号、时钟信号CLK、待写数据D经过逻辑运算得到，其中
本发明与现有STT-MRAM读写电路相比的优点在于：
本发明由于采用灵活的数据单元，增加了存储单元(MTJL)和对比单元(MTJR)之间的电阻差，降低了对读电路灵敏放大器和磁性工艺均匀性的要求，同时解决了写电流不对称的问题，提高了STT-MRAM可靠性；采用高性能灵敏放大器设计，以对称的电路结构和附加的MOS管(PM2、PM3、PM4、PM5、NM0、NM1)增大了读电路对PVT偏差的容忍度，设计辅助传感支路，提高了传感速度，削弱了通过MTJ的读电流干扰，延长了数据单元寿命；采用PMOS管补电的方式对锁存单元的单粒子敏感点(DQ和/DQ)进行抗辐射加固，相比于现有加固方案减小了面积、功耗、时间等开销。
附图说明
图1为本发明所涉及STT-MRAM主流的架构示意图；
图2为本发明的写电路示意图，与图1写电路(Write Circuitry)相对应；
图3为本发明的读电路示意图，主要是前级预充型敏感放大器电路示意图，与图1读电路(Read Circuitry)相对应；
图4为本发明的读电路的后级锁存单元电路示意图；
图5为本发明读写电路总体结构示意图；
图6为本发明的存储阵列架构示意图，图示阵列数据容量为(n×m)bits，与图1存储阵列(MTJ Array)相对应。
具体实施方式
本发明的技术创新点之一为：
灵活的STT-MRAM数据单元(和参考单元)，其特征在于：由2个MTJ和2个NMOS管记录1bit数据，每个MTJ串联1个NMOS管，另有1个NMOS管连接输出使能(OE)信号，选择执行读或写操作，控制具有MTJ的两条支路处于并联或串联状态。上述STT-MRAM数据单元对应某字线(WL)和某两位线(BLL、BLR)共同控制的部分，可以扩展成STT-MRAM存储阵列或子阵列。
上述方案的原理是：无论存储数据为“0”或“1”，负责记录1bit数据的2个MTJ其磁性固定层的方向始终相同，磁性自由层的方向始终相反，可以保证它们之间的电阻值差异一直处于最大状态，消除了具有工艺偏差的数据单元与固定参考单元对比阻值的不确定性，降低了对读电路分辨率的要求。
本发明的技术创新点之二为：
电流对称的STT-MRAM写电路，其特征在于：由于记录1bit数据的2个MTJ自由层磁化方向始终相反，所以在对它们进行翻转时，无论写“1”还是写“0”，需要施加的最小电流强度相等，方向相反；控制写电流方向的4个信号(A、B、/A、/B)中，需要同时开启的1个PMOS管和1个NMOS管由两对相互关联的信号控制(A和/A或B和/B)，该电路对单粒子效应的敏感性较弱。
上述方案的原理是：由时钟(CLK)信号、输出使能(OE)信号、待写数据(D)生成的写电路控制信号A和B的逻辑关系为 通过开启直接相连的PMOS管和NMOS管，可以选择该侧的MTJ顶电极连接高电位或低电位，另一侧NMOS管和PMOS管以相反状态开启，由此形成导电通路，根据待写数据(D)不同，电流流向不同；直接相连的NMOS管和PMOS管不会同时导通，它们分别由非关联的A和B(或/A和/B)控制，单粒子效应产生的单一节点翻转影响范围较小。
本发明的技术创新点之三为：
高性能的STT-MRAM读电路，其特征在于：采用分级读取的操作模式，首先由预充型敏感放大器对数据单元2个MTJ的阻值进行初步比较，随后由锁存单元对前级敏感放大器的输出电压进行放大和锁存；设计两条对称的辅助传感支路，加速MTJ处于低阻态支路的电流泄放速度，进一步减少通过MTJ的读电流。上述STT-MRAM读电路根据其驱动能力，可以对一个存储子阵列或若干列数据单元执行读操作，也可以根据实际情况决定是否需要对其前级敏感放大器做多模冗余抗辐射加固。
上述方案的原理是：当时钟(CLK)信号为高电平(“1”)，其反信号/CLK为低电平(“0”)时，敏感放大器处于预充电阶段，2个预充电PMOS管(PM0、PM1)开启，VDD对节点ND0和ND1进行充电，NM4和NM5处于开启状态，PM4和PM5处于关闭状态，节点ND2和ND3电位被拉低(“0”)，PM2和PM3处于开启状态，节点ND4和ND5也被充电至高电平；当/CLK为高电平(”1”)时，敏感放大器处于传感(放电)阶段，预充电管PM0和PM1关闭，NM0和NM1开启，ND0和ND1的高电位分别经过NM0和NM1被传递至ND2和ND3，CLK变化后的瞬间，PM2和PM3关断，异或门输出端为低电位，辅助传感支路上的NM2和NM3处于关闭状态，电流流经MTJL和MTJR，对ND2和NM3进行放电，假设MTJL的阻值大于MTJR，则ND3和ND1的电位会比ND2和ND0下降得快，使得NM4关断，ND2和ND0的电位停止下降，随后NM3导通，MTJR对应的辅助传感支路开启，ND3和ND1的电位快速下降至“0”，期间PM4导通，ND4的高电位通过PM4传递至ND2，对ND2和ND0进行补电，最后，ND2和ND3点电位稳定在VL和VR，被传入后级锁存单元进行压差放大和锁存。辅助传感支路帮助MTJ阻值较低的一端进行电流泄放，加快了传感速度，减少了流过MTJ的电流值，提高了数据单元寿命。
本发明的技术创新点之四为：
低开销的STT-MRAM锁存单元加固方案，其特征在于：仅采用两个PMOS管，降低数据输出端(DQ和/DQ)对单粒子翻转效应的敏感性。
上述方案的原理是：当锁存使能(ENL)信号和复位(ReS)信号均为“0”时，锁存单元处于工作状态，对VL和VR进行放大和锁存，数据输出端是单粒子翻转效应的敏感点，在DQ或/DQ端产生的错误不仅会影响当前锁存的结果，还会将错误向下一级传播，采用本方案的加固设计时，以DQ＝“1”，/DQ＝“0”为例，PM15和NM14处于关闭状态，PM16和NM13处于开启状态，若DQ发生单粒子翻转(从“1”变化至“0”)，则ND6的高电位会通过PM16对DQ补充，使其恢复数据“1”，若/DQ发生单粒子翻转(从“0”变化至“1”)，则/DQ会通过NM13进行放电，使其恢复数据“0”。
如图1所示，为STT-MRAM的存储架构，本发明所述的读写电路设计方案包括其中的写电路(Write Circuitry)、读电路(Read Circuitry)、存储阵列(MTJ Array)。
具体的，本发明提出一种高可靠的抗辐射加固STT-MRAM读写电路，如图5所示，包括数据单元MTJs、预充型敏感放大器、锁存单元、写电流控制以及写电流通路，其中预充型敏感放大器和锁存单元组成读操作电路，写电流控制和写电流通路组成写操作电路，读操作电路和写操作电路均与数据单元连接，由输出使能OE信号控制，分别对数据单元执行读操作和写操作。
如图2所示，为本发明所述的数据单元和STT-MRAM写电路。其中，数据单元包括MTJL、MTJR、NM8、NM9、NM10；
MTJL、MTJR的一端分别与NM6、NM7的源极相连，另一端分别与NM8、NM9的漏极相连；NM8、NM9的栅极由存储阵列的字线WL信号控制；NM8、NM9的源极均与NM10的漏极相连，NM10的栅极由输出使能OE信号控制，其源极接地。
MTJL和MTJR共同记录1bit数据，其磁性固定层保持相同方向，磁性自由层保持相反方向，当输出使能(OE)信号为“1”时，数据单元处于读操作模式，MTJL和MTJR通过NM8和NM9分别接地，输出使能(OE)信号为“0”时，数据单元处于写操作模式，MTJL和MTJR通过NM8和NM9串联；写电路由数据单元、PM6、PM7、NM11、NM12组成，当CLK∪OE为0时，写操作开始执行，根据待写数据(D)，开启PM6和NM12或PM7和NM11，如D＝“1”时，PM7和NM11开启，写电流流向为PM7-NTJR-NM9-NM8-MTJL-NM11，D＝“0”时，写电流流向为PM6-MTJL-NM8-NM9-MTJR-NM12。
如图3、4所示，为本发明所述的数据单元和STT-MRAM读电路，读电路包括敏感放大器和锁存单元。
其中，敏感放大器由PM0、PM1、PM2、PM3、PM4、PM5、NM0、NM1、NM2、NM3、NM4、NM5和两个异或门XOR0、XOR1组成。
其中，PMOS管PM0、PM1、PM2、PM3的源极接VDD，漏极分别与NMOS管NM0、NM1的漏极以及PMOS管PM4、PM5的源极连接在一起，连接点依次被定义为ND0、ND1、ND4、ND5；
PMOS管PM4、PM5的栅极分别与ND1、ND0相连；PM0、PM1、NM0、NM1的栅极共同由时钟信号CLK的反信号/CLK控制；PM4的漏极与NM0的源极相连于ND2，PM5的漏极与NM1的源极相连于ND3，ND2、ND3分别与PM2、PM3的栅极相连；
同时，与ND2相连的还有NM2的漏极、XOR0的输入端、NM4的漏极、锁存单元的输入端VL，XOR0的另一输入端由时钟信号CLK控制，XOR0的输出端与NM2的栅极相连，NM2的源极接地，XOR0、NM2、ND2共同组成第一条辅助传感支路；
类似地，与ND3相连的还有NM3的漏极、XOR1的输入端、NM5的漏极、锁存单元的输入端VR，XOR1的另一输入端由时钟信号CLK控制，XOR1的输出端与NM3的栅极相连，NM3的源极接地，XOR1、NM3、ND4共同组成第二条辅助传感支路；
NM4、NM5的源极分别与NM6、NM7的漏极相连，进而与数据单元相连，NM4、NM5的栅极分别与ND1、ND0相连。
当时钟(CLK)信号为高电平(“1”)，其反信号/CLK为低电平(“0”)时，敏感放大器处于预充电阶段，2个预充电PMOS管(PM0、PM1)开启，VDD对节点ND0和ND1进行充电，NM4和NM5处于开启状态，PM4和PM5处于关闭状态，节点ND2和ND3电位被拉低(“0”)，PM2和PM3处于开启状态，节点ND4和ND5也被充电至高电平；当/CLK为高电平(“1”)时，敏感放大器处于传感(放电)阶段，预充电管PM0和PM1关闭，NM0和NM1开启，ND0和ND1的高电位分别经过NM0和NM1被传递至ND2和ND3，CLK变化后的瞬间，PM2和PM3关断，异或门输出端为低电位，辅助传感支路上的NM2和NM3处于关闭状态，电流流经MTJL和MTJR，对ND2和NM3进行放电，假设MTJL的阻值大于MTJR，则ND3和ND1的电位会比ND2和ND0下降得快，使得NM4关断，ND2和ND0的电位停止下降，随后NM3导通，MTJR对应的辅助传感支路开启，ND3和ND1的电位快速下降至“0”，期间PM4导通，ND4的高电位通过PM4传递至ND2，对ND2和ND0进行补电，最后，ND2和ND3点电位稳定在VL和VR，被传入后级锁存单元进行压差放大和锁存。
锁存单元的具体电路结构如图4所示，包括复位管PM8、PM13、NM15、NM16，电压传输管PM9、PM10、PM11、PM12，锁存管PM13、PM14、NM13、NM14，用于抗单粒子翻转的补电管PM15、PM16。
其中，PM8的源极与VDD相连，栅极由复位信号ReS的反信号/ReS控制，漏极同时与PM9、PM10、PM15、PM16的源极连接于节点ND6；PM9、PM10的栅极分别由VL和VR控制，漏极分别与PM11、PM12的源极相连；PM11、PM12的栅极均由锁存使能信号ENL控制，漏极分别与PM13、PM14的源极相连于节点ND7、ND8；ND7和ND8分别与PM13的源极和漏极相连，PM13的栅极由复位信号ReS控制；
PM13、PM14的漏极分别与NM13、NM14的漏极相连于节点ND9、ND10，节点ND9控制PM14、NM14、PM16的栅极，同时与PM15的漏极相连于数据输出节点/DQ，节点ND10控制PM13、NM13、PM15的栅极，同时与PM16的漏极相连于数据输出节点DQ；
此外，PM15、PM16的漏极还分别与NM15、NM16的漏极相连；NM15、NM16的栅极均由/ReS控制；NM13、NM14、NM15、NM16的源极均接地。
锁存单元通过锁存使能信号ENL、复位信号ReS和其反信号/ReS共同控制；当使能信号ENL为0且复位信号ReS为1时，锁存单元处于工作模式，将预充型敏感放大器产生VL和VR差值进行放大和锁存，将数据输出节点DQ或/DQ的电平传入下一级输出电路，完成读操作的后级锁存，否则锁存单元处于复位或关闭状态；两个PMOS管PM15、PM16组成的补给支路在锁存单元处于工作模式时，对空间单粒子效应产生的敏感节点翻转进行纠正，敏感节点是指数据输出节点DQ和/DQ。
当复位信号ReS＝“0”时，锁存单元处于复位模式，PM8关闭，PM13、NM15、NM16开启，DQ＝/DQ＝ND8＝ND7＝ND6＝“0”；当锁存使能信号ENL＝“0”，复位信号ReS＝“1”时，锁存单元处于工作模式，PM8开启，将ND6电平充至VDD，PM11、PM12开启，PM13关闭VL和VR分别决定PM9、PM10的开启程度，ND6通过PM9、PM10分别对ND7、ND8充电，若VR<VL，则PM10的源极漏极通道比PM9开启得大，ND8电位比ND7上升得快，电流分别流经PM14和PM13，DQ电位高于/DQ，使得NM13、PM14开启PM13、NM14关闭，DQ电位经PM14抬高至“1”，/DQ电位经NM13泄放至“0”，进而传入数据输出电路的下一级；若VR>VL，同理可推导出DQ＝“0”，/DQ＝“1”。以DQ＝“1”，/DQ＝“0”为例，若DQ发生单粒子翻转(从“1”变化至“0”)，则ND6的高电位会通过PM16对DQ补充，使其恢复数据“1”，若/DQ发生单粒子翻转(从“0”变化至“1”)，则/DQ会通过NM13进行放电，使其恢复数据“0”；若DQ＝“0”，/DQ＝“1”，同理可以推导出PM15和NM14的抗单粒子翻转加固效果。
如图6所示，为本发明所述数据单元扩展成的存储阵列或子阵列示意图，地址信号被解码器(Row Decoder，Column Decoder)解码后，相应字线(WL)电平被拉高，列选通信号由多路复用器(Data Column MUX)产生，选择相应位线(BL、BR)，由此选中待操作的数据单元，每个数据单元内部两个MTJ的连接方式均由输出使能(OE)信号直接控制。

Claims (9)

1.一种高可靠的抗辐射加固STT-MRAM读写电路，其特征在于：包括数据单元MTJs、预充型敏感放大器、锁存单元、写电流控制以及写电流通路，其中预充型敏感放大器和锁存单元组成读操作电路，写电流控制和写电流通路组成写操作电路，读操作电路和写操作电路均与数据单元连接，由输出使能OE信号控制，分别对数据单元执行读操作和写操作；
所述的数据单元MTJs包括2个磁隧道结MTJL、MTJR和3个NMOS管NM8、NM9、NM10，磁隧道结MTJL和MTJR共同记录1bit数据；NMOS管NM8、NM9分别与磁隧道结MTJL和MTJR串联，由存储阵列的字线WL信号控制NMOS管NM8和NM9是否导通；NMOS管NM10由输出使能OE信号控制是否导通；当字线WL信号电平高于NMOS管NM8、NM9的阈值电压时，MTJL和MTJR所在的位线BLL和BLR导通，此时，当输出使能OE信号电平低于NM10的阈值电压时，数据单元被置于写操作模式，MTJL和MTJR的磁性固定层导通，当输出使能OE信号电平高于或等于NM10的阈值电压时，数据单元被置于读操作模式，MTJL和MTJR分别接地。
2.根据权利要求1所述的一种高可靠的抗辐射加固STT-MRAM读写电路，其特征在于：磁隧道结MTJL和MTJR的结构、尺寸相同，磁性固定层磁化方向相同，磁性自由层磁化方向相反。
3.根据权利要求1所述的一种高可靠的抗辐射加固STT-MRAM读写电路，其特征在于：敏感放大器包括PMOS管PM0～PM5、NMOS管NM0～NM5和两个异或门XOR0、XOR1；
其中，PMOS管PM0、PM1、PM2、PM3的源极接VDD，漏极分别与NMOS管NM0、NM1的的漏极以及PMOS管PM4、PM5的源极连接在一起，连接点依次被定义为ND0、ND1、ND4、ND5；
PMOS管PM4、PM5的栅极分别与ND1、ND0相连；PM0、PM1、NM0、NM1的栅极共同由时钟信号CLK的反信号/CLK控制；PM4的漏极与NM0的源极相连于ND2，PM5的漏极与NM1的源极相连于ND3，ND2、ND3分别与PM2、PM3的栅极相连；
同时，与ND2相连的还有NM2的漏极、XOR0的输入端、NM4的漏极、锁存单元的输入端VL，XOR0的另一输入端由时钟信号CLK控制，XOR0的输出端与NM2的栅极相连，NM2的源极接地，XOR0、NM2、ND2共同组成第一条辅助传感支路；
与ND3相连的还有NM3的漏极、XOR1的输入端、NM5的漏极、锁存单元的输入端VR，XOR1的另一输入端由时钟信号CLK控制，XOR1的输出端与NM3的栅极相连，NM3的源极接地，XOR1、NM3、ND4共同组成第二条辅助传感支路；
NM4、NM5的源极分别与NM6、NM7的漏极相连，进而与数据单元相连，NM4、NM5的栅极分别与ND1、ND0相连。
4.根据权利要求3所述的一种高可靠的抗辐射加固STT-MRAM读写电路，其特征在于：
当时钟CLK信号为高电平1，其反信号/CLK为低电平0时，敏感放大器处于预充电阶段，2个预充电PMOS管PM0、PM1开启，VDD对节点ND0和ND1进行充电，NMOS管NM4和NM5处于开启状态，PMOS管PM4和PM5处于关闭状态，节点ND2和ND3电位被拉低为0，PM2和PM3处于开启状态，节点ND4和ND5也被充电至高电平；
当/CLK为高电平1时，敏感放大器处于传感放电阶段，预充电PMOS管PM0和PM1关闭，NMOS管NM0和NM1开启，节点ND0和ND1的高电位分别经过NM0和NM1被传递至节点ND2和ND3，CLK变化后的瞬间，PMOS管PM2和PM3关断，异或门输出端为低电位，第一条辅助传感支路上的NM2以及第二条辅助传感支路上的NM3均处于关闭状态，电流流经磁隧道结MTJL和MTJR，对节点ND2和NM3进行放电；
若MTJL的阻值大于MTJR，则节点ND3和ND1的电位会比节点ND2和ND0下降得快，使得NMOS管NM4关断，节点ND2和ND0的电位停止下降，随后NMOS管NM3导通，磁隧道结MTJR对应的辅助传感支路开启，节点ND3和ND1的电位快速下降至0，期间PMOS管PM4导通，节点ND4的高电位通过PM4传递至节点ND2，对节点ND2和ND0进行补电，最后，节点ND2和ND3点电位稳定在VL和VR，被传入后级锁存单元进行压差放大和锁存。
5.根据权利要求4所述的一种高可靠的抗辐射加固STT-MRAM读写电路，其特征在于：预充电阶段无电流流过磁隧道结MTJL、MTJR，传感电压VL、VR均为0，预充电结束后，电流脉冲流过磁隧道结MTJL、MTJR和两条辅助传感支路进行放电，使得传感节点ND2和ND3形成电压差，该敏感放大器将ND2和ND3上的电压差通过VL和VR输入锁存单元，完成读操作的前级感应。
6.根据权利要求4所述的一种高可靠的抗辐射加固STT-MRAM读写电路，其特征在于：锁存单元包括复位管PM8、PM133、NM15、NM16、电压传输管PM9、PM10、PM11、PM12、锁存管PM13、PM14、NM13、NM14以及用于抗单粒子翻转的补电管PM15、PM16；
其中，PM8的源极与VDD相连，栅极由复位信号ReS的反信号/ReS控制，漏极同时与PM9、PM10、PM15、PM16的源极连接于节点ND6；PM9、PM10的栅极分别由VL和VR控制，漏极分别与PM11、PM12的源极相连；PM11、PM12的栅极均由锁存使能信号ENL控制，漏极分别与PM13、PM14的源极相连于节点ND7、ND8；ND7和ND8分别与PM133的源极和漏极相连，PM133的栅极由复位信号ReS控制；
PM13、PM14的漏极分别与NM13、NM14的漏极相连于节点ND9、ND10，节点ND9控制PM14、NM14、PM16的栅极，同时与PM15的漏极相连于数据输出节点/DQ，节点ND10控制PM13、NM13、PM15的栅极，同时与PM16的漏极相连于数据输出节点DQ；
此外，PM15、PM16的漏极还分别与NM15、NM16的漏极相连；NM15、NM16的栅极均由/ReS控制；NM13、NM14、NM15、NM16的源极均接地。
7.根据权利要求6所述的一种高可靠的抗辐射加固STT-MRAM读写电路，其特征在于：锁存单元通过锁存使能信号ENL、复位信号ReS和其反信号/ReS共同控制；当使能信号ENL为0且复位信号ReS为1时，锁存单元处于工作模式，将预充型敏感放大器产生VL和VR差值进行放大和锁存，将数据输出节点DQ或/DQ的电平传入下一级输出电路，完成读操作的后级锁存，否则锁存单元处于复位或关闭状态；两个PMOS管PM15、PM16组成的补给支路在锁存单元处于工作模式时，对空间单粒子效应产生的敏感节点翻转进行纠正，敏感节点是指数据输出节点DQ和/DQ。
8.根据权利要求7所述的一种高可靠的抗辐射加固STT-MRAM读写电路，其特征在于：写电流通路包括NMOS管NM11、NM12和PMOS管PM6、PM7，PMOS管PM6、PM7的源极接VDD，NMOS管NM11、NM12的源极接地，PMOS管PM6与NMOS管NM11串联、PMOS管PM7与NMOS管NM12串联，组成两条支路，其中一条支路上的PMOS管PM6和NMOS管NM11分别由信号A和B控制是否导通，另一条支路上的PMOS管PM7和NMOS管NM12分别由信号/B和/A控制是否导通；执行写操作时，两条支路上各有一个PMOS管和NMOS管、或NMOS管和PMOS管导通，不执行写操作时，这4个MOS管全部关断。
9.根据权利要求8所述的一种高可靠的抗辐射加固STT-MRAM读写电路，其特征在于：写电流控制包括信号A、B和它们的反信号/A、/B，信号A、B、/A、/B均由输出使能OE信号、时钟信号CLK、待写数据D经过逻辑运算得到，其中
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