JP4749454B2 - 薄膜磁性体記憶装置 - Google Patents

Description

この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。

低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。

特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。

図１１は、トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。

図１１を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ライトビット線ＷＢＬおよびリードビット線ＲＢＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。

ＭＴＪメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのライトビット線ＷＢＬおよびライトディジット線ＷＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出電流の供給を受けるリードビット線ＲＢＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤに設定されたライトビット線ＷＢＬと、リードビット線ＲＢＬとの間に電気的に結合される。

図１２は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
図１２を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対（反平行）方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。

トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。

データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。

図１３は、データ書込におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。

図１３を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。

ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。

自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。

アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。

図１３に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ライトビット線ＷＢＬまたはライトディジット線ＷＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界Ｈ_WRは、磁化方向の切換えに必要なスイッチング磁界Ｈ_SWと、マージン分ΔＨとの和で示される。すなわち、Ｈ_WR＝Ｈ_SW＋ΔＨで示される。

ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトディジット線ＷＤＬとライトビット線ＷＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。

図１４は、ＭＴＪメモリセルからのデータ読出を説明する概念図である。
図１４を参照して、データ読出時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。また、ライトビット線ＷＢＬは、接地電圧ＧＮＤに設定される。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤでプルダウンされた状態でリードビット線ＲＢＬと電気的に結合される。

この状態で、リードビット線ＲＢＬを所定電圧でプルアップすれば、リードビット線ＲＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。

このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗Ｒｍａｘ／Ｒｍｉｎと、記憶データのレベル（“１”／ “０”）とをそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。このように、ＭＲＡＭデバイスでは、トンネル磁気抵抗素子ＴＭＲにおける、記憶データレベルの違いに対応する接合抵抗の差（ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）を利用してデータ記憶が実行される。
ロイ・ショイアーライン（Roy Scheuerline)他６名、"各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell)",（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（2000 IEEE ISSCC Digest of Technical Papers, TA7.2），ｐ．１２８−１２９。 ダーラム(M.Durlam)他５名、"磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ(Nonvolatile RAM based on Magnetic Tunnel Junction Elements)",（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（2000 IEEE ISSCC Digest of Technical Papers, TA7.3），ｐ．１３０−１３１。 ナジ（Peter K. Naji)他４名、"２５６ｋｂ、３．０ボルトおよび１トランジスタ１磁気トンネル接合型の不揮発性磁気抵抗性ランダムアクセスメモリ（A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM）"（米国），２００１年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．６（2001 IEEE ISSCC Digest of Technical Papers, TA7.6），ｐ．１２２−１２３。

一般的には、データ記憶を実行するための正規のＭＴＪメモリセルとは別に、メモリセル電流Ｉｃｅｌｌと比較される基準電流を生成するためのリファレンスセルが設けられる。リファレンスセルによって生成される基準電流は、ＭＴＪメモリセルの２種類の電気抵抗ＲｍａｘおよびＲｍｉｎにそれぞれ対応する２種類のメモリセル電流Ｉｃｅｌｌの中間値となるように設計する必要がある。基本的には、これらのリファレンスセルについても、正規のＭＴＪメモリセルと同様のトンネル磁気抵抗素子ＴＭＲを含むように設計される。

トンネル磁気抵抗素子ＴＭＲの通過電流は、トンネル膜として用いられる絶縁膜の膜厚に大きな影響を受ける。このため、正規のＭＴＪメモリセルおよびリファレンスセルの間でトンネル膜厚実績に差異が生じれば、基準電流が所望のレベルに設定されなくなってしまう。このような理由から、リファレンスセルを用いて生成される基準電流のレベルを、上述したような微小電流差を検知可能なレベルに正確に設定することは困難であり、基準電流のばらつきによってデータ読出精度が低下するおそれがある。

特に、一般的なＭＴＪメモリセルにおいては、記憶データレベルに応じて生じる抵抗差ΔＲはそれほど大きくはならない。代表的には、電気抵抗Ｒｍｉｎは、Ｒｍａｘの数十％程度に留まっている。このため、記憶データレベルに応じたメモリセル電流Ｉｃｅｌｌの変化もそれほど大きくなく、マイクロアンペア（μＡ：１０^-6Ａ）オーダに留まる。したがって、正規のＭＴＪメモリセルおよびリファレンスにおける、トンネル膜厚製造工程を高精度化する必要がある。

しかし、製造プロセスにおけるトンネル膜厚精度を厳格化すれば、製造歩留の低下等による製造コストの上昇が懸念される。このような背景から、ＭＲＡＭデバイスにおいて、ＭＴＪメモリセルでの上述した抵抗差ΔＲに基いたデータ読出を、製造工程の厳格化を招くことなく、高精度に実行するための構成が求められる。

このような問題点を解決するために、リファレンスセルを用いることなく選択メモリセルに対するアクセスのみでデータ読出を実行する、いわゆる「セルフリファレンス方式」のデータ読出を実行するＭＲＡＭデバイスの構成が、米国特許第６，３１７，３７６Ｂ１号に開示されている。

当該米国特許に開示された従来のセルフリファレンス読出では、１回のデータ読出動作は、連続的に実行される、（１）選択メモリセルからの記憶データ読出、（２）当該選択メモリセルへの“０”データの強制書込後のデータ読出、（３）当該選択メモリセルへの“１”データの強制書込後のデータ読出、（４）上記（１）〜（３）の読出結果に基づいた読出データ生成、および（５）当該選択メモリセルへの読出データ再書込（リストア）によって構成されている。このようなデータ読出動作によれば、選択メモリセルに対するアクセスのみでデータ読出を実行することができるため、リファレンスセルの製造ばらつきに左右されず高精度のデータ読出を実行できる。

しかしながら、従来のセルフリファレンス読出では、１回のデータ読出動作において、強制的なデータ書込およびデータ読出を繰返して実行する必要があること、および、選択メモリセルの記憶データを破壊することに伴って再書込が必要であることから、データ読出動作の高速化が妨げられるという問題点があった。

この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、セルフリファレンス方式に基づいた高速および高精度のデータ読出を実行する薄膜磁性体記憶装置の構成を提供することである。

この発明による薄膜磁性体記憶装置は、各々が、磁気的に書込まれた記憶データに応じた方向に磁化容易軸に沿って磁化されて、磁化方向に応じた電気抵抗を有する複数のメモリセルと、データ読出時に、複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルを介して固定電圧と電気的に結合されるデータ線と、少なくともデータ読出時にデータ線を所定電圧と結合する電流供給回路と、第１の電源電圧を受けて、データ書込時にデータ書込対象となるメモリセルに対して磁化困難軸に沿ったデータ書込磁界を印加するための磁界印加部と、第２の電源電圧および固定電圧を受けて、選択メモリセルの記憶データに応じた読出データを生成するデータ読出回路とを備え、第１の電源電圧と固定電圧との差は、第２の電源電圧と固定電圧との差よりも大きい。

磁界印加部は、各々が、複数のメモリセルの所定区分ごとに設けられ、対応するメモリセルの各々に対して磁化困難軸に沿った方向の磁界を印加するための電流の供給を選択的に受ける複数の電流配線と、複数の電流配線にそれぞれ対応して設けられ、各々が、第１の電源電圧および固定電圧の間に複数の電流配線の対応する１本と直列に接続される複数のドライバトランジスタと、複数の電流配線にそれぞれ対応して設けられる複数の電流配線駆動制御部とを含み、各複数の電流配線駆動制御部は、データ読出および書込時の各々において、対応する電流配線が選択メモリセルに対応するか否かを示す第１の制御信号に基づいて、複数のドライバトランジスタの対応する１つのオン・オフを制御するための第２の制御信号を生成する信号生成回路を有し、信号生成回路は、第２の制御信号の振幅を第１の制御信号の振幅よりも大きくするレベル変換機能を有する。

好ましくは、各電流配線駆動制御部は、信号生成回路の動作電流を制御する動作電流制御部をさらに有し、動作電流制御部は、データ読出時において、動作電流をデータ書込時よりも減少させる。

この発明による薄膜磁性体記憶装置は、磁化困難軸方向に沿ったバイアス磁界の印加によって、選択メモリセルの電気抵抗を記憶データに応じた極性で変化（増加または減少）することを利用して、強制的なデータ書込およびデータ読出、および、選択メモリセルへの記憶データの再書込を伴うことなく、選択メモリセルに対するアクセスのみを行なうセルフリファレンス方式のデータ読出を高速に実行できる。さらに、バイアス磁界を発生するための構成をデータ書込時に所定のデータ書込磁界を発生させる構成と共用できるので、回路構成を簡略化することができる。特に、電流配線を十分な電圧差で駆動できるので、バイアス磁界およびデータ書込磁界を発生させる電流を十分に供給できる。

また、データ読出時にバイアス磁界を徐々に発生させることによって、データ線の電圧が急激に変動することを回避して、ノイズを低減した安定的なデータ読出が可能になる。

以下において、本発明の実施の形態について図面を参照して詳細に説明する。
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。

図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイス１は、外部から制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、データ読出またはデータ書込の対象に選択されたメモリセル（以下、「選択メモリセル」とも称する）に対して、入力データＤＩＮの書込または、出力データＤＯＵＴの読出を行なう。

ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。各ＭＴＪメモリセルＭＣの構成およびデータ記憶原理については、図１１から図１４で説明したのと同様である。

メモリアレイ１０においては、ＭＴＪメモリセルの行にそれぞれ対応して、ワード線ＷＬおよびライトディジット線ＷＤＬが配置され、ＭＴＪメモリセルの列にそれぞれ対応して、ビット線ＢＬおよびソース線ＳＬが配置される。図１においては、代表的に示される１個のＭＴＪメモリセルＭＣと、これに対応するワード線ＷＬ、ライトディジット線ＷＤＬ、ビット線ＢＬおよびソース線ＳＬの配置が示される。

ＭＲＡＭデバイス１は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じた行選択を実行するための行選択回路２０，２１と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに基づいてメモリアレイ１０における列選択を実行するための列デコーダ２５と、読出／書込制御回路３０，３５とをさらに備える。

読出／書込制御回路３０，３５は、メモリアレイ１０に配置されたＭＴＪメモリセルＭＣに対して、データ読出動作およびデータ書込動作を実行するための回路群を総括的に表記したものである。

また、以下においては、信号、信号線およびデータ等の二値的な高電圧状態（たとえば、電源電圧Ｖｃｃ１，Ｖｃｃ２）および低電圧状態（たとえば、接地電圧ＧＮＤ）を、それぞれ「Ｈレベル」および「Ｌレベル」とも称する。

以下の説明で明らかになるように、本願発明においては、選択メモリセルに対してバイアス磁界を印加することによって、セルフリファレンス方式のデータ読出を高速化する。まず、本願発明のデータ読出の原理について最初に説明する。

図２は、ＭＴＪメモリセルに対して磁界を印加するための電流および、ＭＴＪメモリセルの電気抵抗の関係（ヒステリシス特性）を示す概念図である。

図２を参照して、横軸には、ビット線を流れるビット線電流Ｉ（ＢＬ）が示され、縦軸にはＭＴＪメモリセルの電気抵抗Ｒｃｅｌｌが示される。ビット線電流Ｉ（ＢＬ）によって生じる磁界は、図１１に示した自由磁化層ＶＬにおいて、磁化容易軸方向（ＥＡ）に沿った方向を有する。一方、ライトディジット線ＷＤＬを流れるディジット線電流Ｉ（ＷＤＬ）によって生じる磁界は、自由磁化層ＶＬにおいて、磁化困難軸方向（ＨＡ）に沿った方向を有する。

したがって、ビット線電流Ｉ（ＢＬ）が、自由磁化層ＶＬの磁化方向を反転させるためのしきい値を超えると、自由磁化層ＶＬの磁化方向が反転されて、メモリセル抵抗Ｒｃｅｌｌが変化する。図２においては、プラス方向のビット線電流Ｉ（ＢＬ）がしきい値を超えて流された場合にはメモリセル抵抗Ｒｃｅｌｌが最大値Ｒｍａｘとなり、マイナス方向のビット線電流Ｉ（ＢＬ）がしきい値を超えて流された場合には、メモリセル抵抗Ｒｃｅｌｌが最小値Ｒｍｉｎとなる。このようなビット線電流Ｉ（ＢＬ）のしきい値は、ライトディジット線ＷＤＬを流れる電流Ｉ（ＷＤＬ）によって異なる。

まず、ライトディジット線ＷＤＬを流れるディジット線電流Ｉ（ＷＤＬ）＝０である場合におけるメモリセル抵抗Ｒｃｅｌｌのヒステリシス特性が、図２中に点線で示される。この場合における、ビット線電流Ｉ（ＢＬ）のプラス方向およびマイナス方向のしきい値を、それぞれＩｔ０および−Ｉｔ０とする。

これに対して、ライトディジット線ＷＤＬに電流が流される場合には、ビット線電流Ｉ（ＢＬ）のしきい値が低下する。図２には、ディジット線電流Ｉ（ＷＤＬ）＝Ｉｐである場合のメモリセル抵抗Ｒｃｅｌｌのヒステリシス特性が実線で示される。ディジット線電流Ｉ（ＷＤＬ）によって生じる磁化困難軸方向の磁界の影響によって、ビット線電流Ｉ（ＢＬ）のプラス方向およびマイナス方向のしきい値は、それぞれＩｔ１（Ｉｔ１＜Ｉｔ０）および−Ｉｔ１（−Ｉｔ１＞−Ｉｔ０）に変化する。このヒステリシス特性は、データ書込動作時におけるメモリセル抵抗Ｒｃｅｌｌの挙動を示している。したがって、データ書込動作時におけるビット線電流Ｉ（ＢＬ）、すなわちデータ書込電流＋Ｉｗおよび−Ｉｗは、Ｉｔ１＜＋Ｉｗ＜Ｉｔ０および−Ｉｔ０＜−Ｉｗ＜−Ｉｔ１の範囲に設定されている。

一方、データ読出動作時におけるビット線電流Ｉ（ＢＬ）、すなわちデータ読出電流Ｉｓは、選択メモリセルや寄生容量等をＲＣ負荷として接続されたデータ線ＤＩＯの充電電流として流れるので、データ書込時におけるビット線電流Ｉ（ＢＬ）、すなわちデータ書込電流±Ｉｗと比較すると、２〜３桁小さいレベルとなるのが一般的である。したがって、図２中では、データ読出電流Ｉｓ≒０とみなすことができる。

データ読出前の状態においては、図２中における（ａ）または（ｃ）の状態、すなわち選択メモリセルが電気抵抗ＲｍｉｎまたはＲｍａｘのいずれかを有するように、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層の磁化方向が設定されている。

図３は、図２に示した各状態におけるトンネル磁気抵抗素子の磁化方向を説明する概念図である。

図３（ａ）は、図２（ａ）における状態の磁化方向を示している。この状態においては、自由磁化層ＶＬの磁化方向と、固定磁化層ＦＬの磁化方向とは平行であるので、メモリセル抵抗Ｒｃｅｌｌは、最小値Ｒｍｉｎに設定される。

図３（ｃ）は、図２（ｃ）における状態の磁化方向を示している。この状態においては、自由磁化層ＶＬの磁化方向と、固定磁化層ＦＬの磁化方向とは反平行（逆方向）であるので、メモリセル抵抗Ｒｃｅｌｌは、最大値Ｒｍａｘに設定される。

この状態から、ライトディジット線ＷＤＬに対して所定電流（たとえばデータ書込電流Ｉｐ）を流すと、自由磁化層ＶＬの磁化方向は、反転される状態には至らないものの、ある程度回転されて、トンネル磁気抵抗素子ＴＭＲの電気抵抗Ｒｃｅｌｌが変化する。

たとえば、図３（ｂ）に示されるように、図３（ａ）の磁化状態から、ディジット線電流Ｉ（ＷＤＬ）による磁化困難軸（ＨＡ）方向の所定バイアス磁界がさらに印加された場合には、自由磁化層ＶＬの磁化方向は、いくらか回転して、固定磁化層ＦＬの磁化方向と所定の角度を成すようになる。これにより、図３（ｂ）に対応する磁化状態では、メモリセル抵抗Ｒｃｅｌｌは、最小値ＲｍｉｎからＲｍ０に上昇する。

同様に、図３（ｃ）の磁化状態から、同様の所定バイアス磁界がさらに印加された場合には、自由磁化層ＶＬの磁化方向はいくらか回転して、固定磁化層ＦＬの磁化方向と所定の角度を成すようになる。これにより、図３（ｄ）に対応する磁化状態では、メモリセル抵抗Ｒｃｅｌｌは、最大値ＲｍａｘからＲｍ１に下降する。

このように、磁化困難軸（ＨＡ）方向のバイアス磁界を印加することによって、最大値Ｒｍａｘに対応するデータを記憶するＭＴＪメモリセルのメモリセル抵抗Ｒｃｅｌｌが低下する一方で、最小値Ｒｍｉｎに対応するデータを記憶するＭＴＪメモリセルのメモリセル抵抗Ｒｃｅｌｌは上昇する。

このように、ある記憶データが書込まれたＭＴＪメモリセルに対して、磁化困難軸方向のバイアス磁界を印加すれば、記憶データに応じた極性の電気抵抗の変化をメモリセル抵抗Ｒｃｅｌｌに生じさせることができる。すなわち、バイアス磁界の印加に応答して生じるメモリセル抵抗Ｒｃｅｌｌの変化は、記憶データレベルに応じて、異なる極性を有する。本実施の形態においては、このようなＭＴＪメモリセルの磁化特性を利用して、データ読出を実行する。

図４は、メモリアレイ１０に対してデータ読出動作およびデータ書込動作を実行するための回路群の実施の形態１に従う構成を示す回路図である。

図４を参照して、メモリアレイ１０には、ＭＴＪメモリセルＭＣが行列状に配置される。既に説明したように、メモリセル行にそれぞれ対応してワード線ＷＬおよびライトディジット線ＷＤＬが配置され、メモリセル列にそれぞれ対応して、ビット線ＢＬおよびソース線ＳＬが配置される。ＭＴＪメモリセルＭＣの各々は、図１１で説明したのと同様の構成を有し、対応するビット線ＢＬおよびソース線ＳＬの間に直列に接続される、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。

トンネル磁気抵抗素子ＴＭＲは、既に説明したように、磁化方向に応じた電気抵抗を有する。すなわち、データ読出前においては、各ＭＴＪメモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは、Ｈレベル（“１”）およびＬレベル（“０”）のいずれかのデータを記憶するために、所定の方向に沿って磁化されて、その電気抵抗はＲｍａｘおよびＲｍｉｎのいずれかに設定される。

各ソース線ＳＬは、固定電圧Ｖｓｓ（代表的には、接地電圧ＧＮＤ）と結合される。これにより、各アクセストランジスタＡＴＲのソース電圧は、Ｖｓｓに固定される。この結果、対応するワード線ＷＬがＨレベルに活性化される選択行において、トンネル磁気抵抗素子ＴＭＲは、固定電圧Ｖｓｓ（接地電圧ＧＮＤ）にプルダウンされた状態で、ビット線ＢＬと接続される。

次に、メモリアレイ１０における行選択を実行するための行選択回路２０および２１の回路構成について説明する。

行選択回路２０および２１は、メモリセル行ごとに配置された、ワード線ドライバ８０およびライトディジット線ドライバ８５を有する。図示しないが、各ワード線ドライバ８０は、電源電圧Ｖｃｃ２および固定電圧Ｖｓｓの供給を受け、各ライトディジット線ドライバ８５は、電源電圧Ｖｃｃ１および固定電圧Ｖｓｓの供給を受ける。なお、電源電圧Ｖｃｃ１は、電源電圧Ｖｃｃ２よりも高い、すなわち、|（Ｖｃｃ１−Ｖｓｓ）|＞|（Ｖｃｃ２−Ｖｓｓ）|である。

各ワード線ドライバ８０は、各ワード線ＷＬの一端側に設けられ、メモリセル行のデコード結果を示すロウデコード信号Ｒｄ（１）〜Ｒｄ（４），…の対応する１つに基づいて、対応するワード線ＷＬの活性化を制御する。具体的には、ワード線ＷＬは、ワード線ドライバ８０によって、活性化時には電源電圧Ｖｃｃ２（Ｈレベル）と接続され、非活性化時には固定電圧Ｖｓｓと接続される。

各ライトディジット線ドライバ８５は、各ライトディジット線ＷＤＬの一端側に設けられ、メモリセル行のデコード結果を示すロウデコード信号Ｒｄ（１）〜Ｒｄ（４），…の対応する１つに基づいて、対応するライトディジット線ＷＤＬの活性化を制御する。具体的には、ライトディジット線ＷＤＬは、ライトディジット線ドライバ８５によって、活性化時には電源電圧Ｖｃｃ１（Ｈレベル）と接続され、非活性化時には固定電圧Ｖｓｓと接続される。なお、以下においては、ロウデコード信号Ｒｄ（１）〜Ｒｄ（４），…を総称して、単にロウデコード信号Ｒｄとも称する。

ロウデコード信号Ｒｄは、図示しないデコード回路によって得られ、対応するメモリセル行が選択された場合に、Ｈレベル（電源電圧Ｖｃｃ２）に設定され、それ以外では、ロウデコード信号ＲｄはＬレベル（固定電圧Ｖｓｓ）に設定される。少なくとも、１回のデータ読出動作および１回のデータ書込動作内において、各メモリセル行のロウデコード信号Ｒｄは、図示しないラッチ回路によって保持される。

さらに、各メモリセル行に対応して、データ書込時を含むデータ読出時以外において、ワード線ＷＬの他端側を固定電圧Ｖｓｓと結合するためのトランジスタスイッチ９０が配置される。トランジスタスイッチ９０は、データ読出時に活性化（Ｈレベル）される制御信号ＲＥの反転信号／ＲＥをゲートに受けて、ワード線ＷＬと固定電圧Ｖｓｓとの間に電気的に結合される。図４の構成例においては、トランジスタスイッチ９０は、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタで構成される。なお、本明細書にお
いては、ＭＯＳトランジスタは、電界効果型トランジスタの代表例として示されるものとする。

また、ライトディジット線ＷＤＬの他端側は、固定電圧Ｖｓｓと接続されている。したがって、データ書込時において、活性化されたライトディジット線ＷＤＬには、ライトディジット線ドライバ８５から固定電圧Ｖｓｓへ向かう方向にデータ書込電流Ｉｐが流される。

一方、データ読出時においては、トランジスタスイッチ９０によって、各ワード線ＷＬは固定電圧Ｖｓｓから切離される。さらに、ワード線ドライバ８０は、対応するメモリセル行のロウデコード信号Ｒｄに応じて、対応するワード線ＷＬを活性化する。これに応答して、選択行に対応するアクセストランジスタＡＴＲがターンオンして、ビット線ＢＬおよびソース線ＳＬの間に、トンネル磁気抵抗素子ＴＭＲが電気的に結合される。このようにして、メモリアレイ１０における行選択動作が実行される。

同様の構成は、各メモリセル行のワード線ＷＬおよびライトディジット線ＷＤＬに対応して同様に設けられる。なお、図４に示されるように、ワード線ドライバ８０およびライトディジット線ドライバ８５は、各メモリセル行ごとに、千鳥状に配置される。すなわち、ワード線ドライバ８０およびライトディジット線ドライバ８５は、ワード線ＷＬおよびライトディジット線ＷＤＬの一端側、およびワード線ＷＬおよびライトディジット線ＷＤＬの他端側に、１行ごとに交互配置される。これにより、行選択回路２０，２１を小面積で効率的に配置できる。

読出／書込制御回路３０は、さらに、ライトドライバ制御回路１８０を含む。ライトドライバ制御回路１８０は、コントロール回路５からの動作指示に応答して動作する。ライトドライバ制御回路１８０は、動作時に、データ入力端子４ｂおよび入力バッファ１９５を介して伝達された入力データＤＩＮ、および列デコーダ２５からの列選択結果に応じて、メモリセル列ごとに書込制御信号ＷＤＴａ，ＷＤＴｂを設定する。

読出／書込制御回路３０は、さらに、メモリセル列ごとに配置されたライトドライバＷＤＶｂを含む。同様に、読出／書込制御回路３５は、メモリセル列ごとに設けられたライトドライバＷＤＶａを含む。各メモリセル列において、ライトドライバＷＤＶａは、対応する書込制御信号ＷＤＴａに応じて、対応するビット線ＢＬの一端側を、電源電圧Ｖｃｃ１および固定電圧Ｖｓｓのいずれかで駆動する。同様に、ライトドライバＷＤＶｂは、対応する書込制御信号ＷＤＴｂに応じて、対応するビット線ＢＬの他端側を、電源電圧Ｖｃｃ１および固定電圧Ｖｓｓのいずれかで駆動する。

データ書込時において、選択列に対応する書込制御信号ＷＤＴａおよびＷＤＴｂは、書込データＤＩＮのレベルに応じて、ＨレベルおよびＬレベルの一方ずつに設定される。たとえば、Ｈレベル（“１”）のデータを書込む場合には、ライトドライバＷＤＶａからＷＤＶｂへ向かう方向にデータ書込電流＋Ｉｗを流すために、書込制御信号ＷＤＴａがＨレベルに設定され、ＷＤＴｂがＬレベルに設定される。反対に、Ｌレベル（“０”）のデータを書込む場合には、ライトドライバＷＤＶｂからＷＤＶａへ向かう方向にデータ書込電流−Ｉｗを流すために、書込制御信号ＷＤＴｂがＨレベルに設定され、ＷＤＴａはＬレベルに設定される。以下においては、異なる方向のデータ書込電流＋Ｉｗおよび−Ｉｗを総称して、データ書込電流±Ｉｗとも表記する。

非選択列においては、書込制御信号ＷＤＴａおよびＷＤＴｂの各々は、Ｌレベルに設定される。また、データ書込動作時以外においても、書込制御信号ＷＤＴａおよびＷＤＴｂは、Ｌレベルに設定される。

対応するライトディジット線ＷＤＬおよびビット線ＢＬの両方にデータ書込電流Ｉｐおよび±Ｉｗがそれぞれ流されるトンネル磁気抵抗素子ＴＭＲにおいて、データ書込電流±Ｉｗの方向に応じた書込データが磁気的に書込まれる。同様の構成は、各メモリセル列のビット線ＢＬに対応して同様に設けられる。

次に、メモリアレイ１０からのデータ読出動作について説明する。
読出／書込制御回路３０は、さらに、選択メモリセルの電気抵抗に応じた電圧を伝達するためのデータ線ＤＩＯと、データ線ＤＩＯおよび各ビット線ＢＬの間に設けられた読出選択ゲートＲＣＳＧとを含む。読出選択ゲートＲＣＳＧのゲートには、対応するメモリセル列の選択状態を示すリードコラム選択線ＲＣＳＬが結合される。各リードコラム選択線ＲＣＳＬは、対応するメモリセル列が選択された場合にＨレベルに活性化される。同様の構成は、各メモリセル列に対応して設けられる。すなわち、データ線ＤＩＯはメモリアレイ１０上のビット線ＢＬによって共有される。

このような構成とすることにより、選択メモリセルは、データ読出時において、選択列のビット線ＢＬおよび対応する読出選択ゲートＲＣＳＧを介してデータ線ＤＩＯと電気的に結合される。

読出／書込制御回路３０は、さらに、データ読出回路１００と、電流供給トランジスタ１０５とを含む。

データ読出回路１００は、結合キャパシタ１１０と、センスアンプ（電圧増幅器）１２０と、電圧保持キャパシタ１３０と、帰還スイッチ１４０と、トランジスタスイッチ１４５と、センスアンプ（電圧増幅器）１４６と、ラッチ回路１４８とを含む。

結合キャパシタ１１０は、センス入力ノードＮ１（センスアンプ１２０の入力ノードの一方に相当）とデータ線ＤＩＯとの間に接続される。電圧保持キャパシタ１３０は、センス入力ノードＮ２（センスアンプ１２０の入力ノードの他方に相当）の電圧レベルを保持するために、センス入力ノードＮ２と固定電圧Ｖｓｓの間に接続される。センスアンプ１２０は、センス入力ノードＮ１およびＮ２の電圧差を増幅してノードＮ３（センスアンプ１２０の出力ノードに相当）に出力する。帰還スイッチ１４０は、ノードＮ３とセンス入力ノードＮ２との間に設けられる。トランジスタスイッチ１４５は、データ線ＤＩＯとセンス入力ノードＮ１との間に設けられる。帰還スイッチ１４０およびトランジスタスイッチ１４５は、制御信号／ＲＳに応答して、データ読出動作時において、バイアス磁界印加前にオンし、バイアス磁界印加後にオフする。

センスアンプ１４６は、予め定められた基準電圧ＶｃｐとノードＮ３の電圧差を増幅して出力する。ラッチ回路１４８は、データ読出動作時にバイアス磁界印加後の所定タイミングにおいて、センスアンプ１４６の出力をラッチして読出データＲＤＴとして出力する。ラッチ回路１４８から読出された読出データＲＤＴは、出力バッファ１９０を介してデータ出力端子４ａからの出力データＤＯＵＴとして出力される。このように、複数段のセンスアンプ１２０，１４６によって、センス入力ノードＮ１およびＮ２間の電圧差を増幅するので、十分な動作マージンを確保することができる。また、第２段のセンスアンプ１４６に入力される基準電圧Ｖｃｐのレベル調整によって感度を変更できるので、製造時の素子特性ばらつきに起因する感度の変化を補正することができる。

電流供給トランジスタ１０５は、ＰチャネルＭＯＳトランジスタで構成され、データ書込動作に活性化（Ｈレベル）される制御信号／ＷＥの反転信号である制御信号ＷＥをゲートに受ける。すなわち、電流供給トランジスタ１０５は、データ書込動作時以外においては、ターンオンされる。

したがって、データ読出動作前において、電流供給トランジスタ１０５のターンオンによって、データ線ＤＩＯは、プリチャージ電圧Ｖｐｃと結合される。この段階では、データ線ＤＩＯは、各メモリセル列における読出選択ゲートＲＣＳＧがターンオフによってビット線ＢＬおよびメモリセルＭＣとは切り離されているため、プリチャージ電圧Ｖｐｃに充電される。

データ読出動作が開始されると、選択行のワード線ＷＬおよび選択列のリードコラム選択線ＲＣＳＬがＨレベルに活性化されて、データ線ＤＩＯは、選択メモリセルを介して固定電圧Ｖｓｓ（接地電圧ＧＮＤ）へプルダウンされる。データ読出動作時においても電流供給トランジスタ１０５はターンオン状態を維持するので、プリチャージ電圧Ｖｐｃによって選択メモリセルを通過するデータ読出電流Ｉｓが供給される。この結果、データ線ＤＩＯには、選択メモリセルの電気抵抗に応じた電圧が生じることになる。

１回のデータ読出動作は、選択メモリセルへバイアス磁界が印加されない前半期間と、選択メモリセルへバイアス磁界が印加される後半期間とから構成される。当該後半期間において、選択行のライトディジット線ドライバ８５は、データ書込時と同様に動作して、対応するライトディジット線ＷＤＬを活性化する。すなわち、選択行のライトディジット線ＷＤＬへ供給される電流によってバイアス磁界が発生される。このような構成とすることにより、データ読出時にバイアス磁界を発生するための回路を新たに配置する必要がないので、回路構成を簡略化できる。

バイアス磁界の印加前、すなわち対応するライトディジット線ＷＤＬに電流が流されていない状態（Ｉ（ＷＤＬ）＝０）では、データ線ＤＩＯは、選択メモリセルの記憶データに応じた電圧へ落ち着く。

次に、バイアス磁界の印加後、すなわち選択行に対応するライトディジット線ＷＤＬにバイアス電流を流した状態（Ｉ（ＷＤＬ）＝Ｉｐ）では、選択メモリセルに対して磁化困難軸方向に沿った所定のバイアス磁界が作用する。既に説明したように、このようなバイアス磁界を作用させることによって、選択メモリセルのメモリセル抵抗Ｒｃｅｌｌは、バイアス磁界印加前と比較して、記憶データレベルに応じた極性で変化する。これにより、データ線ＤＩＯの電圧は、バイアス磁界印加前よりも上昇あるいは下降する。

具体的には、選択メモリセルに電気抵抗Ｒｍｉｎに対応する記憶データ（たとえば“０”）が記憶されている場合には、バイアス磁界印加前よりもバイアス磁界印加後の方が、データ線電圧は高くなる。これは、ディジット線電流Ｉ（ＷＤＬ）によるバイアス磁界の作用によってメモリセル抵抗Ｒｃｅｌｌが大きくなるのに応じて、トンネル磁気抵抗素子ＴＭＲを流れる電流が減少するためである。これに対して、選択メモリセルに電気抵抗Ｒｍａｘに対応する記憶データ（たとえば“１”）が記憶されている場合には、バイアス磁界印加前よりもバイアス磁界印加後の方が、データ線電圧は低くなる。これは、ディジット線電流Ｉ（ＷＤＬ）によるバイアス磁界の作用によってメモリセル抵抗Ｒｃｅｌｌが小さくなるのに応じて、トンネル磁気抵抗素子ＴＭＲを流れる電流が増加するためである。

次に、データ読出回路１００の動作を図５を用いて詳細に説明する。
図５は、図４に示したデータ読出回路の主要部分の構成を示す回路図である。

図５を参照して、センスアンプ１２０は、電源電圧Ｖｃｃ２とノードＮ３およびＮ４との間にそれぞれ接続されたＰチャネルＭＯＳトランジスタ１２２および１２４と、ノードＮ３およびＮ４と固定電圧Ｖｓｓの間にそれぞれ接続されたＮチャネルＭＯＳトランジスタ１２６および１２８とを備える。トランジスタ１２２および１２４の各ゲートはノードＮ４と接続され、トランジスタ１２６のゲートはセンス入力ノードＮ２と接続され、トランジスタ１２８のゲートはセンス入力ノードＮ１と接続されている。すなわち、トランジスタ１２２〜１２８は、センス入力ノードＮ１，Ｎ２を入力ノードとし、ノードＮ３を出力ノードとする「差動増幅アンプ」として動作する。

結合キャパシタ１１０、電流供給トランジスタ１０５、電圧保持キャパシタ１３０、帰還スイッチ１４０およびトランジスタスイッチ１４５の配置は、図４で説明したので詳細な説明は繰り返さない。

データ読出動作前においては、電流供給トランジスタ１０５、帰還スイッチ１４０およびトランジスタスイッチ１４５の各々がオンしているので、データ線ＤＩＯがプリチャージ電圧Ｖｐｃにプリチャージされるとともに、データ線ＤＩＯおよびセンス入力ノードＮ１がショートされ、さらにセンス入力ノードＮ２およびノードＮ３もショートされる。

この状態からデータ読出動作が開始されて、データ線ＤＩＯは、選択メモリセルを介して固定電圧Ｖｓｓ（接地電圧ＧＮＤ）にプルダウンされる。データ読出動作時においても、電流供給トランジスタ１０５はオン状態を維持するので、当該電流供給トランジスタ１０５は、データ読出動作前におけるデータ線ＤＩＯのプリチャージ機能のみならず、データ読出時におけるデータ線ＤＩＯへのデータ読出電流供給機能をも併せ持っている。これにより、データ線ＤＩＯの電圧は、選択メモリセルの通過電流、すなわち選択メモリセルの電気抵抗に応じてプリチャージ電圧Ｖｐｃより低下する。データ読出時におけるデータ線ＤＩＯの電圧は、電流供給トランジスタ１０５のインピーダンスと、選択メモリセルのインピーダンス（電気抵抗）との関係によって決定される。

データ読出が開始されてからバイアス磁界が印加されるまでの前半期間においては、制御信号／ＲＳはＨレベルに非活性化されている。したがって、帰還スイッチ１４０およびトランジスタスイッチ１４５がターンオンするので、データ線ＤＩＯおよびセンス入力ノードＮ１、ならびにセンス入力ノードＮ２およびノードＮ３のそれぞれはショートされたままである。この結果、データ読出動作の前半（バイアス磁界印加前）においては、センス入力ノードＮ１およびＮ２は、センスアンプ１２０による負帰還動作によって、仮想的にショートされた状態となり、同電圧レベルに設定される。この状態におけるセンス入力ノードＮ２の電圧は、電圧保持キャパシタ１３０によって、バイアス磁界印加後にも保持される。

厳密には、センスアンプ１２０を構成する回路素子の素子特性ばらつきによって、センス入力ノードＮ１およびＮ２が同電圧に設定されないケースも生じ得るが、このようなばらつきも含めて、センス入力ノードＮ２の電圧がセンス入力ノードＮ１の電圧に応じて平衡状態に設定されるので、このようなセンスアンプのオフセット調整も併せて行なっていることになる。

その後、データ読出動作の後半期間、すなわち選択メモリセルへのバイアス磁界の印加後には、制御信号／ＲＳはＬレベルに活性化される。これにより、データ線ＤＩＯとセンス入力ノードＮ１、ならびにセンス入力ノードＮ２とノードＮ３とは、それぞれ切り離される。この状態で、選択メモリセルへのバイアス磁界の作用によって、データ線ＤＩＯの電圧は、選択メモリセルの記憶データに依存して、バイアス磁界印加前よりも上昇あるいは下降する。

データ線ＤＩＯに生じた電圧変化は結合キャパシタ１１０による容量結合によってセンス入力ノードＮ１に伝達される。したがってセンスアンプ１２０は、バイアス磁界印加前に平衡状態に達したセンス入力ノードＮ２の電圧（電圧保持キャパシタ１３０で保持）と、バイアス磁界印加後のセンス入力ノードＮ１の電圧との電圧差を増幅して、ノードＮ３に出力することができる。すなわち、ノードＮ３の電圧は、選択メモリセルの記憶データに応じて異なってくる。

図６は、本発明の実施の形態に従うデータ読出動作を説明する動作波形図である。
図６を参照して、本発明の実施の形態に従う１回のデータ読出動作は、たとえばクロック信号ＣＬＫに同期して実行させることができる。

すなわち、クロック信号ＣＬＫの活性化エッジである時刻ｔ１において、チップセレクト信号ＣＳおよびリードコマンドＲＣが取込まれると、データ読出動作が開始される。これに伴い、選択行のワード線ＷＬが活性化されるとともに、選択列のビット線ＢＬにはデータ読出電流Ｉｓが供給される。時刻ｔ１〜ｔｒの前半（制御信号／ＲＳのＨレベル期間）においては、バイアス磁界は印加されず、選択列のビット線、すなわちデータ線ＤＩＯの電圧は、選択メモリセルの電気抵抗（記憶データ）に応じたレベルへ到達する。このときのデータ線電圧は、センス入力ノードＮ１およびＮ２へ伝達され、センス入力ノードＮ２では電圧保持キャパシタ１３０によって保持される。

時刻ｔｒ以降の後半（制御信号／ＲＳのＬレベル期間）においては、選択行のワード線ＷＬおよび制御信号ＲＥは、活性化（Ｈレベル）されたままの状態で、選択行のライトディジット線ＷＤＬに対して、データ書込電流Ｉｐと同等のバイアス電流が徐々に流される。すなわち、選択メモリセルに対してバイアス磁界が徐々に印加される。これに応じて、選択列のビット線（データ線ＤＩＯ）の電圧は、選択メモリセルの記憶データに応じた極性で変化する（上昇あるいは下降）。なお、バイアス磁界を生じさせるためのバイアス電流を供給する構成については、後程実施の形態２で詳細に説明する。

バイアス磁界によるデータ線電圧の変化が結合キャパシタ１１０によってセンス入力ノードＮ１に伝達されるので、センス入力ノードＮ１およびＮ２の間には、選択メモリセルの記憶データに応じた極性の電圧差が発生する。センスアンプ１２０，１４６およびラッチ回路１４８を用いて、当該電圧差を増幅することによって、読出データＲＤＴを生成することができる。

さらに、次のクロック活性化エッジに相当する時刻ｔ２より、読出データＲＤＴに応じた出力データＤＯＵＴがデータ出力端子４ａから出力される。ライトディジット線ＷＤＬを流れるバイアス電流（データ書込電流Ｉｐ）によって選択メモリセルに印加されたバイアス磁界によっては、トンネル磁気抵抗素子ＴＭＲの磁化方向は反転されない。したがって、バイアス磁界を消滅させた時点において、選択メモリセルの磁化方向は、データ読出動作前と同一の状態に復帰する。このように、本発明の実施の形態に従うデータ読出は、非破壊読出であるので、従来のセルフリファレンス読出のようなデータ再書込動作は不要である。

なお、図４に示された、１ビットのデータ読出およびデータ書込を実行するための構成を１つのブロックとして、ＭＲＡＭデバイスを複数のブロックから構成することもできる。図６には、このような構成におけるデータ読出動作が合わせて示される。

複数のブロックを有するＭＲＡＭデバイスにおいては、各ブロックにおいて、同様のデータ読出動作が並列に実行されて、時刻ｔ２には、各ブロックにおいて選択メモリセルからの読出データＲＤＴが生成されている。このような構成においては、時刻ｔ２以降の各クロック活性化エッジにおいて、複数ブロックのそれぞれからの読出データＲＤＴを、バースト的に出力データＤＯＵＴとして出力することができる。図６においては、時刻ｔ２においては、１つのブロックからの読出データＲＤＴに対応して、出力データＤＯＵＴとして“０”が出力され、次のクロック活性化エッジである時刻ｔ３からは、他の１つのブロックにおける読出データＲＤＴに対応して、出力データＤＯＵＴとして“１”が出力される動作例が示される。

このように、本実施の形態に従う構成においても、リファレンスセルを用いることなく、選択メモリセルに対するアクセスのみでセルフリファレンス方式のデータ読出を実行できる。すなわち、同一のメモリセル、同一のビット線、同一のデータ線および同一のセンスアンプ等が含まれる同一のデータ読出経路によって実行される電圧比較に基づいて読出データが生成される。リファレンスセルが不要であるので、各ＭＴＪメモリセルにデータ記憶を実行させて、全てのＭＴＪメモリセルを有効ビットとして用いることができる。

セルフリファレンス方式のデータ読出とすることにより、データ読出経路を構成する各回路における製造ばらつきに起因するオフセット等の影響を回避して、データ読出動作を高精度化できる。すなわち、選択メモリセルからのデータ読出を、リファレンスセル等の他のメモリセルや、これに付随するデータ読出回路系との比較に基づいて実行するよりも、製造ばらつき等の影響を排除して、高精度のデータ読出を実行することが可能となる。

さらに、本実施の形態に従う構成においても、１回のデータ読出動作内において、従来のセルフリファレンス読出のような、強制的なデータ書込およびデータ読出、ならびに、選択メモリセルの記憶データ破壊に伴う再書込が不要であることから、セルフリファレンス読出を高速に実行することができる。

特に、ワード線ＷＬの活性化を維持したままでバイアス磁界の印加を開始して、当該バイアス磁界の作用によるデータ線ＤＩＯの連続的な電圧変化を所定のタイミングで取出すことによって、データ読出を実行しているので、データ読出をさらに高速化することができる。

また、バイアス印加前でのセンスアンプ１２０の負帰還動作によって、センスアンプ１２０のオフセットを調整できるので、データ読出をさらに高精度化できる。

さらに、データ書込時に用いられるライトディジット線ＷＤＬを流れる電流をバイアス磁界を発生させるためのバイアス電流として用いることにより、データ読出時にバイアス電流を供給するための回路を新たに配置することなく回路構成を簡略化することができる。

［実施の形態１の変形例］
実施の形態１の変形例１においては、データ読出回路の他の構成例を説明する。

図７は、実施の形態１の変形例に従うデータ読出回路の主要部分の構成を示す回路図である。

図７を参照して、実施の形態１の変形例に従う構成においては、図５に示した実施の形態１に従う構成と比較して、トランジスタスイッチ１４５に代えて、プリチャージトランジスタ１４９が備えられる点で異なる。図７に記載されたセンスアンプ１２０の周辺回路部分を除くデータ読出回路の構成、およびその他の回路の構成については、実施の形態１と同様であるので詳細な説明は繰返さない。

プリチャージトランジスタ１４９は、ＮチャネルＭＯＳトランジスタで構成され、プリチャージ電圧Ｖｐｃ♯とセンス入力ノードＮ１との間に接続される。プリチャージトランジスタ１４９は、帰還スイッチ１４０と同様に、制御信号／ＲＳに応答してオン・オフする。

このような構成とすることにより、センス入力ノードＮ１は、データ読出動作前およびデータ読出動作時のバイアス磁界印加前において、プリチャージ電圧Ｖｐｃ♯にプリチャージされる。この結果、センス入力ノードＮ２は、プリチャージ電圧Ｖｐｃ♯と同レベルに設定される。

一方で、データ線ＤＩＯは、実施の形態１と同様に、電流供給トランジスタ１０５によってデータ読出動作前にプリチャージ電圧Ｖｐｃにプリチャージされ、データ読出動作時においては、選択メモリセルの電気抵抗（記憶データ）に応じた電圧レベルに変化する。

この状態から、バイアス磁界印加後においては、帰還スイッチ１４０およびプリチャージトランジスタ１４９がターンオフされて、バイアス磁界が実施の形態１と同様に印加される。これに応じて、センス入力ノードＮ１の電圧は、バイアス磁界の印加前後におけるデータ線ＤＩＯの電圧変化に応じて、プリチャージ電圧Ｖｐｃ♯から変化する。一方、センス入力ノードＮ２は、プリチャージ電圧Ｖｐｃ＃に保持されているので、センスアンプ１２０の出力ノードであるノードＮ３の電圧は、実施の形態１と同様に変化する。この結果、実施の形態１と同様のデータ読出が実行される。

このように、実施の形態１の変形例に従う構成においては、データ線ＤＩＯのプリチャージ電圧Ｖｐｃと、バイアス磁界印加前の平衡状態におけるセンス入力ノードＮ１，Ｎ２のプリチャージ電圧Ｖｐｃ♯とを独立させて、それぞれを最適に設定することができる。

たとえば、データ線ＤＩＯのプリチャージ電圧Ｖｐｃを、ＭＴＪメモリセルにおけるＭＲ（Magneto-Resistive）特性を考慮して、接合抵抗差ΔＲ（Ｒｍａｘ−Ｒｍｉｎ）現れ
やすいようなレベルに設定する一方で、これと独立して、センス入力ノードＮ１およびＮ２のプリチャージ電圧Ｖｐｃ♯を、センスアンプ１２０の動作マージン確保に適したレベルに設定することができる。これは、結合キャパシタ１１０によって、データ線ＤＩＯとセンスアンプ１２０のセンス入力ノードＮ１とを絶縁することによって実現されている。したがって、データ線ＤＩＯおよびセンス入力ノードＮ１のプリチャージ電圧は任意に選択できる。

このような構成とすることにより、実施の形態１に従う構成と比較して、データ読出動作マージンをさらに向上させることが可能となる。

［実施の形態２］
実施の形態２においては、データ書込電流（データ書込時）およびバイアス電流（データ読出時）に兼用されるライトディジット線ＷＤＬへ電流を供給するための構成について説明する。

図８は、ライトディジット線ＷＤＬへの電流供給を制御する回路群の実施の形態２に従う構成を示す回路図である。

図８を参照して、ライトディジット線ＷＤＬにそれぞれ対応して設けられるライトディジット線ドライバ８５は、電源電圧Ｖｃｃ１を伝達する電源電圧配線ＶＰＬと接地電圧配線ＧＰＬとの間に、対応するライトディジット線ＷＤＬと直列に接続された、ＮチャネルＭＯＳトランジスタであるドライバトランジスタ８６を有する。接地電圧配線ＧＰＬは、トランジスタスイッチ８８を介して固定電圧Ｖｓｓと接続される。トランジスタスイッチ８８は、制御信号ＡＣＴに応答してオン・オフする。制御信号ＡＣＴは、ＭＲＡＭデバイスのスタンバイモード時および低消費電力モード時を除く活性化期間中において、Ｈレベルへ活性化される。制御信号ＡＣＴの非活性化期間においては、接地電圧配線ＧＰＬはフローティング状態となり、ＮチャネルＭＯＳトランジスタのソース電圧を上昇させてゲート・ソース間電圧が負電圧となることで、当該トランジスタのリーク電流を低減することができる。

さらに、ライトディジット線ドライバ８５（ドライバトランジスタ８６）にそれぞれ対応して、すなわち各メモリセル行に対応して、ライトディジット線駆動制御部１５０が配置されている。

各ライトディジット線駆動制御部１５０は、データ読出時およびデータ書込時の各々において、対応するメモリセル行の行選択結果に基づいて、対応するドライバトランジスタ８６をターンオンさせる。ドライバトランジスタ８６がターンオンされたライトディジット線ＷＤＬには、電源電圧配線ＶＰＬから接地電圧配線ＧＰＬに向かう方向に電流が流される。このように、データ書込時において十分なデータ書込電流を流すために、活性化されたライトディジット線ＷＤＬは、データ読出回路系を含む他の周辺回路の電源電圧Ｖｃｃ２よりも高い電源電圧Ｖｃｃ１によって駆動される。

ライトディジット線駆動制御部１５０は、論理回路１５５と、レベル変換回路１６０と、電流供給トランジスタ１６５と、インバータ１７０とを含む。図８には、一例として第ｊ行目（ｊ：自然数）のライトディジット線駆動制御部１５０の構成が代表的に示されている。

論理回路１５５は、制御信号ＷＥおよびＲＳのＯＲ論理演算結果を出力する論理ゲート１５６と、ロウデコード信号Ｒｄ（ｊ）と論理ゲート１５６の出力信号とのＡＮＤ論理演算結果をノードＮ１０に出力する論理ゲート１５７とを有する。制御信号ＷＥおよびＲＳは、データ読出系回路（センスアンプ１２０等）の信号と同様に、固定電圧Ｖｓｓ（Ｌレベル）から電源電圧Ｖｃｃ２（Ｈレベル）の振幅を有するものとする。すなわち、ロウデコード信号Ｒｄ（ｊ）は、対応するメモリセル行が選択された場合に、Ｈレベル（電源電圧Ｖｃｃ２）に活性化される。

論理回路１５５によって、ノードＮ１０の電圧は、データ書込時（制御信号ＷＥ＝Ｈレベル）およびデータ読出時におけるバイアス電圧印加時（制御信号ＲＳ＝Ｈレベル）の各々において、対応するメモリセル行が選択されたときにＨレベル（電源電圧Ｖｃｃ２）に設定され、それ以外にはＬレベル（固定電圧Ｖｓｓ）に設定される。

インバータ１７０は、電源電圧Ｖｃｃ２および固定電圧Ｖｓｓの間にＣＭＯＳインバータを構成するように接続された、ＰチャネルＭＯＳトランジスタ１７２およびＮチャネルＭＯＳトランジスタ１７４を有する。トランジスタ１７２および１７４の各ゲートはノードＮ１０と接続され、トランジスタ１７２および１７４の接続ゲートは、ノードＮ１２に接続される。

レベル変換回路１６０は、ノードＮ１１とノードＮｇおよび／Ｎｇとの間にそれぞれ接続されたＰチャネルＭＯＳトランジスタ１６１および１６２と、ノードＮｇおよび／Ｎｇと固定電圧Ｖｓｓの間にそれぞれ接続されたＮチャネルＭＯＳトランジスタ１６３および１６４とを有する。トランジスタ１６１のゲートはノード／Ｎｇと接続され、トランジスタ１６２のゲートはノードＮｇと接続される。トランジスタ１６３のゲートはインバータ１７０の出力ノードに相当するノードＮ１２と接続され、トランジスタ１６４のゲートはノードＮ１０と接続される。

レベル変換回路１６０は、ノードＮ１０がＨレベル（電源電圧Ｖｃｃ２）に設定されたときには、出力ノードＮｇをＨレベル（電源電圧Ｖｃｃ１）に設定し、ノードＮ１０が、Ｌレベル（固定電圧Ｖｓｓ）に設定されたときには、出力ノードＮｇをＬレベル（固定電圧Ｖｓｓ）に設定する。ノードＮｇは、対応するドライバトランジスタ８６のゲートと接続される。ノード／Ｎｇの電圧は、ノードＮｇとは反転レベルに設定される。

このように、レベル変換回路１６０は、対応するメモリセル行の行選択結果に基づく、論理回路１５５の出力信号の振幅を増大させて、ドライバトランジスタ８６のゲートへに伝達する。

電流供給トランジスタ１６５は、電源電圧Ｖｃｃ１とノードＮ１１との間に接続されて、そのゲートに制御信号ＲＳを受けるＰチャネルＭＯＳトランジスタで構成される。したがって、電流供給トランジスタ１６５は、制御信号ＲＳのレベルに応じて、レベル変換回路１６０の動作電流を制御する。

具体的には、制御信号ＲＳのＬレベル期間においては、電流供給トランジスタ１６５がフルにターンオンして動作電流を供給するので、レベル変換回路１６０は高速に動作することができる。これに対して、制御信号ＲＳのＨレベル期間においては、電流供給トランジスタ１６５のゲート電圧が電源電圧Ｖｃｃ１と固定電圧Ｖｓｓとの中間レベルであるＶｃｃ２に設定されることから、電流供給トランジスタ１６５の通過電流は減少する。この結果、レベル変換回路１６０は、動作電流が絞られて動作が低速化される。

したがって、データ書込動作においては、動作電流をフルに供給されたレベル変換回路１６０によって、選択行のドライバトランジスタ８６のゲート電圧は、速やかにＨレベル（電源電圧Ｖｃｃ１）へ変化する。その結果、ライトディジット線ＷＤＬは電源電圧Ｖｃｃ１と結合されて、データ書込電流の供給が速やかに開始される。

これに対して、データ読出動作のバイアス磁界印加時においては、レベル変換回路１６０に対する動作電流が減少しているので、選択行のドライバトランジスタ８６のゲート電圧は、緩やかにＨレベル（電源電圧Ｖｃｃ１）へ変化する。この結果、ライトディジット線ＷＤＬに供給されるバイアス電流は、データ書込時におけるデータ書込電流よりも緩やかに立上がる。

これにより、選択メモリセルに印加されるバイアス磁界も、徐々に変化するので、データ線ＤＩＯの電圧が急激に変動することを回避して、ノイズを低減した安定的なデータ読出が可能になる。

さらに、接地電圧配線ＧＰＬに対して、トランジスタスイッチ８８を設けることにより、非選択時におけるライトディジット線ＷＤＬを、フローティング状態とすることができる。この結果、非選択のライトディジット線に対応するドライバトランジスタ８６（ＮチャネルＭＯＳトランジスタ）においては、ゲート電圧（固定電圧Ｖｓｓ）よりも、ソース電圧（ライトディジット線ＷＤＬ電圧）の方が高くなる。この結果、ゲート・ソース間に負バイアスが印加されるので、ドライバトランジスタ８６のリーク電流を削減できる。

この結果、ターンオン時での電流駆動力を大きくするために、ドライバトランジスタ８６のしきい値電圧を低く設定しても、ターンオフ時におけるリーク電流の発生を防止することができる。

［実施の形態２の変形例１］
図９は、ライトディジット線ＷＤＬへの電流供給を制御する回路群の実施の形態２の変形例１に従う構成を示す回路図である。

図９を参照して、実施の形態２の変形例に従う構成においては、図８に示した実施の形態２に従う構成と比較して、ライトディジット線ドライバ８５がＰチャネルＭＯＳトランジスタであるドライバトランジスタ８７によって構成される点が異なる。ドライバトランジスタ８７のゲートには、ノードＮｇではなく／Ｎｇが接続される。

これに伴って、トランジスタスイッチ８８は、図８に示した構成とは異なり、ＰチャネルＭＯＳトランジスタが適用されて、電源電圧Ｖｃｃ１および電源電圧配線ＶＰＬの間に接続される。また、トランジスタスイッチ８８のゲートには、制御信号ＡＣＴの反転信号である／ＡＣＴが入力される。

ライトディジット線駆動制御部１５０においては、電流供給トランジスタ１６５は、ＮチャネルＭＯＳトランジスタが適用されて、電源電圧Ｖｃｃ１およびノードＮ１１の間ではなく、ノードＮ１３および固定電圧Ｖｓｓの間に設けられる。さらに、電流供給トランジスタ１６５のゲート電圧を制御するための、電流制限制御回路１７５がさらに設けられる。

電流制限制御回路１７５は、電源電圧Ｖｃｃ２およびノードＮ１４の間に接続されたＰチャネルＭＯＳトランジスタ１７６と、ノードＮ１４および固定電圧Ｖｓｓの間に接続されたＮチャネルＭＯＳトランジスタ１７８とを有する。ノードＮ１４は、電流供給トランジスタ（ＮチャネルＭＯＳトランジスタ）１６５のゲートと接続される。トランジスタ１７６のゲートは固定電圧Ｖｓｓと接続されるため、トランジスタ１７６は、常にオン状態である。これに対してトランジスタ１７８のゲートには制御信号ＲＳが入力される。

電流制限制御回路１７５は、制御信号ＲＳに応答してノードＮ１４の電圧レベルを制御する。具体的には、制御信号ＲＳのＨレベル期間、すなわちデータ読出時のバイアス磁界印加期間において、ノードＮ１４の電圧は、電源電圧Ｖｃｃ２および固定電圧Ｖｓｓの中間レベルに設定される。この結果、電流供給トランジスタ１６５の通過電流が制限されて、レベル変換回路１６０の動作速度は低下する。すなわち、レベル変換回路１６０によるノードＮｇおよび／Ｎｇの電圧変化は緩やかである。

これに対して、制御信号ＲＳのＬレベル期間においては、ノードＮ１４は、トランジスタ１７６によって、電源電圧Ｖｃｃ２に設定される。この結果、電流供給トランジスタ１６５の通過電流は増加して、レベル変換回路１６０によるノードＮｇおよび／Ｎｇの電圧変化は速やかである。

なお、ライトディジット線駆動制御部１５０のその他の部分の構成および動作は図８に説明したのと同様であるので詳細な説明は繰返さない。したがって、ライトディジット線ＷＤＬのドライバスイッチにＰチャネルＭＯＳトランジスタを適用した場合においても、実施の形態２と同様の効果を享受することが可能である。

［実施の形態２の変形例２］
図１０は、ライトディジット線ＷＤＬへの電流供給を制御する回路群の実施の形態２の変形例２に従う構成を示す回路図である。

図１０を参照して、実施の形態２の変形例２に従う構成においては、図８に示した実施の形態２に従う構成と比較して、ＮチャネルＭＯＳトランジスタであるドライバトランジスタ８６が、対応するライトディジット線ＷＤＬと、固定電圧Ｖｓｓとの間に接続される点が異なる。さらに、スタンバイ時にライトディジット線ＷＤＬをフローティング状態とするためのトランジスタスイッチ８８の配置が省略されている。

ライトディジット線駆動制御部１５０を含むその他の部分の構成および動作は図８に説明したのと同様であるので詳細な説明は繰返さない。このような構成としても、実施の形態２と同様の効果を享受することが可能である。

なお、同一のトランジスタサイズを有するＰチャネル型ＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタでは、後者の方が電流駆動能力が大きいので、ドライバトランジスタへのＮチャネル型ＭＯＳトランジスタの採用および、トランジスタスイッチ８８の配置によって、図８に示した構成においては、特に、ライトディジット線ドライバ８５の小型化をも図ることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。 本発明の実施の形態に従うデータ読出動作の原理を説明するための概念図である。 図２に示した各状態におけるトンネル磁気抵抗素子の磁化方向を説明する概念図である。 メモリアレイ１０に対してデータ読出動作およびデータ書込動作を実行するための回路群の実施の形態１に従う構成を示す回路図である。 図４に示したデータ読出回路の主要部分の構成を示す回路図である。 本発明の実施の形態に従うデータ読出動作を説明する動作波形図である。 実施の形態１の変形例に従うデータ読出回路の主要部分の構成を示す回路図である。 ライトディジット線ＷＤＬへの電流供給を制御する回路群の実施の形態２に従う構成を示す回路図である。 ライトディジット線ＷＤＬへの電流供給を制御する回路群の実施の形態２の変形例１に従う構成を示す回路図である。 ライトディジット線ＷＤＬへの電流供給を制御する回路群の実施の形態２の変形例２に従う構成を示す回路図である。 ＭＴＪメモリセルの構成を示す概略図である。 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。 データ書込におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。 ＭＴＪメモリセルからのデータ読出を説明する概念図である。

符号の説明

１ ＭＲＡＭデバイス、５ コントロール回路、１０ メモリアレイ、２０，２１ 行選択回路、２５ 列デコーダ、８０ ワード線ドライバ、８５ ライトディジット線ドライバ、８６，８７ ドライバトランジスタ、９０ トランジスタスイッチ、１００ データ読出回路、１０５ 電流供給トランジスタ、１１０ 結合キャパシタ、１２０，１４６ センスアンプ、１３０ 電圧保持キャパシタ、１４０ 帰還スイッチ、１４５ トランジスタスイッチ、１４６ センスアンプ、１４８ ラッチ回路、１４９ プリチャージトランジスタ、１５０ ライトディジット線駆動制御部、１６０ レベル変換回路、１６５ 電流供給トランジスタ、１７５ 電流制限制御回路、ＡＤＤ アドレス信号、ＡＴＲ アクセストランジスタ、ＢＬ ビット線、ＣＡ コラムアドレス、ＤＩＯ データ線、ＤＯＵＴ 出力データ、ＦＬ 固定磁化層、ＭＣ メモリセル、Ｎ１，Ｎ２ センス入力ノード、ＲＡ ロウアドレス、ＲＤＴ 読出データ、Ｒｄ ロウデコード信号、Ｒｍａｘ，Ｒｍｉｎ 電気抵抗値（メモリセル）、ＴＢ トンネルバリア、ＴＭＲ トンネル磁気抵抗素子、Ｖｃｃ１，Ｖｃｃ２ 電源電圧、Ｖｐｃ，Ｖｐｃ＃ プリチャージ電圧、Ｖｓｓ 固定電圧、ＷＤＬ ライトディジット線、ＷＬ ワード線。

Claims (2)

1. 各々が、磁気的に書込まれた記憶データに応じた方向に磁化容易軸に沿って磁化されて、磁化方向に応じた電気抵抗を有する複数のメモリセルと、
   データ読出時に、前記複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルを介して固定電圧と電気的に結合されるデータ線と、
   少なくとも前記データ読出時に前記データ線を所定電圧と結合する電流供給回路と、
   第１の電源電圧を受けて、データ書込時にデータ書込対象となるメモリセルに対して前記磁化困難軸に沿ったデータ書込磁界を印加するための磁界印加部と、
   第２の電源電圧および前記固定電圧を受けて、前記選択メモリセルの記憶データに応じた読出データを生成するデータ読出回路とを備え、
   前記第１の電源電圧と前記固定電圧との差は、前記第２の電源電圧と前記固定電圧との差よりも大きく、
   前記磁界印加部は、
   各々が、前記複数のメモリセルの所定区分ごとに設けられ、対応する前記メモリセルの各々に対して前記磁化困難軸に沿った方向の磁界を印加するための電流の供給を選択的に受ける複数の電流配線と、
   前記複数の電流配線にそれぞれ対応して設けられ、各々が、前記第１の電源電圧および前記固定電圧の間に前記複数の電流配線の対応する１本と直列に接続される複数のドライバトランジスタと、
   前記複数の電流配線にそれぞれ対応して設けられる複数の電流配線駆動制御部とを含み、
   各前記複数の電流配線駆動制御部は、前記データ読出および書込時の各々において、前記対応する電流配線が前記選択メモリセルに対応するか否かを示す第１の制御信号に基づいて、前記複数のドライバトランジスタの対応する１つのオン・オフを制御するための第２の制御信号を生成する信号生成回路を有し、
   前記信号生成回路は、前記第２の制御信号の振幅を前記第１の制御信号の振幅よりも大きくするレベル変換機能を有する、薄膜磁性体記憶装置。
2. 各前記電流配線駆動制御部は、前記信号生成回路の動作電流を制御する動作電流制御部をさらに有し、
   前記動作電流制御部は、前記データ読出時において、前記動作電流を前記データ書込時よりも減少させる、請求項１に記載の薄膜磁性体記憶装置。

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