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WO2021230283A1 - 電力増幅用半導体装置 - Google Patents

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WO2021230283A1
WO2021230283A1 PCT/JP2021/018033 JP2021018033W WO2021230283A1 WO 2021230283 A1 WO2021230283 A1 WO 2021230283A1 JP 2021018033 W JP2021018033 W JP 2021018033W WO 2021230283 A1 WO2021230283 A1 WO 2021230283A1
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WO
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field plate
source field
power amplification
semiconductor device
layer
Prior art date
Application number
PCT/JP2021/018033
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English (en)
French (fr)
Inventor
克彦 川島
裕介 神田
賢一 宮島
Original Assignee
ヌヴォトンテクノロジージャパン株式会社
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Publication date
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Priority to JP2022522175A priority patent/JP7307856B2/ja
Priority to US17/924,642 priority patent/US12166103B2/en
Priority to EP21803656.4A priority patent/EP4135010A4/en
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    • H10D64/411—Gate electrodes for field-effect devices for FETs

Definitions

  • This disclosure relates to a semiconductor device for power amplification.
  • a field effect transistor using heterojunction gallium nitride (hereinafter, also referred to as “HEMT: High Electron Mobility Transistor”) is a two-dimensional electron gas (hereinafter, “2DEG: Two Digital) generated near the heterojunction interface due to the piezo effect.
  • HEMT High Electron Mobility Transistor
  • 2DEG Two Digital
  • a structure in which a field plate electrode having the same potential as the source electrode (hereinafter referred to as a source field plate) is generally provided between the gate electrode and the drain electrode is adopted. ing. With this structure, the electric field generated between the gate electrode and the drain electrode is dispersed by the source field plate, and the electric field between the gate electrode and the drain electrode is relaxed.
  • a second field plate electrode (corresponding to the source field plate of the present disclosure) is arranged between the gate electrode and the drain electrode, and the first is such that a part of the second field plate electrode is submerged under the umbrella of the gate electrode.
  • the structure in which the field plate electrode is arranged is described. According to this structure, the drain side end of the gate electrode having the highest electric field is on the drain electrode side of the gate electrode side end of the first field plate electrode submerged, so that the drain side end of the gate electrode is located. The portion can be covered from below by the first field plate electrode. This makes it possible to enhance the effect of electric field relaxation.
  • the lower surface of the first field plate electrode is located at a height lower than the bottom surface of the umbrella portion of the gate electrode, and therefore is close to the semiconductor layer. Therefore, there is a problem that the parasitic capacitance generated between the 2DEG surface of the semiconductor layer and the lower surface of the first field plate electrode becomes relatively large.
  • the parasitic capacitance generated between the 2DEG surface and the first field plate electrode is referred to as the parasitic capacitance between the drain and the source (hereinafter referred to as Cds). Become.
  • the capacitance value is proportional to the electrode area and inversely proportional to the distance between the electrodes.
  • the distance between the electrodes is narrow and Cds increases.
  • Cds is a parasitic capacitance that affects the power consumption of HEMT, an increase in Cds leads to an increase in power consumption.
  • an object of the present disclosure is to provide a power amplification semiconductor device capable of achieving both electric field relaxation by a source field plate and suppression of Cds.
  • the power amplification semiconductor device includes a substrate, a first nitride semiconductor layer formed on the substrate, and the first nitride semiconductor layer formed on the first nitride semiconductor layer.
  • a first opening formed in contact with the formed source electrode and drain electrode and between the source electrode and the drain electrode on the first insulating layer and formed in the first insulating layer.
  • the upper end position of the side surface of the first source field plate which is the same as or above the upper surface position of the first insulating layer in contact and which is in close contact with the gate electrode is lower than the uppermost surface position of the gate electrode.
  • a semiconductor device for power amplification capable of achieving both relaxation of the electric field between the gate electrode and the drain electrode and suppression of Cds by the source field plate is provided.
  • FIG. 1A is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment.
  • FIG. 1B is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second and fourth embodiments.
  • FIG. 1C is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment.
  • FIG. 1D is a cross-sectional view showing the structure of the power amplification semiconductor device according to the third embodiment.
  • FIG. 1E is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment.
  • FIG. 1F is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment.
  • FIG. 1A is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment.
  • FIG. 1B is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second and fourth embodiments.
  • FIG. 1G is a cross-sectional view showing the structure of the power amplification semiconductor device according to the seventh embodiment.
  • FIG. 1H is a cross-sectional view showing the structure of the power amplification semiconductor device according to the eighth embodiment.
  • FIG. 1I is a cross-sectional view showing the structure of the power amplification semiconductor device according to the eighth embodiment.
  • FIG. 1J is a diagram illustrating a mechanism of the power amplification semiconductor device according to the second embodiment.
  • FIG. 1K is a diagram illustrating a mechanism of the power amplification semiconductor device according to the second embodiment.
  • FIG. 1L is a diagram illustrating the mechanism of the power amplification semiconductor device according to the second embodiment.
  • FIG. 1M is a diagram illustrating a mechanism of the power amplification semiconductor device according to the second embodiment.
  • FIG. 1N is a diagram illustrating the mechanism of the power amplification semiconductor device according to the second embodiment.
  • FIG. 2A is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2B is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2C is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2D is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2E is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2A is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2B is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment
  • FIG. 2F is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2G is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2H is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2I is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2J is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2K is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2L is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2M is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2N is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2O is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2P is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2Q is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 2R is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment during manufacturing.
  • FIG. 3A is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment in the manufacturing process.
  • FIG. 3B is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment during manufacturing.
  • FIG. 3C is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment during manufacturing.
  • FIG. 3D is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment in the manufacturing process.
  • FIG. 3E is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment during manufacturing.
  • FIG. 3A is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment in the manufacturing process.
  • FIG. 3B is a cross-sectional view showing the structure of the
  • FIG. 3F is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment during manufacturing.
  • FIG. 3G is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment in the manufacturing process.
  • FIG. 3H is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment during manufacturing.
  • FIG. 3I is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment during manufacturing.
  • FIG. 3J is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment during manufacturing.
  • FIG. 3K is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment in the manufacturing process.
  • FIG. 3L is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment during manufacturing.
  • FIG. 3M is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment during manufacturing.
  • FIG. 3N is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment during manufacturing.
  • FIG. 3O is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment in the manufacturing process.
  • FIG. 3P is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment in the manufacturing process.
  • FIG. 3Q is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment in the manufacturing process.
  • FIG. 3R is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment during manufacturing.
  • FIG. 4A is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4B is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4C is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4D is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4E is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4A is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4B is a cross-sectional view showing the structure of the power amplification semiconductor device
  • FIG. 4F is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4G is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4H is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4I is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4J is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4K is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4L is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4M is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4N is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4O is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4P is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4Q is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4M is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4N is a cross-sectional view showing the structure of the power amplification semiconductor device
  • FIG. 4R is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4S is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4T is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 4U is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment during manufacturing.
  • FIG. 5A is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5B is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5C is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5D is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5E is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5F is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5G is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5H is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5I is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5J is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5K is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5L is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5M is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5N is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5O is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5P is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5Q is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5R is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5S is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5T is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • FIG. 5U is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment during manufacturing.
  • the power amplification semiconductor device 10 of FIG. 1A is a cross-sectional view showing the structure of the power amplification semiconductor device according to the first embodiment.
  • the semiconductor device for power amplification includes a substrate 200, a semiconductor laminate 220, a source electrode 204, a drain electrode 205, a gate electrode 206, a source field plate 209, an insulating film 203A, and the like.
  • the insulating film 203B and the insulating film 208 are provided.
  • the substrate 200 is configured by stacking a buffer layer on, for example, a Si substrate.
  • a semiconductor laminate 220 which will be described later, is epitaxially grown on the upper part of the substrate 200.
  • a SiC substrate, a sapphire substrate, or a diamond substrate may be used.
  • the original Si substrate may be peeled off and replaced with another substrate.
  • the buffer layer is, for example, a nitride semiconductor having a plurality of laminated structures of AlN and AlGaN.
  • the buffer layer may also be composed of a single layer or a plurality of layers of group III nitride semiconductors such as GaN, AlGaN, AlN, InGaN, and AlInGaN.
  • the semiconductor laminate 220 is composed of a first nitride semiconductor layer 201 formed on the substrate 200 and a second nitride semiconductor layer 202 formed on the first nitride semiconductor layer 201.
  • the first nitride semiconductor layer 201 is a GaN channel layer made of gallium nitride (GaN).
  • the first nitride semiconductor layer 201 can be formed of, for example, undoped (i-type) GaN having a thickness of 200 nm. Undoping (i-type) means that impurities are not intentionally doped during epitaxial growth.
  • the first nitride semiconductor layer 201 is not limited to GaN, and may be composed of a group III nitride semiconductor such as InGaN, AlGaN, or AlInGaN, or may contain n-type impurities.
  • the second nitride semiconductor layer 202 is an Al x Ga 1-x N barrier layer made of aluminum gallium nitride (Al x Ga 1-x N (0 ⁇ x ⁇ 1)).
  • the second nitride semiconductor layer 202 is composed of, for example, an undoped (i-type) Al x Ga 1-x N having a thickness of 20 nm and an Al composition ratio of 25%.
  • the second nitride semiconductor layer 202 is not limited to Al x Ga 1-x N, but may be composed of a group III nitride semiconductor such as AlN, InGaN, or AlInGaN, and contains n-type impurities. May be.
  • the band gap of the second nitride semiconductor layer 202 is larger than the band gap of the first nitride semiconductor layer 201.
  • the second nitride semiconductor layer 202 made of undoped (i-type) Al x Ga 1-x N and the first nitride semiconductor layer 201 made of undoped (i-type) GaN have a heterostructure. That is, the interface between the second nitride semiconductor layer 202 and the first nitride semiconductor layer 201 is heterojunctioned, and the interface between the second nitride semiconductor layer 202 and the first nitride semiconductor layer 201 has a heterobarrier. It is formed.
  • 2DEG is generated on the first nitride semiconductor layer 201 side of the hetero interface between the second nitride semiconductor layer 202 and the first nitride semiconductor layer 201, and the 2DEG surface 230 is formed.
  • the source electrode 204 is formed on the semiconductor laminate 220 and includes an ohmic portion 204A, a barrier metal portion 204B, and a wiring 204C.
  • the drain electrode 205 is formed on the semiconductor laminate 220 and includes an ohmic portion 205A, a barrier metal portion 205B, and a wiring 205C.
  • the gate electrode 206 is formed on the semiconductor laminate 220 between the source electrode 204 and the drain electrode 205, and is composed of a lower layer 206A and an upper layer 206B.
  • the lower layer 206A above the first insulating layer 203A is generally called a gate field plate.
  • the source field plate 209 is formed on the semiconductor laminate 220 between the gate electrode 206 and the drain electrode 205 so as not to cover the gate electrode 206.
  • the source field plate 209 is provided with the same potential as the source electrode 204.
  • the lower surface of the source field plate 209 facing the second nitride semiconductor layer 202 will be referred to as the lowermost surface of the source field plate.
  • FIGS. 2A to 2R are cross-sectional views showing the structure of the power amplification semiconductor device 10 in the process of manufacturing, respectively.
  • the first nitride semiconductor layer 201 is epitaxially grown on the substrate 200, and then the second nitride semiconductor layer 202 is epitaxially grown on the substrate 200 to obtain the first nitride semiconductor.
  • the layer 201 and the second nitride semiconductor layer 202 are laminated.
  • the ohmic electrode opening 240A for forming the source electrode 204 that is ohmic-bonded to the semiconductor laminate 220 and the drain electrode 205 that is ohmic-bonded to the semiconductor laminate 220 are formed by the dry etching opening.
  • the ohmic electrode opening 240B for forming is formed.
  • This dry etching opening is performed by etching the insulating film 203A, etching the second nitride semiconductor layer 202, and further etching the first nitride semiconductor layer 201 until the 2DEG surface 230 appears.
  • the ohmic portion 204A is formed in the ohmic electrode opening 240A, and the ohmic portion 205A is formed in the ohmic electrode opening 240B.
  • the ohmic part 204A and the ohmic part 205A are both made of the same material, and are, for example, materials containing Ti and Al.
  • the ohmic portion 204A and the ohmic portion 205A are formed by continuously depositing Ti and Al metals on the entire upper surface of the insulating film 203A including the region of the ohmic electrode opening 240A and the ohmic electrode opening 240B by a sputtering method. It is formed by forming a resist mask on the ohmic portion 204A and the ohmic portion 205A by photolithography and then removing the portions other than the ohmic portion 204A and the ohmic portion 205A by dry etching.
  • the ohmic portion 204A and the ohmic portion 205A may be formed by depositing Ti and Al metals on the ohmic electrode opening 240A and the ohmic electrode opening 240B, respectively, by a vapor deposition / lift-off method.
  • the semiconductor laminate 220 and the metal of Ti and Al are alloyed with each other at a high temperature exceeding 500 ° C. to perform ohmic contact between the metal and the semiconductor. It utilizes the property that when N of Ti and GaN reacts, it is easily formed into an N type.
  • an insulating film is deposited 203B made of Si 3 N 4.
  • the ohmic portion 204A and the ohmic portion 205A are covered with a photoresist mask, the insulating film 203B is removed by etching, and the insulating film 203A is exposed.
  • a gate opening 250 for Schottky joining the lower layer 206A and the second nitride semiconductor layer 202 is formed in the insulating film 203A.
  • the gate opening 250 is formed by opening a pattern by resist-coated photolithography and then etching and removing the insulating film 203A until the upper surface of the second nitride semiconductor layer 202 is exposed.
  • This etching is usually is realized by a dry etching the Si 3 N 4 with a gas containing CF 4, it may be realized by wet etching using HF. Alternatively, it may be realized by a method of synthesizing the dry etching and the wet etching.
  • the lower layer 206A and the upper layer 206B are continuously deposited on the entire upper surface of the insulating film 203A including the insulating film 203B and the gate opening 250 by a sputtering method.
  • the sputtering method is a method of depositing a desired metal material on the surface of a semiconductor substrate facing the target by colliding accelerated ions with the target surface of the metal species to be deposited on the semiconductor substrate.
  • the lower layer 206A needs to be Schottky-bonded to the second nitride semiconductor layer 202. Therefore, the lower layer 206A is, for example, a metal containing TiN.
  • the upper layer 206B is for lowering the overall resistance value of the gate electrode 206. Therefore, the upper layer 206B is, for example, a metal containing Al.
  • TiN in the material example of the lower layer 206A is a highly refractory metal. Therefore, the lower layer 206A also functions as a barrier metal at high temperature between the upper layer 206B and the second nitride semiconductor layer 202.
  • a resist mask 210A having a pattern is formed in the formed region of the gate electrode 206 by photolithography patterning so that only the desired region of the upper layer 206B remains.
  • the upper layer 206B in the region where the resist mask 210A is not formed is removed by vertical dry etching, and the dry etching is stopped when the lower layer 206A is exposed.
  • the resist mask 210A is removed with, for example, an organic solvent.
  • a resist mask 210B is formed by photolithography patterning so as to cover the upper layer 206B and the desired region of the lower layer 206A.
  • the lower layer 206A is removed by dry etching.
  • the end point of this etching is where the insulating film 203A is exposed.
  • the resist mask 210B is removed with, for example, an organic solvent.
  • the resist mask 210B may be formed closer to the drain electrode 205 side than the gate opening 250.
  • the insulating film 208 is deposited on the entire upper surface of the insulating film 203A including the insulating film 203B, the lower layer 206A, and the upper layer 206B.
  • the source field plate 209 is formed on the flat surface of the insulating film 208 of the gate electrode 206 composed of the lower layer 206A and the upper layer 206B.
  • the source field plate 209 for example, Ti and Al are continuously deposited on the entire upper surface of the insulating film 208 by a sputtering method, and then a resist mask is formed at a desired position by photolithography, and the portion not covered with the resist mask. Is formed by removing with dry etching.
  • the insulating film 203B and the insulating film 208 on the ohmic portion 204A and the insulating film 203B and the insulating film 208 on the ohmic portion 205A are etched and opened, and the contact portion 270A and the contact portion 270B are opened. And form.
  • a barrier metal portion 204B and a barrier metal portion 205B made of a refractory metal such as W and TiN are placed on the contact portion 270A and the contact portion 270B, respectively.
  • a wiring 204C and a wiring 205C made of a metal made of, for example, Au, Al, or Cu are formed on the barrier metal portion 204B and the barrier metal portion 205B by a plating method, respectively. ..
  • the power amplification semiconductor device 10 shown in FIG. 1A is completed.
  • the gate electrode 206 is described as being composed of the lower layer 206A and the upper layer 206B.
  • the gate electrode 206 does not necessarily have to be limited to a structural example including the lower layer 206A and the upper layer 206B.
  • the gate electrode 206 has a structure having no layer structure (hereinafter, “integrated structure”). It may also be referred to as).
  • the material of the gate electrode 206 having an integrated structure may be any metal material capable of Schottky-bonding the gate electrode 206 and the second nitride semiconductor layer 202. Specifically, for example, Ni, TiN, Pt. , Pd, Cu, Ta, TaN, W, WSi, Al and the like.
  • the gate electrode 206 when the gate electrode 206 is composed of the lower layer 206A and the upper layer 206B, the lower layer 206A and the upper layer 206B can be made of different materials.
  • the above is a method for manufacturing a power amplification semiconductor device 10 in which a gate electrode 206 and a source field plate 209 are manufactured by a sputtering / dry etching method.
  • the power amplification semiconductor device 10 includes a gate electrode 206 and a source field plate. It is also possible to manufacture 209 by a vapor deposition / lift-off method.
  • a photoresist mask is formed so that the electrode forming region is opened, and a metal composed of Ni and Au is continuously vapor-deposited from the upper layer thereof.
  • the metal to be deposited on the semiconductor substrate is deposited on the semiconductor substrate by heating it in a vacuum to a temperature higher than the melting point by resistance heating or an electron beam and melting it.
  • the photoresist mask is removed with an organic solvent.
  • the electrodes on the photoresist mask are removed at the same time as the photoresist mask.
  • the gate electrode 206 having the lower layer 206A as Ni and the upper layer 206B as Au is left in the gate electrode 206 portion of the opening of the photoresist mask.
  • the vapor deposition / lift-off method has the advantages of being simple in terms of manufacturing method and causing less damage to the semiconductor substrate, but the sputtering / dry etching method is superior in terms of dimensional accuracy.
  • Cds which has a strong correlation with the low power consumption characteristics of a semiconductor device for power amplification for high frequencies, is the capacitance generated between the source field plate and the electrodes formed on the facing 2DEG surfaces 230. This capacitance is inversely proportional to the electrode spacing and proportional to the electrode area.
  • the present invention is characterized in that the height position of the lowermost surface of the source field plate is higher than the position of the lower surface of the gate field plate, so that the distance is wider than the electrode spacing in Patent Document 1. Therefore, the capacitance generated between the electrodes in the power amplification semiconductor device 10 is smaller than the capacitance generated between the electrodes in Patent Document 1.
  • the power amplification semiconductor device 10 having the above configuration, it is possible to achieve both relaxation of the electric field between the gate electrode and the drain electrode by the source field plate and suppression of Cds.
  • the height HG of the uppermost surface of the gate electrode 206 can be made higher than the height HS of the upper end position of the side surface closest to the gate side, so that the gate resistance Rg is reduced. can do. This is because the gate resistance Rg is generally inversely proportional to the cross-sectional area of the gate electrode.
  • this structure can easily reduce the parasitic capacitance (hereinafter referred to as Cgs) generated between the side surface of the gate electrode 206 and the side surface of the source field plate 209 which is in close contact with the gate side.
  • Cgs parasitic capacitance
  • the upper surface portion of the gate electrode 206 in FIG. 1A is protected with an insulating film made of Si 3 N 4 and then a source field plate.
  • a structure in which 209 covers the gate electrode 206 is common.
  • the height of the uppermost surface of the gate electrode 206 cannot be sufficiently increased due to the problem of manufacturing stability of the step coverage of the covering portion covering the upper surface of the gate electrode 206. This is because if the height is increased, a problem occurs in the covering property of the source field plate due to cracks, and as a result, the resistance component of the source field plate varies.
  • the structure of the present invention having a shape in which the source field plate 209 does not cover the gate electrode 206 can reduce the gate resistance Rg as compared with a general semiconductor device for power amplification.
  • the gain characteristics in the high frequency band can be further improved as compared with the general power amplification semiconductor device.
  • FIG. 1A there is a slight gap between the drain end of the gate field plate made of the lower layer 206A and the gate side end of the source field plate 209, but if this gap is too wide, the electric field of the source field plate The mitigation effect becomes weaker, the increase in parasitic capacitance (hereinafter referred to as Cgd) between the gate and drain cannot be ignored, and the gain decreases.
  • Cgd parasitic capacitance
  • the electric field dispersion can be corrected by adjusting the length of the source field plate 209 in the X direction shown in FIG. 1A, so that no problem occurs.
  • the X direction is a direction from the source electrode to the drain electrode in a cross-sectional view.
  • the power amplification semiconductor device 11 of FIG. 1B is a cross-sectional view showing the structure of the power amplification semiconductor device according to the second embodiment.
  • the power amplification semiconductor device 11 includes a substrate 200, a semiconductor laminate 220, a source electrode 204, a drain electrode 205, a gate electrode 206, a source field plate 209, and an insulating film 203A. , The insulating film 203B and the insulating film 208 are provided.
  • the difference from the power amplification semiconductor device 10 of FIG. 1A is that the source field plate 209 has a stepped shape.
  • the lower side is referred to as a first source field plate and the upper side is referred to as a second source field plate.
  • 3A to 3R are cross-sectional views showing the structure of the power amplification semiconductor device 11 in the process of manufacturing, respectively.
  • the insulating film 203B includes the gate opening 250 and forms a wider opening 350. At this time, the opening close to the ohmic portion 205A becomes the boundary between the lower and upper stages of the source field plate 209.
  • a gate opening 250 is formed to expose the second nitride semiconductor layer 202.
  • the gate electrodes 206 (206A, 206B) are formed by the same manufacturing method as the steps described in FIGS. 2H to 2N of the first embodiment.
  • the insulating film 208B is deposited on the entire surface.
  • the source field plate 209 is deposited.
  • the source electrode 204 and the drain electrode 205 are formed by the same manufacturing method as the steps described in FIGS. 2Q to 2R of the first embodiment.
  • the power amplification semiconductor device 11 shown in FIG. 1B is completed.
  • FIG. 1N shows a comparison between the electric field distribution in the X direction and the parasitic capacitance Cds generated on the source field plate 209 and the 2DEG surface 230 of the semiconductor laminate 220.
  • FIG. 1N (a) shows no source field plate 209, FIG. 1N (b) shows source field plate 209 arranged, FIG. 1N (c) shows more source field plates than FIG. 1N (b).
  • FIG. 1N (d) in FIG. 1N is a case where the source field plate 209 is stepped.
  • the electric field peak at the drain side end position on the lower surface of the source field plate is the drain side end position on the lower surface of the second source field plate. It is dispersed up to X3). At this time, since the distance between the 2DEG surface 230 and the lower surface of the second source field plate becomes long, the parasitic capacitance Cds is smaller than that in FIG. 1N (c).
  • the present embodiment has a structure that achieves both relaxation of the electric field and reduction of the parasitic capacitance Cds.
  • the desirable dimensions of the source field plate 209 will be described with reference to FIG. 1B. That is, it is a condition regarding the X direction and the Y direction deduced from the effect mechanism of making the source field plate stepped.
  • the height of the uppermost surface of the gate electrode 206 is HG
  • the height of the upper end position of the side surface closest to the gate side of the first source field plate is HS1
  • the height of the upper end position is closest to the gate side of the second source field plate.
  • the height of the upper end position of the side surface is HS2.
  • the uppermost surface gate side end position of the drain electrode 205 is viewed from the uppermost surface drain side end position of the gate electrode 206, it is blocked by the source field plate 209. That is, when shielded by the source field plate 209, it is effective in reducing the parasitic capacitance Cgd between the gate and drain electrodes. That is, HS2> HG is desirable.
  • FIG. 1J and Fig. 1K show the angle at which the uppermost surface gate side end position of the drain electrode 205 is viewed from the uppermost surface drain side end position of the gate electrode 206.
  • FIG. 1J shows the case where the second source field plate is relatively high
  • FIG. 1K shows the case where the second source field plate is relatively low.
  • the elevation angle ⁇ 1 when the uppermost surface gate side end position of the second source field plate is viewed from the uppermost surface drain side end position of the gate electrode 206 is from the uppermost surface gate side end position of the second source field plate. It is larger than the elevation angle ⁇ 2 when the position of the uppermost gate side end of the drain electrode 205 is viewed. That is, when expressed using the elevation angle, ⁇ 1> ⁇ 2. By making this relationship, the shielding effect can be strengthened.
  • FIG. 1L shows a case where the difference between the height of the first source field plate and the height of the second source field plate is large
  • FIG. 1M shows the case where the difference between the height of the first source field plate and the height of the second source field plate is small.
  • the elevation angle ⁇ 3 when the lower surface drain side end position of the second source field plate is viewed from the lower surface drain side end position of the first source field plate is the second source field plate.
  • the portion of the 2DEG surface 230 that is not depleted by the source field plate 209 is the portion on the drain electrode 205 side from the point P3 in FIG. 1L.
  • Point P3 is the intersection of the line drawn from the drain electrode side end of the source field plate 209 toward the 2DEG surface 230 and the 2DEG surface 230.
  • an equal electric field is also formed on the line connecting the points P1 and P2 of the source field plate 209 parallel to it.
  • Point P1 indicates the drain side end of the lower part of the source field plate 209
  • point P2 indicates the drain side end of the upper part of the source field plate 209.
  • the point P1 at which the electric field peak is desired to be lowered has the same electric field as the point P2, which means that the electric field relaxation at the point P1 is insufficient.
  • the line including the point P2 that is parallel to the reference line connecting the points P3 and P4 is a line connecting the point P2 and the point P5 in the figure, and has an equal electric field on this line. ..
  • the point P1 for which the electric field is to be relaxed appears to be deeper (farther) than the line connecting the points P2 and P5 when viewed from the reference line, that is, the electric field is lower than the point P2.
  • the point P2 is in a state where the electric field is relaxed at the point P1. This is a preferable shape condition from the viewpoint of electric field relaxation for the source field plate 209. Expressing this condition in terms of elevation angle, ⁇ 3 ⁇ 0.
  • the source field plate 209 may have a structure in which the first source field plate (209A) and the second source field plate (209B) are separated.
  • the power amplification semiconductor device 11B of FIG. 1D is a cross-sectional view showing the structure of the power amplification semiconductor device according to the third embodiment.
  • the power amplification semiconductor device 11B is a source composed of a substrate 200, a semiconductor laminate 220, a source electrode 204, a drain electrode 205, a gate electrode 206, a lower layer metal 209C, and an upper layer metal 209D.
  • a field plate 209, an insulating film 203A, an insulating film 203B, and an insulating film 208B are provided.
  • the first source field plate and the second source field plate of the source field plate 209 have the same metal film thickness due to the manufacturing method. , It is a structure that can be easily formed by depositing metal only on the second source field plate by adding another step.
  • a metal having three layers of TiN, AL, and TiN deposited as the lower metal 209C, and a low resistance metal AL as the upper metal 209D are used.
  • the AL of the lower metal 209C has a film thickness of 300 nm or more.
  • FIG. 1D is characterized by a structure having a metal layer having a lower electrical resistivity than the second source field plate only on the second source field plate.
  • the parasitic capacitance Cgs between the side surface of the upper layer 206B of the gate metal and the source field plate 209 is reduced.
  • a low resistance source field plate 209 can be obtained by thickening the metal of the second source field plate.
  • the lower metal 209C is deposited on the step formed by the insulating film 203A and the insulating film 203B.
  • the metal to be deposited can be made of high quality, which is denser and has lower electrical resistance when it is deposited on the flat part of the step than when it is deposited on the side wall of the step.
  • the upper layer metal 209D which is a thick film low resistance metal, is additionally deposited only on the upper second source field plate.
  • the lower metal 209C and the upper metal 209D do not have to be dissimilar metals as described above, and may be the same kind of metal.
  • a metal composed of AL may be deposited on the lower metal 209C, and then AL may be deposited again as the upper metal 209D.
  • the power amplification semiconductor device 11 of FIG. 1B is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fourth embodiment.
  • the power amplification semiconductor device 11 includes a substrate 200, a semiconductor laminate 220, a source electrode 204, a drain electrode 205, a gate electrode 206, a source field plate 209, and an insulating film 203A. , The insulating film 203B and the insulating film 208B are provided.
  • Table 1 shows the combinations of the insulating films 203B and 208B of the power amplification semiconductor device 11.
  • the insulating films 203B and 208B described with respect to the structure of the semiconductor device for power amplification according to the first to third embodiments are the case of the combination A of the insulating films in Table 1, and the lower insulating films 203B are from Si 3 N 4.
  • the upper insulating film 208B is made of Si 3 N 4 .
  • SiO 2 is an insulating film, it does not necessarily have to be Si 3 N 4 , and SiO 2 having a lower dielectric constant is also possible.
  • the relative permittivity of Si 3 N 4 is about 7
  • the relative permittivity of SiO 2 is about 4
  • SiO 2 is an insulating film having a lower dielectric constant.
  • a low dielectric constant insulating film there is also SiON in which O and N are mixed crystals, which is also a candidate as a low dielectric constant film.
  • SiO 2 is described as an example.
  • the manufacturing method is the same as the method of the second embodiment described with reference to FIGS. 3A to 3R, and the description thereof will be omitted.
  • Deposition temperature conditions, the etching time condition is generated with the film quality change, Common deposition for Si 3 N 4, SiO 2, may be used etching conditions.
  • This structure (combination of FIG. 1B and Table 1B) has the effect of further reducing the parasitic capacitance Cds between the second source field plate and the 2DEG surface 230.
  • the power amplification semiconductor device 11C of FIG. 1E is a cross-sectional view showing the structure of the power amplification semiconductor device according to the fifth embodiment.
  • the power amplification semiconductor device 11C includes a substrate 200, a semiconductor laminate 220, a source electrode 204, a drain electrode 205, a gate electrode 206, a source field plate 209, and an insulating film 203A. , The insulating film 203B, the insulating film 203C, and the insulating film 208B.
  • This manufacturing method is called the sidewall process. It is a manufacturing method often used when forming a fine gate dimension of 0.25 ⁇ m or less without using an electron beam (EB) drawing method, which has a poor manufacturing throughput and a high cost.
  • EB electron beam
  • 4A to 4U are cross-sectional views showing the structure of the power amplification semiconductor device 11C in the process of manufacturing, respectively.
  • FIG. 4E is the same as the manufacturing method from FIGS. 2A to 2E described above, and the description thereof will be omitted.
  • the region where the gate electrode 206 is formed is patterned with a photoresist, and the insulating film 203B and the insulating film 203A are continuously etched to form the opening 450. At that time, the process is performed until the outermost surface of the semiconductor laminate 220 is exposed.
  • the insulating film 203C is deposited on the entire surface.
  • a wall of the insulating film 203C is formed on the side surface of the opening 450.
  • the resist mask 400 is formed so that the region forming the gate electrode 206 is opened.
  • the insulating film 203C is etched using the resist mask 400 until the surface of the insulating film 203B is exposed. At that time, as shown in FIG. 4I, only the wall of 203C on the side surface (side) of the openings 450, 203B, 203A remains. The dimension between the sidewalls is shorter than the original dimension of the opening 450 by the wall.
  • the manufacturing method that realizes miniaturized dimensions is the sidewall process.
  • the gate electrode 206 is formed by the same manufacturing method as in FIGS. 2H to 2N described above.
  • the insulating film 208B is deposited on the entire surface.
  • the source field plate 209 is deposited by the method already described as shown in the figure.
  • the source electrode 204 and the drain electrode 205 are formed by the same manufacturing method as the steps described in FIGS. 2Q to 2R of the first embodiment, and the power amplification semiconductor device 11C is completed. do.
  • Table 2 shows an example of the combination of the insulating film 208B and the insulating film 203C.
  • the embodiment 2 has already been performed. It provides the above-mentioned combination A in Table 1 of FIG. 1B and, as a result, a second manufacturing method that remains unchanged and forms the same structure.
  • the gate electrode is used due to the manufacturing method. Since the side surface (sidewall portion) of the 206 is made of the same material as the insulating film 203C, SiO 2 is formed on the side surface of the gate electrode 206.
  • the power amplification semiconductor device 11D of FIG. 1F is a cross-sectional view showing the structure of the power amplification semiconductor device according to the sixth embodiment.
  • the power amplification semiconductor device 11D includes a substrate 200, a semiconductor laminate 220, a source electrode 204, a drain electrode 205, a gate electrode 206, a source field plate 209, and an insulating film 203A.
  • the insulating film 203B and the insulating film 208C are provided.
  • the insulating film 203A corresponds to the first insulating layer
  • the insulating film 208C corresponds to the second insulating layer.
  • 5A to 5U are cross-sectional views showing the structure of the power amplification semiconductor device 11D in the process of manufacturing, respectively.
  • the manufacturing method is the same as that of FIGS. 2A to 2N described above, and the description thereof will be omitted.
  • FIG. 5O shows a state in which the insulating film 208C made of SiO 2 is deposited on the entire surface after the gate electrode 206 is formed.
  • FIG. 5P is a diagram in which the resist mask 500 for photoresist is patterned so that the opening 550 of the first source field plate is opened.
  • FIG. 5Q shows a state in which the insulating film 208C is etched using the resist mask 500 for photoresist as a mask.
  • the insulating film 208C contains SiO 2 , if it is etched with buffered hydrofluoric acid, the insulating film 203A under the insulating film 203A is Si 3 N 4 having a slow etching rate with respect to hydrofluoric acid. Etching processing can be selectively performed with good controllability.
  • FIG. 5R shows a state in which the insulating film 208C is etched to remove the photoresist.
  • the source field plate 209 is formed by the same method as before, it becomes as shown in FIG. 5S.
  • the gate side of the source field plate 209 is covered with the insulating film 208C because the mask for patterning of the source field plate 209 is larger than the contact window of FIG. 5R. ..
  • the power amplification semiconductor device 11D is completed as shown in FIG. 5U.
  • the insulating film 208C has an opening 550 below the first source field plate, and the first source field plate has a structure in which the insulating film 203A comes into contact with the insulating film 203A via the opening 550. At this time, the lowermost position of the first source field plate is at the same height as the lowermost position of the lower layer 206A in contact with the insulating film 203A. Therefore, the electric field relaxation effect at the drain end position of the lower layer 206A becomes stronger. In addition, the Cgd reduction effect of the source field plate 209 is large, and high gain can be achieved by low Cgd.
  • the parasitic capacitance Cds tends to increase because the lowermost position is close to the 2DEG surface 230. Therefore, as described in the second embodiment, in that case, the length LF1 of the lowermost surface of the source field plate 209 may be shortened, and the weakening electric field relaxation effect is obtained by the second source field plate in the upper stepped stage.
  • the length LF2 may be lengthened and corrected.
  • the insulating film 208C is a film having a low dielectric constant, so that the parasitic capacitance Cds with the semiconductor surface increases slowly, and the efficiency characteristics are not sacrificed.
  • the structure of the power amplification semiconductor device 11D improves the trade-off between Cgd and Cds, which has been conventionally generated, and makes it possible to provide a power amplification semiconductor device having an excellent characteristic balance.
  • the power amplification semiconductor device 11E of FIG. 1G is a cross-sectional view showing the structure of the power amplification semiconductor device according to the seventh embodiment.
  • the power amplification semiconductor device 11E includes a substrate 200, a semiconductor laminate 220, a source electrode 204, a drain electrode 205, a gate electrode 206, a source field plate 209, and an insulating film 203A.
  • the insulating film 203B, the insulating film 208B, and the protective film 210 are provided.
  • the protective film 210 is an insulating film that protects the source field plate 209.
  • the semiconductor device 11E for power amplification is formed by depositing , for example, an insulating film 210 made of SiO 2 having a low dielectric constant. can do.
  • the surface parallel to the Y direction on the upper side of the stepped source field plate 209 faces the surface parallel to the Y direction of the drain electrode 205, and when the drain electrodes are close to each other, the parasitic capacitance Cds between the electrodes is ignored. become unable.
  • the protective film 210 of the source field plate 209 is generally made of Si 3 N 4 , but since the parasitic capacitance Cds is proportional to the relative permittivity, the lower the dielectric constant of the protective film, the more desirable. Therefore, the seventh embodiment is characterized by a structure in which the protective film 210 is replaced with a SiO 2 having a low dielectric constant from the usual Si 3 N 4.
  • GaN FETs In the future, as applications of GaN FETs, not only power amplifiers for base stations with a frequency of 6 GHz or less, which is currently the mainstream, but also applications in the millimeter wave band of the high frequency band, or applications of lower voltage for mobile terminals will be applied. If so, the gate-drain distance is shortened and the drain electrode is closer to the source field plate 209.
  • the insulating film structure does not increase the parasitic capacitance Cds as in the seventh embodiment, high efficiency characteristics can be obtained even with the shortened gate-drain distance, and millimeter wave application and low voltage application for mobile terminals can be obtained. It is effective for.
  • the power amplification semiconductor device 10A of FIG. 1H is a cross-sectional view showing the structure of the power amplification semiconductor device according to the eighth embodiment.
  • the power amplification semiconductor device 10A includes a substrate 200, a semiconductor laminate 220, a source electrode 204, a drain electrode 205, a gate electrode 206, a source field plate 209, and an insulating film 203A. , The insulating film 203B and the insulating film 208 are provided.
  • the length of the lower layer 206A in the X direction is on the drain side. This is the case when it is asymmetrically lengthened.
  • the resist mask 210B which is the patterning mask of the lower layer 206A of FIG. 2L, is adjusted so as to be longer on the drain side, it is asymmetrically lengthened on the drain side. Can be done.
  • the gate electrode 206 has a protrusion made of the lower layer 206A on the drain side.
  • the protrusion will be located below the bottom surface of the source field plate 209. Due to this shape, the drain side end of the lower layer 206A where the electric field is strongest is completely protected by the source field plate 209, so that the electric field relaxation is effective.
  • the amount of the protrusion sunk into the lower part of the source field plate 209 is the length LE from the gate end position of the source field plate 209 to the drain end of the lower layer 206A as shown in FIG. 1I.
  • This length LE must not exceed the length LF1 of the bottom surface of the source field plate 209. If it exceeds the limit, the source field plate will be effectively shielded from the viewpoint of the semiconductor laminate 220, and the effect will be lost.
  • the amount LE of the protrusion is less than half the length LF1 of the lowermost surface of the source field plate 209.
  • the power amplification semiconductor device 11 of the second embodiment shown in FIG. 1B may be provided with the protrusion of the lower layer 206A, and the same effect may be obtained. Is obtained.
  • the power amplification semiconductor device has been described above based on the first to eighth embodiments, but the present disclosure is not limited to these embodiments. As long as it does not deviate from the gist of the present disclosure, one or a plurality of embodiments of the present disclosure may be obtained by subjecting these embodiments to various modifications which a person skilled in the art can think of, or by combining components in different embodiments. It may be included within the scope of the embodiment.
  • This disclosure can be widely used for power amplification semiconductor devices.

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Abstract

電力増幅用半導体装置（１１）は、第１窒化物半導体層（２０１）と第２窒化物半導体層（２０２）とからなる半導体積層体（２２０）の上に形成されたソース電極（２０４）、ドレイン電極（２０５）、及びゲート電極（２０６）と、ゲート電極（２０６）とドレイン電極（２０５）との間の半導体積層体（２２０）の上に形成された、ソース電極（２０４）と同電位が与えられたソースフィールドプレート（２０９）と、を有し、ソースフィールドプレート（２０９）は、階段状であり、電界緩和のために、上段の長さＬＦ２を延長しても、ソースフィールドプレート（２０９）と２ＤＥＧ面（２３０）に発生する寄生容量Ｃｄｓの増大が抑制される。

Description

電力増幅用半導体装置
　本開示は、電力増幅用半導体装置に関する。
　ヘテロ接合窒化ガリウム（ＧａＮ）を利用した電界効果トランジスタ（以下、「ＨＥＭＴ：Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ」とも称する）は、ピエゾ効果によりヘテロ接合界面近傍に生じる２次元電子ガス（以下、「２ＤＥＧ：Ｔｗｏ　Ｄｉｍｅｎｓｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　ＧａＡｓ」とも称する）の高移動度による高速動作性と、比較的広いバンドギャップを有するＧａＮの特徴を生かした高耐圧特性とによって、高周波向け高出力電力増幅用半導体装置（パワーアンプデバイス）として期待されている。
　ＧａＮを利用したＨＥＭＴ特有の課題として、高電圧印加前に比べて高電圧印加後のオン抵抗の値が上昇する現象である電流コラプスの発生が挙げられる。以下、電流コラプスを簡単に説明する。ドレイン電極とゲート電極との間の高電界によって発生したホットエレクトロンが、半導体内部、半導体上部に設けられた絶縁膜内部、及び、半導体と絶縁膜との界面に存在する捕獲準位に捕獲されることで、捕獲準位が負に帯電する。その結果、２ＤＥＧの走行キャリアである電子にとって、負に帯電された捕獲準位は同じ電荷であるため反発し、２ＤＥＧの電子キャリア濃度が減少し、オン抵抗が上昇する。
　ＧａＮを利用したＨＥＭＴの電流コラプスを抑制するために、一般に、ゲート電極とドレイン電極との間に、ソース電極と同電位のフィールドプレート電極（以下、ソースフィールドプレートと称する）を設ける構造が採用されている。この構造により、ゲート電極とドレイン電極との間に発生する電界が、ソースフィールドプレートによって分散されることとなり、ゲート電極とドレイン電極との間の電界が緩和される。
　特許文献１には、ゲート電極とドレイン電極との間に第２のフィールドプレート電極（本開示のソースフィールドプレートに相当）が配置され、ゲート電極の傘の下に一部が潜り込むように第１のフィールドプレート電極が配置された構造が記載されている。この構造によると、最も電界が高くなるゲート電極のドレイン側の端部が、潜り込んだ第１のフィールドプレート電極のゲート電極側端部よりもドレイン電極側にあるため、ゲート電極のドレイン側の端部を第１のフィールドプレート電極により下側から覆うことができる。これにより、電界緩和の効果を高めることができる。
国際公開第２０１４／０５００５４号
　しかしながら、特許文献１に記載された構造では、第１のフィールドプレート電極の下面は、ゲート電極の傘部の底面よりも低い高さに位置するため、半導体層に近接する。このため、半導体層の２ＤＥＧ面と第１のフィールドプレート電極の下面との間に発生する寄生容量が比較的大きくなるという問題がある。
　つまり、２ＤＥＧ面の一端はドレイン電極と接続されているため、２ＤＥＧ面と第１のフィールドプレート電極との間に発生する寄生容量は、ドレイン－ソース間の寄生容量（以下、Ｃｄｓと称する）となる。
　容量値は、電極面積に比例し、電極間間隔に反比例する。特許文献１に記載された構造では、第１のフィールドプレート電極の下面が半導体層に近接するため、電極間間隔が狭く、Ｃｄｓは増大する。
　一方、Ｃｄｓは、ＨＥＭＴの消費電力に影響を与える寄生容量であるため、Ｃｄｓの増大は消費電力の増加につながる。
　そこで、本開示は、ソースフィールドプレートによる電界緩和と、Ｃｄｓの抑制とを両立することができる電力増幅用半導体装置を提供することを目的とする。
　本開示の一態様に係る電力増幅用半導体装置は、基板と、前記基板の上に形成された第１窒化物半導体層と、前記第１窒化物半導体層の上に形成された前記第１窒化物半導体層よりバンドギャップの大きい第２窒化物半導体層と、前記第２窒化物半導体層の上に形成された第１絶縁層と、前記第２窒化物半導体層の上に互いに間隔を空けて形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間において、前記第１絶縁層の上に接触して形成され、かつ前記第１絶縁層に形成された第１開口部を経由して前記第２窒化物半導体層の上面にショットキー接合して形成されたゲート電極と、前記ゲート電極と前記ドレイン電極との間の前記第２窒化物半導体層の上に形成され、前記ソース電極と同電位が与えられた第１ソースフィールドプレートと、を有し、前記基板上面の垂直方向である第１方向において、前記第１ソースフィールドプレートの最下面位置は、前記ゲート電極と接触した前記第１絶縁層の上面位置と同一または上方であり、前記ゲート電極に最近接する前記第１ソースフィールドプレート側面の上端位置は、前記ゲート電極の最上面位置より下方である。
　ソースフィールドプレートによる、ゲート電極とドレイン電極との間の電界の緩和と、Ｃｄｓの抑制とを両立することができる電力増幅用半導体装置が提供される。
図１Ａは、実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図１Ｂは、実施の形態２、４に係る電力増幅用半導体装置の構造を示す断面図である。 図１Ｃは、実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図１Ｄは、実施の形態３に係る電力増幅用半導体装置の構造を示す断面図である。 図１Ｅは、実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図１Ｆは、実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図１Ｇは、実施の形態７に係る電力増幅用半導体装置の構造を示す断面図である。 図１Ｈは、実施の形態８に係る電力増幅用半導体装置の構造を示す断面図である。 図１Ｉは、実施の形態８に係る電力増幅用半導体装置の構造を示す断面図である。 図１Ｊは、実施の形態２に係る電力増幅用半導体装置のメカニズムを説明する図である。 図１Ｋは、実施の形態２に係る電力増幅用半導体装置のメカニズムを説明する図である。 図１Ｌは、実施の形態２に係る電力増幅用半導体装置のメカニズムを説明する図である。 図１Ｍは、実施の形態２に係る電力増幅用半導体装置のメカニズムを説明する図である。 図１Ｎは、実施の形態２に係る電力増幅用半導体装置のメカニズムを説明する図である。 図２Ａは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図２Ｂは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図２Ｃは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図２Ｄは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図２Ｅは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図２Ｆは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図２Ｇは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図２Ｈは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図２Ｉは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図２Ｊは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図２Ｋは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図２Ｌは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図２Ｍは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図２Ｎは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図２Ｏは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図２Ｐは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図２Ｑは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図２Ｒは、製造途上における実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ａは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ｂは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ｃは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ｄは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ｅは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ｆは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ｇは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ｈは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ｉは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ｊは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ｋは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ｌは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ｍは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ｎは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ｏは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ｐは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ｑは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図３Ｒは、製造途上における実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ａは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｂは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｃは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｄは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｅは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｆは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｇは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｈは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｉは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｊは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｋは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｌは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｍは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｎは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｏは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｐは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｑは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｒは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｓは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｔは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図４Ｕは、製造途上における実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ａは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｂは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｃは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｄは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｅは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｆは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｇは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｈは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｉは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｊは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｋは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｌは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｍは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｎは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｏは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｐは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｑは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｒは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｓは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｔは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。 図５Ｕは、製造途上における実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。
　（実施の形態１）
　図１Ａの電力増幅用半導体装置１０は、実施の形態１に係る電力増幅用半導体装置の構造を示す断面図である。
　図１Ａに示すように、電力増幅用半導体装置は、基板２００と、半導体積層体２２０と、ソース電極２０４と、ドレイン電極２０５と、ゲート電極２０６と、ソースフィールドプレート２０９と、絶縁膜２０３Ａと、絶縁膜２０３Ｂと、絶縁膜２０８とを備える。
　基板２００は、例えばＳｉ基板上にバッファ層が積層されて構成される。基板２００の上部には、後述する半導体積層体２２０をエピタキシャル成長させる。Ｓｉ基板に替えて、ＳｉＣ基板、サファイア基板、ダイヤモンド基板であっても構わない。半導体積層体２２０をエピタキシャル成長させた後に、元のＳｉ基板を剥離し、別の基板に張り替えても構わない。バッファ層は、例えば、ＡｌＮ及びＡｌＧａＮの複数の積層構造からなる窒化物半導体である。バッファ層は、その他に、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等のIII族窒化物半導体の単層もしくは複数層によって構成されてもよい。
　半導体積層体２２０は、基板２００上に形成された第１窒化物半導体層２０１と、第１窒化物半導体層２０１上に形成された第２窒化物半導体層２０２とから構成される。
　第１窒化物半導体層２０１は、窒化ガリウム（ＧａＮ）からなるＧａＮチャネル層である。第１窒化物半導体層２０１は、例えば、厚さ２００ｎｍのアンドープ（ｉ型）ＧａＮによって構成することができる。アンドープ（ｉ型）とは、エピタキシャル成長時に不純物が意図的にドーピングされていないことを意味する。なお、第１窒化物半導体層２０１は、ＧａＮに限らず、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等のIII族窒化物半導体によって構成されてもよく、また、ｎ型の不純物が含まれていてもよい。
　第２窒化物半導体層２０２は、窒化アルミニウムガリウム（ＡｌｘＧａ１－ｘＮ（０≦ｘ≦１））からなるＡｌｘＧａ１－ｘＮバリア層である。第２窒化物半導体層２０２は、例えば、厚さ２０ｎｍでＡｌ組成比が２５％のアンドープ（ｉ型）ＡｌｘＧａ１－ｘＮによって構成される。なお、第２窒化物半導体層２０２は、ＡｌｘＧａ１－ｘＮに限らず、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等のIII族窒化物半導体によって構成されてもよく、また、ｎ型の不純物が含まれていてもよい。
　本実施形態において、第２窒化物半導体層２０２のバンドギャップは、第１窒化物半導体層２０１のバンドギャップより大きい。また、アンドープ（ｉ型）ＡｌｘＧａ１－ｘＮからなる第２窒化物半導体層２０２とアンドープ（ｉ型）ＧａＮからなる第１窒化物半導体層２０１とはヘテロ構造となっている。つまり、第２窒化物半導体層２０２と第１窒化物半導体層２０１との界面はヘテロ接合されており、第２窒化物半導体層２０２と第１窒化物半導体層２０１との界面にはヘテロ障壁が形成されている。
　この結果、第２窒化物半導体層２０２と第１窒化物半導体層２０１とのヘテロ界面の第１窒化物半導体層２０１側には２ＤＥＧが発生し、２ＤＥＧ面２３０が形成される。
　ソース電極２０４は、半導体積層体２２０の上に形成され、オーミック部２０４Ａと、バリア金属部２０４Ｂと、配線２０４Ｃとからなる。
　ドレイン電極２０５は、半導体積層体２２０の上に形成され、オーミック部２０５Ａと、バリア金属部２０５Ｂと、配線２０５Ｃとからなる。
　ゲート電極２０６は、ソース電極２０４とドレイン電極２０５との間の半導体積層体２２０の上に形成され、下部層２０６Ａと上部層２０６Ｂとからなる。
　この第１絶縁層２０３Ａの上の下部層２０６Ａは、一般にゲートフィールドプレートと呼ばれるものである。
　ソースフィールドプレート２０９は、ゲート電極２０６を覆わないように、ゲート電極２０６とドレイン電極２０５との間の半導体積層体２２０の上に形成される。ソースフィールドプレート２０９はソース電極２０４と同電位が与えられる。
　以下、第２窒化物半導体層２０２と対向するソースフィールドプレート２０９の下面を、ソースフィールドプレート最下面と称する。
　＜製造方法の説明＞
　次に、電力増幅用半導体装置１０の製造方法について、図２Ａ～図２Ｒを参照しながら説明する。
　図２Ａ～図２Ｒは、それぞれ、製造途上における電力増幅用半導体装置１０の構造を示す断面図である。
　まず、図２Ａに示すように、基板２００に、第１窒化物半導体層２０１をエピタキシャル成長させ、続いて、第２窒化物半導体層２０２をエピタキシャル成長させることで、基板２００上に、第１窒化物半導体層２０１と、第２窒化物半導体層２０２とを積層する。
　次に、図２Ｂに示すように、第２窒化物半導体層２０２の上面全面に、Ｓｉ３Ｎ４からなる絶縁膜２０３Ａを堆積する。
　次に、図２Ｃに示すように、ドライエッチング開口により、半導体積層体２２０にオーミック接合するソース電極２０４を形成するためのオーミック電極開口部２４０Ａと、半導体積層体２２０にオーミック接合するドレイン電極２０５を形成するためのオーミック電極開口部２４０Ｂとを形成する。
　このドライエッチング開口は、絶縁膜２０３Ａをエッチングした後、第２窒化物半導体層２０２をエッチングし、さらに、第１窒化物半導体層２０１を、２ＤＥＧ面２３０が現れるまでエッチングすることで行われる。
　次に、図２Ｄに示すように、オーミック電極開口部２４０Ａにオーミック部２０４Ａを形成し、オーミック電極開口部２４０Ｂにオーミック部２０５Ａを形成する。
　オーミック部２０４Ａとオーミック部２０５Ａとは、共に同じ材料からなり、例えば、Ｔｉ、Ａｌが含まれる材料である。オーミック部２０４Ａとオーミック部２０５Ａとは、オーミック電極開口部２４０Ａとオーミック電極開口部２４０Ｂとの領域を含む絶縁膜２０３Ａの上面全面に、Ｔｉ、Ａｌの金属を連続的にスパッタ法で堆積した後、フォトリソグラフィで、オーミック部２０４Ａとオーミック部２０５Ａとにレジストマスクを形成した後、ドライエッチングによって、オーミック部２０４Ａとオーミック部２０５Ａと以外の部分を除去することで形成される。
　また、オーミック部２０４Ａとオーミック部２０５Ａとは、それぞれ、オーミック電極開口部２４０Ａとオーミック電極開口部２４０Ｂとに、Ｔｉ、Ａｌの金属を蒸着・リフトオフ法により堆積することで形成されてもよい。
　オーミック部２０４Ａとオーミック部２０５Ａとが形成された後、５００℃を超える高温で、半導体積層体２２０とＴｉ、Ａｌの金属との合金反応をさせて、金属と半導体とのオーミック接合を行う。ＴｉとＧａＮのＮが反応するとＮ型化しやすいという性質を利用している。
　次に、図２Ｅに示すように、オーミック部２０４Ａとオーミック部２０５Ａとを含む絶縁膜２０３Ａの上面全面に、Ｓｉ３Ｎ４からなる絶縁膜２０３Ｂを堆積する。
　次に、図２Ｆに示すように、オーミック部２０４Ａとオーミック部２０５Ａとをフォトレジストマスクで覆って、絶縁膜２０３Ｂをエッチング除去し、絶縁膜２０３Ａを露出させる。
　次に、図２Ｇに示すように、絶縁膜２０３Ａに、下部層２０６Ａと第２窒化物半導体層２０２とをショットキー接合させるためのゲート開口部２５０を形成する。ゲート開口部２５０は、レジスト塗布したフォトリソグラフィによってパターン開口した後に、絶縁膜２０３Ａを、第２窒化物半導体層２０２の上面が露出するまでエッチング除去することで形成される。このエッチングは、通常はＣＦ４を含むガスによるＳｉ３Ｎ４のドライエッチングによって実現されるが、ＨＦを用いたウエットエッチングによって実現されてもよい。又は、上記ドライエッチングと上記ウエットエッチングとを合成した方法によって実現されてもよい。
　次に、図２Ｈに示すように、絶縁膜２０３Ｂとゲート開口部２５０とを含む絶縁膜２０３Ａの上面全面に、下部層２０６Ａと上部層２０６Ｂとを、連続的にスパッタ法により堆積する。スパッタ法とは、半導体基板に堆積したい金属種のターゲット表面に加速したイオンを衝突させることによって、ターゲットと対向する半導体基板の表面に所望の金属材料を堆積する方法である。
　下部層２０６Ａは、第２窒化物半導体層２０２とショットキー接合する必要がある。このため、下部層２０６Ａは、例えば、ＴｉＮを含む金属である。
　上部層２０６Ｂは、ゲート電極２０６の全体の抵抗値を下げるためのものである。このため、上部層２０６Ｂは、例えば、Ａｌを含む金属である。
　ここで、下部層２０６Ａの材料例のＴｉＮは、高耐熱金属である。このため、下部層２０６Ａは、上部層２０６Ｂと第２窒化物半導体層２０２との間の高温時のバリア金属としても機能する。
　次に、図２Ｉに示すように、ゲート電極２０６の形成領域に、フォトリソグラフィのパターニングにより、上部層２０６Ｂの所望の領域のみ残るようなパターンのレジストマスク２１０Ａを形成する。
　次に、図２Ｊに示すように、レジストマスク２１０Ａが形成されていない領域の上部層２０６Ｂを、垂直的にドライエッチングを行うことで除去し、下部層２０６Ａが露出した時点でドライエッチングを止める。
　次に、図２Ｋに示すように、レジストマスク２１０Ａを、例えば有機溶剤で除去する。
　次に、図２Ｌに示すように、上部層２０６Ｂと、下部層２０６Ａのうちの所望の領域とを覆うように、フォトリソグラフィのパターニングによりレジストマスク２１０Ｂを形成する。
　次に、図２Ｍに示すように、下部層２０６Ａをドライエッチングにより除去する。このエッチングのエンドポイントは、絶縁膜２０３Ａが露出したところである。
　次に、図２Ｎに示すように、レジストマスク２１０Ｂを、例えば有機溶剤で除去する。ここで、レジストマスク２１０Ｂは、図２Ｌに示すように、ゲート開口部２５０よりもドレイン電極２０５側に寄せて形成してもよい。
　次に、図２Ｏに示すように、絶縁膜２０３Ｂと下部層２０６Ａと上部層２０６Ｂとを含む絶縁膜２０３Ａの上面全面に、絶縁膜２０８を堆積する。
　次に、図２Ｐに示すように、ソースフィールドプレート２０９を、下部層２０６Ａと上部層２０６Ｂとからなるゲート電極２０６の絶縁膜２０８の平坦上に形成する。ソースフィールドプレート２０９は、例えば、絶縁膜２０８上面全面にＴｉ、Ａｌを連続的にスパッタ法で堆積した後、フォトリソグラフィで、所望の位置にレジストマスクを形成し、レジストマスクで覆われていない部分をドライエッチングにより除去することで形成される。
　次に、図２Ｑに示すように、オーミック部２０４Ａ上の絶縁膜２０３Ｂ及び絶縁膜２０８と、オーミック部２０５Ａ上の絶縁膜２０３Ｂ及び絶縁膜２０８とをエッチング開口して、コンタクト部２７０Ａとコンタクト部２７０Ｂとを形成する。
　次に、図２Ｒに示すように、コンタクト部２７０Ａの上とコンタクト部２７０Ｂとの上に、それぞれ、例えば、Ｗ、ＴｉＮ等の高融点金属からなるバリア金属部２０４Ｂとバリア金属部２０５Ｂとを、スパッタ・ドライエッチング法で形成した後に、バリア金属部２０４Ｂとバリア金属部２０５Ｂとの上に、それぞれ、例えば、Ａｕ、Ａｌ、Ｃｕからなる金属による配線２０４Ｃと配線２０５Ｃとを、メッキ法で形成する。
　配線２０４Ｃと配線２０５Ｃとが形成されることで、図１Ａに示す電力増幅用半導体装置１０が完成する。
　ここでは、ゲート電極２０６の構造例について補足説明する。
　実施の形態１において、ゲート電極２０６は、下部層２０６Ａと上部層２０６Ｂとからなるとして説明した。しかしながら、ゲート電極２０６は、必ずしも、下部層２０６Ａと上部層２０６Ｂとからなる構造例に限定される必要はなく、例えば、ゲート電極２０６は、層構造を有さない構造（以下、「一体型構造」とも称する）であっても構わない。
　一体型構造のゲート電極２０６の材料は、ゲート電極２０６と第２窒化物半導体層２０２とをショットキー接合させることができる金属材料であればよく、具体的には、例えば、Ｎｉ、ＴｉＮ、Ｐｔ、Ｐｄ、Ｃｕ、Ｔａ、ＴａＮ、Ｗ、ＷＳｉ、Ａｌ等であればよい。
　実施の形態１において説明したように、ゲート電極２０６が、下部層２０６Ａと上部層２０６Ｂとからなる構成である場合には、下部層２０６Ａと上部層２０６Ｂとを互いに異なる材料とすることができる。
　以上は、ゲート電極２０６とソースフィールドプレート２０９とを、スパッタ・ドライエッチング法により製造する電力増幅用半導体装置１０の製造方法であるが、電力増幅用半導体装置１０は、ゲート電極２０６とソースフィールドプレート２０９とを、蒸着・リフトオフ法により製造することも可能である。
　蒸着・リフトオフ法は、まず、電極形成領域が開口するように、フォトレジストマスクを形成し、その上層からＮｉ、Ａｕからなる金属を連続的に蒸着する。蒸着炉の中で、半導体基板に堆積したい金属を、真空中で、抵抗加熱もしくは電子ビームで融点以上に加熱し溶解することで、半導体基板上に堆積する。次に、上記フォトレジストマスクを有機溶剤で除去する。そのとき、上記フォトレジストマスクと共に、フォトレジストマスク上の上記電極も同時に除去される。その工程によって、フォトレジストマスクの開口部のゲート電極２０６部に、下部層２０６ＡをＮｉ、上部層２０６ＢをＡｕとするゲート電極２０６が残されるという方法である。
　蒸着・リフトオフ法は、製造方法上簡便であることと、半導体基板に対するダメージも少ないという利点もあるが、寸法精度という点において、スパッタ・ドライエッチング法の方が優れている。
　＜特徴と効果＞
　一般に、高周波向け電力増幅用半導体装置の低消費電力特性と相関の強いＣｄｓは、ソースフィールドプレートと、対向する２ＤＥＧ面２３０で形成される電極の間で発生する容量である。この容量は、電極間隔に反比例し、電極面積に比例する。
　本発明では、そのソースフィールドプレート最下面高さ位置が、ゲートフィールドプレート下面位置よりも高いことを特徴とするため、特許文献１における上記電極間隔よりも間隔が拡大する。このため、電力増幅用半導体装置１０における上記電極の間で発生する容量は、特許文献１における上記電極の間で発生する容量よりも低減される。
　このように、上記構成の電力増幅用半導体装置１０によると、ソースフィールドプレートによる、ゲート電極とドレイン電極との間の電界の緩和と、Ｃｄｓの抑制とを両立することができる。
　電力増幅用半導体装置１０では、ゲート電極２０６の最上面の高さＨＧを、ゲート側に最近接した側面の上端位置の高さＨＳよりも高くすることが可能となるため、ゲート抵抗Ｒｇを低減することができる。これは、一般的にゲート抵抗Ｒｇは、ゲート電極の断面積に反比例するためである。
　また、この構造は、ゲート電極２０６の側面と、ゲート側に最近接したソースフィールドプレート２０９の側面との間で発生する寄生容量（以下、Ｃｇｓと称する）を低減しやすい。
　現在、市場で広く用いられているＧａＮを用いた一般的な電力増幅用半導体装置では、図１Ａにおけるゲート電極２０６の上面部分を、Ｓｉ３Ｎ４からなる絶縁膜で保護したのち、ソースフィールドプレート２０９がゲート電極２０６を被覆する構造が一般的である。
　このとき、ゲート電極２０６の上面を被覆する被覆部のステップカバレッジの製造安定性の問題により、ゲート電極２０６の最上面の高さを、十分に高くできない。もし高くすると、亀裂が入るなどしてソースフィールドプレートの被覆性に課題が発生し、その結果ソースフィールドプレートの抵抗成分のばらつき原因になるからである。
　よって、ソースフィールドプレート２０９がゲート電極２０６を被覆しない形状を有する本発明の構造は、一般的な電力増幅用半導体装置よりも、ゲート抵抗Ｒｇを低減することができる。
　従って、電力増幅用半導体装置によると、一般的な電力増幅用半導体装置よりも、更に、高周波帯の利得特性を向上することができる。
　なお、図１Ａにおいて、下部層２０６Ａからなるゲートフィールドプレートのドレイン端部とソースフィールドプレート２０９のゲート側端部の間に、わずかな隙間があるが、この隙間は広すぎるとソースフィールドプレートの電界緩和効果が弱くなり、ゲート・ドレイン間の寄生容量（以下、Ｃｇｄと称する）の増大が無視できなくなって、利得が下がる。
　しかし、上記の隙間が、例えば、ゲート開口部２５０の長さ程度であれば、電界分散はソースフィールドプレート２０９の図１Ａに示すＸ方向への長さ調整で補正できるため、問題は生じない。ここで、Ｘ方向とは断面視でソース電極からドレイン電極へ向かう方向である。
　（実施の形態２）
　図１Ｂの電力増幅用半導体装置１１は、実施の形態２に係る電力増幅用半導体装置の構造を示す断面図である。
　図１Ｂに示すように、電力増幅用半導体装置１１は、基板２００と、半導体積層体２２０と、ソース電極２０４と、ドレイン電極２０５と、ゲート電極２０６と、ソースフィールドプレート２０９と、絶縁膜２０３Ａと、絶縁膜２０３Ｂと、絶縁膜２０８とを備える。
　図１Ａの電力増幅用半導体装置１０と異なる点は、ソースフィールドプレート２０９が階段状の形状であることである。
　以下、階段状のソースフィールドプレート２０９において、下段側を第１ソースフィールドプレート上段側を第２ソースフィールドプレートと呼ぶ。
　＜製造方法＞
　次に、電力増幅用半導体装置１１の製造方法について、図３Ａ～図３Ｒを参照しながら説明する。
　図３Ａ～図３Ｒは、それぞれ、製造途上における電力増幅用半導体装置１１の構造を示す断面図である。
　図３Ｅまでは、図２Ａから図２Ｅまでの製造方法と同じであるので説明を省略する。
　図３Ｆにおいて、絶縁膜２０３Ｂに、ゲート開口部２５０を含み、それより広い開口部３５０を形成する。このとき、オーミック部２０５Ａに近い開口部が、ソースフィールドプレート２０９の下段と上段の境目になる。
　次に、図３Ｇに示すように、第２窒化物半導体層２０２を露出させるためにゲート開口部２５０を形成する。
　次に、図３Ｈから図３Ｎに示すように、実施の形態１の図２Ｈから図２Ｎで説明した工程と同じ製造方法でゲート電極２０６（２０６Ａ、２０６Ｂ）を形成する。
　そのあと、図３Ｏのように、全体に絶縁膜２０８Ｂを堆積する。
　次に、図３Ｐに示すように、ソースフィールドプレート２０９を堆積する。
　そして、図３Ｑから図３Ｒに示すように、実施の形態１の図２Ｑから図２Ｒで説明した工程と同じ製造方法でソース電極２０４、ドレイン電極２０５を形成する。
　配線２０４Ｃと配線２０５Ｃとが形成されることで、図１Ｂに示す電力増幅用半導体装置１１が完成する。
　＜特徴と効果＞
　ソースフィールドプレート２０９を階段状にする効果を、図１Ｎを参照しながら説明する。
　図１Ｎは、Ｘ方向の電界分布とソースフィールドプレート２０９と半導体積層体２２０の２ＤＥＧ面２３０とに発生する寄生容量Ｃｄｓの比較を示す。
　図１Ｎの（ａ）はソースフィールドプレート２０９がない場合、図１Ｎの（ｂ）はソースフィールドプレート２０９を配置した場合、図１Ｎの（ｃ）は、図１Ｎの（ｂ）よりもソースフィールドプレート２０９をＸ方向に拡張した場合、図１Ｎの（ｄ）はソースフィールドプレート２０９を階段状にした場合である。
　下部層２０６Ａのドレイン側端部（Ｘ２）の電界緩和のために、図１Ｎの（ｂ）のようにソースフィールドプレート２０９を設けるのが一般的であるが、下部層２０６Ａのドレイン側端部から分散された電界は、今度はソースフィールドプレート２０９のドレイン側（Ｘ３）にピークをもつような広がった分布になる。
　よって、図１Ｎの（ｃ）のように、できるだけ、ソースフィールドプレート２０９のＸ方向の長さが長い方が、下部層２０６Ａのドレイン側端部（Ｘ２）の電界緩和効果が強い。
　しかしながら、ソースフィールドプレート２０９が長くなるため、寄生容量Ｃｄｓが増大してしまう。
　しかし、図１Ｎの（ｄ）のようにソースフィールドプレート２０９の形状が階段状であれば、ソースフィールドプレート下面におけるドレイン側端位置の電界ピークは、第２ソースフィールドプレート下面のドレイン側端位置（Ｘ３）まで分散される。このとき、２ＤＥＧ面２３０と第２ソースフィールドプレートの下面との距離が長くなるので、寄生容量Ｃｄｓは図１Ｎの（ｃ）よりも減少する。
　つまり、本実施の形態は、電界の緩和と寄生容量Ｃｄｓの低減を両立させた構造である。
　次に、ソースフィールドプレート２０９の望ましい寸法に関し、図１Ｂを用いて説明する。すなわち、ソースフィールドプレートを階段状にすることの効果メカニズムから演繹されるＸ方向、Ｙ方向に関する条件である。
　まず、Ｘ方向であるソースフィールドプレート２０９の長さについて説明する。
　第１ソースフィールドプレートの下面の長さをＬＦ１、第２ソースフィールドプレートの下面の長さをＬＦ２としたときの、ＬＦ１とＬＦ２の関係についてである。
　先に説明したように、寄生容量Ｃｄｓを減らすためには、２ＤＥＧ面２３０に近いＬＦ１は短くした方がよい。一方で第１ソースフィールドプレートドレイン端の電界緩和のためには、ＬＦ２を長くした方がよい。つまり、ＬＦ１＜ＬＦ２が望ましいことになる。
　次に、Ｙ方向であるソースフィールドプレート２０９の高さについて説明する。
　図１Ｂにおいて、ゲート電極２０６の最上面の高さをＨＧ、第１ソースフィールドプレートのゲート側に最近接した側面の上端位置の高さをＨＳ１、第２ソースフィールドプレートのゲート側に最近接した側面の上端位置の高さをＨＳ２とする。
　実施の形態１で示したように、ＨＧ＞ＨＳ１となる。
　また、ゲート電極２０６の最上面ドレイン側端位置からドレイン電極２０５の最上面ゲート側端位置を見たとき、ソースフィールドプレート２０９によって遮られる。すなわちソースフィールドプレート２０９によってシールドされる場合は、ゲート・ドレイン電極間の寄生容量Ｃｇｄの低減に効果がある。つまり、ＨＳ２＞ＨＧが望ましい。
　次に、この第２ソースフィールドプレートによるシールドの効果を、仰角を用いて説明する。
　図１Ｊと図１Ｋを参照されたい。これらの図は、わかりやすさのために、ゲート電極２０６の最上面ドレイン側端位置からドレイン電極２０５の最上面ゲート側端位置を見た角度を図示したものである。
　図１Ｊは第２ソースフィールドプレートが比較的高い場合、図１Ｋは第２ソースフィールドプレートが比較的低い場合である。
　図１Ｊにおいて、ゲート電極２０６の最上面ドレイン側端位置から第２ソースフィールドプレートの最上面ゲート側端位置を見たときの仰角度θ１は、第２ソースフィールドプレートの最上面ゲート側端位置からドレイン電極２０５の最上面ゲート側端位置を見たときの仰角度θ２より大きい。つまり、仰角を用いて表現すると、θ１＞θ２となる。この関係にすることで、シールド効果を強めることができる。
　一方、図１Ｋでは、ゲート電極２０６の最上面ドレイン側端位置から、ドレイン電極の最上面ゲート側端位置を結んだ直線を考えたとき、第２ソースフィールドプレートの最上面が、その線を遮っていないことがわかる。つまり、仰角を用いて表現すると、θ１≦θ２となる。これでは、シールド効果が弱い。従って、θ１＞θ２が望ましい。
　次に、第１ソースフィールドプレートと第２ソースフィールドプレートの高さに関する条件について、図１Ｌと図１Ｍを用いて説明する。
　図１Ｌは第１ソースフィールドプレートの高さと第２ソースフィールドプレートの高さの差が大きい場合、図１Ｍは第１ソースフィールドプレートの高さと第２ソースフィールドプレートの高さの差が小さい場合である。
　仰角を用いて望ましい条件を表現すると、第１ソースフィールドプレートの下面ドレイン側端位置から、第２ソースフィールドプレートの下面ドレイン側端位置を見たときの仰角度θ３は、第２ソースフィールドプレートの下面ドレイン側端位置に最近接する第１窒化物半導体層と第２窒化物半導体層との界面位置からドレイン電極の最上面ゲート側端位置を見たときの仰角度θ０より小さい、つまり、θ３＜θ０である。
　以下、この理由を説明する。
　特にドレイン電極の高電圧領域では、２ＤＥＧ面２３０のうち、ソースフィールドプレート２０９により空乏化されない部分は、図１Ｌの点Ｐ３よりドレイン電極２０５側の部分である。
　点Ｐ３は、ソースフィールドプレート２０９のドレイン電極側端部から、２ＤＥＧ面２３０に向かって下ろした線と、２ＤＥＧ面２３０との交点である。
　この点Ｐ３とドレイン側上方部の点Ｐ４を結ぶ線上（仰角θ０）は、計算の結果、等電界となることがわかった。
　この等電界線を基準線として、それと平行になるソースフィールドプレート２０９の点Ｐ１と点Ｐ２を結ぶ線上も等電界となる。点Ｐ１は、ソースフィールドプレート２０９の下段のドレイン側端部を示し、点Ｐ２は、ソースフィールドプレート２０９の上段のドレイン側端部を示す。
　つまり、電界ピークを下げたい点Ｐ１は、点Ｐ２と同じ電界になっており、これでは点Ｐ１の電界緩和が不十分な状態となる。
　一方、図１Ｍにおいては、点Ｐ３と点Ｐ４を結んだ基準線に対し、平行になる点Ｐ２を含む線は、点Ｐ２と図中の点Ｐ５を結ぶ線となり、この線上では等電界となる。
　電界緩和をしたい点Ｐ１は、上記基準線からみたとき、この点Ｐ２と点Ｐ５を結んだ線より奥側（遠く）に見え、つまりは、点Ｐ２より低電界となる。点Ｐ２が、点Ｐ１の電界緩和をしている状態である。これがソースフィールドプレート２０９に対する電界緩和観点で好ましい形状条件である。この条件を仰角で表現すると、θ３＜θ０となる。
　なお、ソースフィールドプレート２０９は、図１Ｃに示したように、第１ソースフィールドプレート（２０９Ａ）と、第２ソースフィールドプレート（２０９Ｂ）が分離されている構造でもよい。
　（実施の形態３）
　図１Ｄの電力増幅用半導体装置１１Ｂは、実施の形態３に係る電力増幅用半導体装置の構造を示す断面図である。
　図１Ｄに示すように、電力増幅用半導体装置１１Ｂは、基板２００と、半導体積層体２２０と、ソース電極２０４と、ドレイン電極２０５と、ゲート電極２０６と、下層金属２０９Ｃと上層金属２０９Ｄからなるソースフィールドプレート２０９と、絶縁膜２０３Ａと、絶縁膜２０３Ｂと、絶縁膜２０８Ｂとを備える。
　既に、実施の形態１、形態２で述べたソースフィールドプレート２０９の形成方法では、製造方法上、ソースフィールドプレート２０９の第１ソースフィールドプレートと第２ソースフィールドプレートは、同じ金属膜厚となるが、第２ソースフィールドプレート上だけに、もう一工程追加して、金属を堆積すれば容易に形成できる構造である。
　たとえば、下層金属２０９Ｃとして、ＴｉＮ、ＡＬ、ＴｉＮの３層を堆積した金属、上層金属２０９Ｄとして、低抵抗金属ＡＬを用いる。
　ソースフィールドプレートの役割として、下層金属２０９Ｃも低抵抗である必要はあるので、下層金属２０９ＣのＡＬは、膜厚３００ｎｍ以上であることが望ましい。
　＜特徴と効果＞
　この図１Ｄにおいては、第２ソースフィールドプレートの上だけに、第２ソースフィールドプレートより低電気抵抗率の金属層を有する構造を特徴とする。
　第１ソースフィールドプレートの金属の高さが低い構造により、ゲート金属の上部層２０６Ｂの側面とソースフィールドプレート２０９との間の寄生容量Ｃｇｓが低減される。
　一方、第２ソースフィールドプレートの金属の厚膜化により、低抵抗のソースフィールドプレート２０９が得られる。
　ソースフィールドプレート２０９の抵抗が下がると、ソース電極２０４との接地が強くなり、高利得特性・高効率特性が得られる。
　図１Ｄからわかるとおり、下層金属２０９Ｃは、絶縁膜２０３Ａと絶縁膜２０３Ｂでつくられる段差の上に堆積される。
　堆積される金属は、一般に、段差の平坦部に堆積される方が、段差の側壁部に堆積されるよりも、緻密で電気抵抗も低い、品質のよいものができる。
　この理由から、ソースフィールドプレート２０９の抵抗を下げるために、下層金属２０９Ｃを厚膜化する場合、側壁部の金属膜厚を厚くすることは効果が低く、品質のよい平坦部のみを厚くした方がよい。この理由から、上段の第２ソースフィールドプレートのみに厚膜低抵抗金属である上層金属２０９Ｄを追加堆積する。
　なお、下層金属２０９Ｃと上層金属２０９Ｄは、上記のように異種金属である必要はなく、同種金属でもかまわない。
　たとえば、はじめに下層金属２０９ＣにＡＬからなる金属を堆積した後、上層金属２０９Ｄとして、ＡＬを再度堆積すればよい。
　（実施の形態４）
　図１Ｂの電力増幅用半導体装置１１は、実施の形態４に係る電力増幅用半導体装置の構造を示す断面図である。
　図１Ｂに示すように、電力増幅用半導体装置１１は、基板２００と、半導体積層体２２０と、ソース電極２０４と、ドレイン電極２０５と、ゲート電極２０６と、ソースフィールドプレート２０９と、絶縁膜２０３Ａと、絶縁膜２０３Ｂと、絶縁膜２０８Ｂとを備える。
　表１は、電力増幅用半導体装置１１の絶縁膜２０３Ｂ、２０８Ｂの組み合わせを表す。
Figure JPOXMLDOC01-appb-T000001
　実施の形態１から３の電力増幅用半導体装置の構造について説明してきた絶縁膜２０３Ｂ、２０８Ｂは、表１の絶縁膜の組み合わせＡの場合であって、下層の絶縁膜２０３ＢはＳｉ３Ｎ４からなるもので、上層の絶縁膜２０８ＢはＳｉ３Ｎ４からなるものである。
　しかし、絶縁膜であれば、必ずしもＳｉ３Ｎ４である必要はなく、より低誘電率のＳｉＯ２も可能である。一般に、Ｓｉ３Ｎ４の比誘電率は約７、ＳｉＯ２の比誘電率は約４であり、ＳｉＯ２の方が低誘電率な絶縁膜である。ほかに低誘電率の絶縁膜としては、ＯとＮが混晶されたＳｉＯＮもあり、これも低誘電率膜としての候補となる。本明細書ではＳｉＯ２を例に記述する。
　実施の形態４は、表１の絶縁膜の組み合わせＢの場合、前記下層の絶縁膜２０３ＢだけＳｉＯ２に変更した場合である。製造方法は、図３Ａから図３Ｒを用いて説明した実施の形態２の方法と同じであり、説明を省略する。堆積温度条件、エッチング時間条件は、膜質変更に伴って発生するが、Ｓｉ３Ｎ４、ＳｉＯ２に対する一般的な堆積、エッチング条件を用いればよい。
　＜特徴と効果＞
　この構造（図１Ｂ、表１のＢの組み合わせ）によって、第２のソースフィールドプレートと２ＤＥＧ面２３０との寄生容量Ｃｄｓを、より低減できる効果がある。
　なお、図１Ｂの表１の絶縁膜の組み合わせＣのように、絶縁膜２０３ＢをＳｉ３Ｎ４、絶縁膜２０８ＢをＳｉＯ２とした場合でも、上記と同様の効果が得られる。
　（実施の形態５）
　図１Ｅの電力増幅用半導体装置１１Ｃは、実施の形態５に係る電力増幅用半導体装置の構造を示す断面図である。
　図１Ｅに示すように、電力増幅用半導体装置１１Ｃは、基板２００と、半導体積層体２２０と、ソース電極２０４と、ドレイン電極２０５と、ゲート電極２０６と、ソースフィールドプレート２０９と、絶縁膜２０３Ａと、絶縁膜２０３Ｂと、絶縁膜２０３Ｃと、絶縁膜２０８Ｂと、を備える。
　この実施の形態５では、まず、実施の形態２で示した階段状のソースフィールドプレート構造の製造方法とは異なる別の製造方法について説明する。
　この製造方法は、サイドウォールプロセスと言われるものである。０．２５μｍ以下の微細なゲート寸法を、製造スループットが悪く、高コストの電子ビーム（ＥＢ）描画法を用いずに形成する場合に、しばしば採用される製造方法である。
　図４Ａ～図４Ｕを参照しながら説明する。
　図４Ａ～図４Ｕは、それぞれ、製造途上における電力増幅用半導体装置１１Ｃの構造を示す断面図である。
　図４Ｅまでは、既に述べた図２Ａから図２Ｅまでの製造方法と同じであり、説明を省略する。
　図４Ｆに示すように、ゲート電極２０６を形成する領域に、フォトレジストでパターニングをして、絶縁膜２０３Ｂ、絶縁膜２０３Ａを連続してエッチングして、開口部４５０を形成する。そのとき、半導体積層体２２０最表面が露出するまで行う。
　次に、図４Ｇに示すように、全面に絶縁膜２０３Ｃを堆積する。開口部４５０の側面（サイド）に絶縁膜２０３Ｃの壁（ウォール）ができる。
　次に、図４Ｈに示すように、ゲート電極２０６を形成する領域が開口されるように、レジストマスク４００を形成する。
　次に、図４Ｉに示すように、そのレジストマスク４００を用いて、絶縁膜２０３Ｃを絶縁膜２０３Ｂの面が出るまでエッチングする。そのとき、図４Ｉのように、開口部４５０、２０３Ｂ、２０３Ａの側面（サイド）の２０３Ｃの壁（ウォール）のみ残る。そのサイドウォール間の寸法は、もともとの開口部４５０の寸法より、ウォール分だけ短縮する。
　このように、微細化寸法を実現する製造方法がサイドウォールプロセスである。
　有機溶剤でレジストマスク４００の除去をすれば、図４Ｊのような形状が形成される。
　次に、図４Ｋから図４Ｑで示すように、既に述べた図２Ｈから図２Ｎまでと同じ製造方法により、ゲート電極２０６を形成する。
　次に、図４Ｒに示すように、絶縁膜２０８Ｂを全面に堆積する。
　次に、図４Ｓに示すように、ソースフィールドプレート２０９を図のように、既に説明した方法で堆積する。
　そして、図４Ｔから図４Ｕに示すように、実施の形態１の図２Ｑから図２Ｒで説明した工程と同じ製造方法でソース電極２０４、ドレイン電極２０５を形成し、電力増幅用半導体装置１１Ｃが完成する。
　＜特徴と効果＞
　表２に絶縁膜２０８Ｂと絶縁膜２０３Ｃの組み合わせの一例を示す。
Figure JPOXMLDOC01-appb-T000002
　表２の絶縁膜の組み合わせＤのように、下層の絶縁膜２０３ＣをＳｉ３Ｎ４からなるもの、上層の絶縁膜２０８ＢをＳｉ３Ｎ４からなるものとした場合は、既に実施の形態２で述べた図１Ｂの表１の組み合わせＡと、結果として、変わらず、同じ構造を形成する第２の製造方法を与えるものである。
　一方、表２の絶縁膜の組み合わせＥのように、下層の絶縁膜２０３ＣをＳｉＯ２からなるもの、上層の絶縁膜２０８ＢをＳｉ３Ｎ４からなるものとした場合は、製造方法上、ゲート電極２０６の側面（サイドウォール部）は絶縁膜２０３Ｃと同じ材料になるため、ゲート電極２０６の側面にＳｉＯ２が形成されることになる。
　この構造により、ゲート電極に関わる寄生容量Ｃｇｓ、Ｃｇｄが低減されて高利得が得られる。
　（実施の形態６）
　図１Ｆの電力増幅用半導体装置１１Ｄは、実施の形態６に係る電力増幅用半導体装置の構造を示す断面図である。
　図１Ｆに示すように、電力増幅用半導体装置１１Ｄは、基板２００と、半導体積層体２２０と、ソース電極２０４と、ドレイン電極２０５と、ゲート電極２０６と、ソースフィールドプレート２０９と、絶縁膜２０３Ａと、絶縁膜２０３Ｂと、絶縁膜２０８Ｃとを備える。絶縁膜２０３Ａが第１絶縁層、絶縁膜２０８Ｃが第２絶縁層に相当する。
　次に、電力増幅用半導体装置１１Ｄの製造方法について、図５Ａ～図５Ｕを参照しながら説明する。
　図５Ａ～図５Ｕは、それぞれ、製造途上における電力増幅用半導体装置１１Ｄの構造を示す断面図である。
　ゲート電極２０６を形成するまでは、既に述べた図２Ａから図２Ｎまでの製造方法と同じであり、説明を省略する。
　図５Ｏは、ゲート電極２０６が形成された後に、ＳｉＯ２からなる絶縁膜２０８Ｃを全面に堆積した状態を示すものである。
　図５Ｐは、第１ソースフィールドプレート開口部５５０が開口されるようにフォトレジスト用のレジストマスク５００をパターニングした図である。
　次に、図５Ｑは、フォトレジスト用のレジストマスク５００をマスクに、絶縁膜２０８Ｃをエッチングした状態を示す。例えば、絶縁膜２０８Ｃは、ＳｉＯ２を含むため、バッファード（緩衝）フッ酸でエッチングすれば、その下層の絶縁膜２０３Ａが、フッ酸に対してエッチングレートの遅いＳｉ３Ｎ４であるので、選択的に制御性良くエッチング加工が可能となる。絶縁膜２０８Ｃをエッチングして、フォトレジストを除去した状態が図５Ｒである。
　次に、これまでと同じ方法で、ソースフィールドプレート２０９を形成すると、図５Ｓのようになる。図５Ｓにおいて、ソースフィールドプレート２０９のゲート側が、絶縁膜２０８Ｃを被覆した構造になっているのは、図５Ｒのコンタクト窓よりもソースフィールドプレート２０９のパターニング用のマスクが大きなサイズであるからである。
　既に述べたように、ソース・ドレイン部にコンタクトを開け、配線を行えば、図５Ｕのように電力増幅用半導体装置１１Ｄが完成する。
　＜特徴と効果＞
　絶縁膜２０８Ｃは、第１ソースフィールドプレートの下方で開口部５５０を有し、第１ソースフィールドプレートは、開口部５５０を経由して、絶縁膜２０３Ａに接触する構造となる。このとき、第１ソースフィールドプレートの最下面位置は、下部層２０６Ａの絶縁膜２０３Ａと接する下面位置と同じ高さ位置となる。よって、下部層２０６Ａのドレイン端位置の電界緩和効果は強くなる。また、ソースフィールドプレート２０９によるＣｇｄ低減効果も大きく、低Ｃｇｄによる高利得化を図ることができる。
　しかし、トレードオフとして、前記最下面位置は、２ＤＥＧ面２３０と近接するため寄生容量Ｃｄｓが増大しやすい。そこで、実施の形態２で述べたように、その場合は、ソースフィールドプレート２０９最下面の長さＬＦ１を短くすればよく、弱くなる電界緩和効果は、階段状の上段の第２ソースフィールドプレートの長さＬＦ２を長くして補正すればよい。
　たとえ、ＬＦ２を長くしても、絶縁膜２０８Ｃが低誘電率の膜であるので、半導体面との寄生容量Ｃｄｓの増大は緩く、効率特性は犠牲にならない。
　このように、この電力増幅用半導体装置１１Ｄの構造は、従来、発生していたＣｇｄとＣｄｓのトレードオフを改善し、特性バランスに優れた電力増幅用半導体装置を提供することが可能になる。
　（実施の形態７）
　図１Ｇの電力増幅用半導体装置１１Ｅは、実施の形態７に係る電力増幅用半導体装置の構造を示す断面図である。
　図１Ｇに示すように、電力増幅用半導体装置１１Ｅは、基板２００と、半導体積層体２２０と、ソース電極２０４と、ドレイン電極２０５と、ゲート電極２０６と、ソースフィールドプレート２０９と、絶縁膜２０３Ａと、絶縁膜２０３Ｂと、絶縁膜２０８Ｂ、保護膜２１０とを備える。保護膜２１０は、ソースフィールドプレート２０９を保護する絶縁膜である。
　実施の形態３で述べた製造方法で、階段状のソースフィールドプレート２０９を形成したのちに、例えば低誘電率のＳｉＯ２からなる絶縁膜２１０を堆積することで、電力増幅用半導体装置１１Ｅを形成することができる。
　＜特徴と効果＞
　階段状のソースフィールドプレート２０９の上段側のＹ方向に平行な面は、ドレイン電極２０５のＹ方向に平行な面と対向しており、ドレイン電極が近接する場合、電極同士の寄生容量Ｃｄｓが無視できなくなる。
　ソースフィールドプレート２０９の保護膜２１０は、Ｓｉ３Ｎ４からなるものが一般的であるが、上記寄生容量Ｃｄｓは、比誘電率に比例するため、上記保護膜の誘電率は、低いほど望ましい。そこで、実施の形態７では、保護膜２１０を通常のＳｉ３Ｎ４から低誘電率のＳｉＯ２に置き換えた構造を特徴とする。
　今後、ＧａＮ　ＦＥＴの応用として、現在主流の周波数６ＧＨｚ以下の基地局向けパワーアンプだけでなく、更に高周波帯のミリ波帯にて応用する場合、または、モバイル端末向けに、より低電圧の応用をする場合に、ゲート・ドレイン間距離が短縮され、ドレイン電極がソースフィールドプレート２０９に近接する。
　実施の形態７のように、寄生容量Ｃｄｓが増加しない絶縁膜構造であれば、上記短縮されたゲート・ドレイン間距離においても、高効率特性が得られ、ミリ波応用、モバイル端末向け低電圧応用に効果がある。
　（実施の形態８）
　図１Ｈの電力増幅用半導体装置１０Ａは、実施の形態８に係る電力増幅用半導体装置の構造を示す断面図である。
　図１Ｈに示すように、電力増幅用半導体装置１０Ａは、基板２００と、半導体積層体２２０と、ソース電極２０４と、ドレイン電極２０５と、ゲート電極２０６と、ソースフィールドプレート２０９と、絶縁膜２０３Ａと、絶縁膜２０３Ｂと、絶縁膜２０８とを備える。
　下部層２０６Ａと、その下部層の上に形成された、下部層より低電気抵抗率の上部層２０６Ｂの２層からなるゲート電極２０６のうち、下部層２０６ＡのＸ方向の長さは、ドレイン側に非対称に長くされた場合である。たとえば、実施の形態１の製造方法を説明した図２Ｌにおいて、図２Ｌの下部層２０６Ａのパターニング用マスクであるレジストマスク２１０Ｂをドレイン側が長くなるように調整してやれば、ドレイン側に非対称に長くすることができる。
　＜特定事項と効果＞
　このとき、ゲート電極２０６は、ドレイン側に下部層２０６Ａからなる突起部をもつものとなる。上記突起部は、ソースフィールドプレート２０９の最下面より下に位置することになる。この形状により、電界がもっとも強くなる下部層２０６Ａのドレイン側端部は、ソースフィールドプレート２０９に完全に保護されるため、電界緩和は効果的となる。
　上記突起部がソースフィールドプレート２０９下部へ潜り込み量は、図１Ｉのように、ソースフィールドプレート２０９のゲート端位置から下部層２０６Ａのドレイン端までの長さＬＥとなる。この長さＬＥは、ソースフィールドプレート２０９の最下面の長さＬＦ１を超えてはならない。超える場合、ソースフィールドプレートが実効的に半導体積層体２２０からみるとシールドされて効果がなくなってしまうからである。好ましくは、上記突起部の潜り込み量ＬＥは、ソースフィールドプレート２０９の最下面の長さＬＦ１の半分以下である。
　なお、図１Ｉの電力増幅用半導体装置１１Ｆに示すように、図１Ｂに示した実施の形態２の電力増幅用半導体装置１１に、上記下部層２０６Ａの突起が設けられてもよく、同様の効果が得られる。
　（補足）
　以上、本開示の一態様に係る電力増幅用半導体装置について、実施の形態１～実施の形態８に基づいて説明したが、本開示は、これら実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形をこれら実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。
　本開示は、電力増幅用半導体装置に広く利用可能である。
　１０、１０Ａ、１１、１１Ｂ、１１Ｃ、１１Ｄ、１１Ｅ　電力増幅用半導体装置
　２００　基板
　２０１　第１窒化物半導体層
　２０２　第２窒化物半導体層
　２０３Ａ、２０３Ｂ、２０３Ｃ、２０８、２０８Ｂ、２０８Ｃ　絶縁膜
　２１０　保護膜
　２０４　ソース電極
　２０４Ａ、２０５Ａ　オーミック部
　２０４Ｂ、２０５Ｂ　バリアメタル部
　２０４Ｃ、２０５Ｃ　配線
　２０５　ドレイン電極
　２０６　ゲート電極
　２０６Ａ　下部層
　２０６Ｂ　上部層
　２０９、２０９Ａ、２０９Ｂ　ソースフィールドプレート
　２０９Ｃ　下層金属
　２０９Ｄ　上層金属
　２１０Ａ、２１０Ｂ、４００、５００　レジストマスク
　２２０　半導体積層体
　２３０　２ＤＥＧ面（２次元電子ガス面）
　２４０Ａ、２４０Ｂ　オーミック電極開口部
　２５０、３５０、４５０、５５０　開口部
　２７０Ａ、２７０Ｂ　コンタクト部
　ＨＧ、ＨＳ１、ＨＳ２　半導体積層体最上面を原点としたときの電極高さ
　ＬＦ１、ＬＦ２　ソースフィールドプレートの辺の長さ
　θ０、θ１、θ２、θ３　電極の高さ関係を表す仰角
　Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５　電極の頂点
　Ｘ１、Ｘ２、Ｘ３　Ｘ方向の位置

Claims (18)

  1. 　基板と、
    　前記基板の上に形成された第１窒化物半導体層と、
    　前記第１窒化物半導体層の上に形成された前記第１窒化物半導体層よりバンドギャップの大きい第２窒化物半導体層と、
    　前記第２窒化物半導体層の上に形成された第１絶縁層と、
    　前記第２窒化物半導体層の上に互いに間隔を空けて形成されたソース電極およびドレイン電極と、
    　前記ソース電極と前記ドレイン電極との間において、前記第１絶縁層の上に接触して形成され、かつ前記第１絶縁層に形成された第１開口部を経由して前記第２窒化物半導体層の上面にショットキー接合して形成されたゲート電極と、
    　前記ゲート電極と前記ドレイン電極との間の前記第２窒化物半導体層の上に形成され、前記ソース電極と同電位が与えられた第１ソースフィールドプレートと、を有し、
    　前記基板上面の垂直方向である第１方向において、
    　前記第１ソースフィールドプレートの最下面位置は、前記ゲート電極と接触した前記第１絶縁層の上面位置と同一または上方であり、
    　前記ゲート電極に最近接する前記第１ソースフィールドプレート側面の上端位置は、前記ゲート電極の最上面位置より下方である
    　電力増幅用半導体装置。
  2. 　更に、前記第１ソースフィールドプレートと前記ドレイン電極との間に、前記ソース電極と同電位が与えられた第２ソースフィールドプレートを有し、
    　前記第１方向において、前記第２ソースフィールドプレートの上面は前記第１ソースフィールドプレートの上面より上方にあり、
    　前記第１方向において、前記第２ソースフィールドプレートの下面は前記第１ソースフィールドプレートの最下面より上方にある
    　請求項１に記載の電力増幅用半導体装置。
  3. 　前記第１方向において、前記第２ソースフィールドプレートの上面位置は前記ゲート電極の最上面位置より上方にある
    　請求項２に記載の電力増幅用半導体装置。
  4. 　前記ゲート電極の最上面ドレイン側端位置から前記第２ソースフィールドプレートの最上面ゲート側端位置を見たときの仰角度は、前記第２ソースフィールドプレートの最上面ゲート側端位置から前記ドレイン電極の最上面ゲート側端位置を見たときの仰角度より大きい
    　請求項３に記載の電力増幅用半導体装置。
  5. 　前記第１ソースフィールドプレートの上部と前記第２ソースフィールドプレートの下部とが連結されている
    　請求項２に記載の電力増幅用半導体装置。
  6. 　更に、前記第２ソースフィールドプレートの上に前記第２ソースフィールドプレートより低電気抵抗率の金属層を有し、
    　前記第１ソースフィールドプレートの上に前記金属層を有さない
    　請求項２に記載の電力増幅用半導体装置。
  7. 　前記ゲート電極から前記ドレイン電極に向かう第２方向において、前記第２ソースフィールドプレートの下面の長さは、前記第１ソースフィールドプレートの下面の長さより長い
    　請求項２に記載の電力増幅用半導体装置。
  8. 　前記第１ソースフィールドプレートの下面ドレイン側端位置から前記第２ソースフィールドプレートの下面ドレイン側端位置を見たときの仰角度は、前記第２ソースフィールドプレートの下面ドレイン側端位置に最近接する前記第１窒化物半導体層と第２窒化物半導体層との界面位置から前記ドレイン電極の最上面ゲート側端位置を見たときの仰角度より小さい
    　請求項２に記載の電力増幅用半導体装置。
  9. 　更に、前記第２ソースフィールドプレートと前記第１絶縁層との間に、前記第１絶縁層より低誘電率の第２絶縁層を有する
    　請求項２に記載の電力増幅用半導体装置。
  10. 　前記第２絶縁層は前記第１ソースフィールドプレートの下方で第２開口部を有し、
    　前記第１ソースフィールドプレートは、前記第２開口部を経由して前記第１絶縁層に接触している
    　請求項９に記載の電力増幅用半導体装置。
  11. 　更に、前記第１ソースフィールドプレートと前記第１絶縁層との間に、前記第１絶縁層より低誘電率の第２絶縁層を有する
    　請求項２に記載の電力増幅用半導体装置。
  12. 　更に、前記第１開口部の周縁に前記第２絶縁層の構成材料と同一材料の挿入層を有する
    　請求項９に記載の電力増幅用半導体装置。
  13. 　前記第２ソースフィールドプレートと前記ドレイン電極との間に、前記第１絶縁層より低誘電率の第２絶縁層を有する
    　請求項２に記載の電力増幅用半導体装置。
  14. 　前記ゲート電極は、下部層と、前記下部層の上に形成された、前記下部層より低電気抵抗率の上部層とからなる
    　請求項１に記載の電力増幅用半導体装置。
  15. 　前記ゲート電極は、前記ゲート電極から前記ドレイン電極に向かう第２方向に突出した突起部を有し、
    　前記基板の平面視において、前記突起部の前記ドレイン電極側端位置は、前記第１ソースフィールドプレート下面の前記ゲート電極側端位置より前記ドレイン電極側である
    　請求項１４に記載の電力増幅用半導体装置。
  16. 　前記平面視において、前記突起部の前記ドレイン電極側端位置は、前記第１ソースフィールドプレート下面の前記ドレイン電極側端位置より前記ゲート電極側に位置する
    　請求項１５に記載の電力増幅用半導体装置。
  17. 　前記平面視において、前記第２方向における前記突起部と前記第１ソースフィールドプレート下面との重なりの長さは、前記第１ソースフィールドプレート下面の長さの１／２以下である
    　請求項１６に記載の電力増幅用半導体装置。
  18. 　前記突起部は、前記下部層の一部である
    　請求項１５に記載の電力増幅用半導体装置。
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