[go: up one dir, main page]

TWI776648B - 積體電路產品及其晶片排佈 - Google Patents

積體電路產品及其晶片排佈 Download PDF

Info

Publication number
TWI776648B
TWI776648B TW110131167A TW110131167A TWI776648B TW I776648 B TWI776648 B TW I776648B TW 110131167 A TW110131167 A TW 110131167A TW 110131167 A TW110131167 A TW 110131167A TW I776648 B TWI776648 B TW I776648B
Authority
TW
Taiwan
Prior art keywords
wafer
chip
integrated circuit
circuit product
ninth
Prior art date
Application number
TW110131167A
Other languages
English (en)
Other versions
TW202238908A (zh
Inventor
林文熙
何闓廷
Original Assignee
世芯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 世芯電子股份有限公司 filed Critical 世芯電子股份有限公司
Application granted granted Critical
Publication of TWI776648B publication Critical patent/TWI776648B/zh
Publication of TW202238908A publication Critical patent/TW202238908A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

本發明提出一種積體電路產品及其晶片排佈，該積體電路產品包含：第一晶片至第十二晶片。該第一晶片至第四晶片分別位於該積體電路產品之一第一象限、一第四象限、一第三象限、及一第二象限，且該第一晶片鄰接該第二晶片及該第四晶片。該第五晶片至第八晶片分別位於該積體電路產品之該第一象限、該第四象限、該第三象限、及該第二象限，且該第五晶片至第八晶片之任二者不鄰接。該第九晶片至第十二晶片分別位於該積體電路產品之該第一象限、該第四象限、該第三象限、及該第二象限，且該第九晶片至第十二晶片之任二者不鄰接。

Description

積體電路產品及其晶片排佈
本發明涉及積體電路(integrated circuit,IC)之封裝，尤指積體電路封裝之晶片(chip)和/或小晶片(chiplet)(以下統稱為晶片)排佈(floorplan arrangement)。
先進封裝為目前積體電路的趨勢。然而，不佳的晶片排佈可能有以下的缺點：浪費面積(導致成品過大而缺乏競爭力)、晶片散熱不佳(降低晶片效能)、輸出和/或輸入走線困難(增加封裝的難度)和/或晶片的相對位置不理想(造成晶片接腳的浪費)。因此，需要一種晶片排佈來解決上述的問題的至少其中之一。
有鑑於此，如何減輕或消除上述相關領域中晶片排佈的缺失，實為有待解決的問題。
本說明書提供一種積體電路產品的實施例，其包含：一第一晶片；一第二晶片；一第三晶片；一第四晶片；一第五晶片；一第六晶片；一第七晶片；一第八晶片；一第九晶片；一第十晶片；一第十一晶片；以及一第十二晶片。該第一晶片、該第二晶片、該第三晶片、及該第四晶片分別位於該積體電路產品之一第一象限、一第四象限、一第三象限、及一第二象限，且該第一晶片鄰接該第二晶片及該第四晶片。該第五晶片、該第六晶片、該第七晶片、及該第八晶片分別位於該積體電路產品之該第一象限、該第四象限、該第三象限、及該第二象限，且該第五晶片、該第六晶片、該第七晶片、及該第 八晶片之任二者不鄰接。該第九晶片、該第十晶片、該第十一晶片、及該第十二晶片分別位於該積體電路產品之該第一象限、該第四象限、該第三象限、及該第二象限，且該第九晶片、該第十晶片、該第十一晶片、及該第十二晶片之任二者不鄰接。
本說明書另提供一種積體電路產品的實施例，其包含：一第一晶片；一第二晶片；一第三晶片；一第四晶片；一第五晶片；一第六晶片；一第七晶片；一第八晶片；一第九晶片；一第十晶片；一第十一晶片；以及一第十二晶片。該第一晶片、該第二晶片、該第三晶片、該第四晶片、該第五晶片、該第六晶片、該第七晶片、及該第八晶片、該第九晶片、該第十晶片、該第十一晶片、及該第十二晶片實質上位於一平面。倘若將該第一晶片於該平面上相對於該積體電路產品之一中心旋轉九十度，則該第一晶片與該第二晶片或該第四晶片實質上重疊，且倘若將該第一晶片於該平面上相對於該中心旋轉一百八十度，則該第一晶片與該第三晶片實質上重疊。倘若將該第五晶片於該平面上相對於該中心旋轉九十度，則該第五晶片與該第六晶片或該第八晶片實質上重疊，且倘若將該第五晶片於該平面上相對於該中心旋轉一百八十度，則該第五晶片與該第七晶片實質上重疊。倘若將該第九晶片於該平面上相對於該中心旋轉九十度，則該第九晶片與該第十晶片或該第十二晶片實質上重疊，且倘若將該第九晶片於該平面上相對於該中心旋轉一百八十度，則該第九晶片與該第十一晶片實質上重疊。
上述實施例的優點之一，是可充分利用基板面積、避免晶片接腳浪費及邏輯晶片之間容易溝通。
上述實施例的另一優點，是可充分利用基板面積、簡化光罩複雜度、及提高積體電路產品競爭力。
本發明的其他優點將搭配以下的說明和圖式進行更詳細的解說。
100、200、300、400、500、600、700、800、900、1000、1100、1200:積體電路產品
112、312、412:第一邏輯晶片
114、314、414:第二邏輯晶片
116、316、416:第三邏輯晶片
118、318、418:第四邏輯晶片
122、322、422、722、922、1022:第一記憶體晶片
124、332、432、724、932、1032:第二記憶體晶片
126、324、424、726、924、1024:第三記憶體晶片
128、334、434、728、934、1034:第四記憶體晶片
132、442:第一其他晶片
134、444:第二其他晶片
136、446:第三其他晶片
138、448:第四其他晶片
150:基板
PL:平面
152:微凸塊
154:凸塊
140:中介層
102:第一邊
104:第二邊
106:第三邊
108:第四邊
101、301、401:中心
Q1:第一象限
Q4:第四象限
Q3:第三象限
Q2:第二象限
326、426、926、1026:第五記憶體晶片
336、436、936、1036:第六記憶體晶片
328、428、928、1028:第七記憶體晶片
338、438、938、1038:第八記憶體晶片
W1、W2、W3、W4:寬度
L1、L2、L3、L4:長度
圖1為本發明一實施例的積體電路產品之簡化後的晶片排佈的示意圖。
圖2顯示本發明一實施例的積體電路產品之簡化後的側視圖。
圖3顯示本發明另一實施例的積體電路產品之簡化後的側視圖。
圖4顯示本發明積體電路產品之中心點與象限的分佈。
圖5為本發明另一實施例的積體電路產品之簡化後的晶片排佈的示意圖。
圖6為本發明另一實施例的積體電路產品之簡化後的晶片排佈的示意圖。
圖7為本發明另一實施例的積體電路產品之簡化後的晶片排佈的示意圖。
圖8為本發明另一實施例的積體電路產品之簡化後的晶片排佈的示意圖。
圖9為本發明另一實施例的積體電路產品之簡化後的晶片排佈的示意圖。
圖10為本發明另一實施例的積體電路產品之簡化後的晶片排佈的示意圖。
圖11為本發明另一實施例的積體電路產品之簡化後的晶片排佈的示意圖。
圖12為本發明另一實施例的積體電路產品之簡化後的晶片排佈的示意圖。
圖13為本發明另一實施例的積體電路產品之簡化後的晶片排佈的示意圖。
圖14為本發明另一實施例的積體電路產品之簡化後的晶片排佈的示意圖。
圖15為本發明另一實施例的積體電路產品之簡化後的晶片排佈的示意圖。
以下將配合相關圖式來說明本發明的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。
圖1為本發明一實施例的積體電路產品之簡化後的晶片排佈的示意圖。積體電路產品100包含第一邏輯晶片112、第二邏輯晶片114、第三邏輯晶片116、第四邏輯晶片118、第一記憶體晶片122、第二記憶體晶片124、第三記憶體晶片126、第四記憶體晶片128、第一其他晶片132、第二其他晶片134、第三其他晶片136、第四其他晶片138。圖1顯示積體電路產品100的俯視圖，圖2及圖3各自顯示本發明一實施例的積體電路產品之簡化後的側視圖(沿著圖1之A-A'橫截面)。在圖2的實施例中，積體電路產品100包含基板150，圖1所示的該些邏輯晶片、該些記憶體晶片、及該些其他晶片位於基板150的上方之同一平面PL上。基板150與邏輯晶片、記憶體晶片、及其他晶片之間有複數個微凸塊152，基板150下方有複數個凸塊154。在圖3的實施例中，積體電路產品100包含中介層(interposer)140，圖1所示的該些邏輯晶片、該些記憶體晶片、及該些其他晶片位於中介層140的上方。中介層140與基板150之間有複數個微凸塊152，基板150下方有複數個凸塊154。第一邏輯晶片112、第二邏輯晶片114、第三邏輯晶片116、及第四邏輯晶片118可以是具有計算能力的邏輯電路，例如系統單晶片(System on a chip,SoC)。邏輯晶片可以存取記憶體晶片來實現特定的功能，例如，邏輯晶片藉由讀取並執行儲存於記憶體晶片中的程式碼或程式指令來實現該功能。
回到圖1。積體電路產品100具有第一邊102、第二邊104、第三邊106、及第四邊108。積體電路產品100的該四個邊可以是基板150的四個邊。積體電路產品100還具有中心101。第一邏輯晶片112的一邊與第二邊104實質上重疊(即，第一邏輯晶片112的一邊與第二邊104實質上對齊)，也就是說，第一邏輯晶片112鄰接(adjacent) 第二邊104。類似地，第二邏輯晶片114的一邊與第三邊106實質上重疊、第三邏輯晶片116的一邊與第四邊108實質上重疊，以及第四邏輯晶片118的一邊與第一邊102實質上重疊。
類似地，第一其他晶片132、第二其他晶片134、第三其他晶片136、及第四其他晶片138各自的一邊分別與第一邊102、第二邊104、第三邊106、及第四邊108實質上重疊。
類似地，第一記憶體晶片122、第二記憶體晶片124、第三記憶體晶片126、及第四記憶體晶片128各自的一邊分別與第一邊102、第二邊104、第三邊106、及第四邊108實質上重疊。此外，因為第一記憶體晶片122、第二記憶體晶片124、第三記憶體晶片126、及第四記憶體晶片128被安排在積體電路產品100的四個角，所以第一記憶體晶片122、第二記憶體晶片124、第三記憶體晶片126、及第四記憶體晶片128各自的另一邊更分別與第二邊104、第三邊106、第四邊108、及第一邊102實質上重疊。
如圖1所示，第一邏輯晶片112與第二邏輯晶片114及第四邏輯晶片118鄰接、第二邏輯晶片114與第一邏輯晶片112及第三邏輯晶片116鄰接、第三邏輯晶片116與第二邏輯晶片114及第四邏輯晶片118鄰接、且第四邏輯晶片118與第一邏輯晶片112及第三邏輯晶片116鄰接。在一些實施例中，第一邏輯晶片112、第二邏輯晶片114、第三邏輯晶片116、及第四邏輯晶片118的頂點在中心101互相接觸。然而，第一記憶體晶片122、第二記憶體晶片124、第三記憶體晶片126、及第四記憶體晶片128不互相鄰接，且第一其他晶片132、第二其他晶片134、第三其他晶片136、及第四其他晶片138不互相鄰接。
在一些實施例中，第一邏輯晶片112、第二邏輯晶片114、第三邏輯晶片116、及第四邏輯晶片118的面積實質上相同，第一記憶體晶片122、第二記憶體晶片124、第三記憶體晶片126、及第四記憶體晶 片128的面積實質上相同，而且第一其他晶片132、第二其他晶片134、第三其他晶片136、及第四其他晶片138的面積實質上相同。
在一些實施例中，第一邏輯晶片112、第二邏輯晶片114、第三邏輯晶片116、及第四邏輯晶片118的組成元件實質上相同，第一記憶體晶片122、第二記憶體晶片124、第三記憶體晶片126、及第四記憶體晶片128的組成元件實質上相同，而且第一其他晶片132、第二其他晶片134、第三其他晶片136、及第四其他晶片138的組成元件實質上相同。前述的組成元件包含但不限於電晶體、電阻、電容、和/或電感。在另一些實施例中，第一邏輯晶片112、第二邏輯晶片114、第三邏輯晶片116、及第四邏輯晶片118的組成元件在種類及數量上相同，第一記憶體晶片122、第二記憶體晶片124、第三記憶體晶片126、及第四記憶體晶片128的組成元件在種類及數量上相同，而且第一其他晶片132、第二其他晶片134、第三其他晶片136、及第四其他晶片138的組成元件在種類及數量上相同。
在一些實施例中，第一其他晶片132、第二其他晶片134、第三其他晶片136、及第四其他晶片138是輸入/輸出晶片，包含輸入/輸出電路，第一邏輯晶片112、第二邏輯晶片114、第三邏輯晶片116、及第四邏輯晶片118利用輸入/輸出電路傳送或接收信號。在其他的實施例中，第一其他晶片132、第二其他晶片134、第三其他晶片136、及第四其他晶片138是不包含任何電路的矽晶片。
請參閱圖1及圖4。積體電路產品100被互相垂直的X軸及Y軸畫分為四個象限，X軸及Y軸於中心101處相交。第一晶片群組(包含第一邏輯晶片112、第一記憶體晶片122、及第一其他晶片132)位於第一象限Q1；第二晶片群組(包含第二邏輯晶片114、第二記憶體晶片124、及第二其他晶片134)位於第四象限Q4；第三晶片群組(包含第三邏輯晶片116、第三記憶體晶片126、及第三其他晶片136)位於第三象限Q3；第四晶片群組(包含第四邏輯晶片118、第四記 憶體晶片128、及第四其他晶片138)位於第二象限Q2。第一邏輯晶片112與第一記憶體晶片122的相對位置等於第二邏輯晶片114(第三邏輯晶片116、或第四邏輯晶片118)與第二記憶體晶片124(第三記憶體晶片126、或第四記憶體晶片128)的相對位置；第一邏輯晶片112與第一其他晶片132的相對位置等於第二邏輯晶片114(第三邏輯晶片116、或第四邏輯晶片118)與第二其他晶片134(第三其他晶片136、或第四其他晶片138)的相對位置；第一記憶體晶片122與第一其他晶片132的相對位置等於第二記憶體晶片124(第三記憶體晶片126、或第四記憶體晶片128)與第二其他晶片134(第三其他晶片136、或第四其他晶片138)的相對位置。
倘若第一晶片群組在平面PL上相對於中心101順時針旋轉90度，則第一晶片群組與第二晶片群組實質上重疊(即，第一邏輯晶片112與第二邏輯晶片114呈現旋轉對稱、第一記憶體晶片122與第二記憶體晶片124呈現旋轉對稱、以及第一其他晶片132與第二其他晶片134呈現旋轉對稱，其中，旋轉對稱中心為中心101，而旋轉角為90度)。類似地，倘若第一晶片群組在平面PL上相對於中心101逆時針旋轉90度或順時針旋轉270度，則第一晶片群組與第四晶片群組實質上重疊。
倘若第一晶片群組在平面PL上相對於中心101旋轉180度，則第一晶片群組與第三晶片群組實質上重疊。換言之，第一晶片群組與第三晶片群組相對於中心101呈現點對稱(point symmttry)(即，第一邏輯晶片112與第三邏輯晶片116點對稱、第一記憶體晶片122與第三記憶體晶片126點對稱、且第一其他晶片132與第三其他晶片136點對稱，對稱中心為中心101)。同理，第二晶片群組與第四晶片群組相對於中心101呈現點對稱。
換句話說，在一些實施例中，第一晶片群組、第二晶片群組、第三晶片群組、及第四晶片群組各為積體電路產品100的一個組成單位， 也就是說，第一邏輯晶片112、第二邏輯晶片114、第三邏輯晶片116、及第四邏輯晶片118可以分別存取或耦接於第一記憶體晶片122、第二記憶體晶片124、第三記憶體晶片126、及第四記憶體晶片128，且第一邏輯晶片112、第二邏輯晶片114、第三邏輯晶片116、及第四邏輯晶片118可以分別耦接於第一其他晶片132、第二其他晶片134、第三其他晶片136、及第四其他晶片138。這樣的安排的優點之一在於，第一邏輯晶片112(第二邏輯晶片114、第三邏輯晶片116、或第四邏輯晶片118)的對外(即積體電路產品100的外部)接腳可以安排在第二邊104(第三邊106、第四邊108、或第一邊102)，而對內的接腳(例如與第一記憶體晶片122、第二記憶體晶片124、第三記憶體晶片126、第四記憶體晶片128、第一其他晶片132、第二其他晶片134、第三其他晶片136、或第四其他晶片138溝通的接腳)可以安排在與記憶體晶片或其他晶片相鄰的邊上。如此一來，因為積體電路產品100的晶片排佈簡單(只需將第一晶片群組旋轉90度、180度、及270度)，所以積體電路產品100的不同區域可以使用相同的光罩來製造，因而可大幅簡化製程而且不會浪費接腳。
在一些實施例中，可以藉由將第一邏輯晶片112、第二邏輯晶片114、第三邏輯晶片116、及第四邏輯晶片118的易發熱部分安排在靠近積體電路產品100的邊，來提升積體電路產品100的散熱效能。此外，因為第一邏輯晶片112、第二邏輯晶片114、第三邏輯晶片116、及第四邏輯晶片118互相鄰接，所以更容易實作第一邏輯晶片112、第二邏輯晶片114、第三邏輯晶片116、及第四邏輯晶片118之間的連線(例如透過中介層140和/或基板150)，換言之，第一邏輯晶片112、第二邏輯晶片114、第三邏輯晶片116、及第四邏輯晶片118之間的溝通(例如交換資料)及協作處理變得更加容易實現。
在另一些實施例中，第一晶片群組、第二晶片群組、第三晶片群組、 及第四晶片群組各為一個正方形；更明確地說，以圖1之第一晶片群組為例，W1+W2=L1+L2，其中，W1是第一記憶體晶片122及第一其他晶片132的寬度，W2是第一邏輯晶片112的寬度，L1是第一記憶體晶片122的長度，L2是第一其他晶片132的長度，而第一邏輯晶片112的長度是L1+L2。再者，因為第一晶片群組、第二晶片群組、第三晶片群組、及第四晶片群組皆為正方形，所以積體電路產品100也是一個正方形。
圖5為本發明另一實施例的積體電路產品之簡化後的晶片排佈的示意圖。圖5顯示積體電路產品200的俯視圖。積體電路產品200與積體電路產品100相似，差別在於第一記憶體晶片122與第一其他晶片132交換位置、第二記憶體晶片124與第二其他晶片134交換位置、第三記憶體晶片126與第三其他晶片136交換位置、以及第四記憶體晶片128與第四其他晶片138交換位置。如此一來，在圖2的實施例中，第一其他晶片132、第二其他晶片134、第三其他晶片136、及第四其他晶片138被安排在積體電路產品200的四個角；因此，第一其他晶片132、第二其他晶片134、第三其他晶片136、及第四其他晶片138各自的一邊分別與第一邊102、第二邊104、第三邊106、及第四邊108實質上重疊，且各自的另一邊更分別與第二邊104、第三邊106、第四邊108、及第一邊102實質上重疊。
圖6為本發明另一實施例的積體電路產品之簡化後的晶片排佈的示意圖。圖6顯示積體電路產品300的俯視圖。積體電路產品300包含第一邏輯晶片312、第二邏輯晶片314、第三邏輯晶片316、第四邏輯晶片318、第一記憶體晶片322、第二記憶體晶片332、第三記憶體晶片324、第四記憶體晶片334、第五記憶體晶片326、第六記憶體晶片336、第七記憶體晶片328、及第八記憶體晶片338。積體電路產品300的晶片排佈方式及特點與積體電路產品100及積體電路產品200相似，差別在於積體電路產品300的一個晶片群組包含1個邏 輯晶片及2個記憶體晶片，但不包含其他晶片。
在一些實施例中，第一晶片群組(包含第一邏輯晶片312、第一記憶體晶片322、及第二記憶體晶片332)、第二晶片群組(包含第二邏輯晶片314、第三記憶體晶片324、及第四記憶體晶片334)、第三晶片群組(包含第三邏輯晶片316、第五記憶體晶片326、及第六記憶體晶片336)、及第四晶片群組(包含第四邏輯晶片318、第七記憶體晶片328、及第八記憶體晶片338)各為一個正方形。以第一晶片群組為例，W1+W3=L1+L3，其中，W1是第一記憶體晶片322及第二記憶體晶片332的寬度，W3是第一邏輯晶片312的寬度，L1是第一記憶體晶片322的長度，L3是第二記憶體晶片332的長度，而第一邏輯晶片312的長度是L1+L3。倘若將第一晶片群組相對於中心301順時針旋轉90度、180度、及270度，則旋轉後的第一晶片群組的各晶片將分別與第二晶片群組、第三晶片群組、及第四晶片群組中相對應的晶片實質上重疊(第一邏輯晶片312、第二邏輯晶片314、第三邏輯晶片316、及第四邏輯晶片318互相對應，第一記憶體晶片322、第三記憶體晶片324、第五記憶體晶片326、及第七記憶體晶片328互相對應，且第二記憶體晶片332、第四記憶體晶片334、第六記憶體晶片336、及第八記憶體晶片338互相對應)。再者，因為第一晶片群組、第二晶片群組、第三晶片群組、及第四晶片群組皆為正方形，所以積體電路產品300也是一個正方形。
對第一晶片群組而言，第一邏輯晶片312可以存取第一記憶體晶片322及第二記憶體晶片332。其他晶片群組同理，故不再贅述。
在一些實施例中，第一邏輯晶片312、第二邏輯晶片314、第三邏輯晶片316、及第四邏輯晶片318的組成元件實質上相同，第一記憶體晶片322、第三記憶體晶片324、第五記憶體晶片326、及第七記憶體晶片328的組成元件實質上相同，而且第二記憶體晶片332、第四記憶體晶片334、第六記憶體晶片336、及第八記憶體晶片338的組 成元件實質上相同。前述的組成元件包含但不限於電晶體、電阻、電容、和/或電感。在另一些實施例中，第一邏輯晶片312、第二邏輯晶片314、第三邏輯晶片316、及第四邏輯晶片318的組成元件在種類及數量上相同，第一記憶體晶片322、第三記憶體晶片324、第五記憶體晶片326、及第七記憶體晶片328的組成元件在種類及數量上相同，而且第二記憶體晶片332、第四記憶體晶片334、第六記憶體晶片336、及第八記憶體晶片338的組成元件在種類及數量上相同。
在一些實施例中，圖6中的8個記憶體晶片完全相同；換言之，L1=L3。
在另一些實施例中，圖6中的8個記憶體晶片是第三代高頻寬記憶體(high bandwidth memory generation 3,HBM3)，且W1=L1=L3。
圖7為本發明另一實施例的積體電路產品之簡化後的晶片排佈的示意圖。圖7顯示積體電路產品400的俯視圖。積體電路產品400包含第一邏輯晶片412、第二邏輯晶片414、第三邏輯晶片416、第四邏輯晶片418、第一記憶體晶片422、第二記憶體晶片432、第三記憶體晶片424、第四記憶體晶片434、第五記憶體晶片426、第六記憶體晶片436、第七記憶體晶片428、第八記憶體晶片438、第一其他晶片442、第二其他晶片444、第三其他晶片446、及第四其他晶片448。積體電路產品400的晶片排佈方式及特點與積體電路產品100及積體電路產品200相似，差別在於積體電路產品400的一個晶片群組包含1個邏輯晶片、2個記憶體晶片、及1個其他晶片。
在一些實施例中，第一晶片群組(包含第一邏輯晶片412、第一記憶體晶片422、第二記憶體晶片432、及第一其他晶片442)、第二晶片群組(包含第二邏輯晶片414、第三記憶體晶片424、第四記憶體晶片434、及第二其他晶片444)、第三晶片群組(包含第三邏輯晶片316、第五記憶體晶片326、第六記憶體晶片336、及第三其他晶片446)、及第四晶片群組(包含第四邏輯晶片318、第七記憶體 晶片328、第八記憶體晶片338、及第四其他晶片448)各為一個正方形。以第一晶片群組為例，W1+W4=L1+L3+L4，其中，W1是第一記憶體晶片422、第二記憶體晶片432、及第一其他晶片442的寬度，W4是第一邏輯晶片412的寬度，L1是第一記憶體晶片422的長度，L3是第二記憶體晶片432的長度，L4是第一其他晶片442的長度，而第一邏輯晶片412的長度是L1+L3+L4。倘若將第一晶片群組相對於中心401順時針旋轉90度、180度、及270度，則旋轉後的第一晶片群組的各晶片將分別與第二晶片群組、第三晶片群組、及第四晶片群組中相對應的晶片實質上重疊(第一邏輯晶片412、第二邏輯晶片414、第三邏輯晶片416、及第四邏輯晶片418互相對應，第一記憶體晶片422、第三記憶體晶片424、第五記憶體晶片426、及第七記憶體晶片428互相對應，第二記憶體晶片432、第四記憶體晶片434、第六記憶體晶片436、及第八記憶體晶片438互相對應，且第一其他晶片442、第二其他晶片444、第三其他晶片446、及第四其他晶片448互相對應)。再者，因為第一晶片群組、第二晶片群組、第三晶片群組、及第四晶片群組皆為正方形，所以積體電路產品400也是一個正方形。
對第一晶片群組而言，第一邏輯晶片412可以存取第一記憶體晶片422及第二記憶體晶片432。其他晶片群組同理，故不再贅述。
在一些實施例中，第一邏輯晶片412、第二邏輯晶片414、第三邏輯晶片416、及第四邏輯晶片418的組成元件實質上相同，第一記憶體晶片422、第三記憶體晶片424、第五記憶體晶片426、及第七記憶體晶片428的組成元件實質上相同，第二記憶體晶片432、第四記憶體晶片434、第六記憶體晶片436、及第八記憶體晶片438的組成元件實質上相同，而且第一其他晶片442、第二其他晶片444、第三其他晶片446、及第四其他晶片448的組成元件實質上相同。前述的組成元件包含但不限於電晶體、電阻、電容、和/或電感。在另一些 實施例中，第一邏輯晶片412、第二邏輯晶片414、第三邏輯晶片416、及第四邏輯晶片418的組成元件在種類及數量上相同，第一記憶體晶片422、第三記憶體晶片424、第五記憶體晶片426、及第七記憶體晶片428的組成元件在種類及數量上相同，第二記憶體晶片432、第四記憶體晶片434、第六記憶體晶片436、及第八記憶體晶片438的組成元件在種類及數量上相同，而且第一其他晶片442、第二其他晶片444、第三其他晶片446、及第四其他晶片448的組成元件在種類及數量上相同。
在一些實施例中，圖7中的8個記憶體晶片完全相同；換言之，L1=L3。
在圖7的實施例中，第二記憶體晶片432、第四記憶體晶片434、第六記憶體晶片436、及第八記憶體晶片438被安排在積體電路產品400的四個角，第一記憶體晶片422(第三記憶體晶片424、第五記憶體晶片426、或第七記憶體晶片428)被安排在第二記憶體晶片432(第四記憶體晶片434、第六記憶體晶片436、或第八記憶體晶片438)與第一其他晶片442(第二其他晶片444、第三其他晶片446、或第四其他晶片448)之間。
圖8為本發明另一實施例的積體電路產品之簡化後的晶片排佈的示意圖。圖8顯示積體電路產品500的俯視圖。積體電路產品500與積體電路產品400相似，差別在於第一其他晶片442、第二其他晶片444、第三其他晶片446、及第四其他晶片448被安排在積體電路產品500的四個角，第二記憶體晶片432(第四記憶體晶片434、第六記憶體晶片436、或第八記憶體晶片438)被安排在第一記憶體晶片422(第三記憶體晶片424、第五記憶體晶片426、或第七記憶體晶片428)與第一其他晶片442(第二其他晶片444、第三其他晶片446、或第四其他晶片448)之間。
圖9為本發明另一實施例的積體電路產品之簡化後的晶片排佈的示 意圖。圖9顯示積體電路產品600的俯視圖。積體電路產品600與積體電路產品400相似，差別在於第一其他晶片442(第二其他晶片444、第三其他晶片446、或第四其他晶片448)被安排在第一記憶體晶片422(第三記憶體晶片424、第五記憶體晶片426、或第七記憶體晶片428)與第二記憶體晶片432(第四記憶體晶片434、第六記憶體晶片436、或第八記憶體晶片438)之間。
圖1及圖5~9中的記憶體晶片是第三代高頻寬記憶體(high bandwidth memory generation 3,HBM3)，其形狀為正方形。然而，上述之記憶體晶片也可以是第二代高頻寬記憶體(high bandwidth memory generation 2,HBM2)，如圖10~15(分別對應於圖1及圖5~9)所示。積體電路產品700及積體電路產品800之第一記憶體晶片722、第二記憶體晶片724、第三記憶體晶片726、第四記憶體晶片728、積體電路產品900之第一記憶體晶片922、第二記憶體晶片932、第三記憶體晶片924、第四記憶體晶片934、第五記憶體晶片926、第六記憶體晶片936、第七記憶體晶片928、第八記憶體晶片938、積體電路產品1000、積體電路產品1100、及積體電路產品1200之第一記憶體晶片1022、第二記憶體晶片1032、第三記憶體晶片1024、第四記憶體晶片1034、第五記憶體晶片1026、第六記憶體晶片1036、第七記憶體晶片1028、及第八記憶體晶片1038是第二代高頻寬記憶體。圖10~15的說明可以分別對應於圖1及圖5~9的說明，故不再贅述。
此外，在其他的實施例中，圖10~15中的記憶體晶片可以是增強型第二代高頻寬記憶體(Enhanced high bandwidth memory generation 2)。
綜上所述，本案所提出的晶片排佈可以使晶片在積體電路產品中緊密排列，因此得以充分利用基板面積以提高積體電路產品競爭力。再者，將積體電路產品上的晶片以旋轉對稱和/或點對稱的方式排 佈，除了可以避免接腳浪費，還有利於使用相同的光罩來製造積體電路產品的不同部位，因而可簡化光罩複雜度。
從另一角度而言，將積體電路產品上的晶片以前述的旋轉對稱和/或點對稱方式進行排佈，半導體製造商便可利用同一套光罩製造出面積接近4倍大小的積體電路產品，故可大幅降低積體電路產品的製造成本。
請注意，前述積體電路產品上的晶片排佈方式只是示範性的實施例，並非侷限本發明的實際實施方式。例如，在某些實施例中，可將前述的邏輯晶片、記憶體晶片、和/或其他晶片改以相對於積體電路產品的中心軸(通過中心且與任一邊垂直)呈現線對稱的方式排佈在積體電路產品的四個象限。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件，而本領域內的技術人員可能會用不同的名詞來稱呼同樣的元件。本說明書及申請專利範圍並不以名稱的差異來做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍中所提及的「包含」為開放式的用語，應解釋成「包含但不限定於」。另外，「耦接」一詞在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或通過其它元件或連接手段間接地電性或信號連接至第二元件。
在說明書中所使用的「和/或」的描述方式，包含所列舉的其中一個項目或多個項目的任意組合。另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的含義。
圖式的某些元件的尺寸及相對大小會被加以放大，或者某些元件的形狀會被簡化，以便能更清楚地表達實施例的內容。因此，除非申請人有特別指明，圖式中各元件的形狀、尺寸、相對大小及相對位 置等僅是便於說明，而不應被用來限縮本發明的專利範圍。此外，本發明可用許多不同的形式來體現，在解釋本發明時，不應僅侷限於本說明書所提出的實施例態樣。
為了說明上的方便，說明書中可能會使用一些與空間中的相對位置有關的敘述，對圖式中某元件的功能或是該元件與其他元件間的相對空間關係進行描述。例如，「於...上」、「在...上方」、「於...下」、「在...下方」、「高於...」、「低於...」、「向上」、「向下」等等。所屬技術領域中具有通常知識者應可理解，這些與空間中的相對位置有關的敘述，不僅包含所描述的元件在圖式中的指向關係(orientation)，也包含所描述的元件在使用、運作、或組裝時的各種不同指向關係。例如，若將圖式上下顛倒過來，則原先用「於...上」來描述的元件，就會變成「於...下」。因此，在說明書中所使用的「於...上」的描述方式，解釋上包含了「於...下」以及「於...上」兩種不同的指向關係。同理，在此所使用的「向上」一詞，解釋上包含了「向上」以及「向下」兩種不同的指向關係。
在說明書及申請專利範圍中，若描述第一元件位於第二元件上、在第二元件上方、連接、接合、耦接於第二元件或與第二元件相接，則表示第一元件可直接位在第二元件上、直接連接、直接接合、直接耦接於第二元件，亦可表示第一元件與第二元件間存在其他元件。 相對之下，若描述第一元件直接位在第二元件上、直接連接、直接接合、直接耦接、或直接相接於第二元件，則代表第一元件與第二元件間不存在其他元件。
以上僅為本發明的較佳實施例，凡依本發明請求項所做的等效變化與修改，皆應屬本發明的涵蓋範圍。
100:積體電路產品
112:第一邏輯晶片
114:第二邏輯晶片
116:第三邏輯晶片
118:第四邏輯晶片
122:第一記憶體晶片
124:第二記憶體晶片
126:第三記憶體晶片
128:第四記憶體晶片
132:第一其他晶片
134:第二其他晶片
136:第三其他晶片
138:第四其他晶片
102:第一邊
104:第二邊
106:第三邊
108:第四邊
101:中心
W1、W2:寬度
L1、L2:長度

Claims (27)

  1. 一種積體電路產品(100；200；300；400；500；600)，包含有：一第一晶片(112；312；412)；一第二晶片(114；314；414)；一第三晶片(116；316；416)；一第四晶片(118；318；418)；一第五晶片(122；322；422)；一第六晶片(124；324；424)；一第七晶片(126；326；426)；一第八晶片(128；328；428)；一第九晶片(132；332；432)；一第十晶片(134；334；434)；一第十一晶片(136；336；436)；以及一第十二晶片(138；338；438)；其中，該第一晶片(112；312；412)、該第二晶片(114；314；414)、該第三晶片(116；316；416)、及該第四晶片(118；318；418)分別位於該積體電路產品之一第一象限、一第四象限、一第三象限、及一第二象限，且該第一晶片(112；312；412)鄰接該第二晶片(114；314；414)及該第四晶片(118；318；418)；該第五晶片(122；322；422)、該第六晶片(124；324；424)、該第七晶片(126；326；426)、及該第八晶片(128；328；428)分別位於該積體電路產品之該第一象限、該第四象限、該第三象限、及該第二象限，且該第五晶片(122；322；422)、該第六晶片(124；324；424)、該第七晶片(126；326；426)、及該第八晶片(128；328；428)之任二者不鄰 接；且該第九晶片(132；332；432)、該第十晶片(134；334；434)、該第十一晶片(136；336；436)、及該第十二晶片(138；338；438)分別位於該積體電路產品之該第一象限、該第四象限、該第三象限、及該第二象限，且該第九晶片(132；332；432)、該第十晶片(134；334；434)、該第十一晶片(136；336；436)、及該第十二晶片(138；338；438)之任二者不鄰接；其中，該第一晶片(112；312；412)、該第二晶片(114；314；414)、該第三晶片(116；316；416)、及該第四晶片(118；318；418)係邏輯晶片，且該些邏輯晶片的面積及組成元件實質上相同；以及該第五晶片(122；322；422)、該第六晶片(124；324；424)、該第七晶片(126；326；426)、及該第八晶片(128；328；428)係記憶體晶片，且該些記憶體晶片的面積及組成元件實質上相同。
  2. 如請求項1所述的積體電路產品(100；200；300；400；500；600)，其中，該第一晶片(112；312；412)、該第二晶片(114；314；414)、該第三晶片(116；316；416)、該第四晶片(118；318；418)、該第五晶片(122；322；422)、該第六晶片(124；324；424)、該第七晶片(126；326；426)、該第八晶片(128；328；428)、該第九晶片(132；332；432)、該第十晶片(134；334；434)、該第十一晶片(136；336；436)、及該第十二晶片(138；338；438)實質上位於同一平面，該第一晶片(112；312；412)與該第三晶片(116；316；416)相對於該積體電路產品(100；200；300；400；500；600)之一中心(101；301；401)呈現點對稱，該第二晶片(114；314；414)與該第四晶片(118；318；418)相對於該中心(101；301；401)呈現點對稱，該第五 晶片(122；322；422)與該第七晶片(126；326；426)相對於該中心(101；301；401)呈現點對稱，該第六晶片(124；324；424)與該第八晶片(128；328；428)相對於該中心(101；301；401)呈現點對稱，該第九晶片(132；332；432)與該第十一晶片(136；336；436)相對於該中心(101；301；401)呈現點對稱，且該第十晶片(134；334；434)與該第十二晶片(138；338；438)相對於該中心(101；301；401)呈現點對稱。
  3. 如請求項1所述的積體電路產品(100；200；300；400；500；600)，其中，該第一晶片(112；312；412)、該第二晶片(114；314；414)、該第三晶片(116；316；416)、及該第四晶片(118；318；418)分別與該積體電路產品(100；200；300；400；500；600)之一第二邊(104)、一第三邊(106)、一第四邊(108)、及一第一邊(102)鄰接。
  4. 如請求項3所述的積體電路產品(100；200；300；400；500；600)，其中，該第五晶片(122；322；422)、該第六晶片(124；324；424)、該第七晶片(126；326；426)、及該第八晶片(128；328；428)分別與該積體電路產品(100；200；300；400；500；600)之該第一邊(102)、該第二邊(104)、該第三邊(106)、及該第四邊(108)鄰接。
  5. 如請求項4所述的積體電路產品(100)，其中，該第五晶片(122)、該第六晶片(124)、該第七晶片(126)、及該第八晶片(128)更分別與該積體電路產品(100)之該第二邊(104)、該第三邊(106)、該第四邊(108)、及該第一邊(102)鄰接。
  6. 如請求項3所述的積體電路產品(100；200；300；400；500；600)，其中，該第九晶片(132；332；432)、該第十晶片(134；334；434)、該第十一晶片(136；336；436)、及該第十二晶片(138；338；438)分別與該積體電路產品(100；200；300；400； 500；600)之該第一邊(102)、該第二邊(104)、該第三邊(106)、及該第四邊(108)鄰接。
  7. 如請求項6所述的積體電路產品(200；300；400；600)，其中，該第九晶片(132；332；432)、該第十晶片(134；334；434)、該第十一晶片(136；336；436)、及該第十二晶片(138；338；438)更分別與該積體電路產品(200；300；400；600)之該第二邊(104)、該第三邊(106)、該第四邊(108)、及該第一邊(102)鄰接。
  8. 如請求項1所述的積體電路產品(300；400；500；600)，其中，該第九晶片(332；432)、該第十晶片(334；434)、該第十一晶片(336；436)、及該第十二晶片(338；438)係記憶體晶片。
  9. 如請求項8所述的積體電路產品(400；500；600)，更包含：一第十三晶片(442)；一第十四晶片(444)；一第十五晶片(446)；以及一第十六晶片(448)；其中，該第十三晶片(442)、該第十四晶片(444)、該第十五晶片(446)、及該第十六晶片(448)分別位於該第一象限、該第四象限、該第三象限、及該第二象限；且該第五晶片(422)、該第六晶片(424)、該第七晶片(426)、及該第八晶片(428)、該第九晶片(432)、該第十晶片(434)、該第十一晶片(436)、該第十二晶片(438)、該第十三晶片(442)、該第十四晶片(444)、該第十五晶片(446)、及該第十六晶片(448)具有相同的寬度(W1)。
  10. 如請求項9所述的積體電路產品(400；500)，其中，該第五晶片(422)位於該第九晶片(432)與該第十三晶片(442)之間，該第六晶片(424)位於該第十晶片(434)與該第十四晶片(444) 之間，該第七晶片(426)位於該第十一晶片(436)與該第十五晶片(446)之間，以及該第八晶片(428)位於該第十二晶片(438)與該第十六晶片(448)之間。
  11. 如請求項10所述的積體電路產品(400)，其中，該第九晶片(432)、該第十晶片(434)、該第十一晶片(436)、及該第十二晶片(438)分別位於該積體電路產品(400)的四個角。
  12. 如請求項10所述的積體電路產品(500)，其中，該第十三晶片(442)、該第十四晶片(444)、該第十五晶片(446)、及該第十六晶片(448)分別位於該積體電路產品(500)的四個角。
  13. 如請求項9所述的積體電路產品(600)，其中，該第十三晶片(442)位於該第五晶片(422)與該第九晶片(432)之間，該第十四晶片(444)位於該第六晶片(424)與該第十晶片(434)之間，該第十五晶片(446)位於該第七晶片(426)與該第十一晶片(436)之間，以及該第十六晶片(448)位於該第八晶片(428)與該第十二晶片(438)之間。
  14. 一種積體電路產品(100；200；300；400；500；600)，包含有：一第一晶片(112；312；412)；一第二晶片(114；314；414)；一第三晶片(116；316；416)；一第四晶片(118；318；418)；一第五晶片(122；322；422)；一第六晶片(124；324；424)；一第七晶片(126；326；426)；一第八晶片(128；328；428)；一第九晶片(132；332；432)；一第十晶片(134；334；434)；一第十一晶片(136；336；436)；以及 一第十二晶片(138；338；438)；其中，該第一晶片(112；312；412)、該第二晶片(114；314；414)、該第三晶片(116；316；416)、該第四晶片(118；318；418)、該第五晶片(122；322；422)、該第六晶片(124；324；424)、該第七晶片(126；326；426)、及該第八晶片(128；328；428)、該第九晶片(132；332；432)、該第十晶片(134；334；434)、該第十一晶片(136；336；436)、及該第十二晶片(138；338；438)實質上位於一平面(PL)；倘若將該第一晶片(112；312；412)於該平面上相對於該積體電路產品(100；200；300；400；500；600)之一中心(101；301；401)旋轉九十度，則該第一晶片(112；312；412)與該第二晶片(114；314；414)或該第四晶片(118；318；418)實質上重疊，且倘若將該第一晶片(112；312；412)於該平面上相對於該中心(101；301；401)旋轉一百八十度，則該第一晶片(112；312；412)與該第三晶片(116；316；416)實質上重疊；倘若將該第五晶片(122；322；422)於該平面上相對於該中心(101；301；401)旋轉九十度，則該第五晶片(122；322；422)與該第六晶片(124；324；424)或該第八晶片(128；328；428)實質上重疊，且倘若將該第五晶片(122；322；422)於該平面上相對於該中心(101；301；401)旋轉一百八十度，則該第五晶片(122；322；422)與該第七晶片(126；326；426)實質上重疊；以及倘若將該第九晶片(132；332；432)於該平面上相對於該中心(101；301；401)旋轉九十度，則該第九晶片(132；332；432)與該第十晶片(134；334；434)或該第十二晶片(138； 338；438)實質上重疊，且倘若將該第九晶片(132；332；432)於該平面上相對於該中心(101；301；401)旋轉一百八十度，則該第九晶片(132；332；432)與該第十一晶片(136；336；436)實質上重疊；其中，該第一晶片(112；312；412)、該第二晶片(114；314；414)、該第三晶片(116；316；416)、及該第四晶片(118；318；418)係邏輯晶片，且該些邏輯晶片的面積及組成元件實質上相同；以及該第五晶片(122；322；422)、該第六晶片(124；324；424)、該第七晶片(126；326；426)、及該第八晶片(128；328；428)係記憶體晶片，且該些記憶體晶片的面積及組成元件實質上相同。
  15. 如請求項14所述的積體電路產品(100；200；300；400；500；600)，其中，該第一晶片(112；312；412)與該第二晶片及該第四晶片(118；318；418)鄰接，且該第二晶片(114；314；414)與該第一晶片及該第三晶片(116；316；416)鄰接。
  16. 如請求項14所述的積體電路產品(100；200；300；400；500；600)，其中，該第五晶片(122；322；422)、該第六晶片(124；324；424)、該第七晶片(126；326；426)、及該第八晶片(128；328；428)之任二者不鄰接，且該第九晶片(132；332；432)、該第十晶片(134；334；434)、該第十一晶片(136；336；436)、及該第十二晶片(138；338；438)之任二者不鄰接。
  17. 如請求項14所述的積體電路產品(100；200；300；400；500；600)，其中，該第一晶片(112；312；412)、該第二晶片(114；314；414)、該第三晶片(116；316；416)、及該第四晶片(118；318；418)分別與該積體電路產品(100；200；300；400；500；600)之一第二邊(104)、一第三邊(106)、一第四邊(108)、及一第一邊(102)鄰接。
  18. 如請求項17所述的積體電路產品(100；200；300；400；500；600)，其中，該第五晶片(122；322；422)、該第六晶片(124；324；424)、該第七晶片(126；326；426)、及該第八晶片(128；328；428)分別與該積體電路產品(100；200；300；400；500；600)之該第一邊(102)、該第二邊(104)、該第三邊(106)、及該第四邊(108)鄰接。
  19. 如請求項18所述的積體電路產品(100)，其中，該第五晶片(122)、該第六晶片(124)、該第七晶片(126)、及該第八晶片(128)更分別與該積體電路產品(100)之該第二邊(104)、該第三邊(106)、該第四邊(108)、及該第一邊(102)鄰接。
  20. 如請求項17所述的積體電路產品(100；200；300；400；500；600)，其中，該第九晶片(132；332；432)、該第十晶片(134；334；434)、該第十一晶片(136；336；436)、及該第十二晶片(138；338；438)分別與該積體電路產品(100；200；300；400；500；600)之該第一邊(102)、該第二邊(104)、該第三邊(106)、及該第四邊(108)鄰接。
  21. 如請求項20所述的積體電路產品(200；300；400；600)，其中，該第九晶片(132；332；432)、該第十晶片(134；334；434)、該第十一晶片(136；336；436)、及該第十二晶片(138；338；438)更分別與該積體電路產品(200；300；400；600)之該第二邊(104)、該第三邊(106)、該第四邊(108)、及該第一邊(102)鄰接。
  22. 如請求項14所述的積體電路產品(300；400；500；600)，其中，該第九晶片(332；432)、該第十晶片(334；434)、該第十一晶片(336；436)、及該第十二晶片(338；438)係記憶體晶片。
  23. 如請求項22所述的積體電路產品(400；500；600)，更包含：一第十三晶片(442)； 一第十四晶片(444)；一第十五晶片(446)；以及一第十六晶片(448)；其中，該第十三晶片(442)、該第十四晶片(444)、該第十五晶片(446)、及該第十六晶片(448)實質上位於該平面(PL)；且該第五晶片(422)、該第六晶片(424)、該第七晶片(426)、及該第八晶片(428)、該第九晶片(432)、該第十晶片(434)、該第十一晶片(436)、該第十二晶片(438)、該第十三晶片(442)、該第十四晶片(444)、該第十五晶片(446)、及該第十六晶片(448)具有相同的寬度(W1)。
  24. 如請求項23所述的積體電路產品(400；500)，其中，該第五晶片(422)位於該第九晶片(432)與該第十三晶片(442)之間，該第六晶片(424)位於該第十晶片(434)與該第十四晶片(444)之間，該第七晶片(426)位於該第十一晶片(436)與該第十五晶片(446)之間，以及該第八晶片(428)位於該第十二晶片(438)與該第十六晶片(448)之間。
  25. 如請求項24所述的積體電路產品(400)，其中，該第九晶片(432)、該第十晶片(434)、該第十一晶片(436)、及該第十二晶片(438)分別位於該積體電路產品(400)的四個角。
  26. 如請求項24所述的積體電路產品(500)，其中，該第十三晶片(442)、該第十四晶片(444)、該第十五晶片(446)、及該第十六晶片(448)分別位於該積體電路產品(500)的四個角。
  27. 如請求項23所述的積體電路產品(600)，其中，該第十三晶片(442)位於該第五晶片(422)與該第九晶片(432)之間，該第十四晶片(444)位於該第六晶片(424)與該第十晶片(434)之間，該第十五晶片(446)位於該第七晶片(426)與該第十一晶片 (436)之間，以及該第十六晶片(448)位於該第八晶片(428)與該第十二晶片(438)之間。
TW110131167A 2021-03-26 2021-08-23 積體電路產品及其晶片排佈 TWI776648B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202163166703P 2021-03-26 2021-03-26
US63/166,703 2021-03-26

Publications (2)

Publication Number Publication Date
TWI776648B true TWI776648B (zh) 2022-09-01
TW202238908A TW202238908A (zh) 2022-10-01

Family

ID=83375397

Family Applications (3)

Application Number Title Priority Date Filing Date
TW110131167A TWI776648B (zh) 2021-03-26 2021-08-23 積體電路產品及其晶片排佈
TW111123117A TWI790977B (zh) 2021-03-26 2021-08-23 積體電路產品及其晶片排佈
TW110131168A TWI780870B (zh) 2021-03-26 2021-08-23 積體電路產品及其晶片排佈

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW111123117A TWI790977B (zh) 2021-03-26 2021-08-23 積體電路產品及其晶片排佈
TW110131168A TWI780870B (zh) 2021-03-26 2021-08-23 積體電路產品及其晶片排佈

Country Status (2)

Country Link
CN (1) CN115132719B (zh)
TW (3) TWI776648B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200723356A (en) * 2005-07-29 2007-06-16 Taiwan Semiconductor Mfg Co Ltd Method for optimizing die placement
TW201029118A (en) * 2009-01-23 2010-08-01 Himax Tech Ltd Chip layout for reducing warpage and method thereof
US20120025397A1 (en) * 2010-07-29 2012-02-02 Mosys, Inc. Semiconductor Chip Layout
TW201246418A (en) * 2011-05-10 2012-11-16 Po-Cheng Hsueh A die detection method for 3D die stacking
US20150294954A1 (en) * 2009-09-30 2015-10-15 Silicon Laboratories Inc. Multiple die layout for facilitating the combining of an individual die inoto a single die
US20200151381A1 (en) * 2013-08-30 2020-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked chip layout

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7612443B1 (en) * 2003-09-04 2009-11-03 University Of Notre Dame Du Lac Inter-chip communication
US8148813B2 (en) * 2009-07-31 2012-04-03 Altera Corporation Integrated circuit package architecture
US8716876B1 (en) * 2011-11-11 2014-05-06 Altera Corporation Systems and methods for stacking a memory chip above an integrated circuit chip
US20140264915A1 (en) * 2013-03-15 2014-09-18 Chao-Yuan Huang Stacked Integrated Circuit System
US9349710B2 (en) * 2013-10-07 2016-05-24 Xintec Inc. Chip package and method for forming the same
WO2016011325A1 (en) * 2014-07-18 2016-01-21 Indiana Integrated Circuits, LLC Edge interconnect packaging of integrated circuits for power systems
CN204810110U (zh) * 2015-07-09 2015-11-25 瑞声声学科技(常州)有限公司 线性振动电机
CN107068676B (zh) * 2017-03-13 2019-08-27 Oppo广东移动通信有限公司 一种预设规格芯片、制造方法及移动终端
KR20200026344A (ko) * 2018-08-29 2020-03-11 삼성전자주식회사 반도체 패키지
JP7097639B2 (ja) * 2018-11-21 2022-07-08 東北マイクロテック株式会社 積層型半導体装置及びこれに用いる複数のチップ
TWI777225B (zh) * 2019-08-29 2022-09-11 台灣積體電路製造股份有限公司 積體晶片及其形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200723356A (en) * 2005-07-29 2007-06-16 Taiwan Semiconductor Mfg Co Ltd Method for optimizing die placement
TW201029118A (en) * 2009-01-23 2010-08-01 Himax Tech Ltd Chip layout for reducing warpage and method thereof
US20150294954A1 (en) * 2009-09-30 2015-10-15 Silicon Laboratories Inc. Multiple die layout for facilitating the combining of an individual die inoto a single die
US20120025397A1 (en) * 2010-07-29 2012-02-02 Mosys, Inc. Semiconductor Chip Layout
TW201246418A (en) * 2011-05-10 2012-11-16 Po-Cheng Hsueh A die detection method for 3D die stacking
US20200151381A1 (en) * 2013-08-30 2020-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked chip layout

Also Published As

Publication number Publication date
TWI780870B (zh) 2022-10-11
CN115132720A (zh) 2022-09-30
TW202238434A (zh) 2022-10-01
CN115132719B (zh) 2025-01-28
CN115132719A (zh) 2022-09-30
TWI790977B (zh) 2023-01-21
TW202249232A (zh) 2022-12-16
TW202238908A (zh) 2022-10-01

Similar Documents

Publication Publication Date Title
US20210183768A1 (en) Integrated circuits including via array and methods of manufacturing the same
TWI762445B (zh) 半導體裝置、系統晶片、行動裝置以及半導體系統
CN102891142B (zh) 具有无方向的去耦合电容器的半导体器件及其制造方法
US12100687B2 (en) Integrated circuit product and chip floorplan arrangement thereof
CN110518009B (zh) 包括马蹄足结构导电图案的集成电路
TWI776648B (zh) 積體電路產品及其晶片排佈
TWI422009B (zh) 多晶片堆疊結構
KR100667597B1 (ko) 매크로 셀의 전원 라인 배치 구조 및 매크로 셀과 파워매시의 결합 구조
US11973059B2 (en) Integrated circuit product and chip floorplan arrangement thereof
CN114978149A (zh) 电压电平转换单元及包括电压电平转换单元的集成电路
CN115132720B (zh) 集成电路产品及其芯片排布
JP4731336B2 (ja) 半導体装置
TW202345341A (zh) 包括具有可變寬度的主動圖案的積體電路
CN115954337A (zh) 公共基板上的镜像芯片
TW201304095A (zh) 測試電路，積體電路及測試電路佈局方法
CN116127900A (zh) 晶圆系统的制备方法、晶圆系统及任务处理方法
KR101831761B1 (ko) 반도체 모듈 및 반도체 모듈을 포함하는 모듈 시스템
CN110911349A (zh) 一种芯片、半导体器件及其制备方法
US20250077756A1 (en) Semiconductor device and layout design method thereof
US11164849B2 (en) Chip assembly and chip
US20250029971A1 (en) Modular chiplet system
JPH05267302A (ja) 半導体装置
US8912656B2 (en) Integrated circuit package and physical layer interface arrangement
TW202403588A (zh) 包含標準單元的積體電路
TW202505744A (zh) 系統單晶片、半導體裝置以及輸入和輸出電路

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent