CN115132719B - 集成电路产品及其芯片排布 - Google Patents
集成电路产品及其芯片排布 Download PDFInfo
- Publication number
- CN115132719B CN115132719B CN202110967790.0A CN202110967790A CN115132719B CN 115132719 B CN115132719 B CN 115132719B CN 202110967790 A CN202110967790 A CN 202110967790A CN 115132719 B CN115132719 B CN 115132719B
- Authority
- CN
- China
- Prior art keywords
- chip
- integrated circuit
- circuit product
- memory
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 13
- 239000002699 waste material Substances 0.000 abstract description 3
- 239000000470 constituent Substances 0.000 description 24
- 239000003990 capacitor Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
- H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
本发明提出一种集成电路产品及其芯片排布，该集成电路产品包含：第一芯片至第十二芯片。该第一芯片至第四芯片分别位于该集成电路产品的第一象限、第四象限、第三象限、及第二象限，且该第一芯片邻接该第二芯片及该第四芯片。该第五芯片至第八芯片分别位于该集成电路产品的该第一象限、该第四象限、该第三象限、及该第二象限，且该第五芯片至第八芯片的任两个不邻接。该第九芯片至第十二芯片分别位于该集成电路产品的该第一象限、该第四象限、该第三象限、及该第二象限，且该第九芯片至第十二芯片的任两个不邻接。本发明的集成电路产品可以充分利用基板面积、避免芯片引脚浪费及逻辑芯片之间容易通信。
Description
技术领域
本发明涉及集成电路(integrated circuit，IC)的封装，尤其是指集成电路封装的芯片(chip)和/或小芯片(chiplet)(以下统称为芯片)的排布(floorplanarrangement)。
背景技术
先进封装为目前集成电路的趋势。然而，不佳的芯片排布可能有以下的缺点：浪费面积(导致成品过大而缺乏竞争力)、芯片散热不佳(降低芯片效能)、输出和/或输入走线困难(增加封装的难度)和/或芯片的相对位置不理想(造成芯片引脚的浪费)。因此，需要一种芯片排布来解决上述问题的至少其中之一。
发明内容
有鉴于此，如何减轻或消除上述相关领域中芯片排布的缺失，实为有待解决的问题。
本发明提供一种集成电路产品的实施例，其包含：第一芯片；第二芯片；第三芯片；第四芯片；第五芯片；第六芯片；第七芯片；第八芯片；第九芯片；第十芯片；第十一芯片；以及第十二芯片。该第一芯片、该第二芯片、该第三芯片、及该第四芯片分别位于该集成电路产品的第一象限、第四象限、第三象限、及第二象限，且该第一芯片邻接该第二芯片及该第四芯片。该第五芯片、该第六芯片、该第七芯片、及该第八芯片分别位于该集成电路产品的该第一象限、该第四象限、该第三象限、及该第二象限，且该第五芯片、该第六芯片、该第七芯片、及该第八芯片的任两个不邻接。该第九芯片、该第十芯片、该第十一芯片、及该第十二芯片分别位于该集成电路产品的该第一象限、该第四象限、该第三象限、及该第二象限，且该第九芯片、该第十芯片、该第十一芯片、及该第十二芯片的任两个不邻接。
本发明还提供一种集成电路产品的实施例，其包含：第一芯片；第二芯片；第三芯片；第四芯片；第五芯片；第六芯片；第七芯片；第八芯片；第九芯片；第十芯片；第十一芯片；以及第十二芯片。该第一芯片、该第二芯片、该第三芯片、该第四芯片、该第五芯片、该第六芯片、该第七芯片、及该第八芯片、该第九芯片、该第十芯片、该第十一芯片、及该第十二芯片实质上位于平面上。如果将该第一芯片于该平面上相对于该集成电路产品的中心旋转九十度，则该第一芯片与该第二芯片或该第四芯片实质上重叠，且如果将该第一芯片于该平面上相对于该中心旋转一百八十度，则该第一芯片与该第三芯片实质上重叠。如果将该第五芯片于该平面上相对于该中心旋转九十度，则该第五芯片与该第六芯片或该第八芯片实质上重叠，且如果将该第五芯片于该平面上相对于该中心旋转一百八十度，则该第五芯片与该第七芯片实质上重叠。如果将该第九芯片于该平面上相对于该中心旋转九十度，则该第九芯片与该第十芯片或该第十二芯片实质上重叠，且如果将该第九芯片于该平面上相对于该中心旋转一百八十度，则该第九芯片与该第十一芯片实质上重叠。
上述实施例的优点之一，是可充分利用基板面积、避免芯片引脚浪费及逻辑芯片之间容易通信。
上述实施例的另一优点，是可充分利用基板面积、简化光罩复杂度、及提高集成电路产品竞争力。
本发明的其他优点将配合以下的说明和附图进行更详细的说明。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。
图1为本发明一实施例的集成电路产品的简化后的芯片排布的示意图。
图2示出本发明一实施例的集成电路产品的简化后的侧视图。
图3示出本发明另一实施例的集成电路产品的简化后的侧视图。
图4示出本发明集成电路产品的中心点与象限的分布。
图5为本发明另一实施例的集成电路产品的简化后的芯片排布的示意图。
图6为本发明另一实施例的集成电路产品的简化后的芯片排布的示意图。
图7为本发明另一实施例的集成电路产品的简化后的芯片排布的示意图。
图8为本发明另一实施例的集成电路产品的简化后的芯片排布的示意图。
图9为本发明另一实施例的集成电路产品的简化后的芯片排布的示意图。
图10为本发明另一实施例的集成电路产品的简化后的芯片排布的示意图。
图11为本发明另一实施例的集成电路产品的简化后的芯片排布的示意图。
图12为本发明另一实施例的集成电路产品的简化后的芯片排布的示意图。
图13为本发明另一实施例的集成电路产品的简化后的芯片排布的示意图。
图14为本发明另一实施例的集成电路产品的简化后的芯片排布的示意图。
图15为本发明另一实施例的集成电路产品的简化后的芯片排布的示意图。
附图标记说明：
100、200、300、400、500、600、700、800、900、1000、1100、1200 集成电路产品
112、312、412 第一逻辑芯片
114、314、414 第二逻辑芯片
116、316、416 第三逻辑芯片
118、318、418 第四逻辑芯片
122、322、422、722、922、1022 第一存储器芯片
124、332、432、724、932、1032 第二存储器芯片
126、324、424、726、924、1024 第三存储器芯片
128、334、434、728、934、1034 第四存储器芯片
132、442 第一其他芯片
134、444 第二其他芯片
136、446 第三其他芯片
138、448 第四其他芯片
150 基板
PL 平面
152 微凸块
154 凸块
140 中介层
102 第一边
104 第二边
106 第三边
108 第四边
101、301、401 中心
Q1 第一象限
Q4 第四象限
Q3 第三象限
Q2 第二象限
326、426、926、1026 第五存储器芯片
336、436、936、1036 第六存储器芯片
328、428、928、1028 第七存储器芯片
338、438、938、1038 第八存储器芯片
W1、W2、W3、W4 宽度
L1、L2、L3、L4 长度
具体实施方式
以下将配合相关附图来说明本发明的实施例。在这些附图中，相同的标号表示相同或类似的元件或方法流程。
图1为本发明一实施例的集成电路产品的简化后的芯片排布的示意图。集成电路产品100包含第一逻辑芯片112、第二逻辑芯片114、第三逻辑芯片116、第四逻辑芯片118、第一存储器芯片122、第二存储器芯片124、第三存储器芯片126、第四存储器芯片128、第一其他芯片132、第二其他芯片134、第三其他芯片136、第四其他芯片138。图1示出集成电路产品100的俯视图，图2及图3分别示出本发明一实施例的集成电路产品的简化后的侧视图(沿着图1的A-A'横截面)。在图2的实施例中，集成电路产品100包含基板150，图1所示的该些逻辑芯片、该些存储器芯片、及该些其他芯片位于基板150的上方的同一平面PL上。基板150与逻辑芯片、存储器芯片、及其他芯片之间有多个微凸块152，基板150下方有多个凸块154。在图3的实施例中，集成电路产品100包含中介层(interposer)140，图1所示的该些逻辑芯片、该些存储器芯片、及该些其他芯片位于中介层140的上方。中介层140与基板150之间有多个微凸块152，基板150下方有多个凸块154。第一逻辑芯片112、第二逻辑芯片114、第三逻辑芯片116、及第四逻辑芯片118可以是具有计算能力的逻辑电路，例如系统单芯片(System on achip，SoC)。逻辑芯片可以存取存储器芯片来实现特定的功能，例如，逻辑芯片借由读取并执行储存于存储器芯片中的程序代码或程序指令来实现该功能。
回到图1。集成电路产品100具有第一边102、第二边104、第三边106、及第四边108。集成电路产品100的该四个边可以是基板150的四个边。集成电路产品100还具有中心101。第一逻辑芯片112的一边与第二边104实质上重叠(即，第一逻辑芯片112的一边与第二边104实质上对齐)，也就是说，第一逻辑芯片112邻接(adjacent)第二边104。类似地，第二逻辑芯片114的一边与第三边106实质上重叠、第三逻辑芯片116的一边与第四边108实质上重叠，以及第四逻辑芯片118的一边与第一边102实质上重叠。
类似地，第一其他芯片132、第二其他芯片134、第三其他芯片136、及第四其他芯片138各自的一边分别与第一边102、第二边104、第三边106、及第四边108实质上重叠。
类似地，第一存储器芯片122、第二存储器芯片124、第三存储器芯片126、及第四存储器芯片128各自的一边分别与第一边102、第二边104、第三边106、及第四边108实质上重叠。此外，因为第一存储器芯片122、第二存储器芯片124、第三存储器芯片126、及第四存储器芯片128被安排在集成电路产品100的四个角，所以第一存储器芯片122、第二存储器芯片124、第三存储器芯片126、及第四存储器芯片128各自的另一边还分别与第二边104、第三边106、第四边108、及第一边102实质上重叠。
如图1所示，第一逻辑芯片112与第二逻辑芯片114及第四逻辑芯片118邻接、第二逻辑芯片114与第一逻辑芯片112及第三逻辑芯片116邻接、第三逻辑芯片116与第二逻辑芯片114及第四逻辑芯片118邻接、且第四逻辑芯片118与第一逻辑芯片112及第三逻辑芯片116邻接。在一些实施例中，第一逻辑芯片112、第二逻辑芯片114、第三逻辑芯片116、及第四逻辑芯片118的顶点在中心101互相接触。然而，第一存储器芯片122、第二存储器芯片124、第三存储器芯片126、及第四存储器芯片128不互相邻接，且第一其他芯片132、第二其他芯片134、第三其他芯片136、及第四其他芯片138不互相邻接。
在一些实施例中，第一逻辑芯片112、第二逻辑芯片114、第三逻辑芯片116、及第四逻辑芯片118的面积实质上相同，第一存储器芯片122、第二存储器芯片124、第三存储器芯片126、及第四存储器芯片128的面积实质上相同，而且第一其他芯片132、第二其他芯片134、第三其他芯片136、及第四其他芯片138的面积实质上相同。
在一些实施例中，第一逻辑芯片112、第二逻辑芯片114、第三逻辑芯片116、及第四逻辑芯片118的组成组件实质上相同，第一存储器芯片122、第二存储器芯片124、第三存储器芯片126、及第四存储器芯片128的组成组件实质上相同，而且第一其他芯片132、第二其他芯片134、第三其他芯片136、及第四其他芯片138的组成组件实质上相同。前述的组成组件包含但不限于晶体管、电阻、电容、和/或电感。在另一些实施例中，第一逻辑芯片112、第二逻辑芯片114、第三逻辑芯片116、及第四逻辑芯片118的组成组件在种类及数量上相同，第一存储器芯片122、第二存储器芯片124、第三存储器芯片126、及第四存储器芯片128的组成组件在种类及数量上相同，而且第一其他芯片132、第二其他芯片134、第三其他芯片136、及第四其他芯片138的组成组件在种类及数量上相同。
在一些实施例中，第一其他芯片132、第二其他芯片134、第三其他芯片136、及第四其他芯片138是输入/输出芯片，包含输入/输出电路，第一逻辑芯片112、第二逻辑芯片114、第三逻辑芯片116、及第四逻辑芯片118利用输入/输出电路传送或接收信号。在其他的实施例中，第一其他芯片132、第二其他芯片134、第三其他芯片136、及第四其他芯片138是不包含任何电路的硅芯片。
请参阅图1及图4。集成电路产品100被互相垂直的X轴及Y轴划分为四个象限，X轴及Y轴于中心101处相交。第一芯片群组(包含第一逻辑芯片112、第一存储器芯片122、及第一其他芯片132)位于第一象限Q1；第二芯片群组(包含第二逻辑芯片114、第二存储器芯片124、及第二其他芯片134)位于第四象限Q4；第三芯片群组(包含第三逻辑芯片116、第三存储器芯片126、及第三其他芯片136)位于第三象限Q3；第四芯片群组(包含第四逻辑芯片118、第四存储器芯片128、及第四其他芯片138)位于第二象限Q2。第一逻辑芯片112与第一存储器芯片122的相对位置等于第二逻辑芯片114(第三逻辑芯片116、或第四逻辑芯片118)与第二存储器芯片124(第三存储器芯片126、或第四存储器芯片128)的相对位置；第一逻辑芯片112与第一其他芯片132的相对位置等于第二逻辑芯片114(第三逻辑芯片116、或第四逻辑芯片118)与第二其他芯片134(第三其他芯片136、或第四其他芯片138)的相对位置；第一存储器芯片122与第一其他芯片132的相对位置等于第二存储器芯片124(第三存储器芯片126、或第四存储器芯片128)与第二其他芯片134(第三其他芯片136、或第四其他芯片138)的相对位置。
如果第一芯片群组在平面PL上相对于中心101顺时针旋转90度，则第一芯片群组与第二芯片群组实质上重叠(即，第一逻辑芯片112与第二逻辑芯片114呈现旋转对称、第一存储器芯片122与第二存储器芯片124呈现旋转对称、以及第一其他芯片132与第二其他芯片134呈现旋转对称，其中，旋转对称中心为中心101，而旋转角为90度)。类似地，如果第一芯片群组在平面PL上相对于中心101逆时针旋转90度或顺时针旋转270度，则第一芯片群组与第四芯片群组实质上重叠。
如果第一芯片群组在平面PL上相对于中心101旋转180度，则第一芯片群组与第三芯片群组实质上重叠。换言之，第一芯片群组与第三芯片群组相对于中心101呈现点对称(point symmetry)(即，第一逻辑芯片112与第三逻辑芯片116点对称、第一存储器芯片122与第三存储器芯片126点对称、且第一其他芯片132与第三其他芯片136点对称，对称中心为中心101)。同理，第二芯片群组与第四芯片群组相对于中心101呈现点对称。
换句话说，在一些实施例中，第一芯片群组、第二芯片群组、第三芯片群组、及第四芯片群组各为集成电路产品100的一个组成单位，也就是说，第一逻辑芯片112、第二逻辑芯片114、第三逻辑芯片116、及第四逻辑芯片118可以分别存取或耦接于第一存储器芯片122、第二存储器芯片124、第三存储器芯片126、及第四存储器芯片128，且第一逻辑芯片112、第二逻辑芯片114、第三逻辑芯片116、及第四逻辑芯片118可以分别耦接于第一其他芯片132、第二其他芯片134、第三其他芯片136、及第四其他芯片138。这样的安排的优点之一在于，第一逻辑芯片112(第二逻辑芯片114、第三逻辑芯片116、或第四逻辑芯片118)的对外(即集成电路产品100的外部)引脚可以安排在第二边104(第三边106、第四边108、或第一边102)，而对内的引脚(例如与第一存储器芯片122、第二存储器芯片124、第三存储器芯片126、第四存储器芯片128、第一其他芯片132、第二其他芯片134、第三其他芯片136、或第四其他芯片138通信的引脚)可以安排在与存储器芯片或其他芯片相邻的边上。如此一来，因为集成电路产品100的芯片排布简单(只需将第一芯片群组旋转90度、180度、及270度)，所以集成电路产品100的不同区域可以使用相同的光罩来制造，因而可大幅简化制程而且不会浪费引脚。
在一些实施例中，可以借由将第一逻辑芯片112、第二逻辑芯片114、第三逻辑芯片116、及第四逻辑芯片118的易发热部分安排在靠近集成电路产品100的边上，来提升集成电路产品100的散热效能。此外，因为第一逻辑芯片112、第二逻辑芯片114、第三逻辑芯片116、及第四逻辑芯片118互相邻接，所以更容易实作第一逻辑芯片112、第二逻辑芯片114、第三逻辑芯片116、及第四逻辑芯片118之间的联机(例如通过中介层140和/或基板150)，换言之，第一逻辑芯片112、第二逻辑芯片114、第三逻辑芯片116、及第四逻辑芯片118之间的通信(例如交换数据)及协作处理变得更加容易实现。
在另一些实施例中，第一芯片群组、第二芯片群组、第三芯片群组、及第四芯片群组各为一个正方形；更明确地说，以图1的第一芯片群组为例，W1+W2＝L1+L2，其中，W1是第一存储器芯片122及第一其他芯片132的宽度，W2是第一逻辑芯片112的宽度，L1是第一存储器芯片122的长度，L2是第一其他芯片132的长度，而第一逻辑芯片112的长度是L1+L2。此外，因为第一芯片群组、第二芯片群组、第三芯片群组、及第四芯片群组皆为正方形，所以集成电路产品100也是一个正方形。
图5为本发明另一实施例的集成电路产品的简化后的芯片排布的示意图。图5示出集成电路产品200的俯视图。集成电路产品200与集成电路产品100相似，差别在于第一存储器芯片122与第一其他芯片132交换位置、第二存储器芯片124与第二其他芯片134交换位置、第三存储器芯片126与第三其他芯片136交换位置、以及第四存储器芯片128与第四其他芯片138交换位置。如此一来，在图2的实施例中，第一其他芯片132、第二其他芯片134、第三其他芯片136、及第四其他芯片138被安排在集成电路产品200的四个角；因此，第一其他芯片132、第二其他芯片134、第三其他芯片136、及第四其他芯片138各自的一边分别与第一边102、第二边104、第三边106、及第四边108实质上重叠，且各自的另一边还分别与第二边104、第三边106、第四边108、及第一边102实质上重叠。
图6为本发明另一实施例的集成电路产品的简化后的芯片排布的示意图。图6示出集成电路产品300的俯视图。集成电路产品300包含第一逻辑芯片312、第二逻辑芯片314、第三逻辑芯片316、第四逻辑芯片318、第一存储器芯片322、第二存储器芯片332、第三存储器芯片324、第四存储器芯片334、第五存储器芯片326、第六存储器芯片336、第七存储器芯片328、及第八存储器芯片338。集成电路产品300的芯片排布方式及特点与集成电路产品100及集成电路产品200相似，差别在于集成电路产品300的一个芯片群组包含1个逻辑芯片及2个存储器芯片，但不包含其他芯片。
在一些实施例中，第一芯片群组(包含第一逻辑芯片312、第一存储器芯片322、及第二存储器芯片332)、第二芯片群组(包含第二逻辑芯片314、第三存储器芯片324、及第四存储器芯片334)、第三芯片群组(包含第三逻辑芯片316、第五存储器芯片326、及第六存储器芯片336)、及第四芯片群组(包含第四逻辑芯片318、第七存储器芯片328、及第八存储器芯片338)各为一个正方形。以第一芯片群组为例，W1+W3＝L1+L3，其中，W1是第一存储器芯片322及第二存储器芯片332的宽度，W3是第一逻辑芯片312的宽度，L1是第一存储器芯片322的长度，L3是第二存储器芯片332的长度，而第一逻辑芯片312的长度是L1+L3。如果将第一芯片群组相对于中心301顺时针旋转90度、180度、及270度，则旋转后的第一芯片群组的各芯片将分别与第二芯片群组、第三芯片群组、及第四芯片群组中相对应的芯片实质上重叠(第一逻辑芯片312、第二逻辑芯片314、第三逻辑芯片316、及第四逻辑芯片318互相对应，第一存储器芯片322、第三存储器芯片324、第五存储器芯片326、及第七存储器芯片328互相对应，且第二存储器芯片332、第四存储器芯片334、第六存储器芯片336、及第八存储器芯片338互相对应)。此外，因为第一芯片群组、第二芯片群组、第三芯片群组、及第四芯片群组皆为正方形，所以集成电路产品300也是一个正方形。
对第一芯片群组而言，第一逻辑芯片312可以存取第一存储器芯片322及第二存储器芯片332。其他芯片群组同理，故不再赘述。
在一些实施例中，第一逻辑芯片312、第二逻辑芯片314、第三逻辑芯片316、及第四逻辑芯片318的组成组件实质上相同，第一存储器芯片322、第三存储器芯片324、第五存储器芯片326、及第七存储器芯片328的组成组件实质上相同，而且第二存储器芯片332、第四存储器芯片334、第六存储器芯片336、及第八存储器芯片338的组成组件实质上相同。前述的组成组件包含但不限于晶体管、电阻、电容、和/或电感。在另一些实施例中，第一逻辑芯片312、第二逻辑芯片314、第三逻辑芯片316、及第四逻辑芯片318的组成组件在种类及数量上相同，第一存储器芯片322、第三存储器芯片324、第五存储器芯片326、及第七存储器芯片328的组成组件在种类及数量上相同，而且第二存储器芯片332、第四存储器芯片334、第六存储器芯片336、及第八存储器芯片338的组成组件在种类及数量上相同。
在一些实施例中，图6中的8个存储器芯片完全相同；换言之，L1＝L3。
在另一些实施例中，图6中的8个存储器芯片是第三代高带宽存储器(highbandwidth memory generation 3，HBM3)，且W1＝L1＝L3。
图7为本发明另一实施例的集成电路产品的简化后的芯片排布的示意图。图7示出集成电路产品400的俯视图。集成电路产品400包含第一逻辑芯片412、第二逻辑芯片414、第三逻辑芯片416、第四逻辑芯片418、第一存储器芯片422、第二存储器芯片432、第三存储器芯片424、第四存储器芯片434、第五存储器芯片426、第六存储器芯片436、第七存储器芯片428、第八存储器芯片438、第一其他芯片442、第二其他芯片444、第三其他芯片446、及第四其他芯片448。集成电路产品400的芯片排布方式及特点与集成电路产品100及集成电路产品200相似，差别在于集成电路产品400的一个芯片群组包含1个逻辑芯片、2个存储器芯片、及1个其他芯片。
在一些实施例中，第一芯片群组(包含第一逻辑芯片412、第一存储器芯片422、第二存储器芯片432、及第一其他芯片442)、第二芯片群组(包含第二逻辑芯片414、第三存储器芯片424、第四存储器芯片434、及第二其他芯片444)、第三芯片群组(包含第三逻辑芯片316、第五存储器芯片326、第六存储器芯片336、及第三其他芯片446)、及第四芯片群组(包含第四逻辑芯片318、第七存储器芯片328、第八存储器芯片338、及第四其他芯片448)各为一个正方形。以第一芯片群组为例，W1+W4＝L1+L3+L4，其中，W1是第一存储器芯片422、第二存储器芯片432、及第一其他芯片442的宽度，W4是第一逻辑芯片412的宽度，L1是第一存储器芯片422的长度，L3是第二存储器芯片432的长度，L4是第一其他芯片442的长度，而第一逻辑芯片412的长度是L1+L3+L4。如果将第一芯片群组相对于中心401顺时针旋转90度、180度、及270度，则旋转后的第一芯片群组的各芯片将分别与第二芯片群组、第三芯片群组、及第四芯片群组中相对应的芯片实质上重叠(第一逻辑芯片412、第二逻辑芯片414、第三逻辑芯片416、及第四逻辑芯片418互相对应，第一存储器芯片422、第三存储器芯片424、第五存储器芯片426、及第七存储器芯片428互相对应，第二存储器芯片432、第四存储器芯片434、第六存储器芯片436、及第八存储器芯片438互相对应，且第一其他芯片442、第二其他芯片444、第三其他芯片446、及第四其他芯片448互相对应)。此外，因为第一芯片群组、第二芯片群组、第三芯片群组、及第四芯片群组皆为正方形，所以集成电路产品400也是一个正方形。
对第一芯片群组而言，第一逻辑芯片412可以存取第一存储器芯片422及第二存储器芯片432。其他芯片群组同理，故不再赘述。
在一些实施例中，第一逻辑芯片412、第二逻辑芯片414、第三逻辑芯片416、及第四逻辑芯片418的组成组件实质上相同，第一存储器芯片422、第三存储器芯片424、第五存储器芯片426、及第七存储器芯片428的组成组件实质上相同，第二存储器芯片432、第四存储器芯片434、第六存储器芯片436、及第八存储器芯片438的组成组件实质上相同，而且第一其他芯片442、第二其他芯片444、第三其他芯片446、及第四其他芯片448的组成组件实质上相同。前述的组成组件包含但不限于晶体管、电阻、电容、和/或电感。在另一些实施例中，第一逻辑芯片412、第二逻辑芯片414、第三逻辑芯片416、及第四逻辑芯片418的组成组件在种类及数量上相同，第一存储器芯片422、第三存储器芯片424、第五存储器芯片426、及第七存储器芯片428的组成组件在种类及数量上相同，第二存储器芯片432、第四存储器芯片434、第六存储器芯片436、及第八存储器芯片438的组成组件在种类及数量上相同，而且第一其他芯片442、第二其他芯片444、第三其他芯片446、及第四其他芯片448的组成组件在种类及数量上相同。
在一些实施例中，图7中的8个存储器芯片完全相同；换言之，L1＝L3。
在图7的实施例中，第二存储器芯片432、第四存储器芯片434、第六存储器芯片436、及第八存储器芯片438被安排在集成电路产品400的四个角，第一存储器芯片422(第三存储器芯片424、第五存储器芯片426、或第七存储器芯片428)被安排在第二存储器芯片432(第四存储器芯片434、第六存储器芯片436、或第八存储器芯片438)与第一其他芯片442(第二其他芯片444、第三其他芯片446、或第四其他芯片448)之间。
图8为本发明另一实施例的集成电路产品的简化后的芯片排布的示意图。图8示出集成电路产品500的俯视图。集成电路产品500与集成电路产品400相似，差别在于第一其他芯片442、第二其他芯片444、第三其他芯片446、及第四其他芯片448被安排在集成电路产品500的四个角，第二存储器芯片432(第四存储器芯片434、第六存储器芯片436、或第八存储器芯片438)被安排在第一存储器芯片422(第三存储器芯片424、第五存储器芯片426、或第七存储器芯片428)与第一其他芯片442(第二其他芯片444、第三其他芯片446、或第四其他芯片448)之间。
图9为本发明另一实施例的集成电路产品的简化后的芯片排布的示意图。图9示出集成电路产品600的俯视图。集成电路产品600与集成电路产品400相似，差别在于第一其他芯片442(第二其他芯片444、第三其他芯片446、或第四其他芯片448)被安排在第一存储器芯片422(第三存储器芯片424、第五存储器芯片426、或第七存储器芯片428)与第二存储器芯片432(第四存储器芯片434、第六存储器芯片436、或第八存储器芯片438)之间。
图1及图5-9中的存储器芯片是第三代高带宽存储器(high bandwidth memorygeneration 3，HBM3)，其形状为正方形。然而，上述的存储器芯片也可以是第二代高带宽存储器(high bandwidth memory generation 2，HBM2)，如图10-15(分别对应于图1及图5-9)所示。集成电路产品700及集成电路产品800的第一存储器芯片722、第二存储器芯片724、第三存储器芯片726、第四存储器芯片728、集成电路产品900的第一存储器芯片922、第二存储器芯片932、第三存储器芯片924、第四存储器芯片934、第五存储器芯片926、第六存储器芯片936、第七存储器芯片928、第八存储器芯片938、集成电路产品1000、集成电路产品1100、及集成电路产品1200的第一存储器芯片1022、第二存储器芯片1032、第三存储器芯片1024、第四存储器芯片1034、第五存储器芯片1026、第六存储器芯片1036、第七存储器芯片1028、及第八存储器芯片1038是第二代高带宽存储器。图10-15的说明可以分别对应于图1及图5-9的说明，故不再赘述。
此外，在其他的实施例中，图5-9中的存储器芯片可以是增强型第二代高带宽存储器(Enhanced high bandwidth memory generation 2)。
综上所述，本发明所提出的芯片排布可以使芯片在集成电路产品中紧密排列，因此得以充分利用基板面积以提高集成电路产品竞争力。此外，将集成电路产品上的芯片以旋转对称和/或点对称的方式排布，除了可以避免引脚浪费，还有利于使用相同的光罩来制造集成电路产品的不同部位，因而可简化光罩复杂度。
从另一角度而言，将集成电路产品上的芯片以前述的旋转对称和/或点对称方式进行排布，半导体制造商便可利用同一套光罩制造出面积接近4倍大小的集成电路产品，故可大幅降低集成电路产品的制造成本。
请注意，前述集成电路产品上的芯片排布方式只是示范性的实施例，并非局限本发明的实际实施方式。例如，在某些实施例中，可将前述的逻辑芯片、存储器芯片、和/或其他芯片改造以相对于集成电路产品的中心轴(通过中心且与任一边垂直)呈现线对称的方式排布在集成电路产品的四个象限。
在说明书及权利要求书中使用了某些词汇来指称特定的组件，而本领域内的技术人员可能会用不同的名词来称呼同样的组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的基准。在说明书及权利要求书中所提及的“包含”为开放式的用语，应解释成“包含但不限定于”。另外，“耦接”一词在此包含任何直接及间接的连接手段。因此，若文中描述第一组件耦接于第二组件，则代表第一组件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二组件，或通过其它组件或连接手段间接地电性或信号连接至第二组件。
在说明书中所使用的“和/或”的描述方式，包含所列举的其中一个项目或多个项目的任意组合。另外，除非说明书中特别指明，否则任何单数格的用语都同时包含复数格的含义。
附图的某些组件的尺寸及相对大小会被加以放大，或者某些组件的形状会被简化，以便能更清楚地表达实施例的内容。因此，除非申请人有特别指明，附图中各组件的形状、尺寸、相对大小及相对位置等仅是便于说明，而不应被用来限缩本发明的专利范围。此外，本发明可用许多不同的形式来体现，在解释本发明时，不应仅局限于本说明书所提出的实施例方式。
为了说明上的方便，说明书中可能会使用一些与空间中的相对位置有关的叙述，对附图中某组件的功能或是该组件与其他组件间的相对空间关系进行描述。例如，“于…上”、“在…上方”、“于…下”、“在…下方”、“高于…”、“低于…”、“向上”、“向下”等等。所属技术领域的技术人员应可理解，这些与空间中的相对位置有关的叙述，不仅包含所描述的组件在附图中的指向关系(orientation)，也包含所描述的组件在使用、运作、或组装时的各种不同指向关系。例如，若将附图上下颠倒过来，则原先用“于…上”来描述的组件，就会变成“于…下”。因此，在说明书中所使用的“于…上”的描述方式，解释上包含了“于…下”以及“于…上”两种不同的指向关系。同理，在此所使用的“向上”一词，解释上包含了“向上”以及”向下”两种不同的指向关系。
在说明书及权利要求书中，若描述第一组件位于第二组件上、在第二组件上方、连接、接合、耦接于第二组件或与第二组件相接，则表示第一组件可直接位在第二组件上、直接连接、直接接合、直接耦接于第二组件，也可表示第一组件与第二组件间存在其他组件。相对之下，若描述第一组件直接位在第二组件上、直接连接、直接接合、直接耦接、或直接相接于第二组件，则代表第一组件与第二组件间不存在其他组件。
以上仅为本发明的较佳实施例，凡依据本发明权利要求所做的等效变化与修改，皆应包含在本发明的涵盖范围内。
Claims (29)
1.一种集成电路产品(100；200；300；400；500；600)，包含有：
第一芯片(112；312；412)；
第二芯片(114；314；414)；
第三芯片(116；316；416)；
第四芯片(118；318；418)；
第五芯片(122；322；422)；
第六芯片(124；324；424)；
第七芯片(126；326；426)；
第八芯片(128；328；428)；
第九芯片(132；332；432)；
第十芯片(134；334；434)；
第十一芯片(136；336；436)；以及
第十二芯片(138；338；438)；
其中，该第一芯片(112；312；412)、该第二芯片(114；314；414)、该第三芯片(116；316；416)、及该第四芯片(118；318；418)分别位于该集成电路产品的第一象限、第四象限、第三象限、及第二象限，且该第一芯片(112；312；412)邻接该第二芯片(114；314；414)及该第四芯片(118；318；418)；
该第五芯片(122；322；422)、该第六芯片(124；324；424)、该第七芯片(126；326；426)、及该第八芯片(128；328；428)分别位于该集成电路产品的该第一象限、该第四象限、该第三象限、及该第二象限，且该第五芯片(122；322；422)、该第六芯片(124；324；424)、该第七芯片(126；326；426)、及该第八芯片(128；328；428)的任两个不邻接；且
该第九芯片(132；332；432)、该第十芯片(134；334；434)、该第十一芯片(136；336；436)、及该第十二芯片(138；338；438)分别位于该集成电路产品的该第一象限、该第四象限、该第三象限、及该第二象限，且该第九芯片(132；332；432)、该第十芯片(134；334；434)、该第十一芯片(136；336；436)、及该第十二芯片(138；338；438)的任两个不邻接。
2.如权利要求1所述的集成电路产品(100；200；300；400；500；600)，其中，该第一芯片(112；312；412)、该第二芯片(114；314；414)、该第三芯片(116；316；416)、及该第四芯片(118；318；418)是逻辑芯片，且该些逻辑芯片的面积及组成组件实质上相同；以及该第五芯片(122；322；422)、该第六芯片(124；324；424)、该第七芯片(126；326；426)、及该第八芯片(128；328；428)是存储器芯片，且该些存储器芯片的面积及组成组件实质上相同。
3.如权利要求2所述的集成电路产品(100；200；300；400；500；600)，其中，该第一芯片(112；312；412)、该第二芯片(114；314；414)、该第三芯片(116；316；416)、该第四芯片(118；318；418)、该第五芯片(122；322；422)、该第六芯片(124；324；424)、该第七芯片(126；326；426)、该第八芯片(128；328；428)、该第九芯片(132；332；432)、该第十芯片(134；334；434)、该第十一芯片(136；336；436)、及该第十二芯片(138；338；438)实质上位于同一平面上，该第一芯片(112；312；412)与该第三芯片(116；316；416)相对于该集成电路产品(100；200；300；400；500；600)的中心(101；301；401)呈现点对称，该第二芯片(114；314；414)与该第四芯片(118；318；418)相对于该中心(101；301；401)呈现点对称，该第五芯片(122；322；422)与该第七芯片(126；326；426)相对于该中心(101；301；401)呈现点对称，该第六芯片(124；324；424)与该第八芯片(128；328；428)相对于该中心(101；301；401)呈现点对称，该第九芯片(132；332；432)与该第十一芯片(136；336；436)相对于该中心(101；301；401)呈现点对称，且该第十芯片(134；334；434)与该第十二芯片(138；338；438)相对于该中心(101；301；401)呈现点对称。
4.如权利要求2所述的集成电路产品(100；200；300；400；500；600)，其中，该第一芯片(112；312；412)、该第二芯片(114；314；414)、该第三芯片(116；316；416)、及该第四芯片(118；318；418)分别与该集成电路产品(100；200；300；400；500；600)的第二边(104)、第三边(106)、第四边(108)、及第一边(102)邻接。
5.如权利要求4所述的集成电路产品(100；200；300；400；500；600)，其中，该第五芯片(122；322；422)、该第六芯片(124；324；424)、该第七芯片(126；326；426)、及该第八芯片(128；328；428)分别与该集成电路产品(100；200；300；400；500；600)的该第一边(102)、该第二边(104)、该第三边(106)、及该第四边(108)邻接。
6.如权利要求5所述的集成电路产品(100)，其中，该第五芯片(122)、该第六芯片(124)、该第七芯片(126)、及该第八芯片(128)还分别与该集成电路产品(100)的该第二边(104)、该第三边(106)、该第四边(108)、及该第一边(102)邻接。
7.如权利要求4所述的集成电路产品(100；200；300；400；500；600)，其中，该第九芯片(132；332；432)、该第十芯片(134；334；434)、该第十一芯片(136；336；436)、及该第十二芯片(138；338；438)分别与该集成电路产品(100；200；300；400；500；600)的该第一边(102)、该第二边(104)、该第三边(106)、及该第四边(108)邻接。
8.如权利要求7所述的集成电路产品(200；300；400；600)，其中，该第九芯片(132；332；432)、该第十芯片(134；334；434)、该第十一芯片(136；336；436)、及该第十二芯片(138；338；438)还分别与该集成电路产品(200；300；400；600)的该第二边(104)、该第三边(106)、该第四边(108)、及该第一边(102)邻接。
9.如权利要求2所述的集成电路产品(300；400；500；600)，其中，该第九芯片(332；432)、该第十芯片(334；434)、该第十一芯片(336；436)、及该第十二芯片(338；438)是存储器芯片。
10.如权利要求9所述的集成电路产品(400；500；600)，还包含：
第十三芯片(442)；
第十四芯片(444)；
第十五芯片(446)；以及
第十六芯片(448)；
其中，该第十三芯片(442)、该第十四芯片(444)、该第十五芯片(446)、及该第十六芯片(448)分别位于该第一象限、该第四象限、该第三象限、及该第二象限；且
该第五芯片(422)、该第六芯片(424)、该第七芯片(426)、及该第八芯片(428)、该第九芯片(432)、该第十芯片(434)、该第十一芯片(436)、该第十二芯片(438)、该第十三芯片(442)、该第十四芯片(444)、该第十五芯片(446)、及该第十六芯片(448)具有相同的宽度(W1)。
11.如权利要求10所述的集成电路产品(400；500)，其中，该第五芯片(422)位于该第九芯片(432)与该第十三芯片(442)之间，该第六芯片(424)位于该第十芯片(434)与该第十四芯片(444)之间，该第七芯片(426)位于该第十一芯片(436)与该第十五芯片(446)之间，以及该第八芯片(428)位于该第十二芯片(438)与该第十六芯片(448)之间。
12.如权利要求11所述的集成电路产品(400)，其中，该第九芯片(432)、该第十芯片(434)、该第十一芯片(436)、及该第十二芯片(438)分别位于该集成电路产品(400)的四个角。
13.如权利要求11所述的集成电路产品(500)，其中，该第十三芯片(442)、该第十四芯片(444)、该第十五芯片(446)、及该第十六芯片(448)分别位于该集成电路产品(500)的四个角。
14.如权利要求10所述的集成电路产品(600)，其中，该第十三芯片(442)位于该第五芯片(422)与该第九芯片(432)之间，该第十四芯片(444)位于该第六芯片(424)与该第十芯片(434)之间，该第十五芯片(446)位于该第七芯片(426)与该第十一芯片(436)之间，以及该第十六芯片(448)位于该第八芯片(428)与该第十二芯片(438)之间。
15.一种集成电路产品(100；200；300；400；500；600)，包含有：
第一芯片(112；312；412)；
第二芯片(114；314；414)；
第三芯片(116；316；416)；
第四芯片(118；318；418)；
第五芯片(122；322；422)；
第六芯片(124；324；424)；
第七芯片(126；326；426)；
第八芯片(128；328；428)；
第九芯片(132；332；432)；
第十芯片(134；334；434)；
第十一芯片(136；336；436)；以及
第十二芯片(138；338；438)；
其中，该第一芯片(112；312；412)、该第二芯片(114；314；414)、该第三芯片(116；316；416)、该第四芯片(118；318；418)、该第五芯片(122；322；422)、该第六芯片(124；324；424)、该第七芯片(126；326；426)、及该第八芯片(128；328；428)、该第九芯片(132；332；432)、该第十芯片(134；334；434)、该第十一芯片(136；336；436)、及该第十二芯片(138；338；438)实质上位于平面(PL)上；
如果将该第一芯片(112；312；412)于该平面上相对于该集成电路产品(100；200；300；400；500；600)的中心(101；301；401)旋转九十度，则该第一芯片(112；312；412)与该第二芯片(114；314；414)或该第四芯片(118；318；418)实质上重叠，且如果将该第一芯片(112；312；412)于该平面上相对于该中心(101；301；401)旋转一百八十度，则该第一芯片(112；312；412)与该第三芯片(116；316；416)实质上重叠；
如果将该第五芯片(122；322；422)于该平面上相对于该中心(101；301；401)旋转九十度，则该第五芯片(122；322；422)与该第六芯片(124；324；424)或该第八芯片(128；328；428)实质上重叠，且如果将该第五芯片(122；322；422)于该平面上相对于该中心(101；301；401)旋转一百八十度，则该第五芯片(122；322；422)与该第七芯片(126；326；426)实质上重叠；以及
如果将该第九芯片(132；332；432)于该平面上相对于该中心(101；301；401)旋转九十度，则该第九芯片(132；332；432)与该第十芯片(134；334；434)或该第十二芯片(138；338；438)实质上重叠，且如果将该第九芯片(132；332；432)于该平面上相对于该中心(101；301；401)旋转一百八十度，则该第九芯片(132；332；432)与该第十一芯片(136；336；436)实质上重叠。
16.如权利要求15所述的集成电路产品(100；200；300；400；500；600)，其中，该第一芯片(112；312；412)、该第二芯片(114；314；414)、该第三芯片(116；316；416)、及该第四芯片(118；318；418)是逻辑芯片，且该些逻辑芯片的面积及组成组件实质上相同；以及该第五芯片(122；322；422)、该第六芯片(124；324；424)、该第七芯片(126；326；426)、及该第八芯片(128；328；428)是存储器芯片，且该些存储器芯片的面积及组成组件实质上相同。
17.如权利要求16所述的集成电路产品(100；200；300；400；500；600)，其中，该第一芯片(112；312；412)与该第二芯片及该第四芯片(118；318；418)邻接，且该第二芯片(114；314；414)与该第一芯片及该第三芯片(116；316；416)邻接。
18.如权利要求16所述的集成电路产品(100；200；300；400；500；600)，其中，该第五芯片(122；322；422)、该第六芯片(124；324；424)、该第七芯片(126；326；426)、及该第八芯片(128；328；428)的任两个不邻接，且该第九芯片(132；332；432)、该第十芯片(134；334；434)、该第十一芯片(136；336；436)、及该第十二芯片(138；338；438)的任两个不邻接。
19.如权利要求16所述的集成电路产品(100；200；300；400；500；600)，其中，该第一芯片(112；312；412)、该第二芯片(114；314；414)、该第三芯片(116；316；416)、及该第四芯片(118；318；418)分别与该集成电路产品(100；200；300；400；500；600)的第二边(104)、第三边(106)、第四边(108)、及第一边(102)邻接。
20.如权利要求19所述的集成电路产品(100；200；300；400；500；600)，其中，该第五芯片(122；322；422)、该第六芯片(124；324；424)、该第七芯片(126；326；426)、及该第八芯片(128；328；428)分别与该集成电路产品(100；200；300；400；500；600)的该第一边(102)、该第二边(104)、该第三边(106)、及该第四边(108)邻接。
21.如权利要求20所述的集成电路产品(100)，其中，该第五芯片(122)、该第六芯片(124)、该第七芯片(126)、及该第八芯片(128)还分别与该集成电路产品(100)的该第二边(104)、该第三边(106)、该第四边(108)、及该第一边(102)邻接。
22.如权利要求19所述的集成电路产品(100；200；300；400；500；600)，其中，该第九芯片(132；332；432)、该第十芯片(134；334；434)、该第十一芯片(136；336；436)、及该第十二芯片(138；338；438)分别与该集成电路产品(100；200；300；400；500；600)的该第一边(102)、该第二边(104)、该第三边(106)、及该第四边(108)邻接。
23.如权利要求22所述的集成电路产品(200；300；400；600)，其中，该第九芯片(132；332；432)、该第十芯片(134；334；434)、该第十一芯片(136；336；436)、及该第十二芯片(138；338；438)还分别与该集成电路产品(200；300；400；600)的该第二边(104)、该第三边(106)、该第四边(108)、及该第一边(102)邻接。
24.如权利要求16所述的集成电路产品(300；400；500；600)，其中，该第九芯片(332；432)、该第十芯片(334；434)、该第十一芯片(336；436)、及该第十二芯片(338；438)是存储器芯片。
25.如权利要求24所述的集成电路产品(400；500；600)，还包含：
第十三芯片(442)；
第十四芯片(444)；
第十五芯片(446)；以及
第十六芯片(448)；
其中，该第十三芯片(442)、该第十四芯片(444)、该第十五芯片(446)、及该第十六芯片(448)实质上位于该平面(PL)上；且
该第五芯片(422)、该第六芯片(424)、该第七芯片(426)、及该第八芯片(428)、该第九芯片(432)、该第十芯片(434)、该第十一芯片(436)、该第十二芯片(438)、该第十三芯片(442)、该第十四芯片(444)、该第十五芯片(446)、及该第十六芯片(448)具有相同的宽度(W1)。
26.如权利要求25所述的集成电路产品(400；500)，其中，该第五芯片(422)位于该第九芯片(432)与该第十三芯片(442)之间，该第六芯片(424)位于该第十芯片(434)与该第十四芯片(444)之间，该第七芯片(426)位于该第十一芯片(436)与该第十五芯片(446)之间，以及该第八芯片(428)位于该第十二芯片(438)与该第十六芯片(448)之间。
27.如权利要求26所述的集成电路产品(400)，其中，该第九芯片(432)、该第十芯片(434)、该第十一芯片(436)、及该第十二芯片(438)分别位于该集成电路产品(400)的四个角。
28.如权利要求26所述的集成电路产品(500)，其中，该第十三芯片(442)、该第十四芯片(444)、该第十五芯片(446)、及该第十六芯片(448)分别位于该集成电路产品(500)的四个角。
29.如权利要求25所述的集成电路产品(600)，其中，该第十三芯片(442)位于该第五芯片(422)与该第九芯片(432)之间，该第十四芯片(444)位于该第六芯片(424)与该第十芯片(434)之间，该第十五芯片(446)位于该第七芯片(426)与该第十一芯片(436)之间，以及该第十六芯片(448)位于该第八芯片(428)与该第十二芯片(438)之间。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/572,250 US11830850B2 (en) | 2021-03-26 | 2022-01-10 | Integrated circuit product and chip floorplan arrangement thereof |
| US18/371,805 US12100687B2 (en) | 2021-03-26 | 2023-09-22 | Integrated circuit product and chip floorplan arrangement thereof |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202163166703P | 2021-03-26 | 2021-03-26 | |
| US63/166,703 | 2021-03-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115132719A CN115132719A (zh) | 2022-09-30 |
| CN115132719B true CN115132719B (zh) | 2025-01-28 |
Family
ID=83375397
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110969044.5A Active CN115132720B (zh) | 2021-03-26 | 2021-08-23 | 集成电路产品及其芯片排布 |
| CN202110967790.0A Active CN115132719B (zh) | 2021-03-26 | 2021-08-23 | 集成电路产品及其芯片排布 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110969044.5A Active CN115132720B (zh) | 2021-03-26 | 2021-08-23 | 集成电路产品及其芯片排布 |
Country Status (2)
| Country | Link |
|---|---|
| CN (2) | CN115132720B (zh) |
| TW (3) | TWI780870B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI780870B (zh) * | 2021-03-26 | 2022-10-11 | 世芯電子股份有限公司 | 積體電路產品及其晶片排佈 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106575647A (zh) * | 2014-07-18 | 2017-04-19 | 印第安纳集成电路有限责任公司 | 电源系统集成电路的边缘互连封装 |
| CN107068676A (zh) * | 2017-03-13 | 2017-08-18 | 广东欧珀移动通信有限公司 | 一种预设规格芯片、制造方法及移动终端 |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3169068B2 (ja) * | 1997-12-04 | 2001-05-21 | 日本電気株式会社 | 電子線露光方法及び半導体ウエハ |
| US6392304B1 (en) * | 1998-11-12 | 2002-05-21 | United Memories, Inc. | Multi-chip memory apparatus and associated method |
| JP4217388B2 (ja) * | 2001-06-26 | 2009-01-28 | 株式会社東芝 | 半導体チップ及び半導体モジュール |
| JP2003338599A (ja) * | 2002-05-22 | 2003-11-28 | Sony Corp | 半導体装置及びリードフレーム |
| US7612443B1 (en) * | 2003-09-04 | 2009-11-03 | University Of Notre Dame Du Lac | Inter-chip communication |
| US7353077B2 (en) * | 2005-07-29 | 2008-04-01 | Taiwan Semiconductor Manufacturing Company | Methods for optimizing die placement |
| TWI409917B (zh) * | 2009-01-23 | 2013-09-21 | Himax Tech Ltd | 降低翹曲之晶片佈局及其方法 |
| US8148813B2 (en) * | 2009-07-31 | 2012-04-03 | Altera Corporation | Integrated circuit package architecture |
| US8946868B2 (en) * | 2009-09-30 | 2015-02-03 | Silicon Laboratories Inc. | Multiple die layout for facilitating the combining of an individual die into a single die |
| US8901747B2 (en) * | 2010-07-29 | 2014-12-02 | Mosys, Inc. | Semiconductor chip layout |
| KR101817159B1 (ko) * | 2011-02-17 | 2018-02-22 | 삼성전자 주식회사 | Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법 |
| US8304881B1 (en) * | 2011-04-21 | 2012-11-06 | Tessera, Inc. | Flip-chip, face-up and face-down wirebond combination package |
| TWI420614B (zh) * | 2011-05-10 | 2013-12-21 | Po Cheng Hsueh | 立體佈局晶粒之檢測方法 |
| US8716876B1 (en) * | 2011-11-11 | 2014-05-06 | Altera Corporation | Systems and methods for stacking a memory chip above an integrated circuit chip |
| CN103117275B (zh) * | 2013-01-31 | 2015-08-19 | 华为技术有限公司 | 一种芯片封装结构及芯片封装方法 |
| US20140264915A1 (en) * | 2013-03-15 | 2014-09-18 | Chao-Yuan Huang | Stacked Integrated Circuit System |
| US9159716B2 (en) * | 2013-08-30 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked chip layout having overlapped active circuit blocks |
| US9349710B2 (en) * | 2013-10-07 | 2016-05-24 | Xintec Inc. | Chip package and method for forming the same |
| CN204810110U (zh) * | 2015-07-09 | 2015-11-25 | 瑞声声学科技(常州)有限公司 | 线性振动电机 |
| KR102605618B1 (ko) * | 2016-11-14 | 2023-11-23 | 삼성전자주식회사 | 이미지 센서 패키지 |
| CN208046622U (zh) * | 2018-04-26 | 2018-11-02 | 深圳市叁宝科技有限公司 | 一种智能集中式光纤收发器 |
| KR20200026344A (ko) * | 2018-08-29 | 2020-03-11 | 삼성전자주식회사 | 반도체 패키지 |
| KR102609445B1 (ko) * | 2018-10-22 | 2023-12-04 | 삼성전자주식회사 | 반도체 패키지 |
| WO2020105432A1 (ja) * | 2018-11-21 | 2020-05-28 | 東北マイクロテック株式会社 | 積層型半導体装置及びこれに用いる複数のチップ |
| TWI777225B (zh) * | 2019-08-29 | 2022-09-11 | 台灣積體電路製造股份有限公司 | 積體晶片及其形成方法 |
| CN111696983B (zh) * | 2020-06-24 | 2024-03-15 | 悦虎晶芯电路(苏州)股份有限公司 | 多芯片水平封装的芯片模组、晶圆结构和加工方法 |
| TWI780870B (zh) * | 2021-03-26 | 2022-10-11 | 世芯電子股份有限公司 | 積體電路產品及其晶片排佈 |
| US20240055399A1 (en) * | 2022-08-10 | 2024-02-15 | Changxin Memory Technologies, Inc. | Semiconductor structure, method for manufacturing semiconductor structure, and semiconductor device |
-
2021
- 2021-08-23 TW TW110131168A patent/TWI780870B/zh active
- 2021-08-23 CN CN202110969044.5A patent/CN115132720B/zh active Active
- 2021-08-23 TW TW111123117A patent/TWI790977B/zh active
- 2021-08-23 TW TW110131167A patent/TWI776648B/zh active
- 2021-08-23 CN CN202110967790.0A patent/CN115132719B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106575647A (zh) * | 2014-07-18 | 2017-04-19 | 印第安纳集成电路有限责任公司 | 电源系统集成电路的边缘互连封装 |
| CN107068676A (zh) * | 2017-03-13 | 2017-08-18 | 广东欧珀移动通信有限公司 | 一种预设规格芯片、制造方法及移动终端 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202249232A (zh) | 2022-12-16 |
| TW202238434A (zh) | 2022-10-01 |
| TWI790977B (zh) | 2023-01-21 |
| TWI780870B (zh) | 2022-10-11 |
| TW202238908A (zh) | 2022-10-01 |
| CN115132719A (zh) | 2022-09-30 |
| CN115132720A (zh) | 2022-09-30 |
| TWI776648B (zh) | 2022-09-01 |
| CN115132720B (zh) | 2025-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4078332B2 (ja) | 集積回路の相互接続方法 | |
| CN102891142B (zh) | 具有无方向的去耦合电容器的半导体器件及其制造方法 | |
| CN115132719B (zh) | 集成电路产品及其芯片排布 | |
| US20210183768A1 (en) | Integrated circuits including via array and methods of manufacturing the same | |
| US12100687B2 (en) | Integrated circuit product and chip floorplan arrangement thereof | |
| US20200279069A1 (en) | Power shared cell architecture | |
| CN111312668A (zh) | 用于单个集成电路(ic)封装的多球栅阵列(bga)配置 | |
| US11973059B2 (en) | Integrated circuit product and chip floorplan arrangement thereof | |
| US20060261847A1 (en) | Semiconductor integrated circuit device | |
| JP4731336B2 (ja) | 半導体装置 | |
| CN115954337A (zh) | 公共基板上的镜像芯片 | |
| JP4859470B2 (ja) | 半導体装置の設計方法及び装置、並びにプログラム | |
| US11682664B2 (en) | Standard cell architecture with power tracks completely inside a cell | |
| WO2016123120A1 (en) | Three-dimensional integrated circuit stack | |
| CN110911349A (zh) | 一种芯片、半导体器件及其制备方法 | |
| US20250167068A1 (en) | Memory module and method of manufacturing the memory module | |
| TWI681695B (zh) | 可避免搭配運作的記憶體晶片效能降級的信號處理電路 | |
| JPH05267302A (ja) | 半導体装置 | |
| CN111508942B (zh) | 可避免搭配运行的存储器芯片效能降级的信号处理电路 | |
| US11409935B2 (en) | Pin must-connects for improved performance | |
| JP5275308B2 (ja) | 半導体集積回路及びｉ／ｏブロック配置方法 | |
| TW202403588A (zh) | 包含標準單元的積體電路 | |
| CN118103975A (zh) | 芯片及电子设备 | |
| JPH01239953A (ja) | Ｃｍｏｓ型ｌｓｉ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |