[go: up one dir, main page]

TWI733243B - 半導體結構 - Google Patents

半導體結構 Download PDF

Info

Publication number
TWI733243B
TWI733243B TW108140245A TW108140245A TWI733243B TW I733243 B TWI733243 B TW I733243B TW 108140245 A TW108140245 A TW 108140245A TW 108140245 A TW108140245 A TW 108140245A TW I733243 B TWI733243 B TW I733243B
Authority
TW
Taiwan
Prior art keywords
buffer
semiconductor
buffer structure
sub
layer
Prior art date
Application number
TW108140245A
Other languages
English (en)
Other versions
TW202119561A (zh
Inventor
方信喬
王信介
賴彥霖
Original Assignee
錼創顯示科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 錼創顯示科技股份有限公司 filed Critical 錼創顯示科技股份有限公司
Priority to TW108140245A priority Critical patent/TWI733243B/zh
Priority to US16/840,823 priority patent/US11189577B2/en
Publication of TW202119561A publication Critical patent/TW202119561A/zh
Application granted granted Critical
Publication of TWI733243B publication Critical patent/TWI733243B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02499—Monolayers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

本揭露實施例提出一種半導體結構。半導體結構包含一基板。半導體結構也包含一緩衝層，緩衝層設置於基板上。半導體結構更包含一第一半導體層，第一半導體層設置於緩衝層上。緩衝層包含一第一緩衝結構與一第二緩衝結構，第二緩衝結構部分設置於第一緩衝結構上，且第一緩衝結構的材料與第二緩衝結構的材料不同。

Description

半導體結構
本揭露實施例是有關於一種半導體結構，且特別有關於一種包含異質材料結構組成之緩衝層的半導體結構。
在製造半導體結構的過程中，可能由於不同堆疊層之間(例如，基板與氮化鋁鎵層之間)存在較大的晶格失配(lattice mismatch)，造成磊晶時具有高密度的差排(dislocation)，進而影響後續形成的裝置的性能。一般常使用氮化矽遮罩作為緩衝層，以減少差排。然而，此方式需要磊晶層的側向成長至一定厚度，才能有效減少磊晶層的差排。此外，以此方式完成磊晶並將溫度降至室溫期間的應力變化大，容易導致磊晶層破裂。因此，需要一種半導體結構以更有效地減少磊晶層的差排並防止破裂。
在本揭露實施例的半導體結構中，可透過異質材料結構組成形成緩衝層，使緩衝層包含一第一緩衝結構與一第二緩衝結構，藉此能有效地減少差排，並可均勻半導體結構中的應力，防 止半導體結構破裂。
本揭露實施例包括一種半導體結構。半導體結構包含一基板。半導體結構也包含一緩衝層，緩衝層設置於基板上。半導體結構更包含一第一半導體層，第一半導體層設置於緩衝層上。緩衝層包含一第一緩衝結構與一第二緩衝結構，第二緩衝結構部分設置於第一緩衝結構上，且第一緩衝結構的材料與第二緩衝結構的材料不同。
在一些實施例中，第二緩衝結構的厚度大於第一緩衝結構的厚度。
在一些實施例中，第一半導體層與第一緩衝結構的接觸面積小於第一半導體層與第二緩衝結構的接觸面積。
在一些實施例中，第一緩衝結構在基板上的正投影面積與第二緩衝結構在基板上的正投影面積的比例介於10%至90%。
在一些實施例中，第一緩衝結構具有複數第一子區，此些第一子區的間距至少部分不同，而第二緩衝結構具有複數第二子區，此些第二子區的間距至少部分不同。
在一些實施例中，第一半導體層設置於每個第一子區的一表面上與此些第二子區之間。
在一些實施例中，此些第一子區與此些第二子區形成一連續結構。
在一些實施例中，相鄰兩個第一子區具有一第一間距，相鄰兩個第二子區具有一第二間距，第一間距與第二間距不同。
在一些實施例中，每個第一子區具有不規則的側壁，且每個第二子區具有不規則的側壁。
在一些實施例中，第一緩衝結構的材料包含絕緣材料，第二緩衝結構的材料包含半導體材料。
在一些實施例中，半導體結構更包含一第二半導體層，第二半導體層設置於基板與緩衝層之間。
在一些實施例中，第一半導體層的材料與第二半導體層的材料相同。
在一些實施例中，第一半導體層之差排的密度小於第二半導體層之差排的密度。
在一些實施例中，第二緩衝結構部分設置於第一緩衝結構的一表面上，第二緩衝結構設置於第一緩衝結構的表面上的面積與第一緩衝結構的表面的面積的比例介於10%至50%。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露實施例敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。
應理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，部分的操作步驟可被取代或省略。
此外，其中可能用到與空間相關用詞，例如「在… 下方」、「下方」、「較低的」、「在… 上方」、「上方」、「較高的」及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個（些）元件或特徵部件與另一個（些）元件或特徵部件之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
在說明書中，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，或10%之內，或5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。
除非另外定義，在此使用的全部用語（包括技術及科學用語）具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。
以下所揭露之不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
第1圖繪示根據本揭露一實施例之半導體結構100的剖面示意圖。第2圖繪示第1圖之半導體結構100的部分放大示意圖。要注意的是，為了簡化與清晰的目的並且更清楚地顯示本揭露實施例的特徵，第1圖與第2圖中可能省略部分元件。
參照第1圖，本揭露實施例之半導體結構100包含一基板10。本揭露實施例之半導體結構100也包含一緩衝層40，緩衝層40設置於基板10上。如第1圖所示，在本揭露實施例中，緩衝層40包含一第一緩衝結構41與一第二緩衝結構42，第二緩衝結構42部分設置於第一緩衝結構41上，且第一緩衝結構41的材料與第二緩衝結構42的材料不同。
在一些實施例中，基板10可為半導體基板。舉例來說，基板10的材料可包含矽、矽鍺、氮化鎵、砷化鎵、其他適用的半導體材料或其組合。在一些實施例中，基板10可為半導體位於絕緣體之上的基板，例如絕緣層上的矽（silicon on insulator, SOI）基板。在一些實施例中，基板10可為玻璃基板或陶瓷基板，舉例來說，基板10的材料可包含碳化矽（silicon carbide, SiC）、氮化鋁（aluminium nitride, AlN）、玻璃或藍寶石（Sapphire）。然而，本揭露實施例並非此為限。
在一些實施例中，第一緩衝結構41可為一絕緣層。舉例來說，第一緩衝結構41的材料可包含絕緣材料，例如：Si xN y、Si xGaN y或Si xO y，0>x≤3且0>y≤3，但本揭露實施例並非以此為限。在一些實施例中，第二緩衝結構42的材料可包含半導體材料，例如：AlGa zN，0≤z≤1，但本揭露實施例並非以此為限。在一些實施例中，第一緩衝結構41可為SiN且第二緩衝結構42可為AlN，其可提供在包含矽材料的基板10上有更佳的緩衝效果，以降低磊晶過程中的應力。
在一些實施例中，第一緩衝結構41在基板10上的正投影面積與第二緩衝結構42在基板10上的正投影面積不同。舉例來說，第一緩衝結構41在基板10上的正投影面積與第二緩衝結構42在基板10上的正投影面積的比例介於10%至90%，此比例若小於10%或大於90%，則對應力變化的緩衝不足，但本揭露實施例並非以此為限。在一些實施例中，第一緩衝結構41在基板10上的正投影面積大於第二緩衝結構42在基板10上的正投影面積，且第一緩衝結構41在基板10上的正投影面積與第二緩衝結構42在基板10上的正投影面積的比例介於10%至50%，使後續磊晶可有較佳的品質。
此外，如第1圖所示，在一些實施例中，第二緩衝結構42僅部分設置於第一緩衝結構41的一表面41T上，第二緩衝結構42設置於第一緩衝結構41的表面41T上的面積與第一緩衝結構41的表面41T的面積的比例可介於10%至50%，此比例若小於10%或大於50%，則對應力變化的緩衝不足，但本揭露實施例並非以此為限。
參照第1圖，本揭露實施例之半導體結構100更包含一第一半導體層31，第一半導體層31設置於緩衝層40上。在一些實施例中，第一半導體層31的材料可包含氮化鎵、氮化鋁鎵、氮化銦鎵、氮化鋁銦鎵、其他適用的材料或其組合。在一些實施例中，第一半導體層31可為無摻雜(undoped)的半導體層。在一些實施例中，第一半導體層31可直接接觸緩衝層40，亦即，第一半導體層31接觸部分第一緩衝結構41的表面41T且第一半導體層31接觸第二緩衝結構42的表面42T，其可提升後續磊晶層的成長品質，但本揭露實施例並非以此為限。在一些實施例中，第一半導體層31可由磊晶製程所形成，例如金屬有機化學氣相沉積(metal organic chemical vapor deposition,MOCVD)，但本揭露實施例並非以此為限。
參照第2圖，在一些實施例中，第一緩衝結構41具有複數第一子區410，這些第一子區410的間距至少部分彼此不同。舉 例來說，在第2圖中，兩個相鄰的第一子區410之間的間距D1與另外兩個相鄰的第一子區410之間的間距D1’可不同，但本揭露實施例並非以此為限。在一些實施例中，間距D1與間距D1’也可為相同。
類似地，第二緩衝結構42具有複數第二子區420，這些第二子區420的間距至少部分彼此不同。舉例來說，在第2圖中，兩個相鄰的第二子區420之間的間距D2與另外兩個相鄰的第二子區420之間的間距D2’可不同，但本揭露實施例並非以此為限。在一些實施例中，間距D2與間距D2’也可為相同。
此外，兩個相鄰的第一子區410之間的間距與兩個相鄰的第二子區420之間的間距可不同。舉例來說，兩個相鄰的第一子區410之間的間距D1(或D1’)可與兩個相鄰的第二子區420之間的間距D2(或D2’)不同，但本揭露實施例並非以此為限。在一些實施例中，間距D1(或D1’)與間距D2(或D2’)也可為相同。
第3圖繪示緩衝層40的部分俯視圖。同時參照第1圖至第3圖，在本實施例中，第一緩衝結構41的複數第一子區410與第二緩衝結構42的複數第二子區420可形成一連續結構。換句話說，第一緩衝結構41於基板10上的正投影與第二緩衝結構42於基板10上的正投影至少部分重疊於基板10上。
更具體而言，第一緩衝結構41於基板10上的正投影與第二緩衝結構42於基板10上的正投影可覆蓋基板10，可將後續磊晶成長的半導體層大部分的差排阻絕於緩衝層40之下，且減少後續磊晶層側向成長所需厚度，可有效提升半導體結構100的品質。此 外，這些第一子區410與第二子區420彼此可交錯設置，但本揭露實施例並非以此為限。
如第1~3圖所示，第一緩衝結構41的每個第一子區410與第二緩衝結構42的每個第二子區420可形成為不規則形狀。舉例來說，可透過例如磊晶製程沉積形成第一緩衝結構41與第二緩衝結構42。因此，每個第一子區410可具有不規則的側壁，且每個第二子區420可具有不規則的側壁，其可提供更大的緩衝面，減少後續磊晶層側向成長所需厚度。在習知技術中，緩衝層是進行圖案化製程所形成，導致需要後續磊晶層側向成長到一定厚度才能避免差排形成。相較於習知技術，本揭露實施例不需要將後續磊晶層側向成長所需厚度，便可提供良好的緩衝能力。
再者，本揭露實施例之第一緩衝結構41的每個第一子區410與第二緩衝結構42的每個第二子區420非周期性配置、隨機形成於基板10上，可有效調配磊晶中隨機的應力變化，以增加磊晶品質。
如第2圖所示，在一些實施例中，第二緩衝結構42的厚度T2大於第一緩衝結構41的厚度T1。要注意的是，由於第一緩衝結構41的每個第一子區410與第二緩衝結構42的每個第二子區420可形成為不規則形狀，因此，第一緩衝結構41的厚度T1可定義為所有第一子區410在遠離基板10的方向F上的最大厚度，而第二緩衝結構42的厚度T2可定義為所有第二子區420在遠離基板10的方向F上的最大厚度。在一些實施例中，緩衝層40的厚度可介於1nm 至200nm，但本揭露實施例並非以此為限。在此，緩衝層40的厚度可定義為第一緩衝結構41的厚度T1與第二緩衝結構42的厚度T2的最大總和。
具體而言，第一半導體層31可設置於每個第一子區410的一表面(如第1圖所示第一緩衝結構41的表面41T)上與第二子區420之間，其可減少後續磊晶層側向成長所需厚度。在一些實施例中，第一半導體層31與第一緩衝結構41的接觸面積小於第一半導體層31與第二緩衝結構42的接觸面積，但本揭露實施例並非以此為限。
由於第二緩衝結構42可包含半導體材料(例如，AlGazN，0
Figure 108140245-A0305-02-0012-1
z
Figure 108140245-A0305-02-0012-2
1)，與第一半導體層31的配合度較高，因此，相較於傳統單獨使用氮化矽遮罩作為緩衝層，本揭露實施例之半導體結構100在完成磊晶並將溫度降至室溫期間的應力變化較小，能有效避免半導體結構100破裂。
參照第1圖、第2圖，本揭露實施例之半導體結構100包含一第二半導體層32，第二半導體層32設置於基板10與緩衝層40之間。
在一些實施例中，第二半導體層32的材料與第一半導體層31的材料相同。舉例來說，第二半導體層32的材料可包含氮化鎵、氮化鋁鎵、氮化銦鎵、氮化鋁銦鎵、其他適用的材料或其組合，且類似地，第二半導體層32可為無摻雜的半導體層，但本揭露實施例並非以此為限。在一些實施例中，第二半導體層32可由磊晶製程形成，例如金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、其他適用的方法或其組合所形成，但本揭露實施例並非以此為限。
在一些實施例中，第二半導體層32之厚度可小於第一半導體層31的厚度。在本揭露實施例中，由於第一半導體層31是在第二半導體層32與緩衝層40形成之後所形成，且緩衝層40設置於第一半導體層31與第二半導體層32之間提供緩衝，可以提供後續形成的第一半導體層31良好的磊晶品質。
在一些實施例中，第一半導體層31之差排(dislocation)(TD)的密度小於第二半導體層32之差排的密度。具體而言，基板10與第二半導體層32存在較大的晶格失配(lattice mismatch)，可能造成高密度的差排(TD)。然而，由於緩衝層40設置於第一半導體層31與第二半導體層32之間，且緩衝層40包含第一緩衝結構41(例如，Si xN y，0>x≤3且0>y≤3)與第二緩衝結構42(例如，AlGa zN，0≤z≤1)，相較於習知技術中單獨使用氮化矽遮罩作為緩衝層，且第一半導體層會部分接觸第二半導體層，無法將差排完全阻絕，本揭露實施例的緩衝層40連續的第一緩衝結構41與第二緩衝結構42可將大部分的差排阻絕於緩衝層40之下，且減少後續磊晶層側向成長所需厚度，可有效提升半導體結構100的品質。
此外，由於第二緩衝結構42與第一半導體層31的配合度較高，在完成磊晶並將溫度降至室溫期間的應力變化較小，能有效避免半導體結構100破裂。
參照第1圖，本揭露實施例之半導體結構100也包含一生長層20，生長層20設置於基板10上。具體而言，生長層20設置於基板10與第二半導體層32之間。在一些實施例中，生長層20的材料可包含矽(Si)、氮化鋁(AlN)、氮化鎵(GaN)、氮化鋁鎵(AlGaN)、碳化矽(SiC)、其他適用的材料或其組合，但本揭露實施例並非以此為限。生長層20可以是單層或多層結構。在一些實施例中，生長層20可由磊晶製程所形成，但本揭露實施例並非以此為限。
具體而言，生長層20的材料可包含Al mGa 1-mN，0≤m≤1。在第1圖所示之實施例中，生長層20為一多層結構。舉例來說，且生長層20可包含一第一子層21與一第二子層23，第二子層23設置於第一子層21上，且第一子層21可為AlN，但本揭露實施例並非以此為限。
在一些實施例中，第二子層23的鋁含量在遠離基板10的方向(如第1圖所示的方向F)上逐漸減少。此外，第二子層23的鋁含量在遠離基板10的方向上為連續式(continuously)變化。或者，第二子層23的鋁含量在遠離基板10的方向上為步進式(stepwise)變化，但本揭露實施例並非以此為限。在一些實施例中，第二子層23的鋁含量也可為恆定的(constant)。
綜上所述，在本揭露實施例的半導體結構中，由於緩衝層設置於第一半導體層與第二半導體層之間，且緩衝層包含第一緩衝結構與第二緩衝結構，可將大部分的差排阻絕於緩衝層之下，可有效提升半導體結構的品質。
此外，由於第二緩衝結構與第一半導體層的配合度較高，在完成磊晶並將溫度降至室溫期間的應力變化較小，能有效避免半導體結構破裂。
再者，本揭露實施例的半導體結構不需要將第一半導體層的側向成長至一定厚度，便可有效將大部分的差排阻絕，可降低半導體結構的製造成本。
以上概述數個實施例的部件，以便在本揭露所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本揭露已以數個較佳實施例揭露如上，然其並非用以限定本揭露。
整份說明書對特徵、優點或類似語言的引用並非意味可以利用本揭露實現的所有特徵和優點應該是或者在本揭露的任何單個實施例中。相對地，涉及特徵和優點的語言被理解為其意味著結合實施例描述的特定特徵、優點或特性包括在本揭露的至少一個實施例中。因而，在整份說明書中對特徵和優點以及類似語言的討論可以但不一定代表相同的實施例。
再者，在一個或多個實施例中，可以任何合適的方式組合本揭露的所描述的特徵、優點和特性。根據本文的描述，相關領域的技術人員將意識到，可在沒有特定實施例的一個或多個特定特徵或優點的情況下實現本揭露。在其他情況下，在某些實施例中可辨識附加的特徵和優點，這些特徵和優點可能不存在於本揭露的所有實施例中。
100~半導體結構 10~基板 20~生長層 21~第一子層 23~第二子層 31~第一半導體層 32~第二半導體層 40~緩衝層 41~第一緩衝結構 41T~表面 410~第一子區 42~第二緩衝結構 42T~表面 420~第二子區 D1、D1’~間距 D2、D2’~間距 F~方向 T1、T2~厚度
以下將配合所附圖式詳述本揭露實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本揭露實施例的技術特徵。 第1圖繪示根據本揭露一實施例之半導體結構的剖面示意圖。 第2圖繪示第1圖之半導體結構的部分放大示意圖。 第3圖繪示緩衝層的部分俯視圖。
100~半導體結構 10~基板 20~生長層 21~第一子層 23~第二子層 31~第一半導體層 32~第二半導體層 40~緩衝層 41~第一緩衝結構 41T~表面 42~第二緩衝結構 42T~表面 F~方向

Claims (12)

  1. 一種半導體結構，包括：一基板；一緩衝層，設置於該基板上；以及一第一半導體層，設置於該緩衝層上；其中該緩衝層包含一第一緩衝結構與一第二緩衝結構，該第二緩衝結構部分設置於該第一緩衝結構上，該第一緩衝結構的材料包括絕緣材料，該第二緩衝結構的材料包括半導體材料，該第一緩衝結構具有複數第一子區，該第二緩衝結構具有複數第二子區，每該第一子區具有不規則的側壁，且每該第二子區具有不規則的側壁。
  2. 如申請專利範圍第1項所述之半導體結構，其中該第二緩衝結構的厚度大於該第一緩衝結構的厚度。
  3. 如申請專利範圍第1項所述之半導體結構，其中該第一半導體層與該第一緩衝結構的接觸面積小於該第一半導體層與該第二緩衝結構的接觸面積。
  4. 如申請專利範圍第1項所述之半導體結構，其中該第一緩衝結構在該基板上的正投影面積與該第二緩衝結構在該基板上的正投影面積的比例介於10%至90%。
  5. 如申請專利範圍第1項所述之半導體結構，其中該些第一子區的間距至少部分不同，而該些第二子區的間距至少部分不同。
  6. 如申請專利範圍第1項所述之半導體結構，其中該第 一半導體層設置於每該第一子區的一表面上與該些第二子區之間。
  7. 如申請專利範圍第1項所述之半導體結構，其中該些第一子區與該些第二子區形成一連續結構。
  8. 如申請專利範圍第1項所述之半導體結構，其中相鄰兩個第一子區具有一第一間距，相鄰兩個第二子區具有一第二間距，該第一間距與該第二間距不同。
  9. 如申請專利範圍第1項所述之半導體結構，更包括：一第二半導體層，設置於該基板與該緩衝層之間。
  10. 如申請專利範圍第9項所述之半導體結構，其中該第一半導體層的材料與該第二半導體層的材料相同。
  11. 如申請專利範圍第9項所述之半導體結構，其中該第一半導體層之差排的密度小於該第二半導體層之差排的密度。
  12. 如申請專利範圍第1項所述之半導體結構，其中該第二緩衝結構部分設置於該第一緩衝結構的一表面上，該第二緩衝結構設置於該第一緩衝結構的該表面上的面積與該第一緩衝結構的該表面的面積的比例介於10%至50%。
TW108140245A 2019-11-06 2019-11-06 半導體結構 TWI733243B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW108140245A TWI733243B (zh) 2019-11-06 2019-11-06 半導體結構
US16/840,823 US11189577B2 (en) 2019-11-06 2020-04-06 Semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW108140245A TWI733243B (zh) 2019-11-06 2019-11-06 半導體結構

Publications (2)

Publication Number Publication Date
TW202119561A TW202119561A (zh) 2021-05-16
TWI733243B true TWI733243B (zh) 2021-07-11

Family

ID=75688787

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108140245A TWI733243B (zh) 2019-11-06 2019-11-06 半導體結構

Country Status (2)

Country Link
US (1) US11189577B2 (zh)
TW (1) TWI733243B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100140745A1 (en) * 2006-12-15 2010-06-10 Khan M Asif Pulsed selective area lateral epitaxy for growth of iii-nitride materials over non-polar and semi-polar substrates

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE38466E1 (en) * 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
KR102203460B1 (ko) * 2014-07-11 2021-01-18 삼성전자주식회사 나노구조 반도체 발광소자의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100140745A1 (en) * 2006-12-15 2010-06-10 Khan M Asif Pulsed selective area lateral epitaxy for growth of iii-nitride materials over non-polar and semi-polar substrates

Also Published As

Publication number Publication date
TW202119561A (zh) 2021-05-16
US20210134737A1 (en) 2021-05-06
US11189577B2 (en) 2021-11-30

Similar Documents

Publication Publication Date Title
US7737429B2 (en) Nitride based semiconductor device using nanorods and process for preparing the same
US7811902B2 (en) Method for manufacturing nitride based single crystal substrate and method for manufacturing nitride based light emitting diode using the same
TWI447959B (zh) 製造氮化物半導體晶體層的方法
CN103094314B (zh) 在硅衬底上生长iii-氮化物的新方法
US9252012B2 (en) Method of fabricating a nitride substrate
JP2010251738A (ja) 窒化物半導体エピタキシャル基板
WO2014192228A1 (ja) シリコン系基板、半導体装置、及び、半導体装置の製造方法
US20250081501A1 (en) Semiconductor layer structure
KR20120004159A (ko) 기판구조체 및 그 제조방법
JP2006004970A (ja) 窒化物半導体薄膜の作製方法
KR20050104454A (ko) 실리콘기판 상에 질화물 단결정성장방법, 이를 이용한질화물 반도체 발광소자 및 그 제조방법
JP6239017B2 (ja) 窒化物半導体基板
TWI755047B (zh) 併入應變鬆弛結構的ｌｅｄ前驅物
TWI733243B (zh) 半導體結構
US9627197B2 (en) Composite substrate, semiconductor device including the same, and method of manufacturing the same
US11588014B2 (en) Epitaxial structure
KR102591147B1 (ko) 비발광 3족 질화물 반도체 적층체를 제조하는 방법
CN105489725B (zh) 一种led芯片结构及制作方法
CN110783395B (zh) 半导体结构
TWI732239B (zh) 半導體結構及其形成方法
TWI730494B (zh) 半導體結構
US9666429B1 (en) Method for growing group III nitride
US20240006257A1 (en) Composite substrate, manufacturing method thereof, and semiconductor device
JP7479707B2 (ja) Ｉｉｉ－ｎ系半導体構造物及びその製造方法
JP2013147383A (ja) 窒化物半導体ウエハおよび窒化物半導体ウエハの製造方法