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KR20120004159A - 기판구조체 및 그 제조방법 - Google Patents

기판구조체 및 그 제조방법 Download PDF

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KR20120004159A
KR20120004159A KR1020100064872A KR20100064872A KR20120004159A KR 20120004159 A KR20120004159 A KR 20120004159A KR 1020100064872 A KR1020100064872 A KR 1020100064872A KR 20100064872 A KR20100064872 A KR 20100064872A KR 20120004159 A KR20120004159 A KR 20120004159A
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buffer layer
layer
holes
buffer
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KR1020100064872A
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김준연
채수희
홍현기
탁영조
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

기판구조체 및 이의 제조방법이 개시된다. 개시된 기판구조체는 일면에 다수의 돌출부가 형성된 기판; 및 상기 다수의 돌출부 위에 형성된 것으로, 소정 패턴을 가지며 서로 이격 배치된 복수의 버퍼층;을 포함한다.

Description

기판구조체 및 그 제조방법{Substrate structure and method of manufacturing the same}
본 개시는 기판구조체 및 그 제조방법에 관한 것이다.
GaN과 같은 질화물계 반도체는 청자색 발광 다이오드나 레이저 다이오드와 같은 발광소자 및 고속 스위칭, 고출력소자인 전자소자에 응용되고 있다. 또한, GaN 반도체와 형광체를 기반으로 한 백색 LED가 널리 사용되고 있다. GaN 기반의 LED는 주로 2인치 사파이어 기판을 중심으로 제작이 이뤄졌고, 현재 4인치 기판으로 전환 중이나 아직 초기 단계이다.
LED의 생산량을 늘이고 생산 단가를 낮추는 위해서는 기판의 대구경화가 필요하다. 사파이어 기판의 경우, 가격이 비싸고, 넓은 면적으로 반도체층을 성장 시킬 때, 낮은 열 전도도로 인하여 고온에서 기판이 휠 수 있어 균일도를 유지하기 어렵다.
최근, GaN 기반의 발광소자에 사용되는 기판으로, 실리콘 기판을 사용하는 것에 대한 관심이 높아지고 있다. 실리콘 기판의 경우 사파이어 기판이나 실리콘 카바이드(SiC) 기판에 비해 가격이 저렴할 뿐 아니라, 12" 정도의 대구경 웨이퍼의 사용이 가능하여, 원가 절감 및 생산성 증대가 가능하다. 또한, 실리콘 기판은 전도성이 있기 때문에 실리콘 기판의 하면에 전극을 형성하는 구조가 가능하여 공정 단계가 간단해지는 이점도 있다. 또한, 실리콘 기판은 사파이어 기판에 비해 열전도도가 높기 때문에 고온에서 성장하는 GaN 박막 성장 온도에서도 기판의 휨 정도가 크지 않아 8인치 기판에서 균일한 박막 특성이 관찰된다.
그러나, 현재 실리콘 기판을 LED 구조 성장 기판으로 활용하기 위해서는 실리콘 기판과 GaN 박막층 간의 극심한 격자상수의 차이 및 열팽창계수의 차이에 의해 생기는 높은 전위밀도(dislocation density)와 균열(crack), 그리고, 실리콘 기판에서의 광 흡수 문제를 해결해야만 한다. 이에 따라, 실리콘 기판과 GaN 박막층간의 스트레스를 줄여 균열, 전위밀도를 줄이기 위한 다양한 방법들이 제시되고 있다.
본 개시는 질화물 반도체 박막을 형성시에 전위밀도를 낮추고 크랙 발생을 억제할 수 있으며 발광소자, 전력소자에 사용될 수 있는 기판구조체 및 이의 제조방법을 제공하고자 한다.
일면에 다수의 돌출부가 형성된 기판; 및 상기 다수의 돌출부 위에 형성된 것으로, 소정 패턴을 가지며 서로 이격 배치된 복수의 버퍼층;을 포함하는 기판 구조체가 제공된다.
상기 복수의 버퍼층 각각은 복수의 홀을 구비하는 형태로 패턴될 수 있다.
상기 돌출부는 중심부의 폭이 좁으며 상하로 갈수록 폭이 넓어지는 형태로 구성될 수 있다.
상기 복수의 홀의 단면은 원형 또는 타원형 또는 다각형 형상으로 형성될 수 있다.
상기 복수의 버퍼층 간의 이격 거리 p1은 상기 복수의 홀의 직경 p2보다 크게 형성될 수 있으며, 상기 p1, p2는 하기 조건을 만족할 수 있다.
p1 > 1um
p2 < 5um
상기 버퍼층 위에는 수직 성장보다 측면 성장을 더 빠르게 하는 측면과성장법에 의해 성장된 질화물 반도체층이 더 구비될 수 있다.
상기 복수의 버퍼층 간의 이격 거리는, 상기 측면과성장법으로 질화물 반도체층을 형성할 때, 상기 복수의 버퍼층 각각 위에 형성되는 질화물 반도체층이 서로 합체되지 않을 정도의 거리가 될 수 있다.
또한, 기판 상에 버퍼층을 형성하는 단계; 상기 버퍼층을 이격된 복수의 영역으로 분리하는 패턴 및 상기 복수의 영역 각각에 상기 기판 표면 일부를 노출시키는 형태의 패턴을 포함하는 소정 패턴으로 상기 버퍼층을 패터닝하는 단계; 상기 복수의 영역 각각에 노출된 기판의 표면에 대해 식각 공정에 의해 홈을 형성하는 단계; 상기 홈을 통해 상기 버퍼층의 하부와 접하는 상기 기판 표면의 일부를 식각하는 단계; 상기 버퍼층 상에 반도체층을 형성하는 단계;를 포함하는 기판 구조체의 제조 방법이 제공된다.
상기 버퍼층을 패터닝하는 단계에서, 상기 복수의 영역에 복수의 홀이 구비되는 형태로 패터닝할 수 있으며, 상기 복수의 홀의 단면은 원형 또는 타원형 또는 다각형 형상이 되도록 상기 버퍼층을 패터닝 할 수 있다.
상기 복수의 영역 간의 이격 거리 p1은 상기 복수의 홀의 직경 p2보다 크도록 상기 버퍼층을 패터닝할 수 있다.
상기 반도체층을 형성하는 단계에서, 수직 성장보다 측면 성장을 더 빠르게 하는 측면과성장법을 사용할 수 있으며, 상기 복수의 영역 각각 상에 형성되는 반도체층은 서로 합체되지 않도록 측면과성장 정도가 조절될 수 있다.
상술한 실시예에 따르면, 질화물 반도체 박막의 성장시 전위밀도가 낮아지고 크랙 발생이 억제되는 기판 구조체 및 이의 제조방법이 제공된다.
또한, 반도체 박막이 칩 단위로 분리된 형태로 성장되도록 버퍼층을 패터닝하여, 제조 과정에서 발생할 수 있는 불량 요인을 줄인다.
상술한 기판 구조체는 LED, LD 등의 발광소자 또는 전력소자에 사용될 수 있다.
도 1은 실시예에 따른 기판 구조체의 개략적인 구조를 보인다.
도 2는 도 1의 기판 구조체의 평면도를 보인다.
도 3은 도 1의 기판 구조체에 의해 양호한 박막 품질을 구현할 수 있음을 설명하기 위한 도면이다.
도 4는 도 1의 기판 구조체를 이용하여 형성된 발광소자의 구조를 예시적으로 보인다.
도 5a 내지 도 5e는 실시예에 따른 기판 구조체 제조방법을 설명하는 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
100...기판 구조체 110...기판
112...돌출부 uc...언더컷영역
130...버퍼층 150...반도체층
171...제1전극 172...제1형반도체층
174...활성층 176...제2형반도체층
178...제2전극
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
도 1은 실시예에 따른 기판 구조체(100)의 개략적인 구조를 보이며, 도 2는 도 1의 기판 구조체(100)의 평면도를 보이고, 도 3은 도 1의 부분 확대도로서, 기판 구조체(100)가 양호한 반도체 박막 품질을 구현할 수 있음을 설명하기 위한 도면이다.
도 1을 참조하면, 기판 구조체(100)는 일면에 다수의 돌출부(112)가 형성된 기판(110) 및 다수의 돌출부(112) 위에 소정 패턴을 가지며 서로 이격 배치된 복수의 버퍼층(130)을 포함한다. 버퍼층(130) 위에는 반도체층(150)이 더 형성될 수 있다.
기판(110)은 예를 들어 표면 일부가 식각되어 다수의 돌출부(112)를 형성하는 형상을 가질 수 있으며, 돌출부(112)는 도시된 바와 같이, 중심부의 폭이 좁으며 상하로 갈수록 폭이 넓어지는 형태를 가질 수 있다. 기판(110)은 Si 기판으로 형성할 수 있으며, Si(111), Si(110) 또는 Si(100)을 포함할 수 있다. 또는, GaN, 사파이어(sapphire), SiC, LiGaO2, ZrB2, ZnO 또는 (Mn,Zn)FeO4(111) 물질로 형성할 수 있다.
복수의 버퍼층(130)은 버퍼층(130) 면 방향을 따라 이격되어 있고, 각각은 복수의 홀(h)을 구비하는 형태로 패턴될 수 있다. 복수의 홀(h)은 다수 돌출부(112) 사이의 언더컷영역(uc)을 형성하기 위해 마련된다. 언더컷영역(uc)은 프리스탠딩(free-standing) 특성을 가지는 반도체층(150) 영역을 형성하기 위해 마련되는 것이다. 즉, 버퍼층(130)의 일부 영역이 언더컷영역(uc)에 의해 기판(110)에 접하지 않게 되고, 이러한 일부 영역상에 형성된 반도체층(150) 영역은 프리 스탠딩(free-standing) 특성을 가지게 된다. 홀(h)의 직경 p2는 형성하고자 하는 언더컷영역(uc)의 크기를 고려하여 정해질 수 있는데, 예를 들어, 대략 1um보다 큰 크기를 가질 수 있다. 또한, 버퍼층(130) 상에 반도체층(150)을 성장할 때, 측면과성장(epitaxial lateral overgrowth ; ELOG)법에 의해 홀(h) 주변에서 성장하는 반도체물질이 서로 합체(coalescence)되어 반도체층(150)이 홀(h) 위의 영역도 덮을 수 있을 정도가 되도록 홀(h)의 크기를 정할 수 있다. 홀(h)의 단면은 도 2에 원형으로 도시되었으나, 이는 예시적인 것이고, 타원형 또는 다각형 형상으로 형성되는 것도 가능하다.
또한, 버퍼층(130)에 이와 같이 복수의 홀(h)을 구비하는 패턴을 채용한 것은, 제조방법에서 후술하겠지만, 버퍼층(130) 위에 반도체층(150)이 형성될 때, ELOG에 의해 발생할 수 있는 전위(dislocation)을 최소화하기 위한 것이다.
또한, 복수의 버퍼층(130)간의 이격 거리 p1은 복수의 홀(h)의 직경 p2보다 크게 형성된다. 구체적으로, 버퍼층(130) 상에 ELOG법으로 반도체층(150)을 성장할 때, 인접한 버퍼층(130) 상에 형성된 반도체층(150)이 서로 합체되지 않고 격리된 상태에 있도록 그 크기를 정할 수 있다. 이와 같이 p2 거리로 격리된 반도체층(150)은 기판 구조체(100) 상에 형성될 수 있는 LED, LD 등의 발광소자 또는 전력소자를 이루는 칩의 단위가 되며, 전체적인 칩 밀도를 고려하여 적정한 크기를 갖도록 한다. 예를 들어, 대략, 5um보다 작게 형성할 수 있다.
버퍼층(130)은 AlN, SiC, Al2O3, AlGaN, AlInGaN, AlInBGaN, AlBGaN, GaN, XY의 단층 또는 이들의 조합으로 이루어진 다층 구조로 형성할 수 있으며, 여기서, 상기 X는 Ti, Cr, Zr, Hf, Nb 또는 Ta이며, 상기 Y는 질소(N) 또는 붕소(B, B2)일 수 있다.
반도체층(150)은 GaN 기반의 반도체물질로 형성될 수 있으며, 또한, ELOG법을 이용한 성장에 의해 복수의 홀(h)을 모두 덮는 형태로 형성될 수 있다.
도 3을 참조하여, 기판 구조체(100)가 고품질의 반도체 박막을 구현하는 원리를 설명한다. 일반적으로 기판상에 박막을 형성할 때, 기판과 박막에 분배되는 스트레스, εs ,εf 는 다음과 같다.
Figure pat00001
hs, hf는 각각 기판의 두께, 박막의 두께이며, εm은 스트레스 상수이다.
상기 식을 살펴보면, 스트레스는 대부분 두께가 얇은 쪽에 집중되게 되는데, 일반적으로 기판이 수백 um이고 박막이 수 um 정도임을 고려할 때, 스트레스의 대부분이 박막에 집중됨을 알 수 있다. 그러나, 실시예와 같이 언더컷영역(uc)을 형성하여 버퍼층(130)이 기판(110)의 돌출부(112)에 의해 지지되며, 버퍼층(130) 대부분의 영역은 기판(110)에 접하지 않고 이격되게 되는 경우, 점원으로 표시된 바와 같이, 버퍼층(130) 상에 형성되는 반도체층(150) 영역은 프리스탠딩 영역이 된다. 프리스탠딩 영역에서 상기 식을 적용할 때, hs 대신 버퍼층(130) 두께 t가 적용된다. 결과적으로, 스트레스는 상대적으로 두께가 얇은 버퍼층(130)에 집중됨을 알 수 있다. 버퍼층(130) 상에 형성된 반도체층(150)은 스트레스가 적어 전위밀도가 낮아지고 크랙 발생이 줄어들게 된다.
또한, 실시예에서는 복수의 버퍼층(130)이 서로 이격되고 이에 따라 반도체층(150)들이 칩 단위로 이격 형성되는 구조를 채택하고 있는데, 이것은 제조과정에서 돌출부(112)의 가는 목 부분이 파손되는 것을 방지하기 위한 것이다. 반도체층(150)의 성장 후 고온의 성장온도에서 상온으로 냉각시에 발생하는 스트레스에 의해 돌출부(112)의 가는 목 부분이 떨어져 나갈 수 있다. 이러한 현상을 방지하기 냉각 중에 발생하는 스트레스를 줄여야 하며, 이를 위해, 실시예의 구조가 제시되는 것이다. 반도체층(150)을 예를 들어, 직경 2" 이상의 대면적으로 형성하는 것보다, 실시예와 같이, 칩 사이즈로 단락, 분리된 형태로 형성하는 경우, 기판과 박막 사이에 발생하는 스트레스를 줄일 수 있고, 돌출부(112)의 중심 목 부분이 파손되는 것을 방지할 수 있다.
본 발명의 실시예에 의한 기판 구조체(100)는 다양한 전자 소자에 이용 가능한 것으로 예를 들어 GaN계 발광 소자 또는 HEMT(High electron mobility transistor) 소자와 같은 전력 소자에 사용될 수 있다.
도 4는 도 1의 기판 구조체(100)를 이용하여 형성된 발광소자(200)의 구조를 예시적으로 보인다. 도 4를 참조하면, 반도체층(150) 상의 일영역에 제1전극(171)이 형성되고, 다른 영역에 순차적으로 제1형반도체층(172), 활성층(174), 제2형반도체층(176)이 형성된다. 제2형반도체층(176) 상에는 제2전극(178)이 형성된다. 제1형반도체층(172), 제2형반도체층(176)은 각각 n형 반도체, p형반도체 물질로 형성될 수 있으며, 순서는 뒤바뀔 수 있다. 활성층(174)은 다중 양자 우물 구조로 형성될 수 있다. 도면에서 각 층은 단층으로 도시되었으나 이는 예시적인 것이며, 복수 층으로 구성되는 것도 가능하다.
도 5a 내지 도 5e는 실시예에 따른 기판 구조체 제조방법을 설명하는 도면들이다.
도 5a를 참조하면, 기판(110) 상에 버퍼층(130)을 형성한다. 기판(110)은 Si, GaN, 사파이어(sapphire), SiC, LiGaO2, ZrB2, ZnO 또는 (Mn,Zn)FeO4으로 형성될 수 있다. 버퍼층(130)은 AlN, SiC, Al2O3, AlGaN, AlInGaN, AlInBGaN, AlBGaN, GaN, XY의 단층 또는 이들의 조합으로 이루어진 다층 구조로 형성할 수 있으며, 여기서, 상기 X는 Ti, Cr, Zr, Hf, Nb 또는 Ta이며, 상기 Y는 질소(N) 또는 붕소(B, B2)일 수 있다.
도 5b, 5c 에서는 버퍼층(130)이 소정 패턴으로 패터닝된다. 여기서, 버퍼층(130) 위에 도시되지는 않았으나, 반도체층, 예를 들어, GaN 박막층이 이 더 형성된 후 GaN 박막층과 버퍼층(130)을 함께 패터닝하는 패터닝 공정이 행해질 수도 있다.
상기 소정 패턴은 버퍼층(130)을 이격된 복수의 영역으로 분리하는 패턴 및 상기 복수의 영역 각각에 상기 기판 표면 일부를 노출시키는 형태의 패턴을 포함할 수 있다. 예를 들어, 도 5b와 같은 형태의 마스크(M)를 사용할 수 있는데, 마스크(M)는 각각 복수의 홀(hM)이 형성된 복수 부분으로 나뉘어져 있다. 홀(hM)은 원형으로 도시되어 있으나, 이는 예시적인 것이고, 타원형 또는 다각형 형상을 가질 수 있다. 복수 부분은 거리 p1만큼 이격되며, 홀(hM)의 직경은 p2이다. 이에 따라 제조된 형상을 살펴보면, 버퍼층(130)은 거리 p1에 의해 이격된 복수 영역으로 나뉘어지고, 복수의 영역 각각에는 복수의 홀(h)이 형성되게 된다. 버퍼층(130)에 형성된 이러한 홀(h)에 의해 기판(110) 표면이 노출되며, 이렇게 노출된 기판(110) 표면에 대해 식각 공정을 시행하여 기판(110) 표면에도 도시된 바와 같이 복수의 홈이 형성된다.
다음, 도 5d와 같이 상기 홈을 통해 상기 버퍼층(130)의 하부와 접하는 기판(110) 표면의 일부를 식각하여 언더컷영역(uc)을 형성한다. 언더컷영역(uc)의 이러한 형상은 결정면의 특성에 의한 것이다. 기판(110) 면에 형성된 홈 영역에 대해 습식 식각 또는 건식/습식 식각 공정을 실시하면, 결정면의 특성에 따라 기판(110)이 옆면으로 더 많이 식각된다. 이에 따라 버퍼층(130)을 지지하는 돌출부(112)가 형성되고, 버퍼층(130)의 대부분 영역은 기판(110)에 접하지 않고 이격된 프리스탠딩 특성을 갖게 된다.
다음, 도 5e와 같이, 버퍼층(130) 상에 반도체층(150)을 형성한다. 반도체층(150)은 예를 들어, MOCVD(metal organic chemical vapor deposition) 법을 이용하여 성장된 GaN 기반의 질화물 반도체 물질로 형성될 수 있다. 또한, 반도체층(150)의 형성시, 수직 성장보다 측면 성장을 더 빠르게 하는 측면과성장(ELOG)법을 사용할 수 있다. 이에 따라, 버퍼층(130)의 홀(h) 주변에서 성장하는 반도체물질이 서로 합체되어, 버퍼층(130)의 홀(h) 상부 영역이 반도체층(150)으로 덮히게 된다. 이 때, 복수의 홀(h) 각각이 원형으로 형성되어 있어, ELOG에서 흔히 발생할 수 있는 전위(dislocation)가 줄어들게 된다. 즉, ELOG가 일어날 때, 합체(coalescence)가 일어나는 지점에서 전위가 많이 발생하게 되는데, 실시예의 경우, 이러한 합체 지점이 점 형상을 갖게 되므로 ELOG에 의한 전위가 최소화될 수 있다. 버퍼층(130)의 패턴이 예를 들어, 복수의 홀(h)이 연결된 라인 형상을 가지는 경우, 넓은 영역에 걸쳐 라인 형태로 전위가 발생하게 될 것이다. 그러나, 실시예의 버퍼층(130) 패턴은 이격된 복수의 홀(h)을 구비하는 형상이므로 결함 생성이 줄어든다.
또한, 버퍼층(130)의 복수 영역 각각에 형성되는 반도체층(150)은 서로 합체되지 않도록 측면과성장 정도가 조절될 수 있는데. 이에 따라, 버퍼층(130)의 복수 영역 각각에 형성된 반도체층(150)은 서로 격리된 형태가 된다. 따라서, 버퍼층(130)을 지지하는 돌출부(112)의 스트레스가 줄어들고, 돌출부(112) 중심의 가는 목이 파손되는 불량이 억제된다.
이러한 본원 발명인 기판 구조체 및 이의 제조방법은 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.

Claims (16)

  1. 일면에 다수의 돌출부가 형성된 기판; 및
    상기 다수의 돌출부 위에 형성된 것으로, 소정 패턴을 가지며 서로 이격 배치된 복수의 버퍼층;을 포함하는 기판 구조체.
  2. 제1항에 있어서,
    상기 복수의 버퍼층 각각은 복수의 홀을 구비하는 형태로 패턴된 기판 구조체.
  3. 제 1항에 있어서,
    상기 돌출부는 중심부의 폭이 좁으며 상하로 갈수록 폭이 넓어지는 형태인 기판 구조체.
  4. 제2항에 있어서,
    상기 복수의 홀의 단면은 원형 또는 타원형 또는 다각형 형상으로 형성된 기판 구조체.
  5. 제2항에 있어서,
    상기 복수의 버퍼층 간의 이격 거리 p1은 상기 복수의 홀의 직경 p2보다 큰 기판 구조체.
  6. 제5항에 있어서,
    상기 p1, p2는 하기 조건을 만족하는 기판 구조체.
    p1 > 1um
    p2 < 5um
  7. 제2항에 있어서,
    상기 버퍼층 위에 수직 성장보다 측면 성장을 더 빠르게 하는 측면과성장에 의해 성장된 질화물 반도체층이 더 구비된 기판 구조체.
  8. 제7항에 있어서,
    상기 측면과성장법으로 질화물 반도체층을 형성할 때, 상기 복수의 버퍼층 간의 이격 거리는 상기 복수의 버퍼층 각각 위에 형성되는 질화물 반도체층이 서로 합체되지 않을 정도의 거리인 기판 구조체.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 기판은 Si, GaN, 사파이어(sapphire), SiC, LiGaO2, ZrB2, ZnO 또는 (Mn,Zn)FeO4으로 형성된 기판 구조체.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 버퍼층은 AlN, SiC, Al2O3, AlGaN, AlInGaN, AlInBGaN, AlBGaN, GaN, XY의 단층 또는 이들의 조합으로 이루어진 다층 구조로 형성되고, 상기 X는 Ti, Cr, Zr, Hf, Nb 또는 Ta이며, 상기 Y는 질소(N) 또는 붕소(B, B2)인 기판 구조체.
  11. 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층을 이격된 복수의 영역으로 분리하는 패턴 및 상기 복수의 영역 각각에 상기 기판 표면 일부를 노출시키는 형태의 패턴을 포함하는 소정 패턴으로 상기 버퍼층을 패터닝하는 단계;
    상기 복수의 영역 각각에 노출된 기판의 표면에 대해 식각 공정에 의해 홈을 형성하는 단계;
    상기 홈을 통해 상기 버퍼층의 하부와 접하는 상기 기판 표면의 일부를 식각하는 단계;
    상기 버퍼층 상에 반도체층을 형성하는 단계;를 포함하는 기판 구조체의 형성 방법.
  12. 제11항에 있어서,
    상기 버퍼층을 패터닝하는 단계에서, 상기 복수의 영역에 복수의 홀이 구비되는 형태로 패터닝하는 방법.
  13. 제12항에 있어서,
    상기 복수의 홀의 단면은 원형 또는 타원형 또는 다각형 형상이 되도록 상기 버퍼층을 패터닝 하는 방법.
  14. 제12항에 있어서,
    상기 복수의 영역 간의 이격 거리 p1은 상기 복수의 홀의 직경 p2보다 크도록 상기 버퍼층을 패터닝하는 방법.
  15. 제11항에 있어서,
    상기 반도체층을 형성하는 단계에서,
    수직 성장보다 측면 성장을 더 빠르게 하는 측면과성장법으로 상기 반도체층을 형성하는 방법.
  16. 제15항에 있어서,
    상기 복수의 영역 각각 상에 형성되는 반도체층은 서로 합체되지 않도록 측면과성장 정도가 조절되는 방법.
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